JP2000215662A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電流が小さな半導体記憶装置を提供す
る。 【解決手段】 ＤＤＲＳＤＲＡＭにおいて、モードレジ
スタ１７は、信号φＭＡの活性化時活性化され、アドレ
ス信号ｅｘｔ．Ａ０−ｊに従ってモード信号ＭＤ１−３
を出力する。内部クロック発振器１８は、モード信号Ｍ
Ｄ１−３によって指定される周波数の内部クロック信号
ｉｎｔ．ＣＬＫを出力する。外部クロック信号用のクロ
ックバッファが不要となり、消費電流が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、書込動作時は外部データストローブ信号に
同期して外部データを取込み、読出動作時は読出データ
に同期した内部データストローブ信号を外部に出力する
半導体記憶装置に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は高速化されてきて
いるものの、その動作速度は依然マイクロプロセッサ
（ＭＰＵ）の動作速度に追従することができない。この
ため、ＤＲＡＭのアクセスタイムおよびサイクルタイム
がボトルネックとなり、システム全体の性能が低下する
ということがよく言われる。近年高速ＭＰＵのための主
記憶として相補クロック信号に同期して動作するダブル
データレート同期型ＤＲＡＭ（ＤＤＲＳＤＲＡＭ）が提
案されている。ＤＤＲＳＤＲＡＭにおいては高速でアク
セスするために、相補のシステムクロック信号ｅｘｔ．
ＣＬＫ，ｅｘｔ．／ＣＬＫに同期して連続したたとえば
４ビットの連続ビット（１つのデータ入出力端子につい
て）に高速アクセスする仕様が提案されている。

【０００３】図１０は、そのような連続アクセスの仕様
を満たすＤＤＲＳＤＲＡＭの動作を示すタイムチャート
である。図１０においては、８つのデータ入出力端子を
介して８ビットのデータ（バイトデータ）を並列に入力
することが可能なＤＤＲＳＤＲＡＭにおいて、１つのデ
ータ入出力端子について連続して４ビットのデータ（Ｄ
ＤＲＳＤＲＡＭ全体では８×４の合計３２ビットのデー
タ）を書込みまたは読出す動作を示す。連続して読出さ
れるデータのビット数はバースト長と呼ばれ、ＤＤＲＳ
ＤＲＡＭではモードレジスタによって変更することが可
能である。

【０００４】図１０に示すように、ＤＤＲＳＤＲＡＭに
おいては、たとえばシステムクロックである外部からの
クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部か
らのロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、アドレス信号Ａｄｄ．などが取込まれる。アドレ
ス信号Ａｄｄ．は、行アドレス信号Ｘと列アドレス信号
Ｙとが時分割的に多重化されて与えられる。ロウアドレ
スストローブ信号／ＲＡＳはクロック信号ｅｘｔ．ＣＬ
Ｋの立上がりエッジにおいて活性化レベルの「Ｌ」レベ
ルになれば、そのときのアドレス信号Ａｄｄ．が行アド
レス信号Ｘとして取込まれる。

【０００５】次いでコラムアドレスストローブ信号／Ｃ
ＡＳがクロック信号ｅｘｔ．ＣＬＫの立上がりエッジに
おいて活性化レベルの「Ｌ」レベルになれば、そのとき
のアドレス信号Ａｄｄ．が列アドレス信号Ｙとして取込
まれる。コマンド信号／ＲＡＳ，／ＣＡＳ，／ＷＥおよ
びアドレス信号Ａｄｄ．は、外部クロック信号ｅｘｔ．
ＣＬＫの立上がりエッジで取込まれる。この取込まれた
行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従って
ＤＤＲＳＤＲＡＭ内において行および列の選択動作が実
施される。

【０００６】ロウアドレスストローブ信号／ＲＡＳが
「Ｌ」レベルに立下がってから所定のクロック期間（図
１０においては３．５クロックサイクル）が経過した
後、最初の４ビットデータが出力される。以降、クロッ
ク信号ｅｘｔ．ＣＬＫとｅｘｔ．／ＣＬＫのクロスポイ
ントに応答してデータが出力される。データ転送の高速
化を図るために、データストローブ信号ＤＱＳも出力デ
ータと同位相で出力される。なお、クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジにおいて信号／ＲＡＳ，／
ＷＥが「Ｌ」レベルであれば、メモリセルへの再書込
（プリチャージ）が実行される。

【０００７】書込動作時においては、行アドレス信号Ｘ
ｃの取込はデータ読出時と同様である。クロック信号Ｃ
ＬＫの立上がりエッジにおいてコラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがと
もに活性化レベルの「Ｌ」レベルであれば、列アドレス
信号Ｙｄが取込まれるとともに、そのときに与えられて
いたデータｄ０が最初の書込データとして取込まれる。
この信号／ＲＡＳ，／ＣＡＳの立下がりに応答してＤＤ
ＲＳＤＲＡＭ内部においては行および列選択動作が実行
される。データストローブ信号ＤＱＳに同期して順次入
力データｄ１〜ｄ３が取込まれ、順次メモリセルにこの
入力データが書込まれる。

【０００８】上述のように、従来のＤＲＡＭにおけるロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳという外部制御信号に同期し
てアドレス信号および入力データなどを取込んで動作さ
せる方式と異なり、ＤＤＲＳＤＲＡＭにおいては、外部
から与えられるシステムクロックである外部クロック信
号ｅｘｔ．ＣＬＫの立上がりエッジで制御信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ、アドレス信号Ａｄｄ．などの外
部信号を取込み、入力データがデータストローブ信号Ｄ
ＱＳに同期して取込まれる。

【０００９】このように、外部からのクロック信号に同
期させて外部からの信号およびデータを取込む同期動作
を実行することの利点は、アドレス信号Ａｄｄ．のスキ
ュー（タイミングのずれ）によるデータ入出力時間に対
するマージンを確保する必要がなく、このためサイクル
タイムを短縮することができることなどである。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うなＤＤＲＳＤＲＡＭでは、内部回路が動作していない
ときにも外部クロック信号ｅｘｔ．ＣＬＫが入力され、
そのためチップ内部のクロックバッファも動作する。こ
れは内部回路が動作していないとき、すなわちスタンバ
イ時の消費電流を増加させることになる。

【００１１】それゆえに、この発明の主たる目的は、消
費電流の少ない半導体記憶装置を提供することである。

【００１２】

【課題を解決するための手段】請求項１に係る発明は、
書込動作時は外部データストローブ信号に同期して外部
データを取込み、読出動作時は読出データに同期した内
部データストローブ信号を外部に出力する半導体記憶装
置であって、メモリアレイ、発振器、周波数設定手段、
書込手段、読出手段、および出力手段を備える。メモリ
アレイは、複数のメモリセルを含む。発振器は、外部お
よび内部データストローブ信号と同じ周波数の内部クロ
ック信号を生成するために、その発振周波数の変更およ
び設定が可能に構成されている。周波数設定手段は、外
部から与えられる周波数設定命令信号に従って発振器の
発振周波数の変更および設定を行なう。書込手段は、外
部から与えられる書込命令信号およびアドレス信号に従
ってメモリアレイのうちのいずれかのメモリセルを選択
し、そのメモリセルに発振器で生成された内部クロック
信号に同期して外部データを書込む。読出手段は、外部
から与えられる読出命令信号およびアドレス信号に従っ
てメモリアレイのうちのいずれかのメモリセルを選択
し、そのメモリセルから読出したデータを発振器で生成
された内部クロック信号に同期して外部に出力する。出
力手段は、読出手段のデータ出力期間に発振器で生成さ
れた内部クロック信号を内部データストローブ信号とし
て外部に出力する。

【００１３】請求項２に係る発明では、請求項１に係る
発明の発振器の発振周波数はアドレス信号によって指定
され、周波数設定手段は、周波数設定命令信号とともに
与えられるアドレス信号に従って発振器の発振周波数を
変更する。

【００１４】請求項３に係る発明では、請求項１に係る
発明の発振器の発振周波数は外部クロック信号によって
指定され、周波数設定手段は、周波数設定命令信号とと
もに与えられる外部クロック信号の周波数に一致するよ
うに発振器の発振周波数を変更する。

【００１５】請求項４に係る発明では、請求項１に係る
発明の発振器の発振周波数は外部データストローブ信号
によって指定され、周波数設定手段は、周波数設定命令
信号とともに与えられる外部データストローブ信号の周
波数に一致するように発振器の発振周波数を変更する。

【００１６】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の書込命令信号、読出命令信号お
よびアドレス信号は、外部データストローブ信号に同期
して与えられる。

【００１７】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＤＲＳＤＲＡＭの１つのデー
タ入出力端子に関連する部分の構成を概略的に示す図で
ある。この図１に示す構成は、各データ入出力端子６に
対応して設けられる。このＤＤＲＳＤＲＡＭでは、各デ
ータ入出力端子６について２つのバンクＡ，Ｂが設けら
れるが、図面および説明の簡単化のため１つのバンクＡ
についてのみ説明する。バンクＡとＢは、同様の構成で
ある。

【００１８】図１において、ＤＤＲＳＤＲＡＭは、各々
が、行列状に配列される複数のメモリセルを有するメモ
リアレイ１ａ，１ｂを含む。メモリアレイ１ａがサブバ
ンクＡ０を構成し、メモリアレイ１ｂがサブバンクＡ１
を構成し、メモリアレイ１ａと１ｂがバンクＡを構成す
る。このＤＤＲＳＤＲＡＭでは２ビットプリフェッチ方
式が採用されており、このＤＤＲＳＤＲＡＭは２バンク
ＳＤＲＡＭとして機能する。バンクＡおよびＢは、それ
ぞれ互いに独立に活性／非活性状態へ駆動することがで
きる。バンクの指定は、各コマンドと同時に与えられる
バンクアドレスにより行なわれる。

【００１９】メモリアレイ１ａに対し、バンクアドレス
信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａの
アドレス指定された行を選択状態へ駆動するＸデコーダ
群２ａと、センスアンプ活性化信号φＳＡ０の活性化時
活性化され、メモリアレイ１ａの選択行に接続されるメ
モリセルデータの検知、増幅およびラッチを行なうセン
スアンプ群３ａと、バンクアドレス信号ＢＹの活性化時
活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ
０−ｋ）をデコードし、メモリアレイ１ａのアドレス指
定された列を選択するＹデコーダ群４ａが設けられる。
このＹデコーダ群４ａにより選択された列上のメモリセ
ルは、内部データバス５ａに結合される。バンクアドレ
ス信号ＢＸは、アクティブコマンドまたはプリチャージ
への復帰を指示するプリチャージコマンドと同時に与え
られるバンクアドレス信号であり、またバンクアドレス
信号ＢＹは、リードコマンドまたはライトコマンドと同
時に与えられるバンクアドレス信号である。

【００２０】メモリアレイ１ｂに対しては、バンクアド
レス信号ＢＸの活性化時活性化され、ロウアドレス信号
Ｘ０−Ｘｊをデコードし、メモリアレイ１ｂのアドレス
指定された行（ワード線）を選択状態へ駆動するＸデコ
ーダ群２ｂと、センスアンプ活性化信号φＳＡ１の活性
化時活性化され、メモリアレイ１ｂの選択行のメモリセ
ルのデータの検知、増幅およびラッチを行なうセンスア
ンプ群３ｂと、バンクアドレス信号ＢＹの活性化時活性
化され、コラムアドレス信号ＹＯ０−ＹＯｋをデコード
し、メモリアレイ１ｂのアドレス指定された列を選択す
るＹデコーダ群４ｂが設けられる。Ｙデコーダ群４ｂに
より選択された列上のメモリセルは、内部データバス５
ｂに結合される。

【００２１】ここで、Ｘデコーダ群、センスアンプ群、
およびＹデコーダ群として示しているのは、Ｘデコーダ
群は、各行に対応して配置されるＸデコーダを備え、セ
ンスアンプ群は、対応のメモリアレイの各列に対応して
設けられるセンスアンプを有し、Ｙデコーダ群は、各列
に対応して設けられるＹデコーダ群を含むためである。

【００２２】なお、バンクＢのＸデコーダ群およびＹデ
コーダ群は、それぞれバンクアドレス信号ＢＸ，ＢＹの
相補信号／ＢＸ，／ＢＹの活性化時に活性化される。バ
ンクＡのメモリアレイ１ａ，１ｂにおいてバンクアドレ
ス信号ＢＸ，ＢＹに従って同時にメモリセル選択動作が
行なわれ、一方、バンクＢの２つのメモリアレイ（図示
せず）でバンクアドレス信号／ＢＸ，／ＢＹに従って同
時に選択動作が行なわれる。

【００２３】メモリアレイ１ａ，１ｂに対し、データ入
出力端子６に結合され、データストローブ信号ＤＱＳに
同期して動作し、このデータ入出力端子６から与えられ
たデータを取込んでパラレル−シリアル変換回路８に与
えるとともに、メモリアレイ１ａ，１ｂから読出されパ
ラレル−シリアル変換回路８から与えられたデータをデ
ータ入出力端子６に与える入出力バッファ７と、クロッ
ク信号ＣＬＫに同期して動作し、入出力バッファ７から
与えられたシリアルデータをパラレルデータに変換して
バンクセレクタ９に与えるとともに、バンクセレクタ９
からのパラレルデータをシリアルデータに変換して入出
力バッファ７に与えるパラレル−シリアル変換回路８
と、バンクアドレス信号ＢＹの活性化時活性化され、パ
ラレル−シリアル変換回路８から与えられたパラレルデ
ータをリードプリアンプ＋ライトバッファ１０ａ，１０
ｂに分配するとともに、リードプリアンプ＋ライトバッ
ファ１０ａ，１０ｂから与えられたパラレルデータをパ
ラレル−シリアル変換回路８に与えるバンクセレクタ９
と、それぞれ、活性化信号φＲＢＡ０，φＲＢＡ１の活
性化時活性化され、バンクセレクタ９によって分配され
たデータを増幅し内部データバス５ａ，５ｂを介してメ
モリアレイ１ａ，１ｂに与えるとともに、メモリアレイ
１ａ，１ｂから読出され内部データバス５ａ，５ｂを介
して与えられたデータを増幅してバンクセレクタ９に与
えるリードプリアンプ＋ライトバッファ１０ａ，１０ｂ
が設けられる。なお、バンクＢのバンクセレクタは、バ
ンクアドレス信号ＢＹの相補信号／ＢＹの活性化時活性
化される。

【００２４】図２は、図１に示す各内部信号を発生する
周辺回路の構成を概略的に示す図である。図２におい
て、周辺回路は、外部制御信号ｅｘｔ．／ＲＡＳ０，ｅ
ｘｔ．／ＲＡＳ１，ｅｘｔ．／ＣＡＳ０，ｅｘｔ．／Ｃ
ＡＳ１，ｅｘｔ．／ＷＥを内部クロック信号ｉｎｔ．Ｃ
ＬＫの立上がりに同期して取込みかつその状態を反転し
て内部制御信号φｘａ，φｙａを生成する制御信号発生
回路１１を含む。信号φｘａは、アクティブコマンドが
与えられたときに活性化され、ロウアドレス信号の取込
を指示する。信号φｙａは、リードコマンドまたはライ
トコマンドが与えられたときに活性化され、コラムアド
レス信号の取込を指示する。

【００２５】周辺回路は、さらに、ロウアドレス取込指
示信号φｘａの活性化に応答して外部アドレス信号ｅｘ
ｔ．Ａ０−ｅｘｔ．Ａｊ（ｅｘｔ．Ａ０−ｊ）を取込み
内部ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバ
ンクアドレス信号ＢＸを生成するＸアドレスバッファ１
２と、コラムアドレス取込指示信号φｙａの活性化時活
性化され、外部アドレス信号ｅｘｔ．Ａ０−ｅｘｔ．Ａ
ｊを取込み内部コラムアドレス信号を発生するＹアドレ
スバッファ１３と、このＹアドレスバッファ１３から与
えられる内部コラムアドレス信号を先頭アドレスとして
内部クロック信号ｉｎｔ．ＣＬＫに同期して所定のシー
ケンスでこのアドレスを変換させて偶数コラムアドレス
信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）および奇数コラムア
ドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）およびバンク
アドレス信号ＢＹを発生するＹアドレスオペレーション
回路１４を含む。このＹアドレスオペレーション回路１
４は、バーストアドレスカウンタを含み、２クロックサ
イクルごとにコラムアドレス信号を変化させる。

【００２６】周辺回路は、さらに、内部クロック信号ｉ
ｎｔ．ＣＬＫをカウントし、そのカウント値に従って所
定のタイミングでカウントアップ信号を生成するクロッ
クカウンタ１５と、このクロックカウンタ１５のカウン
トアップ信号と、バンクアドレス信号ＢＸおよびＢＹ
と、コラムアドレス信号の最下位ビットＹ０を受け、各
種内部制御信号φＲＢＡ０，φＲＢＡ１，φＳＡ０，φ
ＳＡ１，φＭＡ，φＱＡを生成する制御信号発生回路１
６を含む。バンクアドレス信号ＢＸおよびＢＹに従っ
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位コラムアドレス信号ビットＹ０は、１つの
バンクに含まれる２つのメモリアレイのうちいずれを先
にアクセスするかを示すために用いられる。クロックカ
ウンタ１５は、ＣＡＳレイテンシおよびバースト長をカ
ウントするカウンタを含み、指定された動作モードに従
って所定のタイミングでカウントアップ信号を生成す
る。

【００２７】周辺回路は、さらに、モードレジスタ活性
化信号の活性化時に外部アドレス信号ｅｘｔ．Ａ０−ｅ
ｘｔ．Ａｊを取込み、取込んだ外部アドレス信号ｅｘ
ｔ．Ａ０−ｅｘｔ．Ａｊに応じてモード信号ＭＤ１−Ｍ
Ｄ３を出力するモードレジスタ１７と、モード信号ＭＤ
１−ＭＤ３に応じた周波数で発振し、その周波数の内部
クロック信号ｉｎｔ．ＣＬＫを出力する内部クロック発
振器１８と、内部制御信号φＱＡによって制御され、書
込動作時に信号端子１９ａを介して外部から与えられる
データストローブ信号ＤＱＳを入出力バッファ７に伝達
するとともに、読出動作時に内部クロック信号ｉｎｔ．
ＣＬＫを増幅してデータストローブ信号ＤＱＳを生成
し、その信号ＤＱＳを信号端子１９ａを介して外部に出
力するＤＱＳバッファ１９を含む。

【００２８】内部クロック発振器１８は、図３に示すよ
うに、インバータ２０〜２５およびクロックドインバー
タ２６〜２９を含む。インバータ２０，２１、クロック
ドインバータ２６、インバータ２２、クロックドインバ
ータ２７およびインバータ２３〜２５は、直列接続され
る。インバータ２４の出力は、インバータ２０に入力さ
れ、クロックドインバータ２８を介してインバータ２２
に入力され、クロックドインバータ２９を介してインバ
ータ２３に入力される。クロックドインバータ２６〜２
９は、それぞれモード信号ＭＤ１，／ＭＤ３，ＭＤ２，
ＭＤ３が「Ｈ」レベルになったことに応じて活性化され
る。インバータ２５の出力が内部クロック信号ｉｎｔ．
ＣＬＫとなる。

【００２９】したがって、モード信号ＭＤ１〜ＭＤ３の
うちのモード信号ＭＤ１のみが「Ｈ」レベルとなった場
合は、インバータ２０，２１，２６，２２，２７，２
３，２４がループ状に接続されるので、内部クロック信
号ｉｎｔ．ＣＬＫの周波数は最も低くなる。

【００３０】また、モード信号ＭＤ１〜ＭＤ３のうちの
モード信号ＭＤ３のみが「Ｈ」レベルとなった場合は、
インバータ２３，２４，２９がループ状に接続されるの
で、内部クロック信号ｉｎｔ．ＣＬＫの周波数は最も高
くなる。

【００３１】また、モード信号ＭＤ１〜ＭＤ３のうちの
モード信号ＭＤ２のみが「Ｈ」レベルとなった場合は、
インバータ２２，２７，２３，２４，２８がループ状に
接続されるので、内部クロック信号ｉｎｔ．ＣＬＫの周
波数は上記２つの場合の中間の周波数になる。

【００３２】図４は、図１〜図３で示したＤＤＲＳＤＲ
ＡＭの動作を示すタイムチャートである。まずクロック
周波数の設定動作について説明する。データ転送を行な
う周波数の最適値は、ＤＤＲＳＤＲＡＭが使用されるメ
モリシステムによって異なる。これは、データ転送周波
数の最適値は、ＤＤＲＳＤＲＡＭとメモリコントローラ
との間の距離すなわちそれらの間のバスにぶら下がって
いる容量値によって変化するからである。そこで、この
ＤＤＲＳＤＲＡＭでは、クロック周波数の変更が可能と
されている。

【００３３】クロック周波数の設定は、制御信号／ＣＡ
Ｓ０，／ＣＡＳ１，／ＷＥを活性化レベルの「Ｌ」レベ
ルにした後に制御信号／ＲＡＳ０，／ＲＡＳ１を活性化
レベルの「Ｌ」レベルにするとともに所定のアドレス信
号Ａｄｄ．（ｅｘｔ．Ａ０−ｅｘｔ．Ａｊ）を与えるこ
とによって行なわれる。制御信号／ＣＡＳ０，／ＣＡＳ
１，／ＷＥが「Ｌ」レベルになった後に制御信号／ＲＡ
Ｓ０，／ＲＡＳ１が「Ｌ」レベルになると、図２の制御
信号発生回路１６で内部制御信号φＭＡが活性化され、
これに応じてモードレジスタ１７が活性化され、アドレ
ス信号Ａｄｄ．に応じたモード信号ＭＤ１〜ＭＤ３が出
力される。モード信号ＭＤ１〜ＭＤ３は内部クロック発
振器１８に与えられ、内部クロック発振器１８はモード
信号ＭＤ１〜ＭＤ３に応じた周波数で発振し、その周波
数の内部クロック信号ｉｎｔ．ＣＬＫを出力する。信号
ＤＱＳの周波数すなわちデータ転送周波数は、内部クロ
ック信号ｉｎｔ．ＣＬＫと同じ周波数となる。また、Ｄ
ＤＲＳＤＲＡＭは、内部クロック信号ｉｎｔ．ＣＬＫお
よび信号ＤＱＳに同期して動作する。

【００３４】次に、データ読出動作について説明する。
制御信号／ＲＡＳ１が活性化レベルの「Ｌ」レベルにな
ると、バンクＡが指定され、バンクＡの内部制御信号φ
ｘａが活性化レベルにされてＸアドレスバッファ１２が
活性化され、Ｘアドレスバッファ１２は外部アドレス信
号ｅｘｔ．Ａ０−ｅｘｔ．ＡｊをロウアドレスＸ０−Ｘ
ｊとして取込むとともにバンクアドレス信号ＢＸを出力
する。

【００３５】次いで、制御信号／ＣＡＳ１が活性化レベ
ルの「Ｌ」レベルになるとバンクＡのデータ読出用の各
種内部制御信号が所定のシーケンスで活性化される。ま
ずＹアドレスバッファ１３が活性化されて外部アドレス
信号Ａｄｄ．をコラムアドレスＹとして取込みＹアドレ
スオペレーション回路１４に与える。Ｙアドレスオペレ
ーション回路１４は内部クロック信号ｉｎｔ．ＣＬＫに
同期して内部コラムアドレス信号ＹＥ０−ＹＥｋ，ＹＯ
０−ＹＯｋおよびバンクアドレス信号ＢＹを出力する。

【００３６】Ｘアドレスバッファ１２およびＹアドレス
オペレーション回路１４から出力された内部アドレス信
号Ｘ０−Ｘｊ，ＹＥ０−ＹＥｋ，ＹＯ０−ＹＯｋはＸデ
コーダ群２ａ，２ｂおよびＹデコーダ群４ａ，４ｂに与
えられる。センスアンプ群３ａ，３ｂは、Ｘデコーダ群
２ａ，２ｂおよびＹデコーダ群４ａ，４ｂによって指定
されたメモリセルから２ビットのデータを順次読出しデ
ータバス５ａ，５ｂを介してリードプリアンプ＋ライト
バッファ１０ａ，１０ｂに与える。リードプリアンプ＋
ライトバッファ１０ａ，１０ｂで増幅されたデータは、
バンクセレクタ９を介してパラレル−シリアル変換回路
８に与えられ、パラレル−シリアル変換回路８によって
シリアルデータｑ０−ｑ３に変換される。

【００３７】また、制御信号／ＣＡＳ１が活性化レベル
の「Ｌ」レベルになると、内部制御信号φＱＡが活性化
レベルにされ、ＤＱＳバッファ１９から信号端子１９ａ
および入出力バッファ７へデータストローブ信号ＤＱＳ
が出力される。入出力バッファ７は、データストローブ
信号ＤＱＳの立上がりエッジおよび立下がりエッジに同
期して、パラレル−シリアル変換回路８から与えられた
シリアルデータｑ０−ｑ３をデータ入出力端子６に出力
する。

【００３８】次に、データ書込動作について説明する。
制御信号／ＲＡＳ１が活性化レベルの「Ｌ」レベルにな
ると、バンクＡが指定され、バンクＡの内部制御信号φ
ｘａが活性化レベルにされてＸアドレスバッファ１２が
活性化され、Ｘアドレスバッファ１２が外部アドレス信
号ｅｘｔ．Ａ０−ｅｘｔ．ＡｊをロウアドレスＸ０−Ｘ
ｊとして取込むとともにバンクアドレス信号ＢＸを出力
する。

【００３９】次いで、制御信号／ＣＡＳ１，／ＷＥが活
性化レベルの「Ｌ」レベルになるとバンクＡのデータ書
込用の各種内部制御信号が所定のシーケンスで活性化さ
れる。まずＹアドレスバッファ１３が活性化され、外部
アドレス信号Ａｄｄ．をコラムアドレスＹとして取込み
Ｙアドレスオペレーション回路１４に与える。Ｙアドレ
スオペレーション回路１４は内部クロック信号ｉｎｔ．
ＣＬＫに同期して内部コラムアドレス信号ＹＥ０−ＹＥ
ｋ，ＹＯ０−ＹＯｋおよびバンクアドレス信号ＢＹを出
力する。Ｘアドレスバッファ１２およびＹアドレスオペ
レーション回路１４から出力された内部アドレス信号Ｘ
０−Ｘｊ，ＹＥ０−ＹＥｋ，ＹＯ０−ＹＯｋはＸデコー
ダ群２ａ，２ｂおよびＹデコーダ群４ａ，４ｂに与えら
れる。

【００４０】また、制御信号／ＣＡＳ１，／ＷＥが活性
化レベルの「Ｌ」レベルになると同時に外部すなわちメ
モリコントローラからデータストローブ信号ＤＱＳが与
えられ、さらにデータストローブ信号ＤＱＳの立上がり
エッジおよび立下がりエッジに同期してデータｄ０−ｄ
３が与えられる。入出力バッファ７は、データストロー
ブ信号ＤＱＳに同期してデータｄ０−ｄ３をパラレル−
シリアル変換回路８に与える。シリアルデータｄ０−ｄ
３はパラレル−シリアル変換回路８によってパラレルデ
ータに変換され、パラレルデータはバンクセレクタ９お
よびリードプリアンプ＋ライトバッファ１０ａ，１０ｂ
を介してメモリアレイ１ａ，１ｂに与えられる。メモリ
アレイ１ａ，１ｂに与えられたデータは、Ｘデコーダ群
２ａ，２ｂおよびＹデコーダ群４ａ，４ｂによって指定
されたメモリセルに書込まれる。

【００４１】この実施の形態では、ＤＤＲＳＤＲＡＭ内
に内部クロック発振器１８が設けられ、ＤＤＲＳＤＲＡ
Ｍは内部クロック発振器１８で生成された内部クロック
信号ｉｎｔ．ＣＬＫに同期して動作するので、外部クロ
ック信号を内部に伝達させるためのクロックバッファは
不要となる。したがって、スタンバイ時も動作していた
クロックバッファの消費電流を削減することができ、Ｄ
ＤＲＳＤＲＡＭの消費電流の低減化を図ることができ
る。

【００４２】また、内部クロック発振器１８の発振周波
数を外部から変更および設定できるようにしたので、メ
モリシステムに応じてデータ転送周波数を最適値に設定
できる。

【００４３】また、データストローブ信号ＤＱＳに同期
してデータ転送を行なうので、従来のＤＤＲＳＤＲＡＭ
と同様にデータ転送を高速に行なうことができる。

【００４４】［実施の形態２］図５は、この発明の実施
の形態２によるＤＤＲＳＤＲＡＭの要部を示すブロック
図である。図５を参照して、このＤＤＲＳＤＲＡＭが実
施の形態１のＤＤＲＳＤＲＡＭと異なる点は、内部クロ
ック発振器１８が内部クロック発振器３１で置換されて
いる点である。内部クロック発振器３１は、モード信号
ＭＤ１０で制御される点を除いては、通常のＰＬＬ（Ph
ase Locked Loop ）と同じである。モード信号ＭＤ１０
は、モードレジスタ１７から出力される信号であり、シ
ステムの立上げ時におけるクロック周波数設定時に活性
化レベルの「Ｈ」レベルとなる。

【００４５】すなわち、内部クロック発振器３１は、ク
ロックバッファ３２、位相比較器３３、シフトレジスタ
３４および遅延ライン３５を含む。クロックバッファ３
２は、外部クロック信号ｅｘｔ．ＣＬＫを位相比較器３
３に伝達させる。外部クロック信号ｅｘｔ．ＣＬＫは、
別途設けられたクロック入力端子から入力されるか、他
の信号端子（たとえば１９ａ）から入力される。

【００４６】位相比較器３３は、モード信号ＭＤ１０の
活性化時活性化され、クロックバッファ３２からの外部
クロック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉｎ
ｔ．ＣＬＫとの位相を比較し、内部クロック信号ｉｎ
ｔ．ＣＬＫの位相が遅れている場合は内部クロック信号
ｉｎｔ．ＣＬＫの周波数を高めることを示す信号ＵＰを
出力し、内部クロック信号ｉｎｔ．ＣＬＫの位相が進ん
でいる場合は内部クロック信号ｉｎｔ．ＣＬＫの周波数
を低くすることを示す信号ＤＯＷＮを出力する。

【００４７】詳しく説明すると位相比較器３３は、図６
に示すように、遅延回路４１〜４４、ラッチ回路４５〜
４７、インバータ６１〜６５および４入力ＡＮＤゲート
６６，６７を含む。ラッチ回路４５は、ＮチャネルＭＯ
Ｓトランジスタ５１，５２およびインバータ５３〜５６
を含む。ＮチャネルＭＯＳトランジスタ５１、インバー
タ５３、ＮチャネルＭＯＳトランジスタ５２およびイン
バータ５５は、ラッチ回路４５の入力ノード４５ａと出
力ノード４５ｂとの間に直列接続される。インバータ５
４，５６は、それぞれインバータ５３，５５に逆並列に
接続される。ラッチ回路４６，４７もラッチ回路４５と
同じ構成である。

【００４８】内部クロック信号ｉｎｔ．ＣＬＫは、遅延
回路４２，４３を介してラッチ回路４５に入力され、遅
延回路４４を介してラッチ回路４６に入力され、ラッチ
回路４７に直接入力される。外部クロック信号ｅｘｔ．
ＣＬＫは、遅延回路４１およびインバータ６１を介して
ラッチ回路４５〜４７のＮチャネルＭＯＳトランジスタ
５１のゲートに入力され、さらにインバータ６２を介し
てラッチ回路４５〜４７のＮチャネルＭＯＳトランジス
タ５２に入力され、さらにインバータ６３，６４を介し
てＡＮＤゲート６６，６７の第１入力ノードに入力され
る。

【００４９】ラッチ回路４５の出力は、ＡＮＤゲート６
６の第２入力ノードに入力される。ラッチ回路４６の出
力は、ＡＮＤゲート６６の第３入力ノードに入力される
とともに、インバータ６５を介してＡＮＤゲート６７の
第２入力ノードに入力される。ラッチ回路４７の出力
は、ＡＮＤゲート６７の第３入力ノードに入力される。
モード信号ＭＤ１０は、ＡＮＤゲート６６，６７の第４
入力ノードに入力される。ＡＮＤゲート６６，６７の出
力信号がそれぞれ信号ＤＯＷＮ，ＵＰとなる。

【００５０】２つの遅延回路４２，４３によって遅延さ
れた内部クロック信号ｉｎｔ．ＣＬＫ、１つの遅延回路
４４によって遅延された内部クロック信号ｉｎｔ．ＣＬ
Ｋおよび全く遅延されない内部クロック信号ｉｎｔ．Ｃ
ＬＫと、１つの遅延回路４１によって遅延された外部ク
ロック信号ｅｘｔ．ＣＬＫとの位相が比較される。ラッ
チ回路４５〜４７のＮチャネルＭＯＳトランジスタ５１
は、外部クロック信号ｅｘｔ．ＣＬＫの遅延信号が
「Ｌ」レベルのときに導通し、その立上がりエッジに応
答して非導通になる。したがって、ラッチ回路４５〜４
７には、外部クロック信号ｅｘｔ．ＣＬＫの「Ｌ」レベ
ルから「Ｈ」レベルへの立上がり時における内部クロッ
ク信号ｉｎｔ．ＣＬＫの３つの遅延信号のレベルがラッ
チされる。

【００５１】内部クロック信号ｉｎｔ．ＣＬＫの位相が
外部クロック信号ｅｘｔ．ＣＬＫよりも遅れている場合
はラッチ回路４５〜４７の出力がそれぞれ「Ｌ」レベ
ル、「Ｌ」レベルおよび「Ｈ」レベルとなり、内部クロ
ック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号ｅｘ
ｔ．ＣＬＫよりも進んでいる場合はラッチ回路４５〜４
７の出力がそれぞれ「Ｈ」レベル、「Ｈ」レベルおよび
「Ｌ」レベルとなる。したがって、モード信号ＭＤ１０
が活性化レベルの「Ｈ」レベルとなり、かつ内部クロッ
ク信号ｉｎｔ．ＣＬＫの位相が外部クロック信号ｅｘ
ｔ．ＣＬＫよりも遅れている場合は、外部クロック信号
ｅｘｔ．ＣＬＫが「Ｈ」レベルの期間に信号ＵＰが出力
され、モード信号ＭＤ１０が活性化レベルの「Ｈ」レベ
ルとなり、かつ内部クロック信号ｉｎｔ．ＣＬＫの位相
が外部クロック信号ｅｘｔ．ＣＬＫよりも進んでいる場
合は、外部クロック信号ｅｘｔ．ＣＬＫが「Ｈ」レベル
の期間に信号ＤＯＷＮが出力される。モード信号ＭＤ１
０が非活性化レベルの「Ｌ」レベルの場合は、信号Ｕ
Ｐ，ＤＯＷＮは出力されない。

【００５２】図５に戻って、シフトレジスタ３４は、位
相比較器３３から与えられる信号ＵＰ，ＤＯＷＮに従っ
て遅延ライン３５の遅延量を変化させる。遅延ライン３
５の遅延量は制御可能になっていて、遅延ライン３５の
出力はその入力ノードに帰還される。したがって、遅延
ライン３５は発振周波数の制御が可能な発振器を構成し
ている。遅延ライン３５の出力信号は内部クロック信号
ｉｎｔ．ＣＬＫとなる。

【００５３】図７は、このＤＤＲＳＤＲＡＭの動作を示
すタイムチャートである。クロック周波数の設定は、所
望の周波数の外部クロック信号ｅｘｔ．ＣＬＫを与えな
がら、制御信号／ＣＡＳ０，／ＣＡＳ１，／ＷＥを活性
化レベルの「Ｌ」レベルにした後に制御信号／ＲＡＳ
０，／ＲＡＳ１を活性化レベルの「Ｌ」レベルにすると
ともに所定のアドレス信号Ａｄｄ．を与えることによっ
て行なわれる。制御信号／ＣＡＳ０，／ＣＡＳ１，／Ｗ
Ｅが「Ｌ」レベルになった後に制御信号／ＲＡＳ０，／
ＲＡＳ１が「Ｌ」レベルになると、図２の制御信号発生
回路１６で内部制御信号φＭＡが活性化され、これに応
じてモードレジスタ１７が活性化され、モード信号ＭＤ
１０が活性化レベルの「Ｈ」レベルになる。

【００５４】これに応じて位相比較器３３が活性化さ
れ、外部クロック信号ｅｘｔ．ＣＬＫと内部クロック信
号ｉｎｔ．ＣＬＫの位相が比較され、比較結果に応じた
信号ＵＰ，ＤＯＷＮが出力される。シフトレジスタ３４
は、信号ＵＰ，ＤＯＷＮに従って遅延ライン３５の遅延
量を変化させる。これにより、外部クロック信号ｅｘ
ｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの周波数
が一致する。

【００５５】制御信号／ＲＡＳ０，／ＲＡＳ１，／ＣＡ
Ｓ０，／ＣＡＳ１，／ＷＥを「Ｈ」レベルにすると、モ
ード信号ＭＤ１０が非活性化レベルの「Ｌ」レベルとな
り、位相比較器３３が非活性化され、信号ＵＰ，ＤＯＷ
Ｎの出力は停止される。したがって、遅延ライン３５で
構成される発振器は、外部クロック信号ｅｘｔ．ＣＬＫ
の入力が停止された後も、外部クロック信号ｅｘｔ．Ｃ
ＬＫと同じ周波数の内部クロック信号ｉｎｔ．ＣＬＫを
出力し続ける。ＤＤＲＳＤＲＡＭは、この内部クロック
信号ｉｎｔ．ＣＬＫに同期して動作する。データ読出お
よびデータ書込は、実施の形態１と同様に行なわれるの
で、その説明は繰返さない。

【００５６】この実施の形態では、実施の形態１と同じ
効果が得られる他、内部クロック信号ｉｎｔ．ＣＬＫの
周波数を実施の形態１よりも精度よく設定できる。

【００５７】なお、この実施の形態では、外部クロック
信号ｅｘｔ．ＣＬＫの周波数をロックしたが、図８に示
すように、データストローブ信号ＤＱＳの周波数をロッ
クしてもよい。この場合は、図５において外部クロック
信号ｅｘｔ．ＣＬＫの代わりにデータストローブ信号Ｄ
ＱＳがクロックバッファ３２に入力される。

【００５８】［実施の形態３］実施の形態１，２では、
制御信号／ＲＡＳ０，／ＲＡＳ１，／ＣＡＳ０，／ＣＡ
Ｓ１，／ＷＥを非同期で与えるとともにデータをデータ
ストローブ信号ＤＱＳに同期させて転送することによ
り、高速データ転送と低消費電流を両立させることがで
きることを示した。

【００５９】この実施の形態では、図９に示すように、
１つの制御信号たとえばチップセレクト信号／ＣＳのみ
を非同期で与え、それ以外の制御信号Ｃｔｒｌおよびア
ドレス信号Ａｄｄ．もデータストローブ信号ＤＱＳに同
期させる。

【００６０】読出動作時では、メモリコントローラは、
チップセレクト信号／ＣＳを所定時間だけ活性化させた
後、データストローブ信号ＤＱＳに同期させて制御信号
Ｃｔｒｌおよびアドレス信号Ａｄｄ．をＤＤＲＳＤＲＡ
Ｍに与える。ＤＤＲＳＤＲＡＭは、メモリコントローラ
から与えられたデータストローブ信号ＤＱＳに同期し
て、制御信号Ｃｔｒｌおよびアドレス信号Ａｄｄ．を取
込む。メモリコントローラがデータストローブ信号ＤＱ
Ｓを非活性化した後、ＤＤＲＳＤＲＡＭは、データスト
ローブ信号ＤＱＳを出力するとともに、それに同期させ
て読出データを出力する。

【００６１】書込動作時では、メモリコントローラは、
チップセレクト信号／ＣＳを所定時間だけ活性化させた
後、データストローブ信号ＤＱＳに同期させて制御信号
Ｃｔｒｌおよびアドレス信号Ａｄｄ．をＤＤＲＳＤＲＡ
Ｍに与え、さらに書込データをＤＤＲＳＤＲＡＭに与え
る。ＤＤＲＳＤＲＡＭは、データストローブ信号ＤＱＳ
に同期して書込データを取込み、アドレス信号Ａｄｄ．
で指定されたメモリセルに書込む。なお、クロック周波
数の設定は、実施の形態１または２と同様の方法で行な
われる。

【００６２】この実施の形態でも、実施の形態１，２と
同じ効果が得られる。なお、今回開示された実施の形態
は全ての点で例示であって、制限的なものではないと考
えられるべきである。本発明の範囲は上記した説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【００６３】

【発明の効果】以上のように、請求項１に係る発明で
は、発振周波数の変更・設定が可能な発振器を設け、そ
の発振器で生成された内部クロック信号に同期して動作
するので、外部クロック信号を内部に伝達するためのク
ロックバッファは不要となる。したがって、スタンバイ
時にも動作していたクロックバッファの消費電流を削減
することができ、装置全体としても消費電流の低減化を
図ることができる。また、発振器の発振周波数を変更・
設定できるので、メモリシステムに応じてデータ転送周
波数を最適値に設定できる。

【００６４】請求項２に係る発明では、請求項１に係る
発明の発振器の発振周波数は、アドレス信号によって指
定される。この場合は、内部クロック信号の周波数を容
易に設定できる。

【００６５】請求項３に係る発明では、請求項１に係る
発明の発振器の発振周波数は、外部クロック信号の周波
数に一致するように変更される。この場合は、内部クロ
ック信号の周波数をより精度よく設定できる。

【００６６】請求項４に係る発明では、請求項１に係る
発明の発振器の発振周波数は、外部データストローブ信
号の周波数に一致するように変更される。この場合は、
外部クロック信号を別途用いることなく、内部クロック
信号の周波数をより精度よく設定できる。

【００６７】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の書込命令信号、読出命令信号お
よびアドレス信号は、外部データストローブ信号に同期
して与えられる。この場合は、メモリシステムの同期を
容易かつ確実にとることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＤＲＳＤＲ
ＡＭの１つのデータ入出力端子に関連する部分の構成を
示すブロック図である。

【図２】 図１に示したＤＤＲＳＤＲＡＭの周辺回路の
構成を示すブロック図である。

【図３】 図２に示した内部クロック発振器の構成を示
す回路図である。

【図４】 図１〜図３に示したＤＤＲＳＤＲＡＭの動作
を示すタイムチャートである。

【図５】 この発明の実施の形態２によるＤＤＲＳＤＲ
ＡＭの内部クロック発振器の構成を示すブロック図であ
る。

【図６】 図５に示した位相比較器の構成を示す回路ブ
ロック図である。

【図７】 図５および図６で説明したＤＤＲＳＤＲＡＭ
の動作を示すタイムチャートである。

【図８】 実施の形態２の変更例を説明するためのタイ
ムチャートである。

【図９】 この発明の実施の形態３によるＤＤＲＳＤＲ
ＡＭの動作を示すタイムチャートである。

【図１０】 従来のＤＤＲＳＤＲＡＭの動作を示すタイ
ムチャートである。

【符号の説明】

１ａ，１ｂ メモリアレイ、２ａ，２ｂ Ｘデコーダ
群、３ａ，３ｂ センスアンプ群、４ａ，４ｂ Ｙデコ
ーダ群、５ａ，５ｂ 内部データバス、６ データ入出
力端子、７ 入出力バッファ、８ パラレル−シリアル
変換回路、９ バンクセレクタ、１０ａ，１０ｂ リー
ドプリアンプ＋ライトバッファ、１１，１６ 制御信号
発生回路、１２ Ｘアドレスバッファ、１３ Ｙアドレ
スバッファ、１４ Ｙアドレスオペレーション回路、１
５ クロックカウンタ、１７ モードレジスタ、１８，
３１ 内部クロック発振器、１９ ＤＱＳバッファ、２
０〜２５，５３〜５６，６１〜６５ インバータ、２６
〜２９ クロックドインバータ、４１〜４４ 遅延回
路、４５〜４７ ラッチ回路、５１，５２ Ｎチャネル
ＭＯＳトランジスタ、６６，６７ ＡＮＤゲート。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 書込動作時は外部データストローブ信号
   に同期して外部データを取込み、読出動作時は読出デー
   タに同期した内部データストローブ信号を外部に出力す
   る半導体記憶装置であって、 複数のメモリセルを含むメモリアレイ、 前記外部および内部データストローブ信号と同じ周波数
   の内部クロック信号を生成するために、その発振周波数
   の変更および設定が可能に構成された発振器、 外部から与えられる周波数設定命令信号に従って前記発
   振器の発振周波数の変更および設定を行なう周波数設定
   手段、 外部から与えられる書込命令信号およびアドレス信号に
   従って前記メモリアレイのうちのいずれかのメモリセル
   を選択し、そのメモリセルに前記発振器で生成された内
   部クロック信号に同期して前記外部データを書込む書込
   手段、 外部から与えられる読出命令信号およびアドレス信号に
   従って前記メモリアレイのうちのいずれかのメモリセル
   を選択し、そのメモリセルから読出したデータを前記発
   振器で生成された内部クロック信号に同期して外部に出
   力する読出手段、および前記読出手段のデータ出力期間
   に前記発振器で生成された内部クロック信号を前記内部
   データストローブ信号として外部に出力する出力手段を
   備える、半導体記憶装置。
2. 【請求項２】 前記発振器の発振周波数はアドレス信号
   によって指定され、 前記周波数設定手段は、前記周波数設定命令信号ととも
   に与えられる前記アドレス信号に従って前記発振器の発
   振周波数を変更する、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記発振器の発振周波数は外部クロック
   信号によって指定され、 前記周波数設定手段は、前記周波数設定命令信号ととも
   に与えられる前記外部クロック信号の周波数に一致する
   ように前記発振器の発振周波数を変更する、請求項１に
   記載の半導体記憶装置。
4. 【請求項４】 前記発振器の発振周波数は前記外部デー
   タストローブ信号によって指定され、 前記周波数設定手段は、前記周波数設定命令信号ととも
   に与えられる前記外部データストローブ信号の周波数に
   一致するように前記発振器の発振周波数を変更する、請
   求項１に記載の半導体記憶装置。
5. 【請求項５】 前記書込命令信号、前記読出命令信号お
   よび前記アドレス信号は、前記外部データストローブ信
   号に同期して与えられる、請求項１から請求項４のいず
   れかに記載の半導体記憶装置。