JPH10283779A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＤＲＡＭにおいて、動作周波数が高くなっ
ても、２ビット目のデータの書込み期間を確保する。 【解決手段】 動作周波数が高くなってＣＡＳレイテン
シがより長く設定されると、ＣＡＳレイテンシの変更に
応じてデータの書込み終了時を特定時間だけ遅延する。
（特定時間）＜（ＣＡＳレイテンシに相当する期間）。
上記特定時間としては、２ビット目のデータ書込みに必
要な最小限度の時間であっても良い。又、メモリ内部の
書込みのタイミング自体（活性及び非活性）を外部クロ
ック信号ｅｘｔ．ＣＬＫの１クロックサイクル分だけ遅
延するようにしても、書込みマージンの拡大化を図るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部から周期的
に与えられるクロック信号に同期して外部信号の取込を
行なう同期型半導体記憶装置に関する。より特定的に
は、この発明は、ランダムにアクセス可能な同期型ダイ
ナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと
称す）の書込み制御技術に関する。

【０００２】

【従来の技術】主記憶装置として用いられるダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと称す）は
高速化されてきているものの、その動作速度は、依然、
マイクロプロセッサ（以下、ＭＰＵと称す）の動作速度
に追随することができない状況にある。このため、ＤＲ
ＡＭのアクセスタイム及びサイクルタイムがボトルネッ
クとなり、システム全体の性能が低下するということが
よく言われる。しかし、近年では、高速ＭＰＵ用の主記
憶装置として、外部からのシステムクロック信号に同期
して動作するＳＤＲＡＭが提案されている。

【０００３】ＳＤＲＡＭにおいては、高速アクセスを実
現するために、システムクロック信号に同期して連続し
たアクセス、例えば１つのデータ入出力端子について８
ビットのデータを連続的に高速アクセスする仕様が、提
案されている。この連続アクセスの仕様を満たす標準的
なタイミングチャートを、図３０及び図３１に示す。

【０００４】両図３０，３１は、８つのデータ入出力端
子のそれぞれの８ビットのデータ（即ち、バイトデー
タ）の入力および出力が可能なＳＤＲＡＭの動作を示し
ており、同ＳＤＲＡＭは、連続して８ビットのデータ
（８×８の合計６４ビットのデータ）を書き込み、また
は読み出す動作を行う。連続して読み出されるデータの
ビット数は「バースト長」と呼ばれ、ＳＤＲＡＭではモ
ードレジスタによってバースト長を変更することが可能
である。

【０００５】図３０，図３１に示すＳＤＲＡＭにおいて
は、たとえばシステムクロックである外部からのクロッ
ク信号ｅｘｔ．ＣＬＫの立ち上がりエッジに同期して、
外部からの制御信号（例えば、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、アドレス信号Ａｄｄ．、ライトイネーブル信号／Ｗ
Ｅ等）がメモリチップに取り込まれる。

【０００６】アドレス信号Ａｄｄ．は、行アドレス信号
Ｘと列アドレス信号Ｙとが時分割的に多重化されて与え
られる。ロウアドレスストローブ信号／ＲＡＳが外部ク
ロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジにおいて
活性状態の“Ｌ”レベルにあれば、そのときのアドレス
信号Ａｄｄ．が行アドレス信号Ｘａとして取り込まれ
る。

【０００７】次に、コラムアドレスストローブ信号／Ｃ
ＡＳが外部クロック信号ｅｘｔ．ＣＬＫの立ち上がりエ
ッジにおいて活性状態の“Ｌ”レベルにあれば、そのと
きのアドレス信号Ａｄｄ．が列アドレスＹｂとして取り
込まれる。この取り込まれた行アドレス信号Ｘａおよび
列アドレス信号Ｙｂに従って、ＳＤＲＡＭのメモリチッ
プ内における行および列の選択動作が実施される。

【０００８】列アドレスストローブ信号／ＣＡＳが”
Ｌ”レベルに立ち下がってから所定のクロック期間（図
３０においては、上記期間は３クロックサイクル）が経
過した後、最初の８ビットデータＤ／Ｑが出力される。
このコラムアドレスストローブ信号／ＣＡＳが”Ｌ”レ
ベルに立ち下がってからデータＤ／Ｑが出力されるまで
のクロックサイクル数は、「カスレイテンシ」と呼ば
れ、バースト長と同様に、モードレジスタによってこれ
を設定することができる。以降、クロック信号ｅｘｔ．
ＣＬＫの立ち上がりに応答してデータｑ１〜ｑ７が順次
に出力される。

【０００９】書き込み動作時においては、行アドレス信
号Ｘｃの取り込みは、上記のデータ読み出し時と同様で
ある。クロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジ
時において、コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／ＷＥが共に活性状態の”
Ｌ”レベルにあれば、列アドレス信号Ｙｄが取り込まれ
るとともに、そのときに与えられていたデータｄ０が最
初の書き込みデータとして取り込まれる。これらの外部
制御信号／ＲＡＳおよび／ＣＡＳの立ち下がりに応答し
て、ＳＤＲＡＭ内部においては、行および列の選択動作
が実行される。以降、クロック信号ｅｘｔ．ＣＬＫに同
期して順次に入力データｄ１，…ｄ７が取り込まれ、こ
れらの入力データｄ１〜ｄ７が順次に各メモリセル内に
書き込まれる。

【００１０】このように、ＳＤＲＡＭの動作は、従来の
ＤＲＡＭにおける方式、即ち、ロウアドレスストローブ
信号／ＲＡＳおよびコラムアドレスストローブ信号／Ｃ
ＡＳという外部制御信号に同期してアドレス信号および
入力データなどを取り込んで動作させる方式と異なって
おり、ＳＤＲＡＭにおいては、外部から与えられるシス
テムクロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジ時
に、各アドレスストローブ信号／ＲＡＳ，／ＣＡＳ，ア
ドレス信号Ａｄｄ．，ライトイネーブル信号ＷＥおよび
入力データＤ／Ｑなどの外部信号を取り込む。

【００１１】以上の様に、外部からのクロック信号に同
期させて外部からの制御信号およびデータの取り込みや
データの読み出し動作を実行することの利点とは、アド
レス信号のスキュー（タイミングのずれ）に起因した、
データ入出力時間に対するマージンを確保する必要性を
なくして、サイクルタイムを短縮することができること
等にある。このような同期動作を実行することができれ
ば、連続アクセスタイムを高速化することが可能とな
る。

【００１２】

【発明が解決しようとする課題】高速動作可能なＳＤＲ
ＡＭを実現するためには、２Ｂｉｔ毎にデータの連続書
き込み、及び連続読み出しができるように制御すると共
に、書込み動作を早く終了して読出し動作を行うように
制御すればよい。

【００１３】しかし、動作周波数が高くなるにつれて、
２ビット目のデータ書込みのための時間を充分にとれな
くなるという問題が生じる。例えば、現状のＳＤＲＡＭ
では、２ビット目のデータをＩ／Ｏラインを介して対応
するメモリセルに書き込むためには、少なくとも２〜３
ｎｓｅｃ．程度の書込み時間を必要とし、その結果、読
出しを現実に可能とするためには、動作周波数の上限値
が１５０ＭＨｚ程度に限られてしまう。そこで、２ビッ
ト目のデータの書込み時間として少なくとも上記時間が
必要であることを前提とした上で、１５０ＭＨｚ程度の
周波数よりも一層高い動作周波数のクロックでＳＤＲＡ
Ｍを動作させる場合でも、データの書込み・読出しを確
実に実行できるようにすることが必要となる。

【００１４】この発明の目的は、かかる要求に応えるべ
くなされたものであり、動作周波数が比較的高くなって
も、書き込み時間のマージンを確保してデータの書込み
・読出しを確実に行える同期型半導体記憶装置を提供す
ることにある。そのための新規な書込み制御方式を複数
種類、以下に提示する。

【００１５】

【課題を解決するための手段】請求項１にかかる発明
は、同期型半導体記憶装置において、外部より入力する
数ビットのデータをクロック信号に同期して所定ビット
毎に連続的に書き込むと共に、前記クロック信号に同期
して前記データを前記所定ビット毎に連続的に読み出す
記憶手段と、前記外部より読み出し指令が入力した後、
前記データの内で１ビット目のデータが読み出されるま
での前記クロック信号のサイクル数に該当するレイテン
シの範囲内で、前記データの書込み期間を前記クロック
信号の周波数である動作周波数の増大化に応じて所定時
間だけ増大させて、前記データの書込み動作及び読み出
し動作を制御する制御手段とを、備えることを特徴とす
る。

【００１６】請求項２にかかる発明は、請求項１記載の
同期型半導体記憶装置において、前記クロック信号は前
記外部より入力する外部クロック信号であり、前記制御
手段は、前記外部より入力するアドレス信号に基づき前
記レイテンシに該当する期間が所定値よりも長いモード
に変更されるのを検出してモードセット信号を出力する
モードセット手段と、前記モードセット信号に応じて前
記書込み期間を増大させる書込み期間制御手段とを、備
えることを特徴とする。

【００１７】請求項３にかかる発明は、請求項２記載の
同期型半導体記憶装置において、前記書込み期間制御手
段は、前記モードセット信号が前記モードへの変更を与
えるときにのみ、前記データの書込み動作の終了を特定
時間だけ遅延させる書込み動作終了遅延手段を備えてお
り、前記特定時間は前記データの書込みにとって必要な
最小限の時間に基づき決定されていることを特徴とす
る。

【００１８】請求項４にかかる発明は、請求項２記載の
同期型半導体記憶装置において、前記書込み期間制御手
段は、前記モードセット信号が前記モードへの変更を与
えるときにのみ、前記データの書込み動作の開始及び終
了を共に前記外部クロック信号の１クロックサイクルに
相当する時間だけ遅延させる書込み動作遅延手段を備え
ていることを特徴とする。

【００１９】請求項５にかかる発明は、請求項４記載の
同期型半導体記憶装置において、前記記憶手段は、前記
所定ビット数に応じた数のメモリアレイバンクと、前記
メモリアレイバンク毎に設けられ、前記メモリアレイバ
ンクに入力／出力信号線を介して接続され、その動作が
前記制御手段により制御された書込み用ドライバと、前
記メモリアレイバンク毎に設けられ、前記データを前記
外部より入力するデータ入力線と前記書込み用ドライバ
とに接続され、その動作が前記制御手段により制御され
た書込み用レジスタとを備え、前記書込み期間制御手段
は、前記モードセット信号が前記モード変更を指示しな
いレベルのときには、前記外部より入力した書込み指令
に応じて前記書込み動作を開始させ、前記所定ビット数
に該当する前記外部クロック信号のクロックサイクル経
過に応じて前記書込み動作を終了させる書込み用ドライ
バ制御信号を生成して前記書込み用ドライバに出力する
一方、前記モードセット信号が前記モード変更を指示す
るレベルのときには、前記書込み用ドライバ制御信号を
前記外部クロック信号の前記１クロックサイクルに相当
する前記時間だけ遅延させた上で、その遅延後の信号を
出力する書込み用ドライバ制御信号生成手段を、備える
ことを特徴とする。

【００２０】請求項６にかかる発明は、請求項１乃至５
のいずれかに記載の同期型半導体記憶装置において、前
記制御手段は、前記外部より入力するモード選択信号の
レベルに応じて、前記外部より入力する外部クロック信
号の２逓倍信号に該当する内部クロック信号を前記クロ
ック信号として生成する内部クロック信号生成手段と、
前記内部クロック信号が生成されたときに応じて前記書
込み期間を増大させる書込み期間制御手段とを、備える
ことを特徴とする。

【００２１】請求項７にかかる発明は、請求項１乃至５
のいずれかに記載の同期型半導体記憶装置において、前
記クロック信号は前記外部より入力する外部クロック信
号であり、前記制御手段は、前記外部クロック信号をモ
ニターして前記外部クロック信号の周波数が所定の周波
数よりも高くなるときにはモードセット信号を出力する
外部クロック信号モニター手段と、前記モードセット信
号が出力されたときに応じて前記書込み期間を増大させ
る書込み期間制御手段とを、備えることを特徴とする。

【００２２】請求項８にかかる発明は、外部より入力す
る数ビットのデータを外部クロック信号に同期して所定
ビット毎に連続的に書き込むと共に、前記外部クロック
信号に同期して前記データを前記所定ビット毎に連続的
に読み出す同期型半導体記憶装置において、前記外部よ
り読み出し指令が入力した後、前記データの内で１ビッ
ト目のデータが読み出されるまでの前記外部クロック信
号のサイクル数に該当するレイテンシが第１レイテンシ
よりも長い第２レイテンシに設定されたときには、前記
所定ビット目のデータの書込み動作の終了を所定の時間
だけ遅延させることを特徴とする。

【００２３】請求項９にかかる発明は、同期型半導体記
憶装置において、外部より入力する数ビットのデータを
クロック信号に同期して所定ビット毎に連続的に書き込
むと共に、前記クロック信号に同期して前記データを前
記所定ビット毎に連続的に読み出す同期型半導体記憶装
置において、前記クロック信号が外部より入力する外部
クロック信号の２逓倍クロック信号に該当するときに
は、前記クロック信号が前記外部クロック信号に該当す
るときに必要な前記データの第１書込み期間よりも長い
第２書込み期間で前記データを書込むことを特徴とす
る。

【００２４】

【発明の実施の形態】本発明におけるＳＤＲＡＭの書き
込み制御方式の大要は、以下の４種類に分類される。

【００２５】１．外部からの読み出し指令の入力後、１
ビット目のデータが出力されるまでの時間、即ちＣＡＳ
レイテンシに該当する時間が比較的長いモードに外部よ
り設定されたときには、上記ＣＡＳレイテンシの変化に
応じて、２ビットデータの書き込み動作の終了を特定時
間だけ遅らせる。

【００２６】２．上記ＣＡＳレイテンシを長く変更する
モード設定に応じて、書込みタイミング自体を外部クロ
ック信号の１クロックサイクル分だけ遅延して、２ビッ
トデータの書込み・読出しを制御する。結果的には、２
ビットデータの書き込みの終了は、上記１クロックサイ
クル分だけ遅れることになる。

【００２７】３．外部クロック信号の両エッジを利用し
てデータの転送を行うモードの時には、そのときのＣＡ
Ｓレイテンシとの相関で定まる所定時間だけ、上記方式
１．又は２．の基本的考え方を採用して、２ビットデー
タの書き込みの終了を遅らせる。ここでいう、「所定時
間」とは、次の方式４．と同様に、上記方式１．での特
定時間と上記方式２．での外部クロック信号の１クロッ
クサイクルとを含む概念である。

【００２８】４．外部クロック信号の周波数をモニター
して、そのモニター周波数が特定周波数よりも高くなっ
たときに、２ビットデータの書き込みの終了を、ＣＡＳ
レイテンシとの相関で定まる所定時間だけ、上記方式
１．又は２．の構成に基づき遅らせる。

【００２９】尚、方式３．及び４．の場合には、動作周
波数が高くなったことに応じて、必ずしもＣＡＳレイテ
ンシをより長い時間に設定する必要性はない。

【００３０】（実施の形態１）本実施の形態は、上記方
式１．に該当している。先ず、その基本的な考え方を従
来の場合と対比しつつ説明し、その後で、それを具現化
するためのハードウェア構成について説明する。

【００３１】図１は、従来の場合の問題点を示唆する、
書き込み動作と読み出し動作との連続したタイミング図
である。バースト長は２である。図１の（Ａ）は比較的
低い動作周波数の場合を、図１の（Ｂ）は比較的高い動
作周波数の場合を示す。記号ｅｘｔ．ＣＬＫは外部クロ
ック信号、Ｄ／Ｑはデータ信号、Ｉ／ＯＬｉｎｅ０は１
ビット目のデータのＩ／Ｏライン上での書込み状態を、
Ｉ／ＯＬｉｎｅ１は２ビット目のデータのＩ／Ｏライン
上での書込み状態を示す。又、信号ＩＯＥＱはイコライ
ザ信号である。

【００３２】動作周波数が高くなると、ＣＡＳレイテン
シ（読出しコマンドが入力されたときから最初の１ビッ
ト目のデータが出力されるまでのクロック数）を大きく
設定する。この設定は、外部から与えられるアドレス信
号に基づいて、ＳＤＲＡＭ内のモードレジスタによって
実行される。図１（Ａ）では、ＣＡＳレイテンシは２
に、図１（Ｂ）では、ＣＡＳレイテンシは４に設定され
ている。このように、外部クロック信号の周波数、即ち
動作周波数の増大に応じてＣＡＳレイテンシをより大き
く設定すること（モード設定）によって、２ビット目の
データの読みだし時間を確保する。これにより、読み出
し時間はＣＡＳレイテンシの増大化で緩和されるが、２
ビット目の書き込みの時間（図１（Ａ），（Ｂ）の時間
ｔｗ）は、何ら改善されていないため、動作周波数が高
くなるにしたがって短くなる一方である。すなわち、同
期型半導体記憶装置の場合、動作周波数の上限は書き込
みに要する時間によって決められる。上記書込み時間ｔ
ｗは、現状としては少なくとも２〜３ｎｓｅｃ．は必要
であるので、動作周波数の上限は、１５０ＭＨｚ程度に
限られてしまう。この点は、既述した通りである。

【００３３】図２（Ａ），（Ｂ）は、このような動作周
波数の上限を緩和するため、本実施の形態における書込
み制御方法を説明するためのタイミング図を示す。図２
（Ａ）は比較的動作周波数が低いとき、図２（Ｂ）は比
較的動作周波数が高いときを示しており、図１（Ａ），
（Ｂ）と同一記号のものは同一のものを示す。

【００３４】図２の本方式が図１の方式と相違する点
は、動作周波数が比較的高くなるときには（例えば、そ
の目安は、現状では１５０ＭＨｚ程度である）、２ビッ
トデータ（所定ビットデータ）の書き込み動作の終了を
特定時間だけ遅らせていることにある。すなわち、動作
周波数の増大化に従ってＣＡＳレイテンシを大きく設定
して読み出しのタイミングを緩和すれば、その読み出し
動作の時間の一部を書き込みの時間として利用すること
が可能となるので、本方式は、この点に着眼すること
で、書込みマージンを拡大して書き込み時間を確保する
ものである。これにより、図２（Ｂ）に示す２ビット目
のデータの書込み時間ｔｗとしては、少なくとも２〜３
ｎｓｅｃ．は確保されうる。

【００３５】図３は、バースト長４の場合の動作を示
す。図３（Ａ）は本発明のタイミング図であり、図３
（Ｂ）は従来のタイミング図である。図３（Ａ），
（Ｂ）の２ビット目のデータの書込み時間ＴｗＡ，Ｔｗ
ＢはＴｗＡ＞ＴｗＢとなり、本発明における書込みマー
ジンは拡大されて充分な値に確保されうる。

【００３６】以下に、上記の本方式１．を実行するため
の回路構成を説明する。先ず、図４は本ＳＤＲＡＭ装置
１の概念図であり、本装置は、メモリ部２（記憶手段）
と内部コントローラ３（制御手段）とに大別される。図
４中、記号ｅｘｔ．ＣＮＴは、後述する各信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ等を総称する外部制御信号であ
る。図５および図６は、図４のメモリ部２の内部構成を
示すブロック図である。図７は、図４の内部コントロー
ラ３の構成を示すブロック図である。

【００３７】図５，図６のメモリ部が標準ＤＲＡＭのメ
モリ部と相違する点の一つは、同メモリ部の内部が複数
のメモリアレイバンク（ここでは、第１メモリアレイバ
ンクと第２メモリアレイバンクとが共に２つ設けられて
いる）に分離されていることである。もう一点は、高速
動作可能とするため、入力するデータＤ／Ｑを２ビット
毎に連続的に書込み、２ビット毎に連続的に読出しがで
きるように、コラムアドレスの最下位ビットＹ０でその
切り替えが制御されるセレクタ５によって、入出力バッ
ファ４で受取ったデータＤ／Ｑを２つの経路に分けるこ
とである。例えば、記号Ａの付されたメモリアレイバン
クを利用するものとして、上記最下位ビットＹ０が”
０”であるときには、セレクタ５は第１データ入出力ラ
イン１１Ｗ（書込み時）、１１Ｒ（読出し時）をセレク
トし、上記最下位ビットＹ０が”１”のときには、セレ
クタ５は第２データ入出力ライン１２Ｗ（書込み時）、
１２Ｒ（読出し時）をセレクトする。図５，図６では、
一例として２バンク構成を示している。バンク数が増え
ると、その増加数だけ、レジスタ、バッファ、Ｉ／Ｏ線
が新たに必要になる。第１，第２メモリアレイバンクＡ
０（Ｂ０）、Ａ１（Ｂ１）は、それぞれ独立にアクセス
されることができる。データＤ／Ｑは、上述の通り、書
き込みコマンドが入力したとき（ロウアドレスストロー
ブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡ
Ｓ，ライトイネーブル信号／ＷＥが活性化したとき）に
外部より与えられるＹアドレスの下位１ビットＹ０の値
いかんによって、第１メモリアレイバンクＡ０（Ｂ０）
に書き込まれるか、第２メモリアレイバンクＡ１（Ｂ
１）に書き込まれるか、振り分けられる。

【００３８】図７中のクロックジェネレータ１６は、外
部クロック信号ｅｘｔ．ＣＬＫに同期した同一周波数の
内部クロック信号ＣＬＫを生成する。これは、外部クロ
ック信号ｅｘｔ．ＣＬＫのｄｕｔｙが必ずしも安定しな
いため、この点を回避するためである。従って、図４の
内部コントローラ３及びメモリ部２の各部は内部クロッ
ク信号ＣＬＫに同期して動作するが、これらの動作は、
結局のところは、外部クロック信号ｅｘｔ．ＣＬＫに同
期したものであると言える。かかる意味において、「ク
ロック信号」とは、外部クロック信号と内部クロック信
号とを含む上位概念にあたる。

【００３９】又、図示しないモードレジスタは、外部ア
ドレス信号ｅｘｔ．Ａ０−ｉを受けて、バースト長及び
ＣＡＳレイテンシを設定する。図７に示すモードセット
信号生成回路２０は、上記モードレジスタの一部分であ
る。

【００４０】図８は、図７の制御信号発生回路１４内の
書込みリセット信号生成回路２１の構成を示す図であ
り、図９は、図８の回路２１の動作を説明するためのタ
イミング図を示す。図８の第１制御信号ＷＤＥは、外部
クロック信号ｅｘｔ．ＣＬＫの立上がり時に応答して書
き込みコマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ）が入力
された時に活性化され（厳密には内部クロック信号ＣＬ
Ｋの立上がりエッジに同期して活性化され）、バースト
長分のデータＤ／Ｑが対応するメモリアレイバンク内に
書き込まれた後、その次の内部クロック信号ＣＬＫの立
ち上がりエッジをトリガにして非活性になる（図９
（ｅ）参照）。

【００４１】書込みリセット信号生成回路２１は、図８
より明らかな通り、第１制御信号ＷＤＥが活性化された
後に、内部クロック信号の２サイクル毎に１パルスを出
力させるシフタ機能を有しており、更にそのシフタ機能
の結果を、後述するモードセット信号ＭＳＴのレベルに
応じて、そのままライトリセット信号ＷＲＳＴとして出
力する、あるいは一旦遅延回路２２を通した上で上記ラ
イトリセット信号ＷＲＳＴとして出力するスイッチＳＷ
を有する。当該スイッチＳＷを制御するモードセット信
号ＭＳＴは、図７のモードセット信号生成回路２０によ
って生成されるものであり、外部からのアドレス信号ｅ
ｘｔ．Ａ０−ｉから動作周波数に応じて設定されるＣＡ
Ｓレイテンシに応じて、そのレベルを変動する信号であ
る。

【００４２】図７，図８，図９（ｅ）に示した第１制御
信号ＷＤＥの生成回路２４の構成を、図１０に示す。同
回路２４も、図７の制御信号発生回路１４の一部であ
る。図１０中、信号Ｓ１〜Ｓ４はシフタであり、信号Ｖ
１，Ｖ２，Ｖ４は、それぞれ、バースト長が１，２，４
のときに選択される信号である。又、書込み指令信号／
ＷＲＩＴＥは、各信号ＣＡＳ，ＲＡＳ，ＷＥを入力とす
るＮＡＮＤ回路（図示せず）の出力信号にあたる。

【００４３】本ＳＤＲＡＭ装置では、図８の回路２１が
出力するライトリセット信号ＷＲＳＴの活性により図
５，図６のライトドライバ（７Ａ０，７Ｂ０），（７Ａ
１，７Ｂ１）の活性を終了させる。ここでは、２ビット
のデータＤ／Ｑ毎に第１及び第２メモリアレイバンク内
に書き込むアーキテクチャであるので、本ＳＤＲＡＭ装
置では、２ビットのデータＤ／Ｑが外部から入力された
時に、上記ライトリセット信号ＷＲＳＴによるリセット
を対応するライトドライバにかけることになる。すなわ
ち、この構成では、内部クロック信号ＣＬＫの２クロッ
クサイクル分毎に、上記リセット処理を行うことにな
る。そして、本装置では、このリセットのタイミングを
モードセット信号ＭＳＴにより特定の時間だけ遅らせて
いる。モードセット信号ＭＳＴは、ＣＡＳレイテンシに
リンクさせて生成すれば良い。即ち、ＣＡＳレイテンシ
は、外部アドレス信号Ａ０−ｉ（図７）のタイミングに
応じて、モードレジスタによって設定される（モード設
定）。

【００４４】書込み動作の詳細は、上記図５〜図１０を
参照して述べれば、次の通りである。

【００４５】先ず、書き込みコマンドが図７のバッファ
１３に入力されると、それを受けてＸ，Ｙアドレスバッ
ファ１７，１８，Ｙアドレスオペレーション回路１９が
活性され、外部より与えられるアドレス信号ｅｘｔ．Ａ
０−ｉに従って、例えばＡ側のＹデコーダ群ＹＤＡ０，
ＹＤＡ１が活性される。最初のデータは、制御信号ＷＲ
Ａｅの活性に応じて第１ライト用レジスタ６Ａ０にスト
アーされ、その後、ライトドライバ制御信号ＷＢＡｅ
（従って信号ＳＷＢＡｅ）を活性化することにより（こ
の段階では信号ＷＲＳＴは非活性にある）、上記第１ラ
イト用レジスタ６Ａ０にストアーされている１ビット目
のデータＤ／Ｑは、第１Ｉ／Ｏ線１０Ａｅを介して第１
メモリアレイバンクＢＡ０内に書き込まれる。次の内部
クロック信号ＣＬＫの立ち上がりエッジで与えられる、
２ビット目のデータＤ／Ｑはセレクタ５の切替えにより
第２ライト用レジスタ６Ａ１にストアーされ、その後、
ライトドライバ制御信号ＷＢＡｏ（従って信号ＳＷＢＡ
ｏ）が活性化されることにより（信号ＷＲＳＴは非活性
状態にある）、第２ライト用レジスタ６Ａ１にストアー
されている２ビット目のデータは、第２Ｉ／Ｏ線１０Ａ
ｏを介して第２メモリアレイバンクＡ１内に書き込まれ
る。２ビットのデータＤ／Ｑの書き込みが終わると、信
号ＷＲＳＴの活性化に応じて上記信号ＳＷＢＡｅ，ＳＷ
ＢＡｏは非活性化され、第１，第２メモリアレイバンク
Ａ０，Ａ１と第１，第２ライト用ドライバ７Ａ０，７Ａ
１とを繋ぐ第１，第２Ｉ／Ｏ（入力／出力）線１０Ａ
ｅ，１０Ａｏは、イコライズ信号ＩＯＥＱの活性により
共にイコライズされて、本ＳＤＲＡＭ装置は、次の２ビ
ットデータの書き込みに備える。

【００４６】本ＳＤＲＡＭ装置は、以上の書込み動作の
中で、既述した通り、対応するライトドライバ制御信号
ＷＢＡｏ，ＷＢＡｅの非活性タイミングを回路２３Ａ
ｏ，２３Ａｅ（制御手段の一部に該当）によって特定の
時間だけ遅延させることにより（但し、それらの活性タ
イミングは遅延させない）、２ビットデータの書込み終
了時を上記特定の時間だけ遅延させて書込み期間を長く
している。この遅延機能の担い手となるクロックが、ラ
イトリセット信号ＷＲＳＴである。この点を以下に、詳
述しよう。尚、上記回路２３Ａｅ，２３Ａｏ，２３Ｂ
ｅ，２３Ｂｏは、図７の回路１４中に設けても良い。

【００４７】先ず、図８において、動作周波数が比較的
低いとき（動作周波数が例えば１５０ＭＨｚオーダより
も低いとき）、即ち、ＣＡＳレイテンシが例えば３に設
定されるときには（このときのＣＡＳレイテンシが第１
レイテンシに該当）、モードセット信号ＭＳＴのレベル
は、図７の回路２０により、スイッチＳＷを第１出力端
Ｔ１にスイッチングさせるような値に設定される。この
場合には、ライトリセット信号ＷＲＳＴは、書込みコマ
ンドの入力後、内部クロック信号ＣＬＫの２クロックサ
イクル分だけ遅延した後に１ｓｈｏｔのパルスとして活
性化される。従って、上記回路２３Ａｏ，２３Ａｅは、
入力したライトドライバ制御信号ＷＢＡｏ，ＷＢＡｅを
そのままライトドライバ制御信号ＳＷＢＡｏ，ＳＷＢＡ
ｅとして出力する。

【００４８】これに対して、更に動作周波数が高くなり
（１５０ＭＨｚ以上）、より大きな値にＣＡＳレイテン
シが設定されると、例えばＣＡＳレイテンシが４に設定
されるときには（これは第２レイテンシに該当）、モー
ドセット信号ＭＳＴは、スイッチＳＷを第２出力端Ｔ２
側へスイッチングさせる。その結果、ライトリセット信
号ＷＲＳＴは、書込みコマンドの入力後、内部クロック
信号ＣＬＫの２クロックサイクル分と遅延回路２２に設
定されている遅延時間ｔｄ（特定時間）分とだけ遅延し
た後に、１ｓｈｏｔのパルスＣ１，Ｃ２（図９（ｆ））
として活性化される。

【００４９】ここで、上記遅延時間ｔｄの設定値として
は、少なくとも２ビット目のデータを書込むのに要する
最小時間（現状では２〜３ｎｓｅｃ．）は必要であり、
又、それで充分であるとも言える。従って、ｔｄ≧２〜
３ｎｓｅｃ．となる。その結果、ＣＡＳレイテンシが大
きく設定されたときには、上記回路２３Ａｏ，２３Ａｅ
が入力するライトドライバ制御信号ＷＢＡｏ，ＷＢＡｅ
を遅延時間ｔｄだけ遅延して出力することとなり、ライ
トドライバ制御信号ＳＷＢＡｏ，ＳＷＢＡｅの活性状態
から非活性状態への移行のタイミングは、上記遅延時間
ｔｄだけ遅延される。

【００５０】尚、非活性遅延回路２３Ａｏ，２３Ａｅ，
２３Ｂｏ，２３Ｂｅを総称するときには、記号２３を用
いるものとし、同回路２３の具体的構成を、図１１に示
す。図１１中、記号ＷＢは、各ライトドライバ制御信号
ＷＢＡｏ，ＷＢＢｏ，ＷＢＢｅ，ＷＢＡｅを総称するも
のである。

【００５１】以上より、本実施の形態によれば、ライト
リセット信号ＷＲＳＴの活性によってライトドライバの
活性を終了させる場合に、上記ライトリセット信号ＷＲ
ＳＴの活性タイミングを特定時間だけ遅らせることで、
データ書込みの終了時を遅らせ、図３（Ａ）の結果を実
現することができる。

【００５２】尚、本実施の形態における各回路１４，２
３が「書込み期間制御部」に該当し、特に回路２３は
「書込み動作終了遅延部」に該当する。

【００５３】（実施の形態２）本実施の形態は、既述し
た方式２．の具体化である。即ち、実施の形態１では書
き込み動作のリセット（非活性化）のタイミングを特定
時間だけ遅らせていたが、既述の外部クロック信号ｅｘ
ｔ．ＣＬＫないし内部クロック信号ＣＬＫの１クロック
サイクル分だけ、書込み動作のタイミングを遅らせて
も、同様の効果を得ることができる。この場合には、書
込みのリセットのみならず、書き込み動作の活性もま
た、上記１クロックサイクル分だけ遅らさなければなら
ない。本実施の形態での書き込みタイミングの一例を図
１２（ａ）〜（ｅ）に示す。図１２中、図３と同一記号
のものは同一のものを示す。この一例では、バースト長
は４、ＣＡＳレイテンシは４である。図１２（ｃ）〜
（ｅ）と図３（Ｂ）の（ｃ）〜（ｅ）とを比較すれば明
白の通り、図１２では、図３（Ｂ）の場合よりも各信号
が外部クロック信号ｅｘｔ．ＣＬＫ（ないし内部クロッ
ク信号ＣＬＫ）の１クロックサイクル分だけ遅延してい
る。

【００５４】図１３，図１４は、本実施の形態でのＳＤ
ＲＡＭ装置のメモリ部２Ａの構成を示しており、図１５
は内部コントローラ３Ａを示している。これらが、実施
の形態１での各部２，３と相違する点は、制御信号発
生回路１４Ａが第２制御信号ＳＥＡの生成回路部３０を
更に有すること、同回路１４Ａ中のライトドライバ制
御信号生成回路２３’がライトドライバの活性及び非活
性を共に両信号ＳＥＡ，ＷＲＳＴに応じて１クロックサ
イクル分だけ遅延させていること（従って、実施の形態
１での回路２３Ａｏ等は不要となること）、にある。そ
の他は同一である。

【００５５】ライトドライバ（７Ａ０，７Ａ１，７Ｂ
０，７Ｂ１）を活性・非活性に制御するライトドライバ
制御信号を発生する回路２３’の一例を、図１６に示
す。同回路２３’は、図１５の制御信号発生回路１４Ａ
内の一回路をなす。図１６では、ライトドライバ制御信
号ＷＢＡｏ，ＷＢＡｅ等を総称して記号ＷＢとして表わ
している。図１６より、第２制御信号ＳＥＡが”Ｈ”に
なるときにライトドライバ制御信号ＷＢ、従って、ライ
トドライバは活性され、ライトリセット信号ＷＲＳＴ
が”Ｈ”になることで、信号ＷＢ、従ってライトドライ
バは非活性される。これらの信号ＳＥＡ，ＷＲＳＴを、
実施の形態１で述べたモードセット信号ＭＳＴで内部ク
ロック信号ＣＬＫの１クロックサイクル分だけ変化させ
ることで、本実施の形態は実現可能である。

【００５６】第２制御信号ＳＥＡの発生回路３０の一例
を図１７に、図１７の回路の動作を説明するためのタイ
ミング図を図１８（ａ）〜（ｇ）に示す。図１８（ｅ）
の信号ＣＡ０は、コラムアドレス信号の最下位ビット
（図１５の信号ＹＯに相当）を与える信号である。同回
路３０も図１５の制御信号発生回路１４Ａ内の一回路を
なす。第１制御信号ＷＤＥは、実施の形態１で説明した
ように、書き込みコマンドが入力された時に活性化さ
れ、バースト長分のデータが書き込まれた後、その次の
内部クロック信号ＣＬＫの立ち上がりエッジをトリガに
して非活性になる。例えば、バースト長が４の場合、書
き込みを開始して５クロック目に第１制御信号ＷＤＥは
非活性になる。本ＳＤＲＡＭ装置は２ビット毎にデータ
Ｄ／Ｑを書き込むアーキテクチャを用いているので、第
２制御信号ＳＥＡは、内部クロック信号ＣＬＫの２クロ
ックサイクル毎に１回活性される。そこで、この第２制
御信号ＳＥＡの活性化タイミングを、モードセット信号
ＭＳＴによるスイッチング制御によって、内部クロック
信号ＣＬＫの１クロックサイクル分だけシフトさせてい
る。図１８（ｇ）において、（ｉ）実線で書いた線ＲＣ
は比較的動作周波数が低いとき（例えば、ＣＡＳレイテ
ンシ３）の信号ＳＥＡのタイミング、（ｉｉ）波線ＢＣ
が動作周波数が比較的高いとき（例えば、ＣＡＳレイテ
ンシ４）の信号ＳＥＡのタイミングである。

【００５７】尚、第１制御信号ＷＤＥの生成回路は、図
１０の回路と同一である。

【００５８】図１７において、上記（ｉ）のときは、モ
ードセット信号ＭＳＴによって、各第１〜第３スイッチ
ＳＷ１，ＳＷ２，ＳＷ３は第２端子Ｔ２Ａ，Ｔ２Ｂ，Ｔ
２Ｃ側へ制御され、第２制御信号ＳＥＡの遅延は生じな
い。上記（ｉｉ）のときは、モードセット信号ＭＳＴに
よって、各第１〜第３スイッチＳＷ１〜ＳＷ３は、第１
端子Ｔ１Ａ，Ｔ１Ｂ，Ｔ１Ｃ側へ制御され、第２制御信
号ＳＥＡの１クロックサイクル分の遅延が生ずる。

【００５９】ライトリセット信号ＷＲＳＴの発生回路３
１の一例を図１９に、同回路３１の動作を説明するため
のタイミングチャートを図２０（ａ）〜（ｅ）に示す。
同回路３１も図１５の制御信号発生回路１４Ａの一部を
なす。ライトリセット信号ＷＲＳＴの発生も第２制御信
号ＳＥＡの場合と同様に、２クロックサイクル毎に１度
活性され、動作周波数が高くなりＣＡＳレイテンシがよ
り大きな値にモードレジスタにより変更されるときに
は、この活性タイミングは、モードセット信号ＭＳＴに
よって、１クロックサイクル分だけ遅延するように切り
替えられる。図２０（ｅ）の実線ＲＣ１，ＲＣ２が図１
８での上記（ｉ）に、破線ＢＣ１，ＢＣ２が図１８での
上記（ｉｉ）の場合に対応している。

【００６０】以上より、動作周波数が高くなってＣＡＳ
レイテンシを第１レイテンシよりもより大きな値の第２
レイテンシ（例えば４）に設定したときに、それに応じ
て書込みの内部タイミングを外部クロック信号ないし内
部クロック信号の１クロックサイクル分だけ遅延するこ
とで、２ビットデータの書込みのマージンを確実に確保
することができる。

【００６１】尚、本実施の形態では、回路１４Ａが「書
込み期間制御部」の主たる機能を担当し、特に各回路２
４，３０，３１，２３’は「書込み動作遅延部」ないし
「書込み用ドライバ制御信号生成部」として機能してい
る。

【００６２】（実施の形態３）実施の形態１、２では、
動作周波数に応じて変更されるＣＡＳレイテンシの設定
に応じて、書き込みのための内部タイミングを変えて、
２ビットデータの書込みのマージンを拡大してそれを必
要な値にまで確保することとしている。

【００６３】ところで、図２１，図２２に示すように、
外部クロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジを
トリガーにしてデータＤ／Ｑの転送を行う場合（図２
１）、外部クロック信号ｅｘｔ．ＣＬＫの両エッジをト
リガーにして（実際には、外部クロック信号ｅｘｔ．Ｃ
ＬＫの２逓倍の内部クロック信号を生成して、この内部
クロック信号をトリガーにする）データＤ／Ｑの転送を
行う場合（図２２）とを、同期型半導体記憶装置内にお
いて切り替えるという応用も考えられる。この場合に
も、後者では動作周波数が２倍となるので、２ビットデ
ータの書込みマージンがなくなってしまうという同様な
問題点に直面しうる。従って、この場合にも、実施の形
態１又は２の技術を適用することによって、実施の形態
１，２と同様の効果が得られる。

【００６４】また、図２３に示すように、外部クロック
の両エッジを利用するのではなくて、その立ち上がりエ
ッジと、２つの立ち上がりエッジの中心とをトリガーに
して、即ち、上記立上がりエッジのタイミングと上記中
心のタイミングとに同期して立ち上がる内部クロック信
号２×ＣＬＫを生成して、この内部クロック信号２×Ｃ
ＬＫをトリガーにしてデータＤ／Ｑの転送を行う同期型
半導体記憶装置でも、図２１の場合と図２３の場合とを
切り替えるのに対応して、実施の形態１、又は２の技術
を適用することにより、同様の効果を得ることもでき
る。図２３（ａ）中の記号Ｔは、外部クロック信号ｅｘ
ｔ．ＣＬＫの１周期を示す。

【００６５】実施の形態３におけるＳＤＲＡＭ装置の内
部コントローラ３Ｂの構成を、図２４に示す。その他の
構成は、実施の形態１又は２で用いた図面中の構成と同
一である。ここでは、内部クロック信号生成回路１６Ｂ
とモードセット信号発生回路２０Ｂとが実施の形態１，
２と比較して異なる。即ち、外部のメモリコントローラ
（図示せず）より入力されるセレクト信号ＳＥＬは、図
２１の場合か、図２２又は図２３の場合かに応じて、そ
のレベルを変動する。セレクト信号ＳＥＬが第１レベル
にあるときには（図２１の場合）、内部クロック信号生
成回路１６Ｂは、実施の形態１，２と同様の内部クロッ
クを生成・選択して、それを内部クロック信号ＣＬＫ、
／ＣＬＫとして出力する。セレクト信号ＳＥＬが第２レ
ベルにあるときには（図２２又は図２３の場合には）、
同回路１６Ｂは、図２２（ｄ）又は図２３（ｄ）に示す
タイミングを有する内部クロック２×ＣＬＫを生成・選
択して、この内部クロック２×ＣＬＫを内部クロック信
号ＣＬＫ、／ＣＬＫとして出力する。

【００６６】モードセット信号ＭＳＴのレベルは、上記
セレクト信号ＳＥＬのレベルに応じて予め定められた値
に設定される。モードセット信号生成回路２０Ｂもま
た、モードレジスタの一部をなす。

【００６７】以上より、本実施の形態によれば、図２２
又は図２３に示す、データ転送量が２倍の同期型半導体
記憶装置においても、外部クロック信号が「クロック信
号」に当たるときに必要とされる所定ビットデータの第
１書込み期間よりも所定の時間だけ長い第２書込み期間
に書込み期間を変更することにより、書込みマージンの
拡大を図ることができる。

【００６８】（実施の形態４）実施の形態１、２では、
読出しのタイミングを変えるモードが外部から与えられ
ることによって書込み期間をより長くなるように変更し
ていたが、外部クロック信号の周波数をモニターしなが
ら、そのモニター結果に応じて書込み期間を変更するこ
とも可能である。本実施の形態は、後者の場合の一例で
あり、書込み期間を変更するためのメモリ内部の構成
は、基本的に実施の形態１，２と同一である。

【００６９】本実施の形態のＳＤＲＡＭ装置の内部コン
トローラ３Ｃのブロック図を、図２５に示す。本実施の
形態では、モードセット信号生成回路２０Ｃの構成に特
徴がある。その他の構成は、実施の形態１又は２の対応
する図面中の各部と同一である。

【００７０】外部クロック信号ｅｘｔ．ＣＬＫをモニタ
ーしてモードセット信号ＭＳＴを生成するための回路２
０Ｃのブロック図を図２６に示す。同回路２０Ｃは、ク
ロックバッファ５１、位相比較器５２、チャージポンプ
５３、ループフィルタ５４、電圧制御オシレータ５５、
差動アンプ５６で構成される。記号Ｖｒｅｆは中間電位
である。位相比較器５２は、外部クロック信号ｅｘｔ．
ＣＬＫと図２５の内部の電圧制御オシレータ５５で生成
したクロック信号ＲＣＬＫとの位相を比較し、外部クロ
ック信号ｅｘｔ．ＣＬＫの位相の方が進んでいる場合に
は、第１出力信号／ＵＰの活性時間を長くし、逆に内部
の電圧制御オシレータ５５の出力ＲＣＬＫの位相の方が
外部クロック信号ｅｘｔ．ＣＬＫよりも進んでいる場合
には、第２出力信号ＤＯＷＮの活性時間を第１出力信号
／ＵＰの活性時間よりも長くする。チャージポンプ５３
は、両信号／ＵＰ，ＤＯＷＮの比率を電圧に変換する。
チャージポンプ５３は、第１出力信号／ＵＰの活性時間
が第２出力信号ＤＯＷＮよりも長い場合には、その出力
電圧を高く設定する方向に動作し、逆の場合にはその出
力電圧を低く設定する方向に動作する。チャージポンプ
５３からの出力をループフィルタ５４を通して安定した
電圧にして、その信号ＶＣＯＩＮを電圧制御オシレータ
５５に入力する。電圧制御オシレータ５５は、与えられ
る電圧ＶＣＯＩＮによって、その発振周波数を変える。
同オシレータ５５は、入力する電圧ＶＣＯＩＮが高くな
る程に、その発振周波数を高くしていく。差動アンプ５
６は、電圧制御オシレータ５５に与えられる電圧ＶＣＯ
ＩＮと中間電位Ｖｒｅｆとを比較し、その比較結果をモ
ードセット信号ＭＳＴとして出力する。このモードセッ
ト信号ＭＳＴによってメモリ部の書き込み動作を制御す
ることは、実施の形態１，２と同一である。差動アンプ
５６は、ＶＣＯＩＮ＞Ｖｒｅｆのときに、モードセット
信号ＭＳＴを“Ｈ”レベルに設定し、これにより書き込
み期間が外部クロック信号の１周期分（上記方式２．の
場合）又は特定の遅延時間（上記方式１．の場合）分だ
け長く設定される。

【００７１】図２６のそれぞれのコンポーネントを各図
２７、２８、２９に示す。図２７は位相比較器５２の一
例を、図２８はチャージポンプ５３とループフィルタ５
４の一例を、図２９は電圧制御オシレータ５５の一例
を、各々示す。

【００７２】以上のように、外部クロック信号の周波数
をモニターして、それが所定の周波数（電圧に換算すれ
ば中間電位Ｖｒｅｆに該当）よりも高くなったときに書
込みのタイミングを変えることによっても、実施の形態
１，２と同様の効果、即ち、動作周波数が高くなった場
合にも書込みマージンを確保することができるという効
果を奏することができる。

【００７３】

【発明の効果】請求項１記載の発明によれば、制御手段
は、動作周波数の高周波数化に応じてレイテンシの範囲
内でデータの書込み期間を長く変更するので、書込みマ
ージンを拡大することができ、これにより動作周波数が
高くなっても所定ビットのデータを全て書込むだけの期
間を確保することができる。

【００７４】請求項２，８記載の発明によれば、動作周
波数の高周波数化に応じて、外部からのアドレス信号の
指令によりレイテンシが長いモードに変更されるのを利
用しているので、レイテンシの変更量に応じて書込みマ
ージンを拡大させることができ、しかも容易にレイテン
シの変更を検出することができるので、動作周波数が高
くなるにつれて所定ビット目のデータの書込み期間を確
保することが難しくなるという問題点を容易に解決する
ことができる。

【００７５】請求項３記載の発明によれば、書込み動作
終了遅延手段が特定の時間だけデータの書込みの終了を
遅延させるので、データの書込み期間の増大分は上記特
定時間だけとなる。しかも、上記特定時間は、少なくと
もデータ書込みに必要な最小時間に設定されている。従
って、本発明により、各動作周波数に応じて必要最小限
度の時間だけ、書込みマージンを拡大させることができ
る。

【００７６】請求項４，５記載の発明によれば、外部ク
ロック信号の１クロックサイクル分だけ書込みタイミン
グを変えることで容易に所定ビットデータの書込みのマ
ージンを確実に確保することができる。

【００７７】請求項６，９記載の発明によれば、外部ク
ロック信号の２逓倍のクロック信号でデータの書込み・
読出し（データ転送）を行う同期型半導体記憶装置にお
いても、容易に書込みマージンを拡大して所定ビットデ
ータを書込むために必要な書込み期間を確保することが
できる。

【００７８】請求項７記載の発明によれば、外部から与
えられるモードによって書込みタイミングを変更するの
ではなくて、外部クロック信号の周波数自体をモニター
することによって、動作周波数の高周波数化に対応した
書込みマージンの拡大・確保を図ることができる。

【図面の簡単な説明】

【図１】 書き込み時の内部タイミング図である。

【図２】 実施の形態１における書き込み時の内部タイ
ミング図である。

【図３】 実施の形態１における書き込み時の内部タイ
ミング図である。

【図４】 実施の形態１の同期型半導体装置の構成を示
すブロック図である。

【図５】 メモリ部の構成を示すブロック図である。

【図６】 メモリ部の構成を示すブロック図である。

【図７】 内部コントローラの構成を示すブロック図で
ある。

【図８】 実施の形態１におけるライトリセット信号生
成回路を示す図である。

【図９】 図８の回路の動作を説明するためのタイミン
グ図である。

【図１０】 第１制御信号発生回路の構成を示すブロッ
ク図である。

【図１１】 ライトドライバ制御信号の非活性タイミン
グを遅延する回路の構成を示すブロック図である。

【図１２】 実施の形態２における書き込み時の内部タ
イミングを示す図である。

【図１３】 実施の形態２におけるメモリ部の構成を示
すブロック図である。

【図１４】 実施の形態２におけるメモリ部の構成を示
すブロック図である。

【図１５】 実施の形態２における内部コントローラの
構成を示すブロック図である。

【図１６】 実施の形態２におけるライトドライバ制御
信号生成回路を示す図である。

【図１７】 第２制御信号発生回路を示す図である。

【図１８】 図１７の回路の動作を説明するためのタイ
ミング図である。

【図１９】 ライトリセット信号発生回路を示す図であ
る。

【図２０】 図１９の回路の動作を説明するためのタイ
ミングチャートである。

【図２１】 通常のデータ移送における同期型半導体記
憶装置のタイミングチャートである。

【図２２】 データ転送が２倍の同期型半導体記憶装置
のタイミング図である。

【図２３】 データ転送が２倍の同期型半導体記憶装置
のタイミング図である。

【図２４】 実施の形態３における内部コントローラを
示すブロック図である。

【図２５】 実施の形態４における内部コントローラを
示すブロック図である。

【図２６】 外部クロック信号をモニターしてモードセ
ット信号を生成するため回路のブロック図である。

【図２７】 位相比較器の構成を示す図である。

【図２８】 チャージポンプとループフィルタのそれぞ
れの構成を示す図である。

【図２９】 電圧制御オシレータの構成を示す図であ
る。

【図３０】 ＳＤＲＡＭの動作を説明するためのタイミ
ング図である。

【図３１】 ＳＤＲＡＭの動作を説明するためのタイミ
ング図である。

【符号の説明】

１ ＳＤＲＡＭ装置、２ メモリ部、３ 内部コントロ
ーラ、ＢＡ０ 第１メモリアレイバンク、ＢＡ１ 第２
メモリアレイバンク、２３ ライトドライバ制御信号生
成回路、７Ａ０ 第１ライトドライバ、７Ａ１ 第２ラ
イトドライバ、２０ モードセット信号生成回路、ＭＳ
Ｔ モードセット信号、ＷＲＳＴ ライトリセット信
号、ｅｘｔ．ＣＬＫ 外部クロック信号、ＣＬＫ 内部
クロック信号。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部より入力する数ビットのデータをク
   ロック信号に同期して所定ビット毎に連続的に書き込む
   と共に、前記クロック信号に同期して前記データを前記
   所定ビット毎に連続的に読み出す記憶手段と、 前記外部より読み出し指令が入力した後、前記データの
   内で１ビット目のデータが読み出されるまでの前記クロ
   ック信号のサイクル数に該当するレイテンシの範囲内
   で、前記データの書込み期間を前記クロック信号の周波
   数である動作周波数の増大化に応じて所定時間だけ増大
   させて、前記データの書込み動作及び読み出し動作を制
   御する制御手段とを、備えることを特徴とする同期型半
   導体記憶装置。
2. 【請求項２】 請求項１記載の同期型半導体記憶装置に
   おいて、 前記クロック信号は前記外部より入力する外部クロック
   信号であり、 前記制御手段は、 前記外部より入力するアドレス信号に基づき前記レイテ
   ンシに該当する期間が所定値よりも長いモードに変更さ
   れるのを検出してモードセット信号を出力するモードセ
   ット手段と、 前記モードセット信号に応じて前記書込み期間を増大さ
   せる書込み期間制御手段とを、備えることを特徴とする
   同期型半導体記憶装置。
3. 【請求項３】 請求項２記載の同期型半導体記憶装置に
   おいて、 前記書込み期間制御手段は、 前記モードセット信号が前記モードへの変更を与えると
   きにのみ、前記データの書込み動作の終了を特定時間だ
   け遅延させる書込み動作終了遅延手段を備えており、 前記特定時間は前記データの書込みにとって必要な最小
   限の時間に基づき決定されていることを特徴とする同期
   型半導体記憶装置。
4. 【請求項４】 請求項２記載の同期型半導体記憶装置に
   おいて、 前記書込み期間制御手段は、 前記モードセット信号が前記モードへの変更を与えると
   きにのみ、前記データの書込み動作の開始及び終了を共
   に前記外部クロック信号の１クロックサイクルに相当す
   る時間だけ遅延させる書込み動作遅延手段を備えている
   ことを特徴とする、同期型半導体記憶装置。
5. 【請求項５】 請求項４記載の同期型半導体記憶装置に
   おいて、 前記記憶手段は、 前記所定ビット数に応じた数のメモリアレイバンクと、 前記メモリアレイバンク毎に設けられ、前記メモリアレ
   イバンクに入力／出力信号線を介して接続され、その動
   作が前記制御手段により制御された書込み用ドライバ
   と、 前記メモリアレイバンク毎に設けられ、前記データを前
   記外部より入力するデータ入力線と前記書込み用ドライ
   バとに接続され、その動作が前記制御手段により制御さ
   れた書込み用レジスタとを備え、 前記書込み期間制御手段は、 前記モードセット信号が前記モード変更を指示しないレ
   ベルのときには、前記外部より入力した書込み指令に応
   じて前記書込み動作を開始させ、前記所定ビット数に該
   当する前記外部クロック信号のクロックサイクル経過に
   応じて前記書込み動作を終了させる書込み用ドライバ制
   御信号を生成して前記書込み用ドライバに出力する一
   方、 前記モードセット信号が前記モード変更を指示するレベ
   ルのときには、前記書込み用ドライバ制御信号を前記外
   部クロック信号の前記１クロックサイクルに相当する前
   記時間だけ遅延させた上で、その遅延後の信号を出力す
   る書込み用ドライバ制御信号生成手段を、備えることを
   特徴とする同期型半導体記憶装置。
6. 【請求項６】 請求項１乃至５のいずれかに記載の同期
   型半導体記憶装置において、 前記制御手段は、 前記外部より入力するモード選択信号のレベルに応じ
   て、前記外部より入力する外部クロック信号の２逓倍信
   号に該当する内部クロック信号を前記クロック信号とし
   て生成する内部クロック信号生成手段と、 前記内部クロック信号が生成されたときに応じて前記書
   込み期間を増大させる書込み期間制御手段とを、備える
   ことを特徴とする同期型半導体記憶装置。
7. 【請求項７】 請求項１乃至５のいずれかに記載の同期
   型半導体記憶装置において、 前記クロック信号は前記外部より入力する外部クロック
   信号であり、 前記制御手段は、 前記外部クロック信号をモニターして前記外部クロック
   信号の周波数が所定の周波数よりも高くなるときにはモ
   ードセット信号を出力する外部クロック信号モニター手
   段と、 前記モードセット信号が出力されたときに応じて前記書
   込み期間を増大させる書込み期間制御手段とを、備える
   ことを特徴とする同期型半導体記憶装置。
8. 【請求項８】 外部より入力する数ビットのデータを外
   部クロック信号に同期して所定ビット毎に連続的に書き
   込むと共に、前記外部クロック信号に同期して前記デー
   タを前記所定ビット毎に連続的に読み出す同期型半導体
   記憶装置において、 前記外部より読み出し指令が入力した後、前記データの
   内で１ビット目のデータが読み出されるまでの前記外部
   クロック信号のサイクル数に該当するレイテンシが第１
   レイテンシよりも長い第２レイテンシに設定されたとき
   には、前記所定ビット目のデータの書込み動作の終了を
   所定の時間だけ遅延させることを特徴とする、同期型半
   導体記憶装置。
9. 【請求項９】 外部より入力する数ビットのデータをク
   ロック信号に同期して所定ビット毎に連続的に書き込む
   と共に、前記クロック信号に同期して前記データを前記
   所定ビット毎に連続的に読み出す同期型半導体記憶装置
   において、 前記クロック信号が外部より入力する外部クロック信号
   の２逓倍クロック信号に該当するときには、前記クロッ
   ク信号が前記外部クロック信号に該当するときに必要な
   前記データの第１書込み期間よりも長い第２書込み期間
   で前記データを書込むことを特徴とする、同期型半導体
   記憶装置。