JP2000217370A - パルス幅変調方式によるｉｃ出力回路 - Google Patents
パルス幅変調方式によるｉｃ出力回路Info
- Publication number
- JP2000217370A JP2000217370A JP11015879A JP1587999A JP2000217370A JP 2000217370 A JP2000217370 A JP 2000217370A JP 11015879 A JP11015879 A JP 11015879A JP 1587999 A JP1587999 A JP 1587999A JP 2000217370 A JP2000217370 A JP 2000217370A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- npn transistor
- transistor
- diode element
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
- H02P6/08—Arrangements for controlling the speed or torque of a single motor
- H02P6/085—Arrangements for controlling the speed or torque of a single motor in a bridge configuration
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】 小型で低廉なＩＣよりなるパルス幅変調方式
によるＩＣ出力回路を得ること。 【解決手段】 ＰＷＭ制御がオフ状態のとき、ＮＰＮト
ランジスタ１４（１５，１６）のＰ型基板とＮ型のコレ
クタ領域との間にできる寄生ダイオード２０（２１，２
２）により、接地端子ＧＮＤからモータＭへ向かう回生
電流の電流パスを設ける。またＮＰＮトランジスタ１２
（１１，１３）のベース端子およびエミッタ端子にそれ
ぞれカソード端子およびアノード端子を接続したダイオ
ード素子１８（１７，１９）を設け、ＰＷＭ制御がオフ
状態のとき、ダイオード素子１８（１７，１９）により
ＮＰＮトランジスタ１２（１１，１３）にベース電流を
流し、それによってＮＰＮトランジスタ１２（１１，１
３）のエミッタ端子からコレクタ端子に電流が流れるよ
うにして、モータＭから電源端子ＶＣＣへ至る回生電流
の電流パスを設ける。
によるＩＣ出力回路を得ること。 【解決手段】 ＰＷＭ制御がオフ状態のとき、ＮＰＮト
ランジスタ１４（１５，１６）のＰ型基板とＮ型のコレ
クタ領域との間にできる寄生ダイオード２０（２１，２
２）により、接地端子ＧＮＤからモータＭへ向かう回生
電流の電流パスを設ける。またＮＰＮトランジスタ１２
（１１，１３）のベース端子およびエミッタ端子にそれ
ぞれカソード端子およびアノード端子を接続したダイオ
ード素子１８（１７，１９）を設け、ＰＷＭ制御がオフ
状態のとき、ダイオード素子１８（１７，１９）により
ＮＰＮトランジスタ１２（１１，１３）にベース電流を
流し、それによってＮＰＮトランジスタ１２（１１，１
３）のエミッタ端子からコレクタ端子に電流が流れるよ
うにして、モータＭから電源端子ＶＣＣへ至る回生電流
の電流パスを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅変調方式
によるＩＣ出力回路に関する。
によるＩＣ出力回路に関する。
【０００２】
【従来の技術】ＯＡ機器やＦＡ機器用のモータに電力を
供給するための回路を、集積回路（ＩＣ）で構成した技
術が知られている（たとえば、特開昭６３−１７１１７
０号）。そのようなＩＣ出力回路においては、近年、Ｉ
Ｃの小型化、およびモータの高速回転化が望まれてお
り、そのためにはＩＣの高耐圧化および大電流化を実現
する必要がある。ＩＣの大電流化を図るためには、出力
トランジスタの制御方式にパルス幅変調（以下、ＰＷＭ
とする）方式を用いるのが効果的であり、その方式によ
ればＩＣにかかる消費電力を低減することができる。
供給するための回路を、集積回路（ＩＣ）で構成した技
術が知られている（たとえば、特開昭６３−１７１１７
０号）。そのようなＩＣ出力回路においては、近年、Ｉ
Ｃの小型化、およびモータの高速回転化が望まれてお
り、そのためにはＩＣの高耐圧化および大電流化を実現
する必要がある。ＩＣの大電流化を図るためには、出力
トランジスタの制御方式にパルス幅変調（以下、ＰＷＭ
とする）方式を用いるのが効果的であり、その方式によ
ればＩＣにかかる消費電力を低減することができる。
【０００３】バイポーラ方式を採用したＩＣ出力回路に
より、多相モータをＰＷＭ方式で駆動制御（以下、ＰＷ
Ｍ制御とする）する場合、モータのコイル成分に蓄えら
れたエネルギーを回生するために、ダイオード素子を用
いた電流パスが設けられる。電源に回生する電流パス
は、ダイオード素子のアノ−ド側をＩＣ出力回路の出力
端子に接続するとともに、カソード側を電源に接続する
ことにより設けられる。また、接地点ＧＮＤから回生す
る電流パスは、ダイオード素子のアノード側を接地点Ｇ
ＮＤに接続するとともに、カソード側を出力端子に接続
することにより設けられる。いずれのダイオード素子
も、電流能力を必要とするため、出力トランジスタと同
程度の面積を必要とする。
より、多相モータをＰＷＭ方式で駆動制御（以下、ＰＷ
Ｍ制御とする）する場合、モータのコイル成分に蓄えら
れたエネルギーを回生するために、ダイオード素子を用
いた電流パスが設けられる。電源に回生する電流パス
は、ダイオード素子のアノ−ド側をＩＣ出力回路の出力
端子に接続するとともに、カソード側を電源に接続する
ことにより設けられる。また、接地点ＧＮＤから回生す
る電流パスは、ダイオード素子のアノード側を接地点Ｇ
ＮＤに接続するとともに、カソード側を出力端子に接続
することにより設けられる。いずれのダイオード素子
も、電流能力を必要とするため、出力トランジスタと同
程度の面積を必要とする。
【０００４】図５は、従来のパルス幅変調方式によるＩ
Ｃ出力回路の構成を示す回路図であり、図６は、そのＩ
Ｃ出力回路の動作タイミングを示すタイミングチャート
である。このＩＣ出力回路は、たとえば三角波発生回路
１０２、コンパレータ１０３、位置検出回路１０４、出
力素子制御回路１０５、コンデンサＣ１、６つのＮＰＮ
トランジスタ１１１，１１２，１１３，１１４，１１
５，１１６および６つのダイオード素子１２３，１２
４，１２５，１２６，１２７，１２８を備えている。
Ｃ出力回路の構成を示す回路図であり、図６は、そのＩ
Ｃ出力回路の動作タイミングを示すタイミングチャート
である。このＩＣ出力回路は、たとえば三角波発生回路
１０２、コンパレータ１０３、位置検出回路１０４、出
力素子制御回路１０５、コンデンサＣ１、６つのＮＰＮ
トランジスタ１１１，１１２，１１３，１１４，１１
５，１１６および６つのダイオード素子１２３，１２
４，１２５，１２６，１２７，１２８を備えている。
【０００５】そして、このＩＣ出力回路は、外部に接続
された速度制御回路１０１、３つのホール素子Ｈ１，Ｈ
２，Ｈ３および２つの抵抗Ｒ１，Ｒ２とともに、３つの
出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に各相がそれぞ
れ接続された、たとえば３相スピンドルモータＭを駆動
する。なお、図５において、一点鎖線で囲まれる領域は
ＩＣチップを示し、白抜きの丸印は端子を示す。
された速度制御回路１０１、３つのホール素子Ｈ１，Ｈ
２，Ｈ３および２つの抵抗Ｒ１，Ｒ２とともに、３つの
出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に各相がそれぞ
れ接続された、たとえば３相スピンドルモータＭを駆動
する。なお、図５において、一点鎖線で囲まれる領域は
ＩＣチップを示し、白抜きの丸印は端子を示す。
【０００６】ＮＰＮトランジスタ１１１，１１２，１１
３，１１４，１１５，１１６は、いずれも出力用のスイ
ッチング素子であり、それらのベース端子を、それぞれ
信号線Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を介して出
力素子制御回路１０５に接続している。第１のＮＰＮト
ランジスタ１１１は、そのコレクタ端子を電源端子ＶＣ
Ｃおよび第１のダイオード素子１２３のカソード端子に
接続し、そのエミッタ端子を第１の出力端子ＯＵＴ１お
よび第１のダイオード素子１２３のアノード端子に接続
した構成となっている。
３，１１４，１１５，１１６は、いずれも出力用のスイ
ッチング素子であり、それらのベース端子を、それぞれ
信号線Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を介して出
力素子制御回路１０５に接続している。第１のＮＰＮト
ランジスタ１１１は、そのコレクタ端子を電源端子ＶＣ
Ｃおよび第１のダイオード素子１２３のカソード端子に
接続し、そのエミッタ端子を第１の出力端子ＯＵＴ１お
よび第１のダイオード素子１２３のアノード端子に接続
した構成となっている。
【０００７】第２のＮＰＮトランジスタ１１２は、その
コレクタ端子を電源端子ＶＣＣおよび第２のダイオード
素子１２４のカソード端子に接続し、そのエミッタ端子
を第２の出力端子ＯＵＴ２および第２のダイオード素子
１２４のアノード端子に接続した構成となっている。
コレクタ端子を電源端子ＶＣＣおよび第２のダイオード
素子１２４のカソード端子に接続し、そのエミッタ端子
を第２の出力端子ＯＵＴ２および第２のダイオード素子
１２４のアノード端子に接続した構成となっている。
【０００８】第３のＮＰＮトランジスタ１１３は、その
コレクタ端子を電源端子ＶＣＣおよび第３のダイオード
素子１２５のカソード端子に接続し、そのエミッタ端子
を第３の出力端子ＯＵＴ３および第３のダイオード素子
１２５のアノード端子に接続した構成となっている。
コレクタ端子を電源端子ＶＣＣおよび第３のダイオード
素子１２５のカソード端子に接続し、そのエミッタ端子
を第３の出力端子ＯＵＴ３および第３のダイオード素子
１２５のアノード端子に接続した構成となっている。
【０００９】第４のＮＰＮトランジスタ１１４のコレク
タ端子は、第１のＮＰＮトランジスタ１１１のエミッタ
端子および第４のダイオード素子１２６のカソード端子
に接続し、第４のＮＰＮトランジスタ１１４のエミッタ
端子は、接地端子ＧＮＤおよび第４のダイオード素子１
２６のアノード端子に接続する。
タ端子は、第１のＮＰＮトランジスタ１１１のエミッタ
端子および第４のダイオード素子１２６のカソード端子
に接続し、第４のＮＰＮトランジスタ１１４のエミッタ
端子は、接地端子ＧＮＤおよび第４のダイオード素子１
２６のアノード端子に接続する。
【００１０】第５のＮＰＮトランジスタ１１５のコレク
タ端子は、第２のＮＰＮトランジスタ１１２のエミッタ
端子および第５のダイオード素子１２７のカソード端子
に接続し、第５のＮＰＮトランジスタ１１５のエミッタ
端子は、接地端子ＧＮＤおよび第５のダイオード素子１
２７のアノード端子に接続する。
タ端子は、第２のＮＰＮトランジスタ１１２のエミッタ
端子および第５のダイオード素子１２７のカソード端子
に接続し、第５のＮＰＮトランジスタ１１５のエミッタ
端子は、接地端子ＧＮＤおよび第５のダイオード素子１
２７のアノード端子に接続する。
【００１１】第６のＮＰＮトランジスタ１１６のコレク
タ端子は、第３のＮＰＮトランジスタ１１３のエミッタ
端子および第６のダイオード素子１２８のカソード端子
に接続し、第６のＮＰＮトランジスタ１１６のエミッタ
端子は、接地端子ＧＮＤおよび第６のダイオード素子１
２８のアノード端子に接続する。
タ端子は、第３のＮＰＮトランジスタ１１３のエミッタ
端子および第６のダイオード素子１２８のカソード端子
に接続し、第６のＮＰＮトランジスタ１１６のエミッタ
端子は、接地端子ＧＮＤおよび第６のダイオード素子１
２８のアノード端子に接続する。
【００１２】速度制御回路１０１は、制御基準電圧信号
Ｓ１０を発生する。三角波発生回路１０２は、コンデン
サＣ１に定電流を充電または放電し、それによってコン
デンサＣ１の上端に三角波信号Ｓ１１を発生させる。コ
ンパレータ１０３は、基準電圧端子ＶＣＴＬを介して制
御基準電圧信号Ｓ１０が入力されると、それを三角波信
号Ｓ１１と比較する。
Ｓ１０を発生する。三角波発生回路１０２は、コンデン
サＣ１に定電流を充電または放電し、それによってコン
デンサＣ１の上端に三角波信号Ｓ１１を発生させる。コ
ンパレータ１０３は、基準電圧端子ＶＣＴＬを介して制
御基準電圧信号Ｓ１０が入力されると、それを三角波信
号Ｓ１１と比較する。
【００１３】制御基準電圧信号Ｓ１０の電位が三角波信
号Ｓ１１の電位よりも高いとき、コンパレータ１０３の
出力信号Ｓ１２の電位は、相対的に高い「Ｈ」レベルと
なる。信号Ｓ１２が「Ｈ」レベルの期間は、ＰＷＭ制御
がオン状態となっている期間である（図６参照、「Ａ」
の期間）。一方、制御基準電圧信号Ｓ１０の電位が三角
波信号Ｓ１１の電位よりも低いときには、コンパレータ
１０３の出力信号Ｓ１２の電位は、相対的に低い「Ｌ」
レベルとなり、その期間は、ＰＷＭ制御がオフ状態とな
っている期間である（図６参照、「Ｂ」の期間）。
号Ｓ１１の電位よりも高いとき、コンパレータ１０３の
出力信号Ｓ１２の電位は、相対的に高い「Ｈ」レベルと
なる。信号Ｓ１２が「Ｈ」レベルの期間は、ＰＷＭ制御
がオン状態となっている期間である（図６参照、「Ａ」
の期間）。一方、制御基準電圧信号Ｓ１０の電位が三角
波信号Ｓ１１の電位よりも低いときには、コンパレータ
１０３の出力信号Ｓ１２の電位は、相対的に低い「Ｌ」
レベルとなり、その期間は、ＰＷＭ制御がオフ状態とな
っている期間である（図６参照、「Ｂ」の期間）。
【００１４】ホール素子Ｈ１，Ｈ２，Ｈ３は、モータＭ
の位置信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６を出力
する。位置検出回路１０４は、それらの位置信号Ｓ１，
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６に基づいて、モータＭの
電流を流す相を決めるための制御信号Ｓ７，Ｓ８，Ｓ９
を出力する。抵抗Ｒ１，Ｒ２は、ホール素子Ｈ１，Ｈ
２，Ｈ３に流れる電流を制限している。
の位置信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６を出力
する。位置検出回路１０４は、それらの位置信号Ｓ１，
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６に基づいて、モータＭの
電流を流す相を決めるための制御信号Ｓ７，Ｓ８，Ｓ９
を出力する。抵抗Ｒ１，Ｒ２は、ホール素子Ｈ１，Ｈ
２，Ｈ３に流れる電流を制限している。
【００１５】出力素子制御回路１０５は、コンパレータ
１０３の出力信号Ｓ１２が「Ｈ」レベルのとき、位置検
出回路１０４から出力された制御信号Ｓ７，Ｓ８，Ｓ９
に基づいて、上側のＮＰＮトランジスタ１１１，１１
２，１１３のいずれか１つをオンさせるために、信号線
Ｂ１，Ｂ２，Ｂ３のいずれかに電流を供給するととも
に、下側のＮＰＮトランジスタ１１４，１１５，１１６
のいずれか１つをオンさせるために、信号線Ｂ４，Ｂ
５，Ｂ６のいずれかに電流を供給する。
１０３の出力信号Ｓ１２が「Ｈ」レベルのとき、位置検
出回路１０４から出力された制御信号Ｓ７，Ｓ８，Ｓ９
に基づいて、上側のＮＰＮトランジスタ１１１，１１
２，１１３のいずれか１つをオンさせるために、信号線
Ｂ１，Ｂ２，Ｂ３のいずれかに電流を供給するととも
に、下側のＮＰＮトランジスタ１１４，１１５，１１６
のいずれか１つをオンさせるために、信号線Ｂ４，Ｂ
５，Ｂ６のいずれかに電流を供給する。
【００１６】ただし、第１のＮＰＮトランジスタ１１１
と第４のＮＰＮトランジスタ１１４が同時にオンするこ
とはなく、また第２のＮＰＮトランジスタ１１２と第５
のＮＰＮトランジスタ１１５が同時にオンすることもな
く、さらに第３のＮＰＮトランジスタ１１３と第６のＮ
ＰＮトランジスタ１１６とが同時にオンすることもな
い。
と第４のＮＰＮトランジスタ１１４が同時にオンするこ
とはなく、また第２のＮＰＮトランジスタ１１２と第５
のＮＰＮトランジスタ１１５が同時にオンすることもな
く、さらに第３のＮＰＮトランジスタ１１３と第６のＮ
ＰＮトランジスタ１１６とが同時にオンすることもな
い。
【００１７】すなわち、同じ相のＮＰＮトランジスタど
うしが同時にオンすることはない。一方、出力素子制御
回路１０５は、コンパレータ１０３の出力信号Ｓ１２が
「Ｌ」レベルのときには、６つの信号線Ｂ１，Ｂ２，Ｂ
３，Ｂ４，Ｂ５，Ｂ６のすべてに対して電流を供給しな
い。それによって、信号Ｓ１２が「Ｈ」レベルのときに
オンしていた相と同じ相で、かつ上下を逆にしたダイオ
ード素子がオンする。
うしが同時にオンすることはない。一方、出力素子制御
回路１０５は、コンパレータ１０３の出力信号Ｓ１２が
「Ｌ」レベルのときには、６つの信号線Ｂ１，Ｂ２，Ｂ
３，Ｂ４，Ｂ５，Ｂ６のすべてに対して電流を供給しな
い。それによって、信号Ｓ１２が「Ｈ」レベルのときに
オンしていた相と同じ相で、かつ上下を逆にしたダイオ
ード素子がオンする。
【００１８】すなわち、たとえば第１のＮＰＮトランジ
スタ１１１がオンしていた場合には、第４のダイオード
素子１２６がオンし、第２のＮＰＮトランジスタ１１２
または第３のＮＰＮトランジスタ１１３がオンしていた
場合には、それぞれ第５のダイオード素子１２７または
第６のダイオード素子１２８がオンする。同様に、第４
のＮＰＮトランジスタ１１４、第５のＮＰＮトランジス
タ１１５または第６のＮＰＮトランジスタ１１６がオン
していた場合には、それぞれ第１のダイオード素子１２
３、第２のダイオード素子１２４または第３のダイオー
ド素子１２５がオンする。
スタ１１１がオンしていた場合には、第４のダイオード
素子１２６がオンし、第２のＮＰＮトランジスタ１１２
または第３のＮＰＮトランジスタ１１３がオンしていた
場合には、それぞれ第５のダイオード素子１２７または
第６のダイオード素子１２８がオンする。同様に、第４
のＮＰＮトランジスタ１１４、第５のＮＰＮトランジス
タ１１５または第６のＮＰＮトランジスタ１１６がオン
していた場合には、それぞれ第１のダイオード素子１２
３、第２のダイオード素子１２４または第３のダイオー
ド素子１２５がオンする。
【００１９】つぎに、図５に示すＩＣ出力回路の作用に
ついて説明する。ＰＷＭ制御がオン状態のとき、たとえ
ば第１のＮＰＮトランジスタ１１１と第５のＮＰＮトラ
ンジスタ１１５がオンした場合について説明すると、出
力電流は、電源端子ＶＣＣから第１のＮＰＮトランジス
タ１１１、第１の出力端子ＯＵＴ１、モータＭ、第２の
出力端子ＯＵＴ２および第５のＮＰＮトランジスタ１１
５を経由して、接地端子ＧＮＤに流れる。
ついて説明する。ＰＷＭ制御がオン状態のとき、たとえ
ば第１のＮＰＮトランジスタ１１１と第５のＮＰＮトラ
ンジスタ１１５がオンした場合について説明すると、出
力電流は、電源端子ＶＣＣから第１のＮＰＮトランジス
タ１１１、第１の出力端子ＯＵＴ１、モータＭ、第２の
出力端子ＯＵＴ２および第５のＮＰＮトランジスタ１１
５を経由して、接地端子ＧＮＤに流れる。
【００２０】その状態からＰＷＭ制御がオフ状態になる
と、第１のＮＰＮトランジスタ１１１と第５のＮＰＮト
ランジスタ１１５はともにオフし、その代わりにモータ
Ｍに蓄えられたエネルギーの放出により、第４のダイオ
ード素子１２６と第２のダイオード素子１２４がオンす
る。従って、電流は、接地端子ＧＮＤから第４のダイオ
ード素子１２６、第１の出力端子ＯＵＴ１、モータＭ、
第２の出力端子ＯＵＴ２および第２のダイオード素子１
２４を経由して、電源端子ＶＣＣに流れる。
と、第１のＮＰＮトランジスタ１１１と第５のＮＰＮト
ランジスタ１１５はともにオフし、その代わりにモータ
Ｍに蓄えられたエネルギーの放出により、第４のダイオ
ード素子１２６と第２のダイオード素子１２４がオンす
る。従って、電流は、接地端子ＧＮＤから第４のダイオ
ード素子１２６、第１の出力端子ＯＵＴ１、モータＭ、
第２の出力端子ＯＵＴ２および第２のダイオード素子１
２４を経由して、電源端子ＶＣＣに流れる。
【００２１】そして、再びＰＷＭ制御がオン状態になる
と、第１〜第３のＮＰＮトランジスタ１１１，１１２，
１１３のいずれか１つから第４〜第６のＮＰＮトランジ
スタ１１４，１１５，１１６のいずれか１つへ電流が流
れることになる。
と、第１〜第３のＮＰＮトランジスタ１１１，１１２，
１１３のいずれか１つから第４〜第６のＮＰＮトランジ
スタ１１４，１１５，１１６のいずれか１つへ電流が流
れることになる。
【００２２】このように、ＰＷＭ制御がオフ状態のとき
には、回生電流は、６つのダイオード素子１２３，１２
４，１２５，１２６，１２７，１２８のうちの２つのダ
イオード素子を流れる。この回生電流は、モータＭのコ
イルに蓄えられたエネルギーであり、モータ出力電流と
ほぼ同じ電流量である。
には、回生電流は、６つのダイオード素子１２３，１２
４，１２５，１２６，１２７，１２８のうちの２つのダ
イオード素子を流れる。この回生電流は、モータＭのコ
イルに蓄えられたエネルギーであり、モータ出力電流と
ほぼ同じ電流量である。
【００２３】従って、これらのダイオード素子１２３，
１２４，１２５，１２６，１２７，１２８には、電流能
力が必要である。そのため、図５に示すＩＣ出力回路を
バイポーラプロセスによりＩＣ化した場合、図７に示す
パターンレイアウト図のように、ＩＣチップの面積に占
めるダイオード素子１２３，１２４，１２５，１２６，
１２７，１２８の面積の割合は非常に大きくなる。
１２４，１２５，１２６，１２７，１２８には、電流能
力が必要である。そのため、図５に示すＩＣ出力回路を
バイポーラプロセスによりＩＣ化した場合、図７に示す
パターンレイアウト図のように、ＩＣチップの面積に占
めるダイオード素子１２３，１２４，１２５，１２６，
１２７，１２８の面積の割合は非常に大きくなる。
【００２４】なお、図７において、１０２，１０３，１
０４，１０５の領域は、三角波発生回路１０２、コンパ
レータ１０３、位置検出回路１０４および出力素子制御
回路１０５が設けられる領域であり、１１１，１１２，
１１３，１１４，１１５，１１６の各領域は、それぞれ
ＮＰＮトランジスタ１１１，１１２，１１３，１１４，
１１５，１１６が設けられる領域であり、１２３，１２
４，１２５，１２６，１２７，１２８は、それぞれダイ
オード素子１２３，１２４，１２５，１２６，１２７，
１２８が設けられる領域である。
０４，１０５の領域は、三角波発生回路１０２、コンパ
レータ１０３、位置検出回路１０４および出力素子制御
回路１０５が設けられる領域であり、１１１，１１２，
１１３，１１４，１１５，１１６の各領域は、それぞれ
ＮＰＮトランジスタ１１１，１１２，１１３，１１４，
１１５，１１６が設けられる領域であり、１２３，１２
４，１２５，１２６，１２７，１２８は、それぞれダイ
オード素子１２３，１２４，１２５，１２６，１２７，
１２８が設けられる領域である。
【００２５】なお、ＧＮＤからＶＣＣに回生する場合、
ドライバによっては、第４〜第６のＮＰＮトランジスタ
１１４，１１５，１１６をオフして上側で回生する場合
や、第１〜第３のＮＰＮトランジスタ１１１，１１２，
１１３をオフして下側で回生する場合もある。
ドライバによっては、第４〜第６のＮＰＮトランジスタ
１１４，１１５，１１６をオフして上側で回生する場合
や、第１〜第３のＮＰＮトランジスタ１１１，１１２，
１１３をオフして下側で回生する場合もある。
【００２６】
【発明が解決しようとする課題】上述したように、従来
のＩＣ出力回路をバイポーラプロセスによりＩＣ化する
と、ＰＷＭ制御がオフ状態のときに回生電流の電流パス
を設けるためのダイオード素子の占有面積が大きくなる
ため、パターンレイアウト面積を縮小することは困難で
あり、ＩＣの小型化を図ることができないという問題点
がある。
のＩＣ出力回路をバイポーラプロセスによりＩＣ化する
と、ＰＷＭ制御がオフ状態のときに回生電流の電流パス
を設けるためのダイオード素子の占有面積が大きくなる
ため、パターンレイアウト面積を縮小することは困難で
あり、ＩＣの小型化を図ることができないという問題点
がある。
【００２７】また、ＰＷＭ制御がオフ状態のとき、出力
端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の電位が接地電位Ｇ
ＮＤ以下に下がるため、寄生トランジスタが形成される
おそれがある。これを防止するため、ダイオード素子１
２６，１２７，１２８を順方向電圧の低いショットキー
ダイオードで構成するのが望ましいが、そうするとショ
ットキーダイオードが高価であるため、ＩＣのコストダ
ウンは困難であるという問題点がある。
端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の電位が接地電位Ｇ
ＮＤ以下に下がるため、寄生トランジスタが形成される
おそれがある。これを防止するため、ダイオード素子１
２６，１２７，１２８を順方向電圧の低いショットキー
ダイオードで構成するのが望ましいが、そうするとショ
ットキーダイオードが高価であるため、ＩＣのコストダ
ウンは困難であるという問題点がある。
【００２８】本発明は、上記問題点を解決するためにな
されたもので、ＰＷＭ制御がオフ状態のときに回生電流
の電流パスを設けるためのダイオード素子の占有面積を
小さくするとともに、ダイオード素子において寄生トラ
ンジスタが形成されるのを防止し、それによって小型で
低廉なＩＣよりなるパルス幅変調方式によるＩＣ出力回
路を得ることを目的とする。
されたもので、ＰＷＭ制御がオフ状態のときに回生電流
の電流パスを設けるためのダイオード素子の占有面積を
小さくするとともに、ダイオード素子において寄生トラ
ンジスタが形成されるのを防止し、それによって小型で
低廉なＩＣよりなるパルス幅変調方式によるＩＣ出力回
路を得ることを目的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、コレクタ端子およびエミッタ端子がそれ
ぞれ電源端子および第１の端子に接続された上側ＮＰＮ
トランジスタと、エミッタ端子およびコレクタ端子がそ
れぞれ接地端子および第２の端子に接続された下側ＮＰ
Ｎトランジスタと、アノード端子およびカソード端子が
それぞれ前記上側ＮＰＮトランジスタのエミッタ端子お
よびベース端子に接続されたダイオード素子と、接地端
子から前記第２の端子へ向かう電流パスと、前記ダイオ
ード素子により前記上側ＮＰＮトランジスタにベース電
流が供給され、前記上側ＮＰＮトランジスタのエミッタ
端子とコレクタ端子とが導通することにより形成され
る、前記第１の端子から電源端子へ向かう電流パスと、
を具備することを特徴とする。
め、本発明は、コレクタ端子およびエミッタ端子がそれ
ぞれ電源端子および第１の端子に接続された上側ＮＰＮ
トランジスタと、エミッタ端子およびコレクタ端子がそ
れぞれ接地端子および第２の端子に接続された下側ＮＰ
Ｎトランジスタと、アノード端子およびカソード端子が
それぞれ前記上側ＮＰＮトランジスタのエミッタ端子お
よびベース端子に接続されたダイオード素子と、接地端
子から前記第２の端子へ向かう電流パスと、前記ダイオ
ード素子により前記上側ＮＰＮトランジスタにベース電
流が供給され、前記上側ＮＰＮトランジスタのエミッタ
端子とコレクタ端子とが導通することにより形成され
る、前記第１の端子から電源端子へ向かう電流パスと、
を具備することを特徴とする。
【００３０】この発明によれば、コレクタ端子およびエ
ミッタ端子がそれぞれ電源端子および第１の端子に接続
された上側ＮＰＮトランジスタと、エミッタ端子および
コレクタ端子がそれぞれ接地端子および第２の端子に接
続された下側ＮＰＮトランジスタと、アノード端子およ
びカソード端子がそれぞれ前記上側ＮＰＮトランジスタ
のエミッタ端子およびベース端子に接続されたダイオー
ド素子と、接地端子から前記第２の端子へ向かう電流パ
スと、を具備し、前記第１の端子から電源端子へ向かう
電流パスは、前記ダイオード素子により前記上側ＮＰＮ
トランジスタにベース電流が供給され、前記上側ＮＰＮ
トランジスタのエミッタ端子とコレクタ端子とが導通す
ることにより形成される。
ミッタ端子がそれぞれ電源端子および第１の端子に接続
された上側ＮＰＮトランジスタと、エミッタ端子および
コレクタ端子がそれぞれ接地端子および第２の端子に接
続された下側ＮＰＮトランジスタと、アノード端子およ
びカソード端子がそれぞれ前記上側ＮＰＮトランジスタ
のエミッタ端子およびベース端子に接続されたダイオー
ド素子と、接地端子から前記第２の端子へ向かう電流パ
スと、を具備し、前記第１の端子から電源端子へ向かう
電流パスは、前記ダイオード素子により前記上側ＮＰＮ
トランジスタにベース電流が供給され、前記上側ＮＰＮ
トランジスタのエミッタ端子とコレクタ端子とが導通す
ることにより形成される。
【００３１】この発明において、前記ダイオード素子
は、ＮＰＮトランジスタで構成され、そのトランジスタ
のコレクタ−ベース間を短絡してアノード端子とし、そ
のトランジスタのエミッタ端子をカソード端子とした構
成であってもよい。
は、ＮＰＮトランジスタで構成され、そのトランジスタ
のコレクタ−ベース間を短絡してアノード端子とし、そ
のトランジスタのエミッタ端子をカソード端子とした構
成であってもよい。
【００３２】この発明によれば、ＮＰＮトランジスタの
コレクタ−ベース間を短絡してアノード端子とし、その
トランジスタのエミッタ端子をカソード端子とすること
により、前記ダイオード素子が形成される。
コレクタ−ベース間を短絡してアノード端子とし、その
トランジスタのエミッタ端子をカソード端子とすること
により、前記ダイオード素子が形成される。
【００３３】また、この発明において、ＩＣ出力回路中
の信号系回路が形成される領域の隣に、上側ＮＰＮトラ
ンジスタの形成領域が配置され、その上側ＮＰＮトラン
ジスタの形成領域の隣に、下側ＮＰＮトランジスタの形
成領域が配置され、さらにその下側ＮＰＮトランジスタ
の形成領域の隣に、ダイオード素子の形成領域が配置さ
れたレイアウトであってもよい。
の信号系回路が形成される領域の隣に、上側ＮＰＮトラ
ンジスタの形成領域が配置され、その上側ＮＰＮトラン
ジスタの形成領域の隣に、下側ＮＰＮトランジスタの形
成領域が配置され、さらにその下側ＮＰＮトランジスタ
の形成領域の隣に、ダイオード素子の形成領域が配置さ
れたレイアウトであってもよい。
【００３４】この発明によれば、ＩＣ出力回路は、信号
系回路が形成される領域の隣に、上側ＮＰＮトランジス
タの形成領域が配置され、その上側ＮＰＮトランジスタ
の形成領域の隣に、下側ＮＰＮトランジスタの形成領域
が配置され、さらにその下側ＮＰＮトランジスタの形成
領域の隣に、ダイオード素子の形成領域が配置されたレ
イアウトとなる。
系回路が形成される領域の隣に、上側ＮＰＮトランジス
タの形成領域が配置され、その上側ＮＰＮトランジスタ
の形成領域の隣に、下側ＮＰＮトランジスタの形成領域
が配置され、さらにその下側ＮＰＮトランジスタの形成
領域の隣に、ダイオード素子の形成領域が配置されたレ
イアウトとなる。
【００３５】
【発明の実施の形態】以下、この発明にかかるパルス幅
変調方式によるＩＣ出力回路の実施の形態について、図
面を参照して詳細に説明する。
変調方式によるＩＣ出力回路の実施の形態について、図
面を参照して詳細に説明する。
【００３６】図１は、本発明にかかるパルス幅変調方式
によるＩＣ出力回路の一例を示す回路図である。このＩ
Ｃ出力回路は、たとえば三角波発生回路１０２、コンパ
レータ１０３、位置検出回路１０４、出力素子制御回路
１０５、コンデンサＣ１、出力用のスイッチング素子で
ある６つのＮＰＮトランジスタ１１，１２，１３，１
４，１５，１６および３つのダイオード素子１７，１
８，１９を備えている。
によるＩＣ出力回路の一例を示す回路図である。このＩ
Ｃ出力回路は、たとえば三角波発生回路１０２、コンパ
レータ１０３、位置検出回路１０４、出力素子制御回路
１０５、コンデンサＣ１、出力用のスイッチング素子で
ある６つのＮＰＮトランジスタ１１，１２，１３，１
４，１５，１６および３つのダイオード素子１７，１
８，１９を備えている。
【００３７】そして、このＩＣ出力回路は、外部に接続
された速度制御回路１０１、３つのホール素子Ｈ１，Ｈ
２，Ｈ３および２つの抵抗Ｒ１，Ｒ２とともに、３つの
出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に各相がそれぞ
れ接続された、たとえば３相スピンドルモータＭを駆動
する。なお、図１において、一点鎖線で囲まれる領域は
ＩＣチップを示し、白抜きの丸印は端子を示す。
された速度制御回路１０１、３つのホール素子Ｈ１，Ｈ
２，Ｈ３および２つの抵抗Ｒ１，Ｒ２とともに、３つの
出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に各相がそれぞ
れ接続された、たとえば３相スピンドルモータＭを駆動
する。なお、図１において、一点鎖線で囲まれる領域は
ＩＣチップを示し、白抜きの丸印は端子を示す。
【００３８】第１のＮＰＮトランジスタ１１は、そのベ
ース端子を第１のダイオード素子１７のカソード端子お
よび信号線Ｂ１を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第１の出力端子ＯＵＴ１および第１のダ
イオード素子１７のアノード端子に接続した構成となっ
ている。
ース端子を第１のダイオード素子１７のカソード端子お
よび信号線Ｂ１を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第１の出力端子ＯＵＴ１および第１のダ
イオード素子１７のアノード端子に接続した構成となっ
ている。
【００３９】第２のＮＰＮトランジスタ１２は、そのベ
ース端子を第２のダイオード素子１８のカソード端子お
よび信号線Ｂ２を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第２の出力端子ＯＵＴ２および第２のダ
イオード素子１８のアノード端子に接続した構成となっ
ている。
ース端子を第２のダイオード素子１８のカソード端子お
よび信号線Ｂ２を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第２の出力端子ＯＵＴ２および第２のダ
イオード素子１８のアノード端子に接続した構成となっ
ている。
【００４０】第３のＮＰＮトランジスタ１３は、そのベ
ース端子を第３のダイオード素子１９のカソード端子お
よび信号線Ｂ３を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第３の出力端子ＯＵＴ３および第３のダ
イオード素子１９のアノード端子に接続した構成となっ
ている。
ース端子を第３のダイオード素子１９のカソード端子お
よび信号線Ｂ３を介して出力素子制御回路１０５に接続
し、そのコレクタ端子を電源端子ＶＣＣに接続し、その
エミッタ端子を第３の出力端子ＯＵＴ３および第３のダ
イオード素子１９のアノード端子に接続した構成となっ
ている。
【００４１】第４のＮＰＮトランジスタ１４は、そのコ
レクタ端子およびエミッタ端子を、それぞれ第１のＮＰ
Ｎトランジスタ１１のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第４のＮＰＮトランジ
スタ１４は、Ｐ型のＩＣ基板上に、Ｎ型不純物の拡散領
域であるコレクタ領域を形成した構成となっており、そ
のＰ型基板とＮ型のコレクタとの間に第４のダイオード
として寄生ダイオード２０が発生する。
レクタ端子およびエミッタ端子を、それぞれ第１のＮＰ
Ｎトランジスタ１１のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第４のＮＰＮトランジ
スタ１４は、Ｐ型のＩＣ基板上に、Ｎ型不純物の拡散領
域であるコレクタ領域を形成した構成となっており、そ
のＰ型基板とＮ型のコレクタとの間に第４のダイオード
として寄生ダイオード２０が発生する。
【００４２】第５のＮＰＮトランジスタ１５は、そのコ
レクタ端子およびエミッタ端子を、それぞれ第２のＮＰ
Ｎトランジスタ１２のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第５のＮＰＮトランジ
スタ１５のＮ型コレクタとＰ型基板との間にも、第４の
ダイオード２０と同様に、第５のダイオードとして寄生
ダイオード２１が発生する。
レクタ端子およびエミッタ端子を、それぞれ第２のＮＰ
Ｎトランジスタ１２のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第５のＮＰＮトランジ
スタ１５のＮ型コレクタとＰ型基板との間にも、第４の
ダイオード２０と同様に、第５のダイオードとして寄生
ダイオード２１が発生する。
【００４３】第６のＮＰＮトランジスタ１６は、そのコ
レクタ端子およびエミッタ端子を、それぞれ第３のＮＰ
Ｎトランジスタ１３のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第６のＮＰＮトランジ
スタ１６のＮ型コレクタとＰ型基板との間にも、第４の
ダイオード２０と同様に、第６のダイオードとして寄生
ダイオード２２が発生する。
レクタ端子およびエミッタ端子を、それぞれ第３のＮＰ
Ｎトランジスタ１３のエミッタ端子および接地端子ＧＮ
Ｄに接続した構成となっている。第６のＮＰＮトランジ
スタ１６のＮ型コレクタとＰ型基板との間にも、第４の
ダイオード２０と同様に、第６のダイオードとして寄生
ダイオード２２が発生する。
【００４４】なお、これらの寄生ダイオード２０，２
１，２２は、いずれも第４〜第６のＮＰＮトランジスタ
１４，１５，１６とは別にＩＣ基板上に形成されたもの
ではないため、図１では破線で示す。
１，２２は、いずれも第４〜第６のＮＰＮトランジスタ
１４，１５，１６とは別にＩＣ基板上に形成されたもの
ではないため、図１では破線で示す。
【００４５】速度制御回路１０１、三角波発生回路１０
２、コンパレータ１０３、位置検出回路１０４、コンデ
ンサＣ１、ホール素子Ｈ１，Ｈ２，Ｈ３および抵抗Ｒ
１，Ｒ２は図５に示す従来例と同じであるので、説明を
省略する。
２、コンパレータ１０３、位置検出回路１０４、コンデ
ンサＣ１、ホール素子Ｈ１，Ｈ２，Ｈ３および抵抗Ｒ
１，Ｒ２は図５に示す従来例と同じであるので、説明を
省略する。
【００４６】コンパレータ１０３の出力信号Ｓ１２が
「Ｈ」レベルのとき、すなわち制御基準電圧信号Ｓ１０
の電位が三角波信号Ｓ１１の電位よりも高いとき、出力
素子制御回路１０５は、位置検出回路１０４から出力さ
れた制御信号Ｓ７，Ｓ８，Ｓ９に基づいて、信号線Ｂ
１，Ｂ２，Ｂ３のいずれかに電流を供給するとともに、
信号線Ｂ４，Ｂ５，Ｂ６のいずれかに電流を供給する。
それによって、上側のＮＰＮトランジスタ１１，１２，
１３のいずれか１つと、下側のＮＰＮトランジスタ１
４，１５，１６のいずれか１つがオンする。
「Ｈ」レベルのとき、すなわち制御基準電圧信号Ｓ１０
の電位が三角波信号Ｓ１１の電位よりも高いとき、出力
素子制御回路１０５は、位置検出回路１０４から出力さ
れた制御信号Ｓ７，Ｓ８，Ｓ９に基づいて、信号線Ｂ
１，Ｂ２，Ｂ３のいずれかに電流を供給するとともに、
信号線Ｂ４，Ｂ５，Ｂ６のいずれかに電流を供給する。
それによって、上側のＮＰＮトランジスタ１１，１２，
１３のいずれか１つと、下側のＮＰＮトランジスタ１
４，１５，１６のいずれか１つがオンする。
【００４７】ただし、第１のＮＰＮトランジスタ１１と
第４のＮＰＮトランジスタ１４が同時にオンすることは
なく、また第２のＮＰＮトランジスタ１２と第５のＮＰ
Ｎトランジスタ１５が同時にオンすることもなく、さら
に第３のＮＰＮトランジスタ１３と第６のＮＰＮトラン
ジスタ１６とが同時にオンすることもない。
第４のＮＰＮトランジスタ１４が同時にオンすることは
なく、また第２のＮＰＮトランジスタ１２と第５のＮＰ
Ｎトランジスタ１５が同時にオンすることもなく、さら
に第３のＮＰＮトランジスタ１３と第６のＮＰＮトラン
ジスタ１６とが同時にオンすることもない。
【００４８】一方、コンパレータ１０３の出力信号Ｓ１
２が「Ｌ」レベルのとき、すなわち制御基準電圧信号Ｓ
１０の電位が三角波信号Ｓ１１の電位よりも低いときに
は、出力素子制御回路１０５は、６つの信号線Ｂ１，Ｂ
２，Ｂ３，Ｂ４，Ｂ５，Ｂ６のすべてに対して電流を供
給しない。それによって、信号Ｓ１２が「Ｈ」レベルの
ときにオンしていた相と同じ相で、かつ上下を逆にした
ダイオード素子がオンする。
２が「Ｌ」レベルのとき、すなわち制御基準電圧信号Ｓ
１０の電位が三角波信号Ｓ１１の電位よりも低いときに
は、出力素子制御回路１０５は、６つの信号線Ｂ１，Ｂ
２，Ｂ３，Ｂ４，Ｂ５，Ｂ６のすべてに対して電流を供
給しない。それによって、信号Ｓ１２が「Ｈ」レベルの
ときにオンしていた相と同じ相で、かつ上下を逆にした
ダイオード素子がオンする。
【００４９】すなわち、たとえば第１のＮＰＮトランジ
スタ１１がオンしていた場合には、第４のダイオード素
子２０がオンし、第２のＮＰＮトランジスタ１２または
第３のＮＰＮトランジスタ１３がオンしていた場合に
は、それぞれ第５のダイオード素子２１または第６のダ
イオード素子２２がオンする。同様に、第４のＮＰＮト
ランジスタ１４、第５のＮＰＮトランジスタ１５または
第６のＮＰＮトランジスタ１６がオンしていた場合に
は、それぞれ第１のダイオード素子１７、第２のダイオ
ード素子１８または第３のダイオード素子１９がオンす
る。
スタ１１がオンしていた場合には、第４のダイオード素
子２０がオンし、第２のＮＰＮトランジスタ１２または
第３のＮＰＮトランジスタ１３がオンしていた場合に
は、それぞれ第５のダイオード素子２１または第６のダ
イオード素子２２がオンする。同様に、第４のＮＰＮト
ランジスタ１４、第５のＮＰＮトランジスタ１５または
第６のＮＰＮトランジスタ１６がオンしていた場合に
は、それぞれ第１のダイオード素子１７、第２のダイオ
ード素子１８または第３のダイオード素子１９がオンす
る。
【００５０】第１のダイオード素子１７がオンすると、
第１のＮＰＮトランジスタ１１にベース電流が流れ、そ
れによって第１のＮＰＮトランジスタ１１のエミッタか
らコレクタに向かって電流が流れる。同様に、第２のダ
イオード素子１８または第３のダイオード素子１９がオ
ンすると、それぞれ、第２または第３のＮＰＮトランジ
スタ１２，１３にベース電流が流れ、それによって第２
または第３のＮＰＮトランジスタ１２，１３のエミッタ
からコレクタに向かって電流が流れる。
第１のＮＰＮトランジスタ１１にベース電流が流れ、そ
れによって第１のＮＰＮトランジスタ１１のエミッタか
らコレクタに向かって電流が流れる。同様に、第２のダ
イオード素子１８または第３のダイオード素子１９がオ
ンすると、それぞれ、第２または第３のＮＰＮトランジ
スタ１２，１３にベース電流が流れ、それによって第２
または第３のＮＰＮトランジスタ１２，１３のエミッタ
からコレクタに向かって電流が流れる。
【００５１】すなわち、第１〜第３のＮＰＮトランジス
タ１１，１２，１３は、トランジスタの向きが逆向きと
なるように使用されることになる。図２は、トランジス
タを逆向きに使用した場合のエミッタ電流ＩＥに対する
電流増幅率ＩＥ／ＩＢ（ＩＢはベース電流）の特性を示
す図である。電流増幅率が高い程、第１〜第３のＮＰＮ
トランジスタ１１，１２，１３にベース電流を供給する
第１〜第３のダイオード素子１７，１８，１９を小さく
することができ、従ってパターンレイアウト面積の縮小
効果が大きくなる。
タ１１，１２，１３は、トランジスタの向きが逆向きと
なるように使用されることになる。図２は、トランジス
タを逆向きに使用した場合のエミッタ電流ＩＥに対する
電流増幅率ＩＥ／ＩＢ（ＩＢはベース電流）の特性を示
す図である。電流増幅率が高い程、第１〜第３のＮＰＮ
トランジスタ１１，１２，１３にベース電流を供給する
第１〜第３のダイオード素子１７，１８，１９を小さく
することができ、従ってパターンレイアウト面積の縮小
効果が大きくなる。
【００５２】つぎに、図１に示すＩＣ出力回路の作用に
ついて説明する。ＰＷＭ制御がオン状態のとき、たとえ
ば第１のＮＰＮトランジスタ１１と第５のＮＰＮトラン
ジスタ１５がオンした場合について説明すると、出力電
流は、電源端子ＶＣＣから第１のＮＰＮトランジスタ１
１、第１の出力端子ＯＵＴ１、モータＭ、第２の出力端
子ＯＵＴ２および第５のＮＰＮトランジスタ１５を経由
して、接地端子ＧＮＤに流れる。
ついて説明する。ＰＷＭ制御がオン状態のとき、たとえ
ば第１のＮＰＮトランジスタ１１と第５のＮＰＮトラン
ジスタ１５がオンした場合について説明すると、出力電
流は、電源端子ＶＣＣから第１のＮＰＮトランジスタ１
１、第１の出力端子ＯＵＴ１、モータＭ、第２の出力端
子ＯＵＴ２および第５のＮＰＮトランジスタ１５を経由
して、接地端子ＧＮＤに流れる。
【００５３】その状態からＰＷＭ制御がオフ状態になる
と、第１のＮＰＮトランジスタ１１と第５のＮＰＮトラ
ンジスタ１５はともにオフし、その代わりにモータＭに
蓄えられたエネルギーの放出により、第４のダイオード
素子２０と第２のダイオード素子１８がオンする。第４
のダイオード素子２０は寄生ダイオードであるので、実
際には接地電位ＧＮＤであるＩＣ基板から第４のＮＰＮ
トランジスタ１４のコレクタ端子に流れる電流パスが形
成される。
と、第１のＮＰＮトランジスタ１１と第５のＮＰＮトラ
ンジスタ１５はともにオフし、その代わりにモータＭに
蓄えられたエネルギーの放出により、第４のダイオード
素子２０と第２のダイオード素子１８がオンする。第４
のダイオード素子２０は寄生ダイオードであるので、実
際には接地電位ＧＮＤであるＩＣ基板から第４のＮＰＮ
トランジスタ１４のコレクタ端子に流れる電流パスが形
成される。
【００５４】また、第２のダイオード素子１８がオンし
たことによって、第２のＮＰＮトランジスタ１２のエミ
ッタからコレクタに流れる電流パスが形成される。従っ
て、電流は、接地端子ＧＮＤから第４のＮＰＮトランジ
スタ１４のコレクタ端子、第１の出力端子ＯＵＴ１、モ
ータＭ、第２の出力端子ＯＵＴ２、第２のＮＰＮトラン
ジスタ１２のエミッタ端子および第２のＮＰＮトランジ
スタ１２のコレクタ端子を経由して、電源端子ＶＣＣに
流れる。
たことによって、第２のＮＰＮトランジスタ１２のエミ
ッタからコレクタに流れる電流パスが形成される。従っ
て、電流は、接地端子ＧＮＤから第４のＮＰＮトランジ
スタ１４のコレクタ端子、第１の出力端子ＯＵＴ１、モ
ータＭ、第２の出力端子ＯＵＴ２、第２のＮＰＮトラン
ジスタ１２のエミッタ端子および第２のＮＰＮトランジ
スタ１２のコレクタ端子を経由して、電源端子ＶＣＣに
流れる。
【００５５】そして、再びＰＷＭ制御がオン状態になる
と、第１〜第３のＮＰＮトランジスタ１１，１２，１３
のいずれか１つから第４〜第６のＮＰＮトランジスタ１
４，１５，１６のいずれか１つへ電流が流れることにな
る。
と、第１〜第３のＮＰＮトランジスタ１１，１２，１３
のいずれか１つから第４〜第６のＮＰＮトランジスタ１
４，１５，１６のいずれか１つへ電流が流れることにな
る。
【００５６】ところで、第４〜第６のダイオード素子２
０，２１，２２は、いずれも出力スイッチング素子であ
る第４〜第６のＮＰＮトランジスタ１４，１５，１６と
ＩＣ基板とを利用するため、十分な電流能力を具えてい
る。しかし、ＰＷＭ制御がオフ状態のときに、第１〜第
３の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の電位が接
地電位ＧＮＤよりも低くなるので、寄生トランジスタを
発生させないために、チップレイアウトなどにより十分
な対策を施す必要がある（図４参照）。
０，２１，２２は、いずれも出力スイッチング素子であ
る第４〜第６のＮＰＮトランジスタ１４，１５，１６と
ＩＣ基板とを利用するため、十分な電流能力を具えてい
る。しかし、ＰＷＭ制御がオフ状態のときに、第１〜第
３の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の電位が接
地電位ＧＮＤよりも低くなるので、寄生トランジスタを
発生させないために、チップレイアウトなどにより十分
な対策を施す必要がある（図４参照）。
【００５７】図３は、第１〜第３のダイオード素子１
７，１８，１９の一例を示す回路図である。これらのダ
イオード素子１７，１８，１９は、ＮＰＮトランジスタ
のコレクタ−ベース間を短絡してアノード端子とし、ト
ランジスタのエミッタ端子をカソード端子とした構成と
なっている。ＰＷＭ制御がオフ状態のときには、これら
のダイオード素子１７，１８，１９のアノード端子（Ｎ
ＰＮトランジスタのコレクタ端子）の電位は接地電位Ｇ
ＮＤよりも低くなるので、寄生トランジスタを発生させ
ないために、チップレイアウトなどにより十分な対策を
施す必要がある（図４参照）。
７，１８，１９の一例を示す回路図である。これらのダ
イオード素子１７，１８，１９は、ＮＰＮトランジスタ
のコレクタ−ベース間を短絡してアノード端子とし、ト
ランジスタのエミッタ端子をカソード端子とした構成と
なっている。ＰＷＭ制御がオフ状態のときには、これら
のダイオード素子１７，１８，１９のアノード端子（Ｎ
ＰＮトランジスタのコレクタ端子）の電位は接地電位Ｇ
ＮＤよりも低くなるので、寄生トランジスタを発生させ
ないために、チップレイアウトなどにより十分な対策を
施す必要がある（図４参照）。
【００５８】図４は、ＩＣ出力回路のパターンレイアウ
トの一例を示すレイアウト図であり、１０２，１０３，
１０４，１０５の領域は、三角波発生回路１０２、コン
パレータ１０３、位置検出回路１０４および出力素子制
御回路１０５が設けられる領域であり、１１，１２，１
３，１４，１５，１６の各領域は、それぞれＮＰＮトラ
ンジスタ１１，１２，１３，１４，１５，１６が設けら
れる領域であり、１７，１８，１９は、それぞれ第１〜
第３のダイオード素子１７，１８，１９が設けられる領
域である。第４〜第６のダイオード素子２０，２１，２
２の領域は、それぞれ第４〜第６のＮＰＮトランジスタ
１４，１５，１６と同じ領域になるので、括弧内に示
す。
トの一例を示すレイアウト図であり、１０２，１０３，
１０４，１０５の領域は、三角波発生回路１０２、コン
パレータ１０３、位置検出回路１０４および出力素子制
御回路１０５が設けられる領域であり、１１，１２，１
３，１４，１５，１６の各領域は、それぞれＮＰＮトラ
ンジスタ１１，１２，１３，１４，１５，１６が設けら
れる領域であり、１７，１８，１９は、それぞれ第１〜
第３のダイオード素子１７，１８，１９が設けられる領
域である。第４〜第６のダイオード素子２０，２１，２
２の領域は、それぞれ第４〜第６のＮＰＮトランジスタ
１４，１５，１６と同じ領域になるので、括弧内に示
す。
【００５９】第１〜第３のダイオード素子１７，１８，
１９は、寄生トランジスタの影響をなくすため、三角波
発生回路１０２、コンパレータ１０３、位置検出回路１
０４および出力素子制御回路１０５などの信号系から離
れて配置される。図示例では、１０２，１０３，１０
４，１０５の領域の隣に、第１〜第３のＮＰＮトランジ
スタ１１，１２，１３の領域が配置され、さらにその隣
に、第４〜第６のＮＰＮトランジスタ１４，１５，１６
の領域が配置され、さらにその隣に、第１〜第３のダイ
オード素子１７，１８，１９の領域が配置されている。
１９は、寄生トランジスタの影響をなくすため、三角波
発生回路１０２、コンパレータ１０３、位置検出回路１
０４および出力素子制御回路１０５などの信号系から離
れて配置される。図示例では、１０２，１０３，１０
４，１０５の領域の隣に、第１〜第３のＮＰＮトランジ
スタ１１，１２，１３の領域が配置され、さらにその隣
に、第４〜第６のＮＰＮトランジスタ１４，１５，１６
の領域が配置され、さらにその隣に、第１〜第３のダイ
オード素子１７，１８，１９の領域が配置されている。
【００６０】また、第４〜第６のＮＰＮトランジスタ１
４，１５，１６および第１〜第３のダイオード素子１
７，１８，１９は、各素子を構成するＮＰＮトランジス
タのコレクタ領域（Ｎ型不純物の拡散領域）の電位が接
地電位ＧＮＤ以下に下がるので、寄生トランジスタ防止
のため、たとえば１４，１５，１６，１７，１８，１９
の６つの領域の周りは、Ｎ型不純物の拡散領域よりなる
低電位の島、すなわちガードリング３により囲まれてい
る（このガードリングの効果は、ＵＳＰ５，７５３，９
６４に開示されているとおりである）。
４，１５，１６および第１〜第３のダイオード素子１
７，１８，１９は、各素子を構成するＮＰＮトランジス
タのコレクタ領域（Ｎ型不純物の拡散領域）の電位が接
地電位ＧＮＤ以下に下がるので、寄生トランジスタ防止
のため、たとえば１４，１５，１６，１７，１８，１９
の６つの領域の周りは、Ｎ型不純物の拡散領域よりなる
低電位の島、すなわちガードリング３により囲まれてい
る（このガードリングの効果は、ＵＳＰ５，７５３，９
６４に開示されているとおりである）。
【００６１】実施の形態によれば、ＰＷＭ制御がオフ状
態のときに、接地端子ＧＮＤから第４のＮＰＮトランジ
スタ１４（１５，１６）のコレクタ端子、第１の出力端
子ＯＵＴ１、モータＭ、第２の出力端子ＯＵＴ２、第２
のＮＰＮトランジスタ１２（１１，１３）のエミッタ端
子および第２のＮＰＮトランジスタ１２（１１，１３）
のコレクタ端子を経由して、電源端子ＶＣＣに至る電流
パスが形成され、その電流パスによって接地端子ＧＮＤ
から電源端子ＶＣＣへ回生電流が流れるので、ＰＷＭ制
御がオフ状態のときの回生電流の電流パスのうち、接地
端子ＧＮＤから第１の出力端子ＯＵＴ１へ向かう電流パ
スを設けるための専用のダイオードをＩＣチップに設け
ずに済むので、ダイオードの占有面積の割合が減り、Ｉ
Ｃを小型化することができる。
態のときに、接地端子ＧＮＤから第４のＮＰＮトランジ
スタ１４（１５，１６）のコレクタ端子、第１の出力端
子ＯＵＴ１、モータＭ、第２の出力端子ＯＵＴ２、第２
のＮＰＮトランジスタ１２（１１，１３）のエミッタ端
子および第２のＮＰＮトランジスタ１２（１１，１３）
のコレクタ端子を経由して、電源端子ＶＣＣに至る電流
パスが形成され、その電流パスによって接地端子ＧＮＤ
から電源端子ＶＣＣへ回生電流が流れるので、ＰＷＭ制
御がオフ状態のときの回生電流の電流パスのうち、接地
端子ＧＮＤから第１の出力端子ＯＵＴ１へ向かう電流パ
スを設けるための専用のダイオードをＩＣチップに設け
ずに済むので、ダイオードの占有面積の割合が減り、Ｉ
Ｃを小型化することができる。
【００６２】また、実施の形態によれば、ＰＷＭ制御が
オフ状態のときの回生電流の電流パスのうち、第２の出
力端子ＯＵＴ２から電源端子ＶＣＣへ向かう電流パスを
形成するためのダイオード素子１８（１７，１９）は、
ＮＰＮトランジスタ１２（１１，１３）にベース電流を
供給するだけの電流能力があれば足りるので、従来より
も小さいものでよく、従ってダイオードの占有面積の割
合が減り、ＩＣを小型化することができる。
オフ状態のときの回生電流の電流パスのうち、第２の出
力端子ＯＵＴ２から電源端子ＶＣＣへ向かう電流パスを
形成するためのダイオード素子１８（１７，１９）は、
ＮＰＮトランジスタ１２（１１，１３）にベース電流を
供給するだけの電流能力があれば足りるので、従来より
も小さいものでよく、従ってダイオードの占有面積の割
合が減り、ＩＣを小型化することができる。
【００６３】ダイオード素子１８（１７，１９）を、Ｎ
ＰＮトランジスタのコレクタ−ベース間を短絡してアノ
ード端子とし、そのトランジスタのエミッタ端子をカソ
ード端子として構成した場合、たとえば、そのトランジ
スタの電流増幅率ＩＥ／ＩＢを２０とすれば、従来必要
であったダイオード（図５のダイオード１２３，１２
４，１２５）に比べて、その面積は１／２０で足りる。
従って、ダイオードの占有面積の割合が減り、ＩＣを小
型化することができる。また高価なショットキーダイオ
ードを用いずに済み、ＩＣ出力回路のコストダウンを図
ることができる。
ＰＮトランジスタのコレクタ−ベース間を短絡してアノ
ード端子とし、そのトランジスタのエミッタ端子をカソ
ード端子として構成した場合、たとえば、そのトランジ
スタの電流増幅率ＩＥ／ＩＢを２０とすれば、従来必要
であったダイオード（図５のダイオード１２３，１２
４，１２５）に比べて、その面積は１／２０で足りる。
従って、ダイオードの占有面積の割合が減り、ＩＣを小
型化することができる。また高価なショットキーダイオ
ードを用いずに済み、ＩＣ出力回路のコストダウンを図
ることができる。
【００６４】また、実施の形態によれば、ＩＣのレイア
ウトパターンにおいて、第１〜第３のダイオード素子１
７，１８，１９と信号系回路との間に、第１〜第３のＮ
ＰＮトランジスタ１１，１２，１３の領域および第４〜
第６のＮＰＮトランジスタ１４，１５，１６の領域が配
置されており、さらに第４〜第６のＮＰＮトランジスタ
１４，１５，１６の領域および第１〜第３のダイオード
素子１７，１８，１９の領域は、Ｎ型不純物の拡散領域
よりなるガードリング３により囲まれているため、寄生
トランジスタが形成されるのを防ぐことができる。
ウトパターンにおいて、第１〜第３のダイオード素子１
７，１８，１９と信号系回路との間に、第１〜第３のＮ
ＰＮトランジスタ１１，１２，１３の領域および第４〜
第６のＮＰＮトランジスタ１４，１５，１６の領域が配
置されており、さらに第４〜第６のＮＰＮトランジスタ
１４，１５，１６の領域および第１〜第３のダイオード
素子１７，１８，１９の領域は、Ｎ型不純物の拡散領域
よりなるガードリング３により囲まれているため、寄生
トランジスタが形成されるのを防ぐことができる。
【００６５】以上において本発明は、３相ブラシレスモ
ータの他に２相ステッピングモータにも適用することが
できるし、位置検出回路１０４をセンサレスドライブ方
式のものに変更すれば、ホール素子Ｈ１，Ｈ２，Ｈ３を
有しないセンサレスドライブ方式のモータにも適用する
ことができるし、またＰＷＭ制御以外にも三相ブラシレ
スモータを逆転させたり、ブレーキをかけたりしたとき
に発生するコイルのエネルギーを放出する電流パスを設
ける場合にも応用することができる。
ータの他に２相ステッピングモータにも適用することが
できるし、位置検出回路１０４をセンサレスドライブ方
式のものに変更すれば、ホール素子Ｈ１，Ｈ２，Ｈ３を
有しないセンサレスドライブ方式のモータにも適用する
ことができるし、またＰＷＭ制御以外にも三相ブラシレ
スモータを逆転させたり、ブレーキをかけたりしたとき
に発生するコイルのエネルギーを放出する電流パスを設
ける場合にも応用することができる。
【００６６】
【発明の効果】以上、説明したとおり、本発明によれ
ば、第１の端子から電源端子へ向かう電流パスは、ダイ
オード素子により上側ＮＰＮトランジスタにベース電流
が供給され、上側ＮＰＮトランジスタのエミッタ端子と
コレクタ端子とが導通することにより形成されるため、
ＰＷＭ制御がオフ状態のときに回生させる電流の電流パ
スのうち、第１の端子から電源端子へ向かう電流パスを
形成するための前記ダイオード素子は、上側ＮＰＮトラ
ンジスタにベース電流を供給するだけの電流能力があれ
ば足りるので、そのダイオード素子は従来よりも小さい
ものでよく、従ってダイオードの占有面積の割合が減
り、ＩＣを小型化することができる。
ば、第１の端子から電源端子へ向かう電流パスは、ダイ
オード素子により上側ＮＰＮトランジスタにベース電流
が供給され、上側ＮＰＮトランジスタのエミッタ端子と
コレクタ端子とが導通することにより形成されるため、
ＰＷＭ制御がオフ状態のときに回生させる電流の電流パ
スのうち、第１の端子から電源端子へ向かう電流パスを
形成するための前記ダイオード素子は、上側ＮＰＮトラ
ンジスタにベース電流を供給するだけの電流能力があれ
ば足りるので、そのダイオード素子は従来よりも小さい
ものでよく、従ってダイオードの占有面積の割合が減
り、ＩＣを小型化することができる。
【００６７】つぎの発明によれば、ＮＰＮトランジスタ
のコレクタ−ベース間を短絡してアノード端子とし、そ
のトランジスタのエミッタ端子をカソード端子とするこ
とにより、前記ダイオード素子が形成されるため、高価
なショットキーダイオードを用いずに済み、ＩＣ出力回
路のコストダウンを図ることができる。
のコレクタ−ベース間を短絡してアノード端子とし、そ
のトランジスタのエミッタ端子をカソード端子とするこ
とにより、前記ダイオード素子が形成されるため、高価
なショットキーダイオードを用いずに済み、ＩＣ出力回
路のコストダウンを図ることができる。
【００６８】つぎの発明によれば、ＩＣ出力回路は、信
号系回路が形成される領域の隣に、上側ＮＰＮトランジ
スタの形成領域が配置され、その上側ＮＰＮトランジス
タの形成領域の隣に、下側ＮＰＮトランジスタの形成領
域が配置され、さらにその下側ＮＰＮトランジスタの形
成領域の隣に、ダイオード素子の形成領域が配置された
レイアウトとなるため、ダイオード素子が信号系回路か
ら離れて配置されるので、そのダイオード素子において
寄生トランジスタが形成されるのを防ぐことができる。
号系回路が形成される領域の隣に、上側ＮＰＮトランジ
スタの形成領域が配置され、その上側ＮＰＮトランジス
タの形成領域の隣に、下側ＮＰＮトランジスタの形成領
域が配置され、さらにその下側ＮＰＮトランジスタの形
成領域の隣に、ダイオード素子の形成領域が配置された
レイアウトとなるため、ダイオード素子が信号系回路か
ら離れて配置されるので、そのダイオード素子において
寄生トランジスタが形成されるのを防ぐことができる。
【図１】 本発明にかかるパルス幅変調方式によるＩＣ
出力回路の一例を示す回路図である。
出力回路の一例を示す回路図である。
【図２】 トランジスタを逆向きに使用した場合のエミ
ッタ電流に対する電流増幅率を示す特性図である。
ッタ電流に対する電流増幅率を示す特性図である。
【図３】 本発明にかかるＩＣ出力回路の第１〜第３の
ダイオード素子の実施例を示す回路図である。
ダイオード素子の実施例を示す回路図である。
【図４】 そのＩＣ出力回路のパターンレイアウトの一
例を示すレイアウト図である。
例を示すレイアウト図である。
【図５】 従来のパルス幅変調方式によるＩＣ出力回路
の構成を示す回路図である。
の構成を示す回路図である。
【図６】 そのＩＣ出力回路の動作タイミングを示すタ
イミングチャートである。
イミングチャートである。
【図７】 そのＩＣ出力回路をバイポーラプロセスによ
りＩＣ化した場合のパターンレイアウト図である。
りＩＣ化した場合のパターンレイアウト図である。
ＧＮＤ 接地端子、ＶＣＣ 電源端子、ＯＵＴ１，ＯＵ
Ｔ２，ＯＵＴ３ 出力端子、１１，１２，１３ 上側Ｎ
ＰＮトランジスタ、１４，１５，１６ 下側ＮＰＮトラ
ンジスタ、１７，１８，１９ ダイオード素子、２０，
２１，２２ 寄生ダイオード。
Ｔ２，ＯＵＴ３ 出力端子、１１，１２，１３ 上側Ｎ
ＰＮトランジスタ、１４，１５，１６ 下側ＮＰＮトラ
ンジスタ、１７，１８，１９ ダイオード素子、２０，
２１，２２ 寄生ダイオード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉川 浩之 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 生田 香織 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5H007 BB06 CA01 CB05 CD08 DB01 EA13 HA03 HA04
Claims (3)
- 【請求項１】 コレクタ端子およびエミッタ端子がそれ
ぞれ電源端子および第１の端子に接続された上側ＮＰＮ
トランジスタと、 エミッタ端子およびコレクタ端子がそれぞれ接地端子お
よび第２の端子に接続された下側ＮＰＮトランジスタ
と、 アノード端子およびカソード端子がそれぞれ前記上側Ｎ
ＰＮトランジスタのエミッタ端子およびベース端子に接
続されたダイオード素子と、 接地端子から前記第２の端子へ向かう電流パスと、 前記ダイオード素子により前記上側ＮＰＮトランジスタ
にベース電流が供給され、前記上側ＮＰＮトランジスタ
のエミッタ端子とコレクタ端子とが導通することにより
形成される、前記第１の端子から電源端子へ向かう電流
パスと、 を具備することを特徴とするパルス幅変調方式によるＩ
Ｃ出力回路。 - 【請求項２】 前記ダイオード素子は、ＮＰＮトランジ
スタで構成され、そのトランジスタのコレクタ−ベース
間を短絡してアノード端子とし、そのトランジスタのエ
ミッタ端子をカソード端子とした構成であることを特徴
とする請求項１に記載のパルス幅変調方式によるＩＣ出
力回路。 - 【請求項３】 ＩＣ出力回路中の信号系回路が形成され
る領域の隣に、上側ＮＰＮトランジスタの形成領域が配
置され、その上側ＮＰＮトランジスタの形成領域の隣
に、下側ＮＰＮトランジスタの形成領域が配置され、さ
らにその下側ＮＰＮトランジスタの形成領域の隣に、ダ
イオード素子の形成領域が配置されたレイアウトである
ことを特徴とする請求項１に記載のパルス幅変調方式に
よるＩＣ出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015879A JP2000217370A (ja) | 1999-01-25 | 1999-01-25 | パルス幅変調方式によるｉｃ出力回路 |
| US09/305,205 US6101112A (en) | 1999-01-25 | 1999-05-05 | IC output circuit based on a pulse width modulating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015879A JP2000217370A (ja) | 1999-01-25 | 1999-01-25 | パルス幅変調方式によるｉｃ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000217370A true JP2000217370A (ja) | 2000-08-04 |
Family
ID=11901086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015879A Pending JP2000217370A (ja) | 1999-01-25 | 1999-01-25 | パルス幅変調方式によるｉｃ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6101112A (ja) |
| JP (1) | JP2000217370A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001197773A (ja) * | 2000-01-14 | 2001-07-19 | Nikon Corp | Ｐｗｍ制御装置、モータ駆動装置、ステージ装置、露光装置、およびこの露光装置により製造したデバイスおよびデバイスの製造方法 |
| US11387763B2 (en) * | 2017-10-31 | 2022-07-12 | Eaton Intelligent Power Limited | Motor control system, controller, and method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH082185B2 (ja) * | 1987-01-08 | 1996-01-10 | 松下電器産業株式会社 | パルス幅変調方式のｉｃ出力回路 |
| JP3363306B2 (ja) * | 1996-04-05 | 2003-01-08 | 三菱電機株式会社 | モータ駆動回路 |
| JP3513610B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3665419B2 (ja) * | 1996-05-02 | 2005-06-29 | 新電元工業株式会社 | 誘導性負荷駆動方法、及びｈブリッジ回路制御装置 |
| FR2753318B1 (fr) * | 1996-09-09 | 1998-10-30 | Schneider Electric Sa | Dispositif de mesure de courants dans un onduleur |
| JPH10290593A (ja) * | 1997-04-15 | 1998-10-27 | Mitsubishi Electric Corp | センサレス・ブラシレスモータの駆動回路 |
-
1999
- 1999-01-25 JP JP11015879A patent/JP2000217370A/ja active Pending
- 1999-05-05 US US09/305,205 patent/US6101112A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6101112A (en) | 2000-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3680544B2 (ja) | 高耐圧パワーｉｃの出力段回路 | |
| JP2005183463A (ja) | 半導体装置 | |
| JP2007110778A (ja) | モータ駆動装置および駆動方法 | |
| JP3762491B2 (ja) | 高電圧駆動回路 | |
| JP2004247400A (ja) | 半導体装置 | |
| JP4128700B2 (ja) | 誘導性負荷駆動回路 | |
| JP2000217370A (ja) | パルス幅変調方式によるｉｃ出力回路 | |
| JP2019037119A (ja) | 半導体モジュール | |
| US7381998B2 (en) | Semiconductor integrated circuit device | |
| JP3099571B2 (ja) | パワ−用半導体装置 | |
| US20050082632A1 (en) | Semiconductor integrated circuit device | |
| JP2006254583A (ja) | 電力用半導体装置 | |
| JP3048790B2 (ja) | 半導体集積回路装置 | |
| JPH08126351A (ja) | 電力変換装置 | |
| JP2003309995A (ja) | モータ駆動用インバータ | |
| JP3917689B2 (ja) | 半導体装置 | |
| JP2005191896A (ja) | 出力ドライブ回路を備える半導体集積回路 | |
| JPS58130787A (ja) | 直流モ−タ | |
| JP3404240B2 (ja) | 誘導性負荷の駆動回路 | |
| JP2001119952A (ja) | 電圧調整装置 | |
| JP3246354B2 (ja) | 電動機駆動装置 | |
| JP3005420B2 (ja) | モータ駆動回路 | |
| JPH0669308B2 (ja) | モータードライブ回路 | |
| JP2001136751A (ja) | モータのｐｗｍ駆動回路 | |
| JP2834773B2 (ja) | モータの速度制御回路 |