JP2000223667A - 強誘電体メモリおよびその製造方法と非接触型ｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】ノイズ耐性が高く、高速で低コストである強誘
電体メモリおよびその製造方法と、非接触型ＩＣカード
を提供する。 【解決手段】絶縁性基板１上に単結晶シリコン層と格子
整合の高い無機物層２を形成する工程と、無機物層２上
に低融点金属の溶液層３から単結晶シリコン層４をエピ
タキシャル成長させる工程と、単結晶シリコン層４にト
ランジスタを形成する工程と、全面に絶縁膜１９を形成
する工程と、絶縁膜１９上にトランジスタと接続する下
部電極２０、強誘電体層２１および上部電極２２からな
るキャパシタを形成する工程とを有する強誘電体メモリ
の製造方法。およびこれにより製造される強誘電体メモ
リ。上記の強誘電体メモリが基材上に形成された非接触
型ＩＣカード。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリお
よびその製造方法と非接触型ＩＣカードに関し、特にＳ
ＯＧ（シリコン・オン・ガラス）を基板として用いるこ
とにより、高ノイズ耐性、高速化および低コスト化が実
現された強誘電体メモリおよびその製造方法と、上記の
ような強誘電体メモリを有する非接触型ＩＣカードに関
する。

【０００２】

【従来の技術】強誘電体メモリは、強誘電体薄膜の高速
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体メモリは、ＩＣカ
ードへの搭載、パソコンの不揮発性メモリとしての搭載
が見込まれており、また、ＤＲＡＭやＳＲＡＭ等の代替
としても有望視されている。ＩＣカードは利便性が高
く、高いセキュリティー性を付与することができること
から、現在、急速に普及している。ＩＣカードを用いた
テレホンカード、交通機関の乗車券、あるいは電子マネ
ー等の実用化が進んでいる。

【０００３】ＩＣカードは当初、カードをリーダー・ラ
イターに接触させてデータの読み出しあるいは書き込み
を行う接触型のものが用いられていた。次世代型のＩＣ
カードでは、リーダー・ライターとの間の通信によりデ
ータの読み出しあるいは書き込みを行う非接触型や、接
触型と非接触型を兼用したものが採用される可能性が高
い。

【０００４】非接触型ＩＣカードにおいては、カードに
非接触型ＬＳＩを搭載してリーダー・ライターとの通信
が行われ、リーダー・ライターからの電磁波によりカー
ドに電力が供給される。したがって、非接触型ＩＣカー
ドに用いるＬＳＩでは、低消費電力化が特に重要とな
る。ＩＣカードの低消費電力化が実現すれば、通信距離
を長くすることができる。ＩＣカードに搭載するメモリ
としては、上記のような用途に用いられることを考慮す
ると、データの頻繁な書き換えが可能であり、かつ、記
録されたデータを保持できる不揮発性メモリが適当であ
る。また、低消費電力であることもＩＣカード用メモリ
の条件として必須である。

【０００５】従来、ＩＣカード用のメモリとしてはＥＥ
ＰＲＯＭが汎用されてきたが、近年、強誘電体メモリが
有力視されている。強誘電体メモリはＥＥＰＲＯＭに比
較して内部動作電圧を低減でき、データの書き込みに要
する時間も短いという特徴をもつ。したがって、一定の
通信時間内ではＥＥＰＲＯＭよりも容量の大きいデータ
を書き込むことが可能である。

【０００６】強誘電体メモリをＩＣカード等に搭載する
には、メモリのコストを低下させ、所定のデータ書き換
え可能回数（例えば、１０¹³回）を達成し、高いノイズ
耐性を実現する必要がある。現在、データ書き換え可能
回数に対しては、ほぼ要求を満たすようになっており、
コスト面の改良とノイズ耐性の確保がなされれば、強誘
電体メモリをＩＣカード等に実用化することが可能にな
る。

【０００７】強誘電体メモリのメモリセル構造の一例
を、図７に示す。図７において、ｎ型基板中にｐウェル
１０１が形成されており、ｐウェル１０１の表面にｎ型
不純物拡散層１０２を含むアクセストランジスタ１０３
が形成されている。アクセストランジスタ１０３の上部
には、例えばチタン等からなるバリアメタル１０４を介
してアルミニウム配線１０５が形成されている。アルミ
ニウム配線１０５はビット線、およびアクセストランジ
スタとキャパシタとの結線として機能する。

【０００８】キャパシタは下部電極１０６、強誘電体薄
膜１０７および上部電極１０８の積層体からなり、強誘
電体薄膜１０７の分極を制御することによりデータの記
憶を行う。データの書き込み時にはアクセストランジス
タ１０３をＯＮとして、ビット線１０５から強誘電体薄
膜１０７に電界を印加し、強誘電体の分極を制御する。
また、データの読み出し時にはアクセストランジスタ１
０３をＯＮとして、強誘電体の分極状態がビット線１０
５に読み出される。

【０００９】

【発明が解決しようとする課題】強誘電体メモリのメモ
リセルは、キャパシタの分極電荷を安定に維持させる目
的で、図７に示すように、ｐウェル１０１内に形成され
る。ＩＣ外部からの強烈なノイズが入出力ピンを通って
メモリセル内に入った場合、メモリセルに記憶されたデ
ータは反転することがある。また、強誘電体メモリの場
合、分極という結晶構造の差異に基づいて情報が記憶さ
れるため、電荷蓄積により情報が記憶される一般の半導
体メモリに比較すれば放射線耐性は高いものの、アルフ
ァー線によりソフトエラーが発生し、データ破壊が起こ
る可能性もある。これらの問題を防止するため、メモリ
セルはｐウェル内に形成される。

【００１０】上記のように、メモリセルの周囲にはｐウ
ェルを形成する必要があり、また、ｐウェルの深さ方向
の濃度勾配にも十分配慮する必要がある。深さ方向の不
純物濃度勾配を高精度に制御するには、高エネルギーイ
オン注入を採用しなければならず、高価な設備が必要と
なる。ＩＣカード等に用いられる強誘電体メモリにおい
て、記憶保持特性は十分に高くなければならず、ｐウェ
ル形成工程は不可欠であり、また、分極電荷を保持する
ために十分な面積を有するキャパシタを形成する必要も
ある。これらの工程がコストアップの要因となってお
り、また、チップ面積の増大に伴うコストアップも問題
となる。

【００１１】上記のような半導体基板へのｐウェル形成
工程が不要であり、強誘電体メモリのノイズ対策にも効
果的な方法として、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板の採用が挙げられる。従来から
提案されているＳＯＩ形成方法にはＳＩＭＯＸ法、貼り
合わせ法およびＳＯＳ法がある。しかしながら、ＳＩＭ
ＯＸ法には、多量の酸素イオン注入によって複合積層欠
陥などの結晶欠陥が発生し、それらの結晶欠陥がリーク
電流の要因となるという欠点がある。また、シリコンの
活性領域厚が大きいため、トランジスタの高速化が困難
になるという問題もある。

【００１２】貼り合わせ法には、界面における応力の集
中やボイドの発生によるリーク電流の増大、活性領域の
シリコン厚の不均一といった欠点の他、発塵の問題もあ
る。ＳＯＳ法の場合、基板が割れるのを防ぐため、大口
径の基板を用いることができず、また、サファイア自体
が非常に高価であるというコスト面の問題が大きい。現
状では、ＳＩＭＯＸ法や貼り合わせ法については、上記
のような欠点を改善したとしても、３００ｎｍ以上の大
口径のシリコンウェハを安価に入手できる見込みは少な
く、コストダウンが頭打ちとなっている。

【００１３】強誘電体メモリは、強誘電体材料のコスト
が高いため、コストの点ではＥＥＰＲＯＭよりも不利と
なっている。強誘電体メモリに用いられる強誘電体材料
としては、例えばＰＺＴ（ＰｂＺｒ_x Ｔｉ_1-x Ｏ₃ ）、
ＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）等が挙げられる。ま
た、電極にはＩｒ系材料（ＩｒＯ ）やルテニウム系材
料（ＲｕＯ）等の導電性酸化物が用いられることが多
い。強誘電体メモリには上記のような比較的高価な材料
が用いられるため、強誘電体メモリを低コスト化するに
はウェハプロセス等、材料以外の点でコストを削減する
必要がある。

【００１４】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ノイズ耐性が高く、高
速で低コストである強誘電体メモリおよびその製造方法
を提供することを目的とする。また、本発明は上記のよ
うな強誘電体が基材上に形成された非接触型ＩＣカード
を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の強誘電体メモリは、絶縁性基板上に形成さ
れた無機物層と、前記無機物層上に形成され、前記無機
物層と格子整合を有する半導体層と、前記半導体層に形
成された能動素子と、少なくとも前記能動素子上に形成
された絶縁膜と、前記絶縁膜上に形成された下部電極
と、前記下部電極上に形成された強誘電体層と、前記強
誘電体層上に形成され、前記能動素子と接続する上部電
極とを有することを特徴とする。本発明の強誘電体メモ
リは、好適には、前記絶縁性基板はガラスもしくは石英
ガラス、またはセラミックスからなり、前記半導体層は
単結晶シリコン層であることを特徴とする。また、本発
明の強誘電体メモリは、好適には、前記無機物層はサフ
ァイア、スピネル構造体またはフッ化カルシウムからな
ることを特徴とする。本発明の強誘電体メモリは、好適
には、前記能動素子は絶縁ゲート型電界効果トランジス
タであることを特徴とする。

【００１６】本発明の強誘電体メモリは、好適には、前
記強誘電体層は、鉛（Ｐｂ）を含みペロブスカイト構造
を有する強誘電体からなることを特徴とする。本発明の
強誘電体メモリは、さらに好適には、前記強誘電体層は
ＰＺＴ（ＰｂＺｒ_x Ｔｉ_1-xＯ₃ ）からなることを特徴
とする。あるいは、前記強誘電体層はＰＴＯ（ＰｂＴｉ
Ｏ₃ ）からなることを特徴とする。また、本発明の強誘
電体メモリは、好適には、前記強誘電体層は、ビスマス
層状化合物の強誘電体からなることを特徴とする。本発
明の強誘電体メモリは、さらに好適には、前記強誘電体
層はＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）からなることを特
徴とする。本発明の強誘電体メモリは、好適には、前記
下部電極は導電性酸化物層を含有することを特徴とす
る。本発明の強誘電体メモリは、好適には、前記下部電
極はＩｒ／ＩｒＯ₂ の積層膜、Ｐｔ／ＩｒＯ₂ の積層膜
あるいはＲｕＯからなることを特徴とする。

【００１７】本発明の強誘電体メモリによれば、ガラス
やセラミック等の比較的安価な絶縁性基板上に、サファ
イア等からなる極めて薄い無機物層が形成され、その上
層に半導体層（好適には単結晶シリコン層）が形成され
た構成となっているため、能動素子間の絶縁分離が容易
であり、強誘電体メモリを低コスト化することが可能と
なる。また、本発明の強誘電体メモリはノイズ耐性が高
いため、シリコンウェハ上に形成された強誘電体メモリ
に比較して、メモリセルサイズを縮小することが可能で
ある。したがって、配線容量などに起因した動作速度の
遅れを小さくでき、また、配線容量などの充放電電流も
少なくすることができるため、より高速化・低消費電力
化されたメモリが得られる。

【００１８】さらに、上記の目的を達成するため、本発
明の強誘電体メモリの製造方法は、絶縁性基板上に無機
物層を形成する工程と、前記無機物層上に、前記無機物
層と格子整合を有する半導体層を形成する工程と、前記
半導体層に能動素子を形成する工程と、少なくとも前記
能動素子上に絶縁膜を形成する工程と、前記絶縁膜上に
下部電極を形成する工程と、前記下部電極上に強誘電体
層を形成する工程と、前記強誘電体層上に、前記能動素
子と接続する上部電極を形成する工程とを有することを
特徴とする。本発明の強誘電体メモリの製造方法は、好
適には、前記絶縁性基板はガラスもしくは石英ガラス、
またはセラミックスからなることを特徴とする。また、
本発明の強誘電体メモリの製造方法は、好適には、前記
無機物層はサファイア、スピネル構造体またはフッ化カ
ルシウムからなることを特徴とする。

【００１９】本発明の強誘電体メモリの製造方法は、好
適には、前記無機物層上に前記半導体層を形成する工程
は、シリコンを含有する低融点金属の溶液層を前記無機
物層上に形成する工程と、前記低融点金属の溶液層を徐
々に冷却し、前記無機物層上に前記半導体層として単結
晶シリコン層をエピタキシャル成長させる工程とを有す
ることを特徴とする。本発明の強誘電体メモリの製造方
法は、好適には、前記能動素子は絶縁ゲート型電界効果
トランジスタであることを特徴とする。

【００２０】本発明の強誘電体メモリの製造方法は、好
適には、前記強誘電体層は、鉛（Ｐｂ）を含みペロブス
カイト構造を有する強誘電体からなることを特徴とす
る。本発明の強誘電体メモリの製造方法は、さらに好適
には、前記強誘電体層はＰＺＴ（ＰｂＺｒ_x Ｔｉ_1-x Ｏ
₃ ）からなることを特徴とする。あるいは、前記強誘電
体層はＰＴＯ（ＰｂＴｉＯ₃ ）からなることを特徴とす
る。本発明の強誘電体メモリの製造方法は、好適には、
前記強誘電体層は、ビスマス層状化合物の強誘電体から
なることを特徴とする。本発明の強誘電体メモリの製造
方法は、さらに好適には、前記強誘電体層はＳＢＴ（Ｓ
ｒＢｉ₂ Ｔａ₂ Ｏ₉）からなることを特徴とする。

【００２１】本発明の強誘電体メモリの製造方法は、好
適には、前記下部電極は導電性酸化物層を含有すること
を特徴とする。本発明の強誘電体メモリの製造方法は、
好適には、前記下部電極はＩｒ／ＩｒＯ₂ の積層膜、Ｐ
ｔ／ＩｒＯ₂ の積層膜あるいはＲｕＯからなることを特
徴とする。

【００２２】これにより、絶縁性基板上に能動素子（好
適には電界効果トランジスタ）とキャパシタを形成する
ことができ、強誘電体メモリのノイズ耐性を向上させる
ことができる。また、本発明の強誘電体によれば、ガラ
スやセラミック等の比較的安価な絶縁性基板上に、サフ
ァイア等からなる極めて薄い無機物層を介して、半導体
層（好適には単結晶シリコン層）を形成することができ
るため、強誘電体メモリの製造コストを低減することが
可能となる。また、無機物層上に単結晶シリコン層をエ
ピタキシャル成長させ、単結晶シリコン層を能動素子と
して絶縁分離するのが容易であるため、シリコンウェハ
に電気的絶縁のためのｐウェルを形成し、その中に能動
素子を形成する場合に比較して設備投資を削減すること
ができる。また、ｐウェルが不要であるため、チップサ
イズを縮小することも可能となる。

【００２３】また、本発明の非接触型ＩＣカードは、基
材上に強誘電体メモリが形成された非接触型ＩＣカード
において、前記強誘電体メモリは、絶縁性基板上に形成
された無機物層と、前記無機物層上に形成され、前記無
機物層と格子整合を有する半導体層と、前記半導体層に
形成された能動素子と、少なくとも前記能動素子上に形
成された絶縁膜と、前記絶縁膜上に形成された下部電極
と、前記下部電極上に形成された強誘電体層と、前記強
誘電体層上に形成され、前記能動素子と接続する上部電
極とを有することを特徴とする。これにより、非接触型
ＩＣカードの消費電力を低減することができる。非接触
型ＩＣカードにおいては、電力が通信によって供給され
るため、カードの消費電力が低減すると通信距離を長く
することが可能となる。

【００２４】

【発明の実施の形態】以下に、本発明の強誘電体メモリ
およびその製造方法の実施の形態について、図面を参照
して説明する。 （実施形態１）まず、本発明の強誘電体メモリに使用す
るＳＯＧ（ｓｉｌｉｃｏｎ ｏｎ ｇｌａｓｓ）基板の
製造方法について、以下に説明する。基板として歪点の
比較的低いガラス板やセラミックス板などを用いる。適
当な厚さ、例えば５０〜４０００μｍ厚のガラス基板を
用意して、ガラス基板上に単結晶シリコンと格子整合性
のよい物質層を形成する。その上層に単結晶シリコンを
エピタキシャル成長させることにより、ＳＯＧが得られ
る。

【００２５】さらに具体的には、ガラス基板上に形成さ
れた単結晶シリコンに対して格子整合のよい物質層上
に、シリコンを１．０〜０．００１重量％含有する低融
点金属の溶液層を形成してから、所定時間（数分〜数１
０分）保持し、その後、冷却処理を行う。基板が徐々に
冷却される過程において、ガラス基板上の物質層をシー
ドとして、溶液層のシリコンがエピタキシャル成長し、
厚さ１０ｎｍ〜５μｍ程度の単結晶シリコン層が析出す
る。単結晶シリコン層が析出した後、低融点金属の層を
除去する。

【００２６】単結晶シリコンに対して格子整合のよい物
質層としては、例えば、単結晶シリコンと格子定数が一
致するサファイア層を形成する。また、サファイア以外
にスピネル構造体およびフッ化カルシウム等を用いるこ
ともできる。このような物質層は、例えば減圧ＣＶＤ法
（基板温度５００〜６００℃程度）、プラズマＣＶＤ
法、スパッタ法（基板１００〜４００℃程度）により形
成することができ、膜厚は５〜２００ｎｍ程度とする。

【００２７】上記のシリコンを含有する低融点金属の溶
液層を形成するには、例えば９００℃で低融点金属であ
るインジウム・ガリウム溶液を調整し、それより少し高
い温度（９２０〜９３０℃）に加熱した絶縁基板、例え
ば石英ガラス上に低融点金属の溶液を塗布する。その温
度で一定時間保持した後、絶縁基板および低融点金属の
溶液層を徐々に冷却する。それにより、例えば９２０〜
９３０℃よりも低い温度で単結晶シリコンを形成するこ
とができ、均質な単結晶シリコン層が得られる。

【００２８】単結晶シリコン基板をシードにして、９２
０〜９３０℃に加熱されたインジウム・シリコン溶液ま
たはインジウム・ガリウム・シリコン溶液から、冷却処
理によりシリコンエピタキシー層を形成し、この層の上
にシリコン半導体層を形成する方法としては、前述した
Ｒ．Ｐ．Ｚｉｎｇｇらによる他、Ｓｏｏ ＨｏｎｇＬｅ
ｅ，”ＶＥＲＹ−ＬＯＷ−ＴＥＭＰＥＲＡＴＵＲＥ Ｌ
ＩＱＵＩＤ−ＰＨＡＳＥ ＥＰＩＴＡＸＩＡＬ ＧＲＯ
ＷＴＨ ＯＦ ＳＩＬＩＣＯＮ．”ＭＡＴＥＲＩＡＬ
ＬＥＴＴＥＲＳ．Ｖｏｌ．９，Ｎｏ．２，３，ｐｐ５３
−５６、あるいは、Ｒ．Ｂｅｒｇｍａｎｎ ｅｔ ａ
ｌ，”ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓｗｉｔｈ ｅｐ
ｉｔａｘｉａｌ Ｓｉ，ｌａｔｅｒａｌｌｙ ｇｒｏｗ
ｎ ｏｖｅｒ ＳｉＯ₂ ｂｙ ｌｉｑｕｉｄ ｐｈａ
ｓｅ ｅｐｉｔａｘｙ．”Ｊ．Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ Ａ，Ｖｏｌ．Ａ５４，ｎｏ．１ ｐ．１０３
−５にも記載がある。

【００２９】本実施形態の製造方法においては、これら
の方法を適宜参照して単結晶シリコン層を形成させる。
低融点金属の溶液層を形成する方法は、上記のように溶
液を塗布する方式の他、ガラス基板を溶液に浸して一定
時間（数分〜数１０分）保持した後、徐々に引き上げる
ディップ式であってもよい。

【００３０】低融点金属層にはインジウム、ガリウム、
スズ、ビスマス、鉛、亜鉛、アンチモンあるいはアルミ
ニウム等を用いることができる。低融点金属層としてイ
ンジウムを使用する場合は、基板を９２０〜９３０℃に
加熱する必要があるが、低融点金属層としてインジウム
・ガリウムまたはガリウムを使用する場合には、基板の
加熱は４００〜６００℃程度でよい。このように、使用
する金属種に合わせて基板の加熱温度を適宜変更する。
低融点金属としてインジウム・ガリウムまたはガリウム
を用いれば、歪点が例えば６７０℃程度と低いホウケイ
酸ガラスなどを用いることができる。また、基板の加熱
方法は、電気炉やランプ等を用いて全体を均一に加熱す
る方法の他に、レーザ光や電子ビームの照射により局所
的な加熱を行う方法であってもよい。

【００３１】基板の冷却後、単結晶シリコン層の上にイ
ンジウム等の低融点金属薄膜が析出するが、これは例え
ば塩酸等を用いて溶解除去する。また、単結晶シリコン
層中に残留するインジウム等の金属は微量（１０¹⁶ａｔ
ｏｍｓ／ｃｍ³ ）であり、エピタキシャル成長によりｐ
型半導体が得られる。得られた基板に、例えばリン等の
ｎ型不純物をイオン注入することによりｎ型不純物拡散
層を形成すれば、ｐチャネルＭＯＳトランジスタを形成
することもできるため、基板上にＣＭＯＳを作製するこ
とが可能である。

【００３２】上記の方法によれば、基板上に均一な単結
晶シリコン層をエピタキシャル成長させることができ
る。したがって、低コストで容易に入手できるガラスや
セラミックス等を基板として使用することが可能であ
り、基板の大型化（例えば１ｍ²以上）も可能である。
さらに、ガラス基板を広幅・長尺ロール状として連続的
に単結晶シリコン薄膜を形成することもできる。また、
単結晶シリコンに対して格子整合のよいサファイア薄膜
などからなる物質層を形成することにより、この物質層
が種々の原子の拡散バリアとなり、ガラス基板からの不
純物の拡散が抑制される。

【００３３】ガラス基板上に低温で形成した単結晶シリ
コン薄膜の電子移動度は、５４０ｃｍ² ／ｖ・ｓｅｃで
あり（Ｒ．Ｐ．Ｚｉｎｇｇ ｅｔ ａｌ．，”Ｆｉｒｓ
ｔＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ ｂｙ Ｓｉｌｉｃｏｎ Ｓａｔｕｒａｔｅｄ
Ｌｉｑｕｉｄ Ｓｏｌｕｔｉｏｎ Ｅｐｉｔａｘ
ｙ．”ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ Ｌ
ＥＴＴＥＲＳ．Ｖｏｌ．１３，Ｎｏ．５，１９９２ ｐ
２９４−６．）、シリコン基板並の大きな値となる。し
たがって、上記の方法に従って作製されたＳＯＧ基板
は、高速で低消費電力のＮＭＯＳおよびＰＭＯＳトラン
ジスタやダイオード、キャパシタ、抵抗等の半導体素
子、あるいはこれらを集積した回路の基板として好適に
用いることができる。

【００３４】以上のように、基板上にエピタキシャル成
長により形成された単結晶シリコン層をＳＯＩ−ＣＭＯ
Ｓのチャネル形成領域、ソース／ドレイン領域として用
い、各領域に含有される不純物種あるいはその濃度を最
適に制御することにより、本発明の強誘電体メモリを形
成する。

【００３５】（実施形態２）図１に本実施形態の強誘電
体メモリの断面図を示す。図１に示すように、基板とし
て例えば石英ガラス１上にサファイア薄膜２が形成さ
れ、その上層にｎ型シリコン層からなるｎ⁺ 型ソース領
域１４およびｎ⁺ 型ドレイン領域１５と、ｐ型シリコン
層からなるｐ⁺ 型ソース領域１７およびｐ⁺ 型ドレイン
領域１８が形成されている。それらのシリコン層の上層
に、ゲート酸化膜６を介してコバルトシリサイド１１か
らなるゲート電極が形成されている。上記の構成のトラ
ンジスタ上に酸化シリコン層１９および層間膜２３が形
成され、これらの層間絶縁膜中に電気的接続のためのタ
ングステンプラグ２５が形成されている。タングステン
プラグ２５は上層のアルミニウム配線２６に接続してい
る。また、キャパシタ部分には下部電極２０上に強誘電
体層としてＰＺＴ層２１および上部電極２２が積層され
ている。

【００３６】次に、上記の本実施形態の強誘電体メモリ
の製造方法について、図１〜図６を参照して説明する。
まず、図１（Ｂ）に示すように、ガラス歪点が約１００
０℃、厚さが５０μｍ〜数ｍｍである石英ガラス１の一
方の主面に、サファイア薄膜２を厚さ５〜２００ｎｍで
形成する。サファイア薄膜２は高密度プラズマＣＶＤ法
や、触媒ＣＶＤ法（特開昭６３−４０３１４号公報参
照）により、トリメチルアルミニウムガスを酸化性ガス
（酸素・水分）で酸化し、結晶化させて作製する。

【００３７】次に、図１（Ｃ）に示すように、サファイ
ア薄膜２上に、シリコンを約１〜０．００１重量％含有
するシリコン・インジウム溶液３を、約９２０〜９３０
℃に加熱された基板１に塗布する。その後、基板１を数
分〜数１０分間保持してから、徐々に冷却する。これに
より、図２（Ａ）に示すように、金属インジウムに溶解
していたシリコンがサフャイア薄膜２をシード（種）と
してエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例
えば５０ｎｍ程度の単結晶シリコン層４が析出する。こ
の場合、サファイアは単結晶シリコンと格子定数がほと
んど同じであるため、シリコンはサファイア薄膜２上に
例えば（１００）面がエピタキシーに成長する。この析
出は、シリコンをインジウムに溶解させた溶液から生じ
るため、シリコン本来の析出温度よりも著しく低温で生
じる。

【００３８】基板１上に（１００）面の単結晶シリコン
層４を析出させた後、図２（Ｂ）に示すように、表面側
に付着・析出した金属インジウム３’を塩酸等を用いて
溶解除去する。これにより、単結晶シリコン層４が形成
されたＳＯＧ基板が得られる。この単結晶シリコン層４
の部分に、周辺回路を構成するためのＣＭＯＳトランジ
スタを作製し、同時に、メモリセルのｎチャネルＭＯＳ
トランジスタを作製することにより、ノイズに対して強
い強誘電体メモリ用のトランジスタを形成することがで
きる。

【００３９】以下に、ＳＯＧ基板に強誘電体メモリを形
成する方法について説明する。まず、単結晶シリコン層
４を各トランジスタのソース／ドレイン領域およびゲー
トを形成する部分のみ残し、エッチング除去する。これ
には通常のフォトレジストを用いたＲＩＥ（リアクティ
ブイオンエッチング）法で、単結晶シリコン層４をエッ
チングすればよい。これにより、図２（Ｃ）に示すよう
にアイソレーション５が形成される。

【００４０】また、上記のようにエッチングによりアイ
ソレーション５を形成する以外に、単結晶シリコン層４
を熱酸化することにより、通常のＬＯＣＯＳを形成して
もよい。以下では、エッチングによりアイソレーション
５を形成した場合について、工程を説明する。図の左側
に周辺回路となるｎチャネルトランジスタとｐチャネル
トランジスタを示し、右側にメモリセルとなるｎチャネ
ルトランジスタを示す。

【００４１】図３（Ａ）に示すように、ＣＶＤ法により
キャップ膜となるＳｉＮ膜（不図示）を形成した後、酸
化処理を行って単結晶シリコン層４の表面に厚さ５ｎｍ
のゲート酸化膜６を形成する。次に、図３（Ｂ）に示す
ように、ｎチャネルＭＯＳトランジスタのチャネル形成
領域の不純物濃度を調整するため、ｐチャネルＭＯＳト
ランジスタ部分をフォトレジスト７により被覆する。フ
ォトレジスト７をマスクとして、ｐ型不純物（例えばＢ
⁺ ）を、例えばイオンエネルギー１０ｋｅＶ、導入量７
×１０¹¹ａｔｏｍｓ／ｃｍ² でイオン注入する。単結晶
シリコン層４形成時の導電型はｐ型であるが、このイオ
ン注入を行うことによりｐ型不純物の濃度が最適化さ
れ、ｐ型シリコン層８となる。

【００４２】次に、図３（Ｃ）に示すように、ｐチャネ
ルＭＯＳトランジスタのチャネル形成領域の不純物濃度
を調整するため、ｎチャネルＭＯＳトランジスタ部分を
フォトレジスト９により被覆する。フォトレジスト９を
マスクとして、ｎ型不純物（例えばＰ⁺ ）を、例えばイ
オンエネルギー３０ｋｅＶ、導入量５×１０¹²ａｔｏｍ
ｓ／ｃｍ² でイオン注入する。単結晶シリコン層４形成
時の導電型はｐ型であるが、このイオン注入を行うこと
によりｐ型が補償され、ｎ型不純物濃度が最適化された
ｎ型シリコン層１０となる。

【００４３】次に、図４（Ａ）に示すように、ゲート電
極材料として、例えばコバルトシリサイド層１１などの
高融点金属シリサイド層を、ＣＶＤ法やスパッタ法によ
り厚さ２００ｎｍ程度堆積させる。続いて、図４（Ｂ）
に示すように、フォトレジスト１１’を所定のパターン
に形成し、これをマスクとしてコバルトシリサイド層１
１をゲート電極形状にエッチングする。その後、フォト
レジスト１１’を除去してから、ゲート電極をマスクと
してｐ型シリコン層８にｎ型不純物を、また、ｎ型シリ
コン層１０にｐ型不純物を、それぞれ１０¹³ａｔｏｍｓ
／ｃｍ² 程度の導入量でイオン注入してＬＤＤ（ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域（不図示）を
形成する。

【００４４】次に、図４（Ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコン（ＳｉＯ₂ ）層を全面に形成
した後、エッチバックを行い、コバルトシリサイド層１
１からなるゲート電極にサイドウォール１２を形成す
る。次に、図５（Ａ）に示すように、ｐチャネルＭＯＳ
トランジスタ部分をフォトレジスト１３により被覆す
る。フォトレジスト１３をマスクとしてｐ型ポリシリコ
ン層８に、ｎ型不純物（例えばＡｓ⁺ ）をイオンエネル
ギー５０ｋｅＶ、導入量３×１０¹⁵ａｔｏｍｓ／ｃｍ²
でイオン注入する。その後、１０００℃程度のランプア
ニールにより、ｎチャネルＭＯＳトランジスタのｎ⁺ 型
ソース領域１４およびｎ⁺ 型ドレイン領域１５をそれぞ
れ形成する。

【００４５】次に、図５（Ｂ）に示すように、ｎチャネ
ルＭＯＳトランジスタ部分をフォトレジスト１６により
被覆する。フォトレジスト１６をマスクとしてｎ型ポリ
シリコン層１０に、ｐ型不純物（例えばＢ⁺ ）をイオン
エネルギー１０ｋｅＶ、導入量３×１０¹⁵ａｔｏｍｓ／
ｃｍ² でイオン注入する。１０００℃程度のランプアニ
ールにより、ｐチャネルＭＯＳトランジスタのｐ⁺ 型ソ
ース領域１７およびｐ⁺ 型ドレイン領域１８をそれぞれ
形成した後、フォトレジスト１６を除去する。その後、
図５（Ｃ）に示すように、全面に酸化シリコン層１９を
ＴＥＯＳ（テトラエトキシシラン）を原料としたプラズ
マＣＶＤ法、あるいはＳＯＧ（スピンオングラス）によ
り３００ｎｍ程度の厚さで形成する。

【００４６】以下は、メモリセルに強誘電体からなるキ
ャパシタを形成する工程となる。図６（Ａ）に示すよう
に、酸化シリコン層１９の上層に、例えばＩｒＯ₂ から
なる下部電極金属２０をスパッタリング等により付着さ
せる。その上層に、強誘電体膜として例えばＰＺＴ（Ｐ
ｂＺｒ_X Ｔｉ_1-X Ｏ₃ ）層２１を、ゾルゲル法などによ
り形成する。下部電極金属２０としてはＰｔ／Ｔｉ等を
用いても形成することができるが、強誘電体層２１の膜
疲労を防止するためには、ＩｒＯ₂ 等の導電性酸化物を
用いることが好ましい。また、強誘電体層としてはＰＺ
Ｔ以外に、ＰＴＯ等、Ｐｂを含みペロブスカイト構造を
有する他の強誘電体を用いてもよい。あるいは、ＰＺＴ
よりも膜疲労の影響が少ない、ＳＢＴ等のビスマス層状
化合物からなる強誘電体層を形成してもよい。

【００４７】次に、図６（Ｂ）に示すように、通常のリ
ソグラフィ工程とＲＩＥにより強誘電体層（ＰＺＴ層２
１）および下部電極金属２０をパターニングする。さら
に、上部電極２２としてＩｒＯ₂ 層をスパッタリング等
により成膜してから、エッチングによりＩｒＯ₂ 層２２
をパターニングする。これにより、強誘電体のキャパシ
タが形成される。

【００４８】次に、図１（Ａ）に示すように、層間膜２
３として例えばＣＶＤ法により厚さ１００ｎｍ程度のＴ
ＥＯＳ−Ｏ₃ 膜を形成し、層間膜２３に電極窓２４を開
口する。さらに、電極窓２４内に、例えばチタン等から
なるバリアメタルあるいは密着層（不図示）を介して、
タングステンを埋め込み、プラグ２５を形成する。最後
に、スパッタリング等によりアルミニウム層を成膜して
から、アルミニウム層にエッチングを行ってパターニン
グし、アルミニウム配線２６を形成する。さらに、アル
ミニウム配線２６の上層に、パッシベーション膜（不図
示）として例えばＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）を形成することにより、強誘電体
メモリが形成される。

【００４９】上記のように形成された強誘電体メモリは
ノイズ耐性が高いため、シリコンウェハ上に形成された
強誘電体メモリに比較して、メモリセルサイズを縮小す
ることが可能である。また、ガラス等からなる基板上に
単結晶シリコン層をエピタキシャル成長させる段階でｐ
型シリコンが得られるため、シリコンウェハ上にｐウェ
ルを形成する場合に比較して、設備投資を削減すること
ができる。また、ｐウェルの形成が不要となり、チップ
サイズを縮小させることもできる。

【００５０】本実施形態の強誘電体メモリによれば、チ
ップサイズを縮小できるため、配線容量などに起因した
動作速度の遅れを小さくでき、また、配線容量などの充
放電電流も少なくすることができるため、より高速化・
低消費電力化されたメモリが得られる。

【００５１】（実施形態３）本実施形態の強誘電体メモ
リおよびその製造方法は、上記の実施形態２において、
単結晶シリコン層４の導電型を制御するために、図１
（Ｃ）に示す工程でシリコン・インジウム溶液３に不純
物を混入または溶解させるものである。具体的には、シ
リコン・インジウム溶液３に対して溶解度が大きい３価
または５価の元素、例えばＢ、Ｐ、Ｓｂ、Ａｓ等を、溶
液中に適量ドープしておく。これにより、エピタキシャ
ル成長する単結晶シリコン層４の導電型あるいはキャリ
ア濃度を任意に制御することが可能である。

【００５２】（実施形態４）本実施形態の強誘電体メモ
リの製造方法について、図面を参照して以下に説明す
る。本実施形態においては、前述した実施形態２の図１
（Ｂ）に示す工程で、基板１として歪点が低い（６７０
℃程度）ガラスを用いる。したがって、低コスト化およ
び大型化が容易である。また、基板１を例えば厚さ５０
μｍ程度に薄膜化すれば、ロール化／長尺化が可能であ
る。

【００５３】実施形態２と同様に、基板１の表面にサフ
ァイア薄膜２を形成した後、図１（Ｃ）に示すように、
シリコンを約１重量％含有するシリコン・インジウム・
ガリウム溶液（融点約４００℃）３を、あらかじめ４０
０〜６００℃に加熱された基板の全面に塗布する。その
後、基板１を数分〜数１０分間保持してから、徐々に冷
却する。

【００５４】これにより、図２（Ａ）に示すように、金
属インジウム・ガリウム（または金属ガリウム）に溶解
していたシリコンがサフャイア薄膜２をシード（種）と
してエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例
えば５０ｎｍ程度の単結晶シリコン層４が析出する。こ
の析出は、シリコンをインジウム・ガリウム（またはガ
リウム）に溶解させた溶液から生じるため、シリコン本
来の析出温度よりも著しく低温で生じる。

【００５５】基板１上に単結晶シリコン層４を析出させ
た後、図２（Ｂ）に示すように、表面側に付着・析出し
た金属インジウム・ガリウム３’を塩酸等を用いて溶解
除去する。これにより、単結晶シリコン層４が形成され
たＳＯＧ基板が得られる。この単結晶シリコン層４をパ
ターニングし、以下、実施形態２と同様にＳＯＧ型ＣＭ
ＯＳＦＥＴとメモリセルのキャパシタを形成する。

【００５６】上記の本発明の実施形態の強誘電体メモリ
およびその製造方法によれば、絶縁性基板を用いること
によりノイズ耐性を向上させ、低コスト化することが可
能となる。また、従来の強誘電体メモリのようにｐウェ
ルを形成する必要がなく、設備投資を削減することがで
きる。また、ｐウェルが不要なことからチップサイズを
縮小することが可能となる。また、上記の強誘電体メモ
リを非接触型ＩＣカードに搭載することにより、非接触
型ＩＣカードを低消費電力化し、通信距離を増大させる
ことが可能となる。本発明の強誘電体メモリおよびその
製造方法の実施形態は、上記の説明に限定されない。例
えば、絶縁性基板表面の無機物層（サファイア等）上
に、単結晶シリコン層を析出させる条件は、適宜変更す
ることが可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。

【００５７】

【発明の効果】本発明の強誘電体メモリによれば、ノイ
ズ耐性を向上させることができる。また、装置を縮小化
できるため、より高速な動作が可能となる。本発明の強
誘電体メモリの製造方法によれば、強誘電体メモリの製
造コストを低減することができ、強誘電体メモリの用途
を広げることが容易となる。特に、本発明の強誘電体メ
モリを非接触型ＩＣカードに搭載することにより、通信
距離をより長くすることが可能となる。また、安価なカ
ードを供給することができる。

【図面の簡単な説明】

【図１】（Ａ）は本発明の強誘電体メモリの断面図であ
り、（Ｂ）および（Ｃ）は本発明の強誘電体メモリの製
造方法の製造工程を示す断面図である。

【図２】（Ａ）〜（Ｃ）は本発明の強誘電体メモリの製
造方法の製造工程を示す断面図である。

【図３】（Ａ）〜（Ｃ）は本発明の強誘電体メモリの製
造方法の製造工程を示す断面図である。

【図４】（Ａ）〜（Ｃ）は本発明の強誘電体メモリの製
造方法の製造工程を示す断面図である。

【図５】（Ａ）〜（Ｃ）は本発明の強誘電体メモリの製
造方法の製造工程を示す断面図である。

【図６】（Ａ）および（Ｂ）は本発明の強誘電体メモリ
の製造方法の製造工程を示す断面図である。

【図７】従来の強誘電体メモリの断面図である。

【符号の説明】

１…基板（ガラスあるいは石英ガラス）、２…サファイ
ア薄膜、３…シリコン・インジウム溶液、４…単結晶シ
リコン層、５…アイソレーション、６…ゲート酸化膜、
７、９、１１’、１３、１６…フォトレジスト、８…ｐ
型シリコン層、１０…ｎ型シリコン層、１１…ゲート電
極、１２…サイドウォール、１４…ｎ⁺型ソース領域、
１５…ｎ⁺ 型ドレイン領域、１７…ｐ⁺ 型ソース領域、
１８…ｐ⁺ 型ドレイン領域、１９…酸化シリコン層、２
０…下部電極金属、２１…ＰＺＴ層、２２…上部電極、
２３…層間膜、２４…電極窓、２５…タングステンプラ
グ、２６…アルミニウム配線、１０１…ｐウェル、１０
２…ｎ型不純物拡散層、１０３…アクセストランジス
タ、１０４…バリアメタル、１０５…アルミニウム配線
（ビット線）、１０６…下部電極、１０７…強誘電体薄
膜、１０８…上部電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA17 AB05 AD07 AD17 AD33 AD60 AD93 AE02 AE08 AH10 5F083 FR02 GA03 GA05 GA09 GA11 GA21 GA27 HA02 HA07 JA15 JA17 JA35 JA36 JA38 JA39 JA43 JA56 MA06 MA18 MA19 NA10 PR03 PR21 PR22 PR23 PR25 PR34 PR36 PR43 PR44 PR45 PR53 PR54 PR55 ZA30

Claims (24)

【特許請求の範囲】
1. 【請求項１】絶縁性基板上に形成された無機物層と、 前記無機物層上に形成され、前記無機物層と格子整合を
   有する半導体層と、 前記半導体層に形成された能動素子と、 少なくとも前記能動素子上に形成された絶縁膜と、 前記絶縁膜上に形成された下部電極と、 前記下部電極上に形成された強誘電体層と、 前記強誘電体層上に形成され、前記能動素子と接続する
   上部電極とを有する強誘電体メモリ。
2. 【請求項２】前記絶縁性基板はガラスもしくは石英ガラ
   ス、またはセラミックスからなり、前記半導体層は単結
   晶シリコン層である請求項１記載の強誘電体メモリ。
3. 【請求項３】前記無機物層はサファイア、スピネル構造
   体またはフッ化カルシウムからなる請求項１記載の強誘
   電体メモリ。
4. 【請求項４】前記能動素子は絶縁ゲート型電界効果トラ
   ンジスタである請求項１記載の強誘電体メモリ。
5. 【請求項５】前記強誘電体層は、鉛（Ｐｂ）を含みペロ
   ブスカイト構造を有する強誘電体からなる請求項１記載
   の強誘電体メモリ。
6. 【請求項６】前記強誘電体層はＰＺＴ（ＰｂＺｒ_x Ｔｉ
   _1-x Ｏ₃ ）からなる請求項５記載の強誘電体メモリ。
7. 【請求項７】前記強誘電体層はＰＴＯ（ＰｂＴｉＯ₃ ）
   からなる請求項５記載の強誘電体メモリ。
8. 【請求項８】前記強誘電体層は、ビスマス層状化合物の
   強誘電体からなる請求項１記載の強誘電体メモリ。
9. 【請求項９】前記強誘電体層はＳＢＴ（ＳｒＢｉ₂ Ｔａ
   ₂ Ｏ₉ ）からなる請求項８記載の強誘電体メモリ。
10. 【請求項１０】前記下部電極は導電性酸化物層を含有す
    る請求項１記載の強誘電体メモリ。
11. 【請求項１１】前記下部電極はＩｒ／ＩｒＯ₂ の積層
    膜、Ｐｔ／ＩｒＯ₂ の積層膜、あるいはＲｕＯからなる
    請求項１０記載の強誘電体メモリ。
12. 【請求項１２】基材上に強誘電体メモリが形成された非
    接触型ＩＣカードにおいて、 前記強誘電体メモリは、絶縁性基板上に形成された無機
    物層と、 前記無機物層上に形成され、前記無機物層と格子整合を
    有する半導体層と、 前記半導体層に形成された能動素子と、 少なくとも前記能動素子上に形成された絶縁膜と、 前記絶縁膜上に形成された下部電極と、 前記下部電極上に形成された強誘電体層と、 前記強誘電体層上に形成され、前記能動素子と接続する
    上部電極とを有する非接触型ＩＣカード。
13. 【請求項１３】絶縁性基板上に無機物層を形成する工程
    と、 前記無機物層上に、前記無機物層と格子整合を有する半
    導体層を形成する工程と、 前記半導体層に能動素子を形成する工程と、 少なくとも前記能動素子上に絶縁膜を形成する工程と、 前記絶縁膜上に、下部電極を形成する工程と、 前記下部電極上に強誘電体層を形成する工程と、 前記強誘電体層上に、前記能動素子と接続する上部電極
    を形成する工程とを有する強誘電体メモリの製造方法。
14. 【請求項１４】前記絶縁性基板はガラスもしくは石英ガ
    ラス、またはセラミックスからなる請求項１３記載の強
    誘電体メモリの製造方法。
15. 【請求項１５】前記無機物層はサファイア、スピネル構
    造体またはフッ化カルシウムからなる請求項１３記載の
    強誘電体メモリの製造方法。
16. 【請求項１６】前記無機物層上に前記半導体層を形成す
    る工程は、シリコンを含有する低融点金属の溶液層を前
    記無機物層上に形成する工程と、 前記低融点金属の溶液層を徐々に冷却し、前記無機物層
    上に前記半導体層として単結晶シリコン層をエピタキシ
    ャル成長させる工程とを有する請求項１３記載の強誘電
    体メモリの製造方法。
17. 【請求項１７】前記能動素子は絶縁ゲート型電界効果ト
    ランジスタである請求項１３記載の強誘電体メモリの製
    造方法。
18. 【請求項１８】前記強誘電体層は、鉛（Ｐｂ）を含みペ
    ロブスカイト構造を有する強誘電体からなる請求項１３
    記載の強誘電体メモリの製造方法。
19. 【請求項１９】前記強誘電体層はＰＺＴ（ＰｂＺｒ_x Ｔ
    ｉ_1-x Ｏ₃ ）からなる請求項１８記載の強誘電体メモリ
    の製造方法。
20. 【請求項２０】前記強誘電体層はＰＴＯ（ＰｂＴｉ
    Ｏ₃ ）からなる請求項１８記載の強誘電体メモリの製造
    方法。
21. 【請求項２１】前記強誘電体層は、ビスマス層状化合物
    の強誘電体からなる請求項１３記載の強誘電体メモリの
    製造方法。
22. 【請求項２２】前記強誘電体層はＳＢＴ（ＳｒＢｉ₂ Ｔ
    ａ₂ Ｏ₉ ）からなる請求項２１記載の強誘電体メモリの
    製造方法。
23. 【請求項２３】前記下部電極は導電性酸化物層を含有す
    る請求項１３記載の強誘電体メモリの製造方法。
24. 【請求項２４】前記下部電極はＩｒ／ＩｒＯ₂ の積層
    膜、Ｐｔ／ＩｒＯ₂ の積層膜、あるいはＲｕＯからなる
    請求項２３記載の強誘電体メモリの製造方法。