JPH11261019A - Ｃ軸配向薄膜強誘電性トランジスタメモリセルおよびその製造方法 - Google Patents
Ｃ軸配向薄膜強誘電性トランジスタメモリセルおよびその製造方法Info
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- JPH11261019A JPH11261019A JP10330036A JP33003698A JPH11261019A JP H11261019 A JPH11261019 A JP H11261019A JP 10330036 A JP10330036 A JP 10330036A JP 33003698 A JP33003698 A JP 33003698A JP H11261019 A JPH11261019 A JP H11261019A
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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Abstract
(57)【要約】 （修正有）
【課題】Ｃ軸配向強誘電性材料を備え、非破壊読出しを
行い、表面積が小さく、かつ必要なプログラミング電圧
が低い金属−強誘電体−ＳｉＦＥＴ素子を提供する。 【解決手段】強誘電性メモリ（ＦＥＭ）ゲートユニット
４８のためのＳｉ素子領域を形成し、該素子領域中に第
１のｎ+型ドーピング不純物を注入してソース接合領域
４２及びドレイン接合領域４６として用いられる第１型
の導電性チャネルｎ+層を形成する。次にＦＥＭユニッ
ト用のソース及びドレイン各接合領域間のゲート接合領
域４４として機能する第２型の導電性チャネルｎ-層を
形成し、ゲート接合領域上にＦＥＭゲートユニットをな
す下部電極５０、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層５２、
及び上部電極５４を堆積する。該ゲートユニットの寸法
はその両端部ともソース接合領域及びドレイン接合領域
の端部から距離Ｄ（約５０〜３００ｎｍ）だけ離れてい
るようにし、ゲートユニットの周囲には絶縁層６４を堆
積する。
行い、表面積が小さく、かつ必要なプログラミング電圧
が低い金属−強誘電体−ＳｉＦＥＴ素子を提供する。 【解決手段】強誘電性メモリ（ＦＥＭ）ゲートユニット
４８のためのＳｉ素子領域を形成し、該素子領域中に第
１のｎ+型ドーピング不純物を注入してソース接合領域
４２及びドレイン接合領域４６として用いられる第１型
の導電性チャネルｎ+層を形成する。次にＦＥＭユニッ
ト用のソース及びドレイン各接合領域間のゲート接合領
域４４として機能する第２型の導電性チャネルｎ-層を
形成し、ゲート接合領域上にＦＥＭゲートユニットをな
す下部電極５０、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層５２、
及び上部電極５４を堆積する。該ゲートユニットの寸法
はその両端部ともソース接合領域及びドレイン接合領域
の端部から距離Ｄ（約５０〜３００ｎｍ）だけ離れてい
るようにし、ゲートユニットの周囲には絶縁層６４を堆
積する。
Description
【０００１】
【発明の属する技術分野】以下は、本願の関連出願であ
る：Hsuらの名前で出願された発明の名称「ONE TRANSIS
TOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING
THE SAME」を有する米国特許出願第08/812,759号（出
願日：1997年３月７日）、発明の名称「SHALLOW JUNCTI
ON FERROELECTRIC MEMORY CELL HAVING A LATERALLY EX
TENDING p-n JUNCTION AND METHOD OF MAKING THE SAM
E」を有する米国特許出願第08/834,499号（出願日：199
7年４月４日）、発明の名称「TWO TRANSISTOR FERROELE
CTRICMEMORY CELL AND METHOD OF MAKING THE SAME」を
有する米国特許出願第08/870,161号（出願日：1997年６
月６日）、発明の名称「SHALLOW JUNCTION FERROELECTR
IC MEMORY CELL AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/869,534号（出願日：1997年６月
６日）、発明の名称「FERROELECTRIC MEMORY CELL FOR
VLSI RAM ARRAY AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/870,375号（出願日：1997年６月
６日）、および発明の名称「SINGLE TRANSISTOR FERROE
LECTRIC MEMORY CELL WITH ASYMMETRICAL FERROELECTRI
C POLARIZATION AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/905,380号（出願日：1997年８月
４日）。
る：Hsuらの名前で出願された発明の名称「ONE TRANSIS
TOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING
THE SAME」を有する米国特許出願第08/812,759号（出
願日：1997年３月７日）、発明の名称「SHALLOW JUNCTI
ON FERROELECTRIC MEMORY CELL HAVING A LATERALLY EX
TENDING p-n JUNCTION AND METHOD OF MAKING THE SAM
E」を有する米国特許出願第08/834,499号（出願日：199
7年４月４日）、発明の名称「TWO TRANSISTOR FERROELE
CTRICMEMORY CELL AND METHOD OF MAKING THE SAME」を
有する米国特許出願第08/870,161号（出願日：1997年６
月６日）、発明の名称「SHALLOW JUNCTION FERROELECTR
IC MEMORY CELL AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/869,534号（出願日：1997年６月
６日）、発明の名称「FERROELECTRIC MEMORY CELL FOR
VLSI RAM ARRAY AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/870,375号（出願日：1997年６月
６日）、および発明の名称「SINGLE TRANSISTOR FERROE
LECTRIC MEMORY CELL WITH ASYMMETRICAL FERROELECTRI
C POLARIZATION AND METHOD OF MAKING THE SAME」を有
する米国特許出願第08/905,380号（出願日：1997年８月
４日）。
【０００２】本発明は、不揮発性メモリに用いられる強
誘電体薄膜に関し、特に、金属−強誘電体−金属−シリ
コン半導体に用いられるＣ軸配向強誘電体薄膜に関す
る。
誘電体薄膜に関し、特に、金属−強誘電体−金属−シリ
コン半導体に用いられるＣ軸配向強誘電体薄膜に関す
る。
【０００３】
【従来の技術】公知の強誘電体ランダムアクセスメモリ
（ＦＲＡＭ）は、１個のトランジスタ（１Ｔ）および１
個のコンデンサ（１Ｃ）から構成される。コンデンサは
一般に２個の導電性電極の間に強誘電体薄膜を挟んで作
製される。電極は通常プラチナからなる。このタイプの
メモリの回路構成および読み出し／書き込みシーケンス
は、ＦＲＡＭにおいてはデータリフレッシュが不要であ
る点を除き、従来のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のそれと同様である。しかし、公知のＦ
ＲＡＭ素子は、強誘電体コンデンサに見られる疲労問題
を有しており、この種のメモリを商用化する際の主要な
障害の１つとなっている。疲労は、スイッチングサイク
ル数が増大するにつれて起こるスイッチング可能な分極
（蓄積された不揮発性電荷）の減少に起因する。この場
合の「スイッチングサイクル」とは、メモリ中の読み書
きパルスの合計を意味する。
（ＦＲＡＭ）は、１個のトランジスタ（１Ｔ）および１
個のコンデンサ（１Ｃ）から構成される。コンデンサは
一般に２個の導電性電極の間に強誘電体薄膜を挟んで作
製される。電極は通常プラチナからなる。このタイプの
メモリの回路構成および読み出し／書き込みシーケンス
は、ＦＲＡＭにおいてはデータリフレッシュが不要であ
る点を除き、従来のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のそれと同様である。しかし、公知のＦ
ＲＡＭ素子は、強誘電体コンデンサに見られる疲労問題
を有しており、この種のメモリを商用化する際の主要な
障害の１つとなっている。疲労は、スイッチングサイク
ル数が増大するにつれて起こるスイッチング可能な分極
（蓄積された不揮発性電荷）の減少に起因する。この場
合の「スイッチングサイクル」とは、メモリ中の読み書
きパルスの合計を意味する。
【０００４】メモリアプリケーションにおける強誘電体
薄膜の別の公知の用途は、強誘電体薄膜を直接ＦＥＴの
ゲート領域上に堆積することにより、強誘電体ゲート制
御型電界効果トランジスタ（ＦＥＴ）を形成することで
ある。このような強誘電体ゲート制御型素子は以前から
知られており、金属−強誘電体−シリコン（ＭＦＳ）Ｆ
ＥＴとして知られる素子を含む。ＭＦＳＦＥＴ構造を有
するＦＲＡＭは、トランジスタ−コンデンサ構造に対し
て２つの大きな利点を有している。すなわち、ＭＦＳＦ
ＥＴは、(１）表面積が小さく、（２）非破壊読み出し
（non-destructive readout:ＮＤＲ）を可能にする点で
ある。後者の特徴のため、ＭＦＳＦＥＴ素子は、強誘電
体分極をスイッチングすることなく何千回も読み出され
ることが可能である。従って、ＭＦＳＦＥＴ素子を用い
る際には疲労は大きな問題とはならない。金属−強誘電
体−絶縁体−シリコン（ＭＦＩＳ）ＦＥＴ、金属−強誘
電体−金属−シリコン（ＭＦＭＳ）ＦＥＴ、および金属
−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）Ｆ
ＥＴなどの、様々な形態のＭＦＳＦＥＴ構造を構成する
ことが可能である。
薄膜の別の公知の用途は、強誘電体薄膜を直接ＦＥＴの
ゲート領域上に堆積することにより、強誘電体ゲート制
御型電界効果トランジスタ（ＦＥＴ）を形成することで
ある。このような強誘電体ゲート制御型素子は以前から
知られており、金属−強誘電体−シリコン（ＭＦＳ）Ｆ
ＥＴとして知られる素子を含む。ＭＦＳＦＥＴ構造を有
するＦＲＡＭは、トランジスタ−コンデンサ構造に対し
て２つの大きな利点を有している。すなわち、ＭＦＳＦ
ＥＴは、(１）表面積が小さく、（２）非破壊読み出し
（non-destructive readout:ＮＤＲ）を可能にする点で
ある。後者の特徴のため、ＭＦＳＦＥＴ素子は、強誘電
体分極をスイッチングすることなく何千回も読み出され
ることが可能である。従って、ＭＦＳＦＥＴ素子を用い
る際には疲労は大きな問題とはならない。金属−強誘電
体−絶縁体−シリコン（ＭＦＩＳ）ＦＥＴ、金属−強誘
電体−金属−シリコン（ＭＦＭＳ）ＦＥＴ、および金属
−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）Ｆ
ＥＴなどの、様々な形態のＭＦＳＦＥＴ構造を構成する
ことが可能である。
【０００５】
【発明が解決しようとする課題】効率的なＭＦＳＦＥＴ
素子を製造するために克服されなければならない課題が
いくつかある。第１の問題は、容認可能な結晶性強誘電
体薄膜を直接シリコン上に形成することが困難であるこ
とである。このような構造は米国特許第3,832,700号に
開示されている。また、強誘電体材料とシリコンとの間
に清浄な界面を得ることは非常に困難である。さらに、
強誘電体材料中に十分な電荷を維持することに関連する
問題がある。ゲート領域上に設けた強誘電体メモリ（Ｆ
ＥＭ）構造が、米国特許第5,303,182号に開示されてい
る。この技術では、金属イオンのゲート領域中への輸送
が望ましくないことを強調している。同様な技術が米国
特許第5,416,735号に開示されている。
素子を製造するために克服されなければならない課題が
いくつかある。第１の問題は、容認可能な結晶性強誘電
体薄膜を直接シリコン上に形成することが困難であるこ
とである。このような構造は米国特許第3,832,700号に
開示されている。また、強誘電体材料とシリコンとの間
に清浄な界面を得ることは非常に困難である。さらに、
強誘電体材料中に十分な電荷を維持することに関連する
問題がある。ゲート領域上に設けた強誘電体メモリ（Ｆ
ＥＭ）構造が、米国特許第5,303,182号に開示されてい
る。この技術では、金属イオンのゲート領域中への輸送
が望ましくないことを強調している。同様な技術が米国
特許第5,416,735号に開示されている。
【０００６】本発明は上記従来技術の有する問題点に鑑
み、本発明の一つの目的は、Ｃ軸配向ＦＥ材料を設けた
ＭＦＳＦＥＴ素子を提供することである。
み、本発明の一つの目的は、Ｃ軸配向ＦＥ材料を設けた
ＭＦＳＦＥＴ素子を提供することである。
【０００７】本発明の別の目的は、非破壊読み出しを行
うＭＦＳＦＥＴ素子を提供することである。
うＭＦＳＦＥＴ素子を提供することである。
【０００８】本発明のさらに別の目的は、表面積が比較
的小さいＭＦＳＦＥＴ素子を提供することである。
的小さいＭＦＳＦＥＴ素子を提供することである。
【０００９】本発明のさらなる目的は、必要なプログラ
ミング電圧が比較的低いＭＦＳＦＥＴ素子を提供するこ
とである。
ミング電圧が比較的低いＭＦＳＦＥＴ素子を提供するこ
とである。
【００１０】本発明の上記およびその他の目的ならびに
効果は、以下の説明を図面とともに参照することによ
り、より明らかになるであろう。
効果は、以下の説明を図面とともに参照することによ
り、より明らかになるであろう。
【００１１】
【課題を解決するための手段】本発明によって提供され
る方法は、強誘電性メモリ（ＦＥＭ）ゲートユニットを
有する半導体構造を単結晶シリコンの基板上に形成する
方法であって、該ＦＥＭゲートユニットのためのシリコ
ン素子領域を形成する工程と；該シリコン素子領域中に
第１の型のドーピング不純物を注入することによってソ
ース接合領域およびドレイン接合領域として用いられる
第１の型の導電性チャネルを形成する工程と；該シリコ
ン素子領域上の該ＦＥＭゲートユニットのためのソース
接合領域とドレイン接合領域との間のゲート接合領域と
して機能する第２の型の導電性チャネルを形成する工程
と；ＦＥＭゲートユニットを該ゲート接合領域上に堆積
する工程であって、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11
ＦＥ層および上部電極を堆積することを包含し、該ＦＥ
Ｍゲートユニットの該ゲート接合領域上におけるサイズ
は、該ＦＥＭゲートユニットのいずれの端部も該ソース
接合領域および該ドレイン接合領域の端部から距離Ｄだ
け離れており、該Ｄは約５０ｎｍから３００ｎｍの間で
あるようなサイズにされる工程と；該ＦＥＭゲートユニ
ットの周囲に絶縁構造を堆積する工程と；を包含する方
法であり、そのことにより上記目的が達成される。
る方法は、強誘電性メモリ（ＦＥＭ）ゲートユニットを
有する半導体構造を単結晶シリコンの基板上に形成する
方法であって、該ＦＥＭゲートユニットのためのシリコ
ン素子領域を形成する工程と；該シリコン素子領域中に
第１の型のドーピング不純物を注入することによってソ
ース接合領域およびドレイン接合領域として用いられる
第１の型の導電性チャネルを形成する工程と；該シリコ
ン素子領域上の該ＦＥＭゲートユニットのためのソース
接合領域とドレイン接合領域との間のゲート接合領域と
して機能する第２の型の導電性チャネルを形成する工程
と；ＦＥＭゲートユニットを該ゲート接合領域上に堆積
する工程であって、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11
ＦＥ層および上部電極を堆積することを包含し、該ＦＥ
Ｍゲートユニットの該ゲート接合領域上におけるサイズ
は、該ＦＥＭゲートユニットのいずれの端部も該ソース
接合領域および該ドレイン接合領域の端部から距離Ｄだ
け離れており、該Ｄは約５０ｎｍから３００ｎｍの間で
あるようなサイズにされる工程と；該ＦＥＭゲートユニ
ットの周囲に絶縁構造を堆積する工程と；を包含する方
法であり、そのことにより上記目的が達成される。
【００１２】前記方法は、前記構造を約５００℃から１
１００℃の温度でアニールする工程を包含してもよい。
１００℃の温度でアニールする工程を包含してもよい。
【００１３】前記ＦＥＭゲートユニットを堆積する工程
は、前記下部電極を約２０ｎｍから１００ｎｍの厚さに
堆積する工程と、前記ＦＥ材料層を約１００ｎｍから４
００ｎｍの厚さに堆積する工程と、前記上部電極を約２
０ｎｍから１００ｎｍの厚さに堆積する工程とを包含
し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2、およびＰｔ／Ｉｒ合金からなる群より選択される
材料で形成してもよい。
は、前記下部電極を約２０ｎｍから１００ｎｍの厚さに
堆積する工程と、前記ＦＥ材料層を約１００ｎｍから４
００ｎｍの厚さに堆積する工程と、前記上部電極を約２
０ｎｍから１００ｎｍの厚さに堆積する工程とを包含
し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2、およびＰｔ／Ｉｒ合金からなる群より選択される
材料で形成してもよい。
【００１４】前記第１の型のドーピング不純物を注入す
る工程は、前記素子領域に約４０ｋｅＶから７０ｋｅＶ
のエネルギーで注入されるＡｓおよび約３０ｋｅＶから
６０ｋｅＶのエネルギーで注入されるリンからなる群よ
り選択されたイオンを、約２×１０15ｃｍ-2から５×１
０15ｃｍ-2のドーピング量でドーピングする工程を包含
してもよい。
る工程は、前記素子領域に約４０ｋｅＶから７０ｋｅＶ
のエネルギーで注入されるＡｓおよび約３０ｋｅＶから
６０ｋｅＶのエネルギーで注入されるリンからなる群よ
り選択されたイオンを、約２×１０15ｃｍ-2から５×１
０15ｃｍ-2のドーピング量でドーピングする工程を包含
してもよい。
【００１５】前記ＦＥＭゲートユニットの周囲に絶縁構
造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる
群より選択される絶縁材料の層を該ＦＥＭゲートユニッ
ト上に堆積する工程を包含してもよい。
造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる
群より選択される絶縁材料の層を該ＦＥＭゲートユニッ
ト上に堆積する工程を包含してもよい。
【００１６】前記方法は、導電性チャネル前駆体層を前
記ゲート接合領域上に形成することにより前記ＦＥＭゲ
ートユニットと前記ゲート領域との間の障壁層として機
能する第６の型の導電性チャネルを形成する工程であっ
て、ＢおよびＢＦ2からなる群より選択されたドーパン
トをそれぞれ３ｋｅＶから１０ｋｅＶのエネルギーおよ
び１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11
ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入する
ことによって該導電性チャネル前駆体を形成すること、
および前記構造を約５００℃〜１１００℃の温度でアニ
ールすることによってイオンを前記下部電極から前記ゲ
ート接合領域中に拡散し該導電性チャネル前駆体を形成
することを含む工程を包含してもよい。
記ゲート接合領域上に形成することにより前記ＦＥＭゲ
ートユニットと前記ゲート領域との間の障壁層として機
能する第６の型の導電性チャネルを形成する工程であっ
て、ＢおよびＢＦ2からなる群より選択されたドーパン
トをそれぞれ３ｋｅＶから１０ｋｅＶのエネルギーおよ
び１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11
ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入する
ことによって該導電性チャネル前駆体を形成すること、
および前記構造を約５００℃〜１１００℃の温度でアニ
ールすることによってイオンを前記下部電極から前記ゲ
ート接合領域中に拡散し該導電性チャネル前駆体を形成
することを含む工程を包含してもよい。
【００１７】前記導電性チャネル前駆体層は、前記ＦＥ
Ｍゲートユニットの縁部の下に位置するように形成され
てもよい。
Ｍゲートユニットの縁部の下に位置するように形成され
てもよい。
【００１８】前記方法は、シリコン基板上に形成された
ＭＯＳトランジスタおよび強誘電性メモリ（ＦＥＭ）セ
ルを形成する工程を包含し、該基板上に活性領域を形成
する工程は前記構造中にｐ-ウェルを形成することによ
り第４の導電型の導電性チャネルを形成することを包含
し、該方法は該ｐ-ウェル上にＭＯＳトランジスタを構
築する工程をさらに包含し、前記下部電極は前記第１の
型の該導電性チャネルの少なくとも１部に重なり、前記
第２の型の該導電性チャネルを形成する工程は、前記素
子領域にＡｓおよびＰからなる群より選択されたドーパ
ントをそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅ
Ｖから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から
１×１０13ｃｍ-2のドーピング量で注入し、該構造を約
５００℃から１１００℃の温度でアニールすることによ
りＡｓまたはＰイオンを該第２の型の該導電性チャネル
から該ゲート接合領域に拡散させて該第２の型の該導電
性チャネルを形成する工程を包含してもよい。
ＭＯＳトランジスタおよび強誘電性メモリ（ＦＥＭ）セ
ルを形成する工程を包含し、該基板上に活性領域を形成
する工程は前記構造中にｐ-ウェルを形成することによ
り第４の導電型の導電性チャネルを形成することを包含
し、該方法は該ｐ-ウェル上にＭＯＳトランジスタを構
築する工程をさらに包含し、前記下部電極は前記第１の
型の該導電性チャネルの少なくとも１部に重なり、前記
第２の型の該導電性チャネルを形成する工程は、前記素
子領域にＡｓおよびＰからなる群より選択されたドーパ
ントをそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅ
Ｖから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から
１×１０13ｃｍ-2のドーピング量で注入し、該構造を約
５００℃から１１００℃の温度でアニールすることによ
りＡｓまたはＰイオンを該第２の型の該導電性チャネル
から該ゲート接合領域に拡散させて該第２の型の該導電
性チャネルを形成する工程を包含してもよい。
【００１９】前記ＦＥＭゲートユニットの周囲に絶縁構
造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる
群より選択される絶縁材料の層を前記ＭＯＳトランジス
タおよび前記ＦＥＭゲートユニット上に堆積する工程を
包含してもよい。
造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる
群より選択される絶縁材料の層を前記ＭＯＳトランジス
タおよび前記ＦＥＭゲートユニット上に堆積する工程を
包含してもよい。
【００２０】前記ＦＥＭゲートユニットを形成する工程
は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に
堆積した後に該ＦＥＭゲートユニットを該トランジスタ
絶縁層上に構築する工程を包含してもよい。
は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に
堆積した後に該ＦＥＭゲートユニットを該トランジスタ
絶縁層上に構築する工程を包含してもよい。
【００２１】前記ＦＥＭゲートユニットを形成する工程
は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に
堆積した後に該ＦＥＭゲートユニットを該ＭＯＳトラン
ジスタの横に構築する工程を包含してもよい。
は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に
堆積した後に該ＦＥＭゲートユニットを該ＭＯＳトラン
ジスタの横に構築する工程を包含してもよい。
【００２２】前記方法は、第４の型の導電性チャネルを
前記ゲート接合領域に形成する工程を包含し、前記第３
の型の前記導電性チャネルの前記ゲート接合領域上にお
けるサイズは、該第３の型の該導電性チャネルのいずれ
の端部も前記ソース接合領域および前記ドレイン接合領
域の端部から距離Ｃだけ離れており、Ｃは約０ｎｍから
３００ｎｍの間であるようなサイズにされてもよい。
前記ゲート接合領域に形成する工程を包含し、前記第３
の型の前記導電性チャネルの前記ゲート接合領域上にお
けるサイズは、該第３の型の該導電性チャネルのいずれ
の端部も前記ソース接合領域および前記ドレイン接合領
域の端部から距離Ｃだけ離れており、Ｃは約０ｎｍから
３００ｎｍの間であるようなサイズにされてもよい。
【００２３】前記第６の型の導電性チャネルを形成する
工程は、ＢおよびＢＦ2からなる群より選択されたドー
パントをそれぞれ３ｋｅＶから１０ｋｅＶのおよび１５
ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2
から１×１０13ｃｍ-2のドーピング量で注入することを
包含してもよい。
工程は、ＢおよびＢＦ2からなる群より選択されたドー
パントをそれぞれ３ｋｅＶから１０ｋｅＶのおよび１５
ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2
から１×１０13ｃｍ-2のドーピング量で注入することを
包含してもよい。
【００２４】前記構造を約５００℃から１１００℃の温
度でアニールすることによりＢまたはＢＦ2イオンを前
記下部電極から前記ゲート接合領域中に拡散させて前記
第６の型の該導電性領域を形成してもよい。
度でアニールすることによりＢまたはＢＦ2イオンを前
記下部電極から前記ゲート接合領域中に拡散させて前記
第６の型の該導電性領域を形成してもよい。
【００２５】前記方法は、第４の型のドーピング不純物
を前記素子領域にわたって注入することにより第４の型
の導電性層を形成する工程と；第１の型のドーピング不
純物を前記ゲート接合領域のいずれか一方の側で前記素
子領域に注入することによりソース接合領域およびドレ
イン接合領域として用いられる該第１の型の導電性チャ
ネルを形成する工程であって、該第４の型の該導電性チ
ャネルは該ドレイン接合領域中に延びる工程と；第５の
型の導電性チャネルを形成する工程は、該素子領域にＢ
およびＢＦ2からなる群より選択されたドーパントをそ
れぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５
０ｋｅＶのエネルギーで５×１０11ｃｍ -2から１×１０
13ｃｍ-2のドーピング量で注入することを包含し、該構
造を約５００℃から１１００℃の温度でアニールするこ
とによりＢまたはＢＦ2イオンを該第４の型の該導電性
チャネルから該ゲート接合領域中に拡散させて前記第２
の型の前記導電性チャネルを形成することを包含しても
よい。
を前記素子領域にわたって注入することにより第４の型
の導電性層を形成する工程と；第１の型のドーピング不
純物を前記ゲート接合領域のいずれか一方の側で前記素
子領域に注入することによりソース接合領域およびドレ
イン接合領域として用いられる該第１の型の導電性チャ
ネルを形成する工程であって、該第４の型の該導電性チ
ャネルは該ドレイン接合領域中に延びる工程と；第５の
型の導電性チャネルを形成する工程は、該素子領域にＢ
およびＢＦ2からなる群より選択されたドーパントをそ
れぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５
０ｋｅＶのエネルギーで５×１０11ｃｍ -2から１×１０
13ｃｍ-2のドーピング量で注入することを包含し、該構
造を約５００℃から１１００℃の温度でアニールするこ
とによりＢまたはＢＦ2イオンを該第４の型の該導電性
チャネルから該ゲート接合領域中に拡散させて前記第２
の型の前記導電性チャネルを形成することを包含しても
よい。
【００２６】前記方法は、前記ソース接合領域および前
記ドレイン接合領域上にシリサイド層を堆積する工程を
さらに包含してもよい。
記ドレイン接合領域上にシリサイド層を堆積する工程を
さらに包含してもよい。
【００２７】前記方法は、前記第２の型の前記導電性チ
ャネル上にＭＯＳコンデンサを形成する工程および、該
ＭＯＳコンデンサ上に前記ＦＥＭゲートユニットを堆積
することによってスタックドゲートユニットを形成する
工程を包含してもよい。
ャネル上にＭＯＳコンデンサを形成する工程および、該
ＭＯＳコンデンサ上に前記ＦＥＭゲートユニットを堆積
することによってスタックドゲートユニットを形成する
工程を包含してもよい。
【００２８】前記ＭＯＳコンデンサを形成する工程は、
所定の表面積を有するＭＯＳコンデンサを形成すること
を包含し、前記ＦＥＭゲートユニットを堆積する工程
は、該ＭＯＳコンデンサの該表面積未満の表面積を有す
るＦＥＭコンデンサを堆積することを包含してもよい。
所定の表面積を有するＭＯＳコンデンサを形成すること
を包含し、前記ＦＥＭゲートユニットを堆積する工程
は、該ＭＯＳコンデンサの該表面積未満の表面積を有す
るＦＥＭコンデンサを堆積することを包含してもよい。
【００２９】前記ＭＯＳコンデンサを形成する工程は、
所定の表面積を有するＭＯＳコンデンサを形成すること
を包含し、前記ＦＥＭゲートユニットを堆積する工程
は、該ＭＯＳコンデンサの該表面積と実質的に等しい表
面積を有するＦＥＭコンデンサを堆積することを包含し
てもよい。
所定の表面積を有するＭＯＳコンデンサを形成すること
を包含し、前記ＦＥＭゲートユニットを堆積する工程
は、該ＭＯＳコンデンサの該表面積と実質的に等しい表
面積を有するＦＥＭコンデンサを堆積することを包含し
てもよい。
【００３０】前記方法は、前記スタックドゲートユニッ
トの横に第２のＭＯＳコンデンサを形成する工程を包含
してもよい。
トの横に第２のＭＯＳコンデンサを形成する工程を包含
してもよい。
【００３１】前記方法は、第２の型のドーピング不純物
を前記基板中に導入することにより第２の型の導電性基
板を形成する工程；および第４の型のドーピング不純物
を該第２の型の該導電性基板中に注入することにより第
４の型の導電性チャネルを形成する工程を包含し、第１
の型のドーピング不純物を注入する前記工程は、リンお
よびヒ素からなる群より選択されたドーパントを１０ｋ
ｅＶから５０ｋｅＶのエネルギーレベルで約５．０×１
０12ｃｍ-2から５．０×１０13ｃｍ-2のドーピング量で
注入し、該第１の型の前記導電性チャネル中に第２の型
のドーピング不純物を注入することによってゲート接合
領域として用いられる第２の型の導電性チャネルを形成
する工程と；第１の型のドーピング不純物を該ゲート接
合領域のいずれか一方の側で注入することによりソース
接合領域およびドレイン接合領域として用いられる複数
の第１の型の導電性チャネルを形成する工程と、を包含
してもよい。
を前記基板中に導入することにより第２の型の導電性基
板を形成する工程；および第４の型のドーピング不純物
を該第２の型の該導電性基板中に注入することにより第
４の型の導電性チャネルを形成する工程を包含し、第１
の型のドーピング不純物を注入する前記工程は、リンお
よびヒ素からなる群より選択されたドーパントを１０ｋ
ｅＶから５０ｋｅＶのエネルギーレベルで約５．０×１
０12ｃｍ-2から５．０×１０13ｃｍ-2のドーピング量で
注入し、該第１の型の前記導電性チャネル中に第２の型
のドーピング不純物を注入することによってゲート接合
領域として用いられる第２の型の導電性チャネルを形成
する工程と；第１の型のドーピング不純物を該ゲート接
合領域のいずれか一方の側で注入することによりソース
接合領域およびドレイン接合領域として用いられる複数
の第１の型の導電性チャネルを形成する工程と、を包含
してもよい。
【００３２】本発明によって提供される強誘電性メモリ
（ＦＥＭ）セルは、活性領域を有する単結晶シリコン基
板と；第１の型のドーピング不純物をドーピングするこ
とによって一対の第１の型の導電性チャネルを形成し
た、該活性領域中に位置するソース接合領域およびドレ
イン接合領域と；ドーピングされ第２の型の導電性チャ
ネルを形成した、該活性領域中で該ソース接合領域と該
ドレイン接合領域との間に位置するゲート接合領域と；
下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上部電
極を有するＦＥＭゲートユニットであって、該ＦＥＭゲ
ートユニットの該ゲート接合領域上におけるサイズは、
該ＦＥＭゲートユニットのいずれの端部も該ソース接合
領域および該ドレイン接合領域の端部から距離Ｄだけ離
れており、該Ｄは約５０ｎｍから３００ｎｍの間である
ようなサイズにされるＦＥＭゲートユニットと；該接合
領域、該ＦＥＭゲートユニット、および該基板に重な
る、上面を有する絶縁層と；それぞれ該絶縁層の該上面
上に位置しその中を延びてそれぞれ対応する接合領域と
電気的に接触するソース電極およびドレイン電極ならび
に、該絶縁層の該上面上に位置しその中を延びて該ＦＥ
Ｍゲートユニットの該上部電極と電気的に接触するゲー
ト電極と；を有する強誘電性メモリ（ＦＥＭ）セルであ
り、そのことにより上記目的が達成される。
（ＦＥＭ）セルは、活性領域を有する単結晶シリコン基
板と；第１の型のドーピング不純物をドーピングするこ
とによって一対の第１の型の導電性チャネルを形成し
た、該活性領域中に位置するソース接合領域およびドレ
イン接合領域と；ドーピングされ第２の型の導電性チャ
ネルを形成した、該活性領域中で該ソース接合領域と該
ドレイン接合領域との間に位置するゲート接合領域と；
下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上部電
極を有するＦＥＭゲートユニットであって、該ＦＥＭゲ
ートユニットの該ゲート接合領域上におけるサイズは、
該ＦＥＭゲートユニットのいずれの端部も該ソース接合
領域および該ドレイン接合領域の端部から距離Ｄだけ離
れており、該Ｄは約５０ｎｍから３００ｎｍの間である
ようなサイズにされるＦＥＭゲートユニットと；該接合
領域、該ＦＥＭゲートユニット、および該基板に重な
る、上面を有する絶縁層と；それぞれ該絶縁層の該上面
上に位置しその中を延びてそれぞれ対応する接合領域と
電気的に接触するソース電極およびドレイン電極ならび
に、該絶縁層の該上面上に位置しその中を延びて該ＦＥ
Ｍゲートユニットの該上部電極と電気的に接触するゲー
ト電極と；を有する強誘電性メモリ（ＦＥＭ）セルであ
り、そのことにより上記目的が達成される。
【００３３】前記ＦＥＭセルは、前記ゲート接合領域上
に位置する導電性チャネル前駆体領域を有し、該導電性
チャネル前駆体はＰｔイオンを含有し、該Ｐｔイオンは
約５００℃から１１００℃の温度で前記構造をアニール
することにより前記ＦＥＭゲートユニットの前記下部電
極から拡散してもよい。
に位置する導電性チャネル前駆体領域を有し、該導電性
チャネル前駆体はＰｔイオンを含有し、該Ｐｔイオンは
約５００℃から１１００℃の温度で前記構造をアニール
することにより前記ＦＥＭゲートユニットの前記下部電
極から拡散してもよい。
【００３４】前記ＦＥＭセルは、前記ゲート接合領域上
に位置する導電性チャネル前駆体領域を有し、該導電性
チャネル前駆体は注入されたイオンを含有し、該イオン
は、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶ
から５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１
×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢ
Ｆ2からなる群より選択されてもよい。
に位置する導電性チャネル前駆体領域を有し、該導電性
チャネル前駆体は注入されたイオンを含有し、該イオン
は、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶ
から５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１
×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢ
Ｆ2からなる群より選択されてもよい。
【００３５】前記下部電極は約２０ｎｍから１００ｎｍ
の厚さを有し、前記ＦＥ層は約１００ｎｍから４００ｎ
ｍの厚さを有し、前記上部電極は約２０ｎｍから１００
ｎｍの厚さを有し、該下部電極および該上部電極は、Ｐ
ｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群
より選択される材料で形成されてもよい。
の厚さを有し、前記ＦＥ層は約１００ｎｍから４００ｎ
ｍの厚さを有し、前記上部電極は約２０ｎｍから１００
ｎｍの厚さを有し、該下部電極および該上部電極は、Ｐ
ｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群
より選択される材料で形成されてもよい。
【００３６】前記第２の型のドーピング不純物は、約４
０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓ
および約３０ｋｅＶから６０ｋｅＶのエネルギーで注入
されるリンからなる群より選択されたイオンを包含し、
該イオンは約２×１０15ｃｍ -2から５×１０15ｃｍ-2の
ドーピング量であってもよい。
０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓ
および約３０ｋｅＶから６０ｋｅＶのエネルギーで注入
されるリンからなる群より選択されたイオンを包含し、
該イオンは約２×１０15ｃｍ -2から５×１０15ｃｍ-2の
ドーピング量であってもよい。
【００３７】前記ＦＥＭセルは、第４の型のドーピング
不純物がドーピングされた前記活性領域中に位置する第
４の型の導電性チャネルと；前記第２の型の前記導電性
チャネルに隣接して位置するＭＯＳトランジスタとを有
し、前記ドレイン電極は前記ドレイン接合領域および該
第４の型の該導電性チャネルと接触し、該第４の型の該
導電性チャネルは注入されたイオンを含有し、該イオン
は、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶ
から５０ｋｅＶのエネルギーで５×１０11ｃｍ -2から１
×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢ
Ｆ2からなる群より選択され、該イオンは約５００℃か
ら１１００℃の温度で前記構造をアニールすることによ
り前記素子領域から拡散してもよい。
不純物がドーピングされた前記活性領域中に位置する第
４の型の導電性チャネルと；前記第２の型の前記導電性
チャネルに隣接して位置するＭＯＳトランジスタとを有
し、前記ドレイン電極は前記ドレイン接合領域および該
第４の型の該導電性チャネルと接触し、該第４の型の該
導電性チャネルは注入されたイオンを含有し、該イオン
は、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶ
から５０ｋｅＶのエネルギーで５×１０11ｃｍ -2から１
×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢ
Ｆ2からなる群より選択され、該イオンは約５００℃か
ら１１００℃の温度で前記構造をアニールすることによ
り前記素子領域から拡散してもよい。
【００３８】前記ＦＥＭゲートユニットは前記ＭＯＳト
ランジスタに重なってもよい。
ランジスタに重なってもよい。
【００３９】前記ＭＯＳトランジスタおよび前記ＦＥＭ
ゲートユニットは横に並んでいてもよい。
ゲートユニットは横に並んでいてもよい。
【００４０】前記ＦＥＭセルは、前記ゲート接合領域上
に位置する第４の型の導電性チャネルを有し、前記ＦＥ
Ｍゲートユニットは該第４の型の該導電性チャネルに重
なり、かつ該第４の型の該導電性チャネルの表面積未満
の表面積を有し、該第４の型の該導電性チャネルは注入
されたイオンを含有し、該イオンはそれぞれ３ｋｅＶか
ら１０ｋｅＶのおよび１５ｋｅＶから５０ｋｅＶのエネ
ルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドー
ピング量で注入されるＢおよびＢＦ2からなる群より選
択され、該イオンは約５００℃から１１００℃の温度で
前記構造をアニールすることにより該ＦＥＭゲートユニ
ットの前記下部電極から拡散してもよい。
に位置する第４の型の導電性チャネルを有し、前記ＦＥ
Ｍゲートユニットは該第４の型の該導電性チャネルに重
なり、かつ該第４の型の該導電性チャネルの表面積未満
の表面積を有し、該第４の型の該導電性チャネルは注入
されたイオンを含有し、該イオンはそれぞれ３ｋｅＶか
ら１０ｋｅＶのおよび１５ｋｅＶから５０ｋｅＶのエネ
ルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドー
ピング量で注入されるＢおよびＢＦ2からなる群より選
択され、該イオンは約５００℃から１１００℃の温度で
前記構造をアニールすることにより該ＦＥＭゲートユニ
ットの前記下部電極から拡散してもよい。
【００４１】前記第４の型の前記導電性チャネルは、そ
のいずれの端部も前記ソース接合領域および前記ドレイ
ン接合領域の端部から距離Ｃだけ離れているように構成
され、該Ｃは約０ｎｍから３００ｎｍの間であってもよ
い。
のいずれの端部も前記ソース接合領域および前記ドレイ
ン接合領域の端部から距離Ｃだけ離れているように構成
され、該Ｃは約０ｎｍから３００ｎｍの間であってもよ
い。
【００４２】前記ＦＥＭセルは、前記ゲート接合領域上
に位置し部分的に前記ドレイン接合領域中に延びる第４
の型の導電性チャネルを有し、前記ＦＥＭゲートユニッ
トは該第４の型の該導電性チャネルに重なり、かつ該第
４の型の該導電性チャネルの表面積未満の表面積を有
し、該ＦＥＭゲートユニットの該ゲート接合領域上にお
けるサイズは、該ＦＥＭゲートユニットのいずれの端部
も該ソース接合領域および該ドレイン接合領域の端部か
ら距離Ｄだけ離れており、該Ｄは約５０ｎｍから３００
ｎｍの間であるようなサイズにされ、該第４の型の該導
電性チャネルは注入されたイオンを含有し、該イオンは
それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから
５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１
０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2
からなる群より選択され、該イオンは約５００℃から１
１００℃の温度で前記構造をアニールすることにより前
記素子領域から拡散してもよい。
に位置し部分的に前記ドレイン接合領域中に延びる第４
の型の導電性チャネルを有し、前記ＦＥＭゲートユニッ
トは該第４の型の該導電性チャネルに重なり、かつ該第
４の型の該導電性チャネルの表面積未満の表面積を有
し、該ＦＥＭゲートユニットの該ゲート接合領域上にお
けるサイズは、該ＦＥＭゲートユニットのいずれの端部
も該ソース接合領域および該ドレイン接合領域の端部か
ら距離Ｄだけ離れており、該Ｄは約５０ｎｍから３００
ｎｍの間であるようなサイズにされ、該第４の型の該導
電性チャネルは注入されたイオンを含有し、該イオンは
それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから
５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１
０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2
からなる群より選択され、該イオンは約５００℃から１
１００℃の温度で前記構造をアニールすることにより前
記素子領域から拡散してもよい。
【００４３】前記ＦＥＭセルは、前記ソース接合領域お
よび前記ドレイン接合領域上に重なるシリサイド層をさ
らに有してもよい。
よび前記ドレイン接合領域上に重なるシリサイド層をさ
らに有してもよい。
【００４４】前記ＦＥＭセルは、前記ゲート接合領域上
に位置する酸化物層およびｎ+ポリシリコンの導電性層
を有するＭＯＳコンデンサを有し、該ＭＯＳコンデンサ
は所定の表面積を有し、前記ＦＥＭゲートユニットが該
ＭＯＳコンデンサ上にスタックされ該ＭＯＳコンデンサ
の少なくとも一部に重なることにより、該ＭＯＳコンデ
ンサとともにスタックドゲートユニットを構成してもよ
い。
に位置する酸化物層およびｎ+ポリシリコンの導電性層
を有するＭＯＳコンデンサを有し、該ＭＯＳコンデンサ
は所定の表面積を有し、前記ＦＥＭゲートユニットが該
ＭＯＳコンデンサ上にスタックされ該ＭＯＳコンデンサ
の少なくとも一部に重なることにより、該ＭＯＳコンデ
ンサとともにスタックドゲートユニットを構成してもよ
い。
【００４５】前記ＦＥＭコンデンサは前記ＭＯＳコンデ
ンサの全表面積に重なってもよい。
ンサの全表面積に重なってもよい。
【００４６】前記ＦＥＭコンデンサは前記ＭＯＳコンデ
ンサの全表面積未満に重なってもよい。
ンサの全表面積未満に重なってもよい。
【００４７】前記ＦＥＭセルは、前記スタックドゲート
ユニットの横に形成された第２のＭＯＳコンデンサをさ
らに有してもよい。
ユニットの横に形成された第２のＭＯＳコンデンサをさ
らに有してもよい。
【００４８】前記ＦＥＭセルは、第２の型のシリコン基
板と；該基板中に形成された第４の型の浅い導電性チャ
ネルとを有し、該第２の型の前記導電性層は該第４の型
の浅い導電性チャネル中に形成されることによりゲート
接合領域を提供してもよい。
板と；該基板中に形成された第４の型の浅い導電性チャ
ネルとを有し、該第２の型の前記導電性層は該第４の型
の浅い導電性チャネル中に形成されることによりゲート
接合領域を提供してもよい。
【００４９】
【発明の実施の形態】本発明のＣ軸配向強誘電体メモリ
（ＦＥＭ）セルは、シリコン−オン−絶縁体（ＳＯＩま
たはＳＩＭＯＸ）基板上か、あるいは、ｐ-ウェルが形
成されたバルクシリコン基板中に形成され得る。まず、
ＳＩＭＯＸ基板上にＦＥＭゲートユニットを形成する場
合を中心に説明する。ＦＥＭゲートユニットのいくつか
の実施態様においては、当業者に周知の従来の手段によ
って、強誘電体メモリセルと同時にＭＯＳトランジスタ
が製造されることが理解されるであろう。場合によっ
て、明瞭にするために、図面にＭＯＳトランジスタの形
成を示していないことがある。
（ＦＥＭ）セルは、シリコン−オン−絶縁体（ＳＯＩま
たはＳＩＭＯＸ）基板上か、あるいは、ｐ-ウェルが形
成されたバルクシリコン基板中に形成され得る。まず、
ＳＩＭＯＸ基板上にＦＥＭゲートユニットを形成する場
合を中心に説明する。ＦＥＭゲートユニットのいくつか
の実施態様においては、当業者に周知の従来の手段によ
って、強誘電体メモリセルと同時にＭＯＳトランジスタ
が製造されることが理解されるであろう。場合によっ
て、明瞭にするために、図面にＭＯＳトランジスタの形
成を示していないことがある。
【００５０】関連出願において、いくつかのＦＥ材料が
ＦＥ素子の構築に適していることが記載されている。本
願は、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料に関する。
Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料は、金属−強誘電
体−半導体（ＭＦＳ）構造、金属−強誘電体−金属−半
導体（ＭＦＭＳ）構造、金属−強誘電体−絶縁体−半導
体（ＭＦＩＳ）構造、および金属−強誘電体−金属−絶
縁体−半導体（ＭＦＭＩＳ）構造等の、比較的低いプロ
グラミング電圧を要求する低電圧ＶＬＳＩＲＡＭアレイ
用の不揮発性ＦＥトランジスタメモリとして用い得る、
様々な素子を製造するために用い得る。本明細書におい
て説明するメモリ素子は、２Ｐr／ＣFEのメモリウィン
ドウを有する。ここで、Ｐrは残留分極であり、ＣFEは
ＦＥゲートユニットの誘電容量である。これは、メモリ
素子が、比較的低いプログラミング電圧で動作するため
には比較的小さい誘電率を必要とし、かつ大きなメモリ
ウィンドウのためには合理的な範囲で大きな残留分極を
有することを意味する。本発明者らは、誘電率が約３５
および残留分極が約３．５μＣ／ｃｍ2であるＣ軸配向
Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料が、これらのタイプのメモ
リにおいて最良のＦＥ材料を提供することを見いだし
た。関連出願において、非Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11は約
０．２５μＣ／ｃｍ2の残留分極を有する。このよう
に、Ｃ軸配向ＦＥの残留分極は、非Ｃ軸配向ＦＥの約１
４倍である。以下の説明は、Ｃ軸配向ＦＥ材料をどのよ
うにして関連出願で説明された構造に用いるか、および
本発明の方法を実施する際にどのようにしてＣ軸配向材
料を用いるかを開示するものである。
ＦＥ素子の構築に適していることが記載されている。本
願は、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料に関する。
Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料は、金属−強誘電
体−半導体（ＭＦＳ）構造、金属−強誘電体−金属−半
導体（ＭＦＭＳ）構造、金属−強誘電体−絶縁体−半導
体（ＭＦＩＳ）構造、および金属−強誘電体−金属−絶
縁体−半導体（ＭＦＭＩＳ）構造等の、比較的低いプロ
グラミング電圧を要求する低電圧ＶＬＳＩＲＡＭアレイ
用の不揮発性ＦＥトランジスタメモリとして用い得る、
様々な素子を製造するために用い得る。本明細書におい
て説明するメモリ素子は、２Ｐr／ＣFEのメモリウィン
ドウを有する。ここで、Ｐrは残留分極であり、ＣFEは
ＦＥゲートユニットの誘電容量である。これは、メモリ
素子が、比較的低いプログラミング電圧で動作するため
には比較的小さい誘電率を必要とし、かつ大きなメモリ
ウィンドウのためには合理的な範囲で大きな残留分極を
有することを意味する。本発明者らは、誘電率が約３５
および残留分極が約３．５μＣ／ｃｍ2であるＣ軸配向
Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料が、これらのタイプのメモ
リにおいて最良のＦＥ材料を提供することを見いだし
た。関連出願において、非Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11は約
０．２５μＣ／ｃｍ2の残留分極を有する。このよう
に、Ｃ軸配向ＦＥの残留分極は、非Ｃ軸配向ＦＥの約１
４倍である。以下の説明は、Ｃ軸配向ＦＥ材料をどのよ
うにして関連出願で説明された構造に用いるか、および
本発明の方法を実施する際にどのようにしてＣ軸配向材
料を用いるかを開示するものである。
【００５１】まず、単一のトランジスタＦＥＭセルの構
造を説明する。図１を参照して、ＳＩＭＯＸ基板３０を
示す。好適な実施態様において、基板３０はＳｉＯ2か
ら形成され、単結晶基板である。本明細書において、
「シリコン基板」とは、バルクシリコン基板またはＳＯ
Ｉ基板、あるいはその他の適切なシリコン系基板を指
す。図１に示すように、基板３０は部分的にエッチング
されており、基板の一部は低ドーピングされることによ
って、所望のバックグラウンド極性（この場合ｎ-領
域）を提供する活性領域または素子領域３２を形成して
いる。当業者に周知のように、このような領域をシリコ
ンウェハの基板上に複数形成する。本発明のＦＥＭゲー
トユニットにおいて、セルを垂直なグリッド状に並べる
ことによってメモリアレイを形成する。
造を説明する。図１を参照して、ＳＩＭＯＸ基板３０を
示す。好適な実施態様において、基板３０はＳｉＯ2か
ら形成され、単結晶基板である。本明細書において、
「シリコン基板」とは、バルクシリコン基板またはＳＯ
Ｉ基板、あるいはその他の適切なシリコン系基板を指
す。図１に示すように、基板３０は部分的にエッチング
されており、基板の一部は低ドーピングされることによ
って、所望のバックグラウンド極性（この場合ｎ-領
域）を提供する活性領域または素子領域３２を形成して
いる。当業者に周知のように、このような領域をシリコ
ンウェハの基板上に複数形成する。本発明のＦＥＭゲー
トユニットにおいて、セルを垂直なグリッド状に並べる
ことによってメモリアレイを形成する。
【００５２】まず、ＦＥＭゲートユニットがその上に形
成されて最終的にＦＥＭメモリセルとするための基板を
形成および準備するための一般的方法を説明する。活性
領域３２は非活性領域あるいは絶縁領域３４、３６をそ
の境界としている。
成されて最終的にＦＥＭメモリセルとするための基板を
形成および準備するための一般的方法を説明する。活性
領域３２は非活性領域あるいは絶縁領域３４、３６をそ
の境界としている。
【００５３】次に図２を参照して、活性領域３２はソー
ス領域４２、ゲート領域４４、およびドレイン領域４６
とされている。これらの領域は、最終的にゲート領域４
４となる部分をマスクするように活性領域３２にわたっ
てフォトレジストを塗布し、ソース領域４２およびドレ
イン領域４６となる２つのｎ+層（本明細書において第
１の型の導電性チャネルとも呼ぶ）を形成するために活
性領域３２の残りの領域に適切なイオンを注入すること
によって形成される。この場合における適切なイオン注
入は、４０ｋｅＶ〜７０ｋｅＶのエネルギー範囲で、好
ましくは約５０ｋｅＶのエネルギー範囲で、かつ２×１
０15ｃｍ-2〜５×１０15ｃｍ-2のドーピング量範囲でＡ
ｓイオンを注入することにより達成される。または、同
じドーピング量範囲で、リンイオンを３０ｋｅＶ〜６０
ｋｅＶのエネルギー範囲で注入することにより達成され
る。次に、ウェハを熱処理することによって注入された
イオンを活性化および拡散させる。熱処理の温度範囲
は、５００℃〜１１００℃の範囲である。本明細書にお
いて、ゲート領域４４を第２の型の導電性チャネルとも
呼ぶ。記載した他の実施態様において、基板をさらに処
理する場合もある。
ス領域４２、ゲート領域４４、およびドレイン領域４６
とされている。これらの領域は、最終的にゲート領域４
４となる部分をマスクするように活性領域３２にわたっ
てフォトレジストを塗布し、ソース領域４２およびドレ
イン領域４６となる２つのｎ+層（本明細書において第
１の型の導電性チャネルとも呼ぶ）を形成するために活
性領域３２の残りの領域に適切なイオンを注入すること
によって形成される。この場合における適切なイオン注
入は、４０ｋｅＶ〜７０ｋｅＶのエネルギー範囲で、好
ましくは約５０ｋｅＶのエネルギー範囲で、かつ２×１
０15ｃｍ-2〜５×１０15ｃｍ-2のドーピング量範囲でＡ
ｓイオンを注入することにより達成される。または、同
じドーピング量範囲で、リンイオンを３０ｋｅＶ〜６０
ｋｅＶのエネルギー範囲で注入することにより達成され
る。次に、ウェハを熱処理することによって注入された
イオンを活性化および拡散させる。熱処理の温度範囲
は、５００℃〜１１００℃の範囲である。本明細書にお
いて、ゲート領域４４を第２の型の導電性チャネルとも
呼ぶ。記載した他の実施態様において、基板をさらに処
理する場合もある。
【００５４】他の導電性チャネルの型は、順に番号付け
られる。導電性層の呼称を要約すると、第１の型の導電
性層あるいは導電性チャネルはｎ+層であり、トランジ
スタのソースまたはドレインとして機能する。これは通
常、シリコン基板または導電層を、第１の型のドーピン
グ不純物（ＡｓおよびＰなど）で処理することによって
形成される。第２の型の導電性チャネルはｎ-層であ
り、一般にゲート領域として機能する。これは、所定の
領域を、第２の型の不純物でドーピングすることによっ
て形成される（これらの不純物は特定の実施態様ととも
に説明する）。第３の型の導電性層は、一般に第３の型
の不純物を拡散することによって形成されるシリサイド
層であり、バリア層を形成する。第４の型のドーピング
不純物としては、ＢおよびＢＦ2が含まれ、注入あるい
は拡散してｐ-ウェルを形成する。これは一般にゲート
領域またはさらなる導電性チャネルまたは導電性層の前
駆体として用いられ、第４の型の導電性チャネルと呼
ぶ。第５の型の導電性チャネルは、一般的に導電性領域
であるが、後述の特定の実施態様と関連して本明細書中
で詳述する。最後に、第６の型の導電性チャネルはｐ-
ｎ接合であり、一般にＢまたはＢＦ2不純物の拡散によ
って形成され、この場合、第６の型のドーピング不純物
と呼ばれる。
られる。導電性層の呼称を要約すると、第１の型の導電
性層あるいは導電性チャネルはｎ+層であり、トランジ
スタのソースまたはドレインとして機能する。これは通
常、シリコン基板または導電層を、第１の型のドーピン
グ不純物（ＡｓおよびＰなど）で処理することによって
形成される。第２の型の導電性チャネルはｎ-層であ
り、一般にゲート領域として機能する。これは、所定の
領域を、第２の型の不純物でドーピングすることによっ
て形成される（これらの不純物は特定の実施態様ととも
に説明する）。第３の型の導電性層は、一般に第３の型
の不純物を拡散することによって形成されるシリサイド
層であり、バリア層を形成する。第４の型のドーピング
不純物としては、ＢおよびＢＦ2が含まれ、注入あるい
は拡散してｐ-ウェルを形成する。これは一般にゲート
領域またはさらなる導電性チャネルまたは導電性層の前
駆体として用いられ、第４の型の導電性チャネルと呼
ぶ。第５の型の導電性チャネルは、一般的に導電性領域
であるが、後述の特定の実施態様と関連して本明細書中
で詳述する。最後に、第６の型の導電性チャネルはｐ-
ｎ接合であり、一般にＢまたはＢＦ2不純物の拡散によ
って形成され、この場合、第６の型のドーピング不純物
と呼ばれる。
【００５５】ここで次に、ＦＥＭゲートユニットの形成
を開始する。図３を参照して、ＦＥＭゲートユニット全
体を４８として示す。ＦＥＭゲートユニット４８は、下
部電極５０、Ｃ軸配向強誘電性（ＦＥ）材料層５２、お
よび上部電極５４を有している。ＦＥＭゲートユニット
４８の構築は、ゲート領域４４上に下部電極を堆積する
ことによって開始される。下部電極５０は、Ｐｔまたは
Ｉｒ、ＩｒＯ2、Ｐｔ／Ｉｒの合金、またはその他の適
切な導電性材料から形成される。この金属層の厚さは２
０ｎｍから１００ｎｍである。
を開始する。図３を参照して、ＦＥＭゲートユニット全
体を４８として示す。ＦＥＭゲートユニット４８は、下
部電極５０、Ｃ軸配向強誘電性（ＦＥ）材料層５２、お
よび上部電極５４を有している。ＦＥＭゲートユニット
４８の構築は、ゲート領域４４上に下部電極を堆積する
ことによって開始される。下部電極５０は、Ｐｔまたは
Ｉｒ、ＩｒＯ2、Ｐｔ／Ｉｒの合金、またはその他の適
切な導電性材料から形成される。この金属層の厚さは２
０ｎｍから１００ｎｍである。
【００５６】次に、Ｐｂ5Ｇｅ3Ｏ11ＦＥ材料を化学的気
相成長法（ＣＶＤ）で５０ｎｍから４００ｎｍの厚さに
堆積する。
相成長法（ＣＶＤ）で５０ｎｍから４００ｎｍの厚さに
堆積する。
【００５７】次に、上部電極５４をＦＥ材料上に形成す
る。上部電極は下部電極と同じ材料で形成され得、２０
ｎｍから２００ｎｍの厚さに形成される。導電性チャネ
ル前駆体を５６として示している。この前駆体は最終的
に下部電極５０からゲート領域４４中に金属イオンを拡
散することにより金属シリサイド層５８となる。下部電
極界面５１が、ＦＥ層５２と下部電極５０との間に位置
している。上部電極界面５５がＦＥ層５２と上部電極５
４との間に位置している。
る。上部電極は下部電極と同じ材料で形成され得、２０
ｎｍから２００ｎｍの厚さに形成される。導電性チャネ
ル前駆体を５６として示している。この前駆体は最終的
に下部電極５０からゲート領域４４中に金属イオンを拡
散することにより金属シリサイド層５８となる。下部電
極界面５１が、ＦＥ層５２と下部電極５０との間に位置
している。上部電極界面５５がＦＥ層５２と上部電極５
４との間に位置している。
【００５８】フォトレジストをＦＥＭゲートユニット上
に塗布した後、セルを適正な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするために、ＦＥＭゲートユニットを
連続的な、位置合わせされた側壁を有する構造として示
している。
に塗布した後、セルを適正な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするために、ＦＥＭゲートユニットを
連続的な、位置合わせされた側壁を有する構造として示
している。
【００５９】次に図４を参照して、ＦＥＭメモリセル６
０の一部としてのＦＥＭゲートユニット４８を示してい
る。ＦＥＭメモリセル６０は、ＦＥＭゲートユニット４
８およびその下に位置するソース領域、チャネル領域、
ドレイン領域を有する。この実施態様においては、ＦＥ
Ｍゲートユニット４８の下の導電性チャネル前駆体５６
が位置していた場所に、薄層シリサイド５８が形成され
ている。シリサイド層５８は、ＦＥＭゲートユニット４
８の構成要素の堆積前に形成され得る（本発明の方法の
別の実施態様に関連して後述）。あるいは、下部電極５
０がプラチナ（Ｐｔ）またはその合金で形成されている
と仮定すれば、プラチナをゲート領域４４の上部中に拡
散させ、浅いシリサイド層を形成する（これはショット
キー障壁として機能する）。この浅いシリサイド層ある
いはショットキー障壁を、本明細書において第３の型の
導電性チャネル、浅い接合、または障壁構造と呼ぶ。
０の一部としてのＦＥＭゲートユニット４８を示してい
る。ＦＥＭメモリセル６０は、ＦＥＭゲートユニット４
８およびその下に位置するソース領域、チャネル領域、
ドレイン領域を有する。この実施態様においては、ＦＥ
Ｍゲートユニット４８の下の導電性チャネル前駆体５６
が位置していた場所に、薄層シリサイド５８が形成され
ている。シリサイド層５８は、ＦＥＭゲートユニット４
８の構成要素の堆積前に形成され得る（本発明の方法の
別の実施態様に関連して後述）。あるいは、下部電極５
０がプラチナ（Ｐｔ）またはその合金で形成されている
と仮定すれば、プラチナをゲート領域４４の上部中に拡
散させ、浅いシリサイド層を形成する（これはショット
キー障壁として機能する）。この浅いシリサイド層ある
いはショットキー障壁を、本明細書において第３の型の
導電性チャネル、浅い接合、または障壁構造と呼ぶ。
【００６０】ＴｉＯx層６２または他の適切な障壁絶縁
材料をＣＶＤによって形成することによってＦＥＭゲー
トユニットを保護する。ＴｉＯxをエッチングしてゲー
ト電極のための側壁絶縁体を形成する。フォトレジスト
を塗布して適切なｎ+領域およびｐ+領域をイオン注入に
よって形成する。酸化物層６４（一般にＳｉＯ2が形成
される）をＣＶＤによって形成するか、その他の適切な
不動態化絶縁物を塗布する。この構造を５００℃〜１１
００℃で熱処理することによって、不動態化および注入
イオンの拡散を行う。ＦＥＭセル６０の説明の最後とし
て、酸化物層６４に孔を空け、ソース電極６６、ゲート
電極６８、およびドレイン電極７０を形成して各々対応
する構成要素に接続する。
材料をＣＶＤによって形成することによってＦＥＭゲー
トユニットを保護する。ＴｉＯxをエッチングしてゲー
ト電極のための側壁絶縁体を形成する。フォトレジスト
を塗布して適切なｎ+領域およびｐ+領域をイオン注入に
よって形成する。酸化物層６４（一般にＳｉＯ2が形成
される）をＣＶＤによって形成するか、その他の適切な
不動態化絶縁物を塗布する。この構造を５００℃〜１１
００℃で熱処理することによって、不動態化および注入
イオンの拡散を行う。ＦＥＭセル６０の説明の最後とし
て、酸化物層６４に孔を空け、ソース電極６６、ゲート
電極６８、およびドレイン電極７０を形成して各々対応
する構成要素に接続する。
【００６１】図４に示す実施態様は、本発明の構造の最
も単純な場合を表している。この構造は、強誘電性ゲー
ト空乏型ＭＩＳトランジスタである。ゲート電圧が０の
とき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷
は、完全な空乏状態となるため、リーク電流が非常に小
さい。この小さいリーク電流を維持するためには、下部
電極５０のｎ-シリコンと接触するいずれの端部位置
も、ｎ+ソースまたはｎ+ドレイン領域の端部からの距離
（図中「Ｄ」）が少なくとも５０ｎｍなければならな
い。しかし、Ｄが増大するにつれ、メモリセルの直列抵
抗もまた増大する。従って、Ｄは３００ｎｍ以下である
ことが好ましい。ゲートリーク電流はｎ-型シリコンシ
ョットキー障壁に対するプラチナ、およびＣ軸配向強誘
電性材料コンタクトに対するプラチナによって決定され
る。ゲートリーク電流は、非常に小さい電界強度から中
程度の電界強度までにおけるゲート電流である。プラチ
ナとｎ -型シリコンとの間の電位障壁は０．９ｅＶであ
る。この大きさの電位障壁により、Ｃ軸配向強誘電性材
料が非分極状態にあるとき、またはＣ軸配向強誘電性材
料が下部電極における負電荷による分極状態にあると
き、ｎ-型シリコンチャネルが完全に空乏状態になる。
Ｃ軸配向強誘電性材料が下部電極における正電荷による
分極状態にあるとき、メモリトランジスタのしきい電圧
は小さい。これらのメモリ電荷の性質および、セルをプ
ログラミングするために必要な電圧の大きさを変更する
ための方法を以下に説明する。
も単純な場合を表している。この構造は、強誘電性ゲー
ト空乏型ＭＩＳトランジスタである。ゲート電圧が０の
とき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷
は、完全な空乏状態となるため、リーク電流が非常に小
さい。この小さいリーク電流を維持するためには、下部
電極５０のｎ-シリコンと接触するいずれの端部位置
も、ｎ+ソースまたはｎ+ドレイン領域の端部からの距離
（図中「Ｄ」）が少なくとも５０ｎｍなければならな
い。しかし、Ｄが増大するにつれ、メモリセルの直列抵
抗もまた増大する。従って、Ｄは３００ｎｍ以下である
ことが好ましい。ゲートリーク電流はｎ-型シリコンシ
ョットキー障壁に対するプラチナ、およびＣ軸配向強誘
電性材料コンタクトに対するプラチナによって決定され
る。ゲートリーク電流は、非常に小さい電界強度から中
程度の電界強度までにおけるゲート電流である。プラチ
ナとｎ -型シリコンとの間の電位障壁は０．９ｅＶであ
る。この大きさの電位障壁により、Ｃ軸配向強誘電性材
料が非分極状態にあるとき、またはＣ軸配向強誘電性材
料が下部電極における負電荷による分極状態にあると
き、ｎ-型シリコンチャネルが完全に空乏状態になる。
Ｃ軸配向強誘電性材料が下部電極における正電荷による
分極状態にあるとき、メモリトランジスタのしきい電圧
は小さい。これらのメモリ電荷の性質および、セルをプ
ログラミングするために必要な電圧の大きさを変更する
ための方法を以下に説明する。
【００６２】ショットキー障壁５８あるいは浅い接合層
を形成するために用いられる方法に関わらず、障壁構造
は本発明のＦＥＭセルにおいて効率的なスイッチング機
構を提供する役割を果たす。
を形成するために用いられる方法に関わらず、障壁構造
は本発明のＦＥＭセルにおいて効率的なスイッチング機
構を提供する役割を果たす。
【００６３】あるいは、強誘電性が高温度の熱処理に耐
え得ない場合は、下部ゲート電極の堆積前に、ソース／
ドレインイオン注入およびアニールを完了してもよい。
え得ない場合は、下部ゲート電極の堆積前に、ソース／
ドレインイオン注入およびアニールを完了してもよい。
【００６４】（動作）本Ｃ軸配向強誘電性メモリ素子
は、低電圧、高密度、および高速のアプリケーションに
用いられ得る。メモリセルを、図５に示すように基板上
にレイアウトする。図５は９つのセルからなるメモリア
レイを示しており、ワード線をＷＬ１、ＷＬ２、および
ＷＬ３と示し、ビットあるいはドレイン線をＢＬ１、Ｂ
Ｌ２、およびＢＬ３と示す。ソース領域および全てのト
ランジスタの基板を接地する。図５に示すようにソー
ス、ワード線、およびビット線を独立に周辺回路に接続
する。ビット線を接地する一方で、ワード線（ゲート）
に正電圧ＶPPを印加することにより、メモリアレイは
「１」（高導電）状態にブロックプログラミングされ
る。各メモリセルを個別に「０」（低導電）状態にプロ
グラミングするためには、ビット線に正のプログラミン
グ電圧ＶPPを印加する一方で負のプログラミング電圧−
ＶPPをワード線に印加する。これにより、１つのセルの
みが、ゲートにバイアス電圧−ＶPPを有し、ドレインに
＋ＶPPを有することになる。このメモリセルは、全アレ
イのうち唯一の「０」状態に書き込まれるセルである。
は、低電圧、高密度、および高速のアプリケーションに
用いられ得る。メモリセルを、図５に示すように基板上
にレイアウトする。図５は９つのセルからなるメモリア
レイを示しており、ワード線をＷＬ１、ＷＬ２、および
ＷＬ３と示し、ビットあるいはドレイン線をＢＬ１、Ｂ
Ｌ２、およびＢＬ３と示す。ソース領域および全てのト
ランジスタの基板を接地する。図５に示すようにソー
ス、ワード線、およびビット線を独立に周辺回路に接続
する。ビット線を接地する一方で、ワード線（ゲート）
に正電圧ＶPPを印加することにより、メモリアレイは
「１」（高導電）状態にブロックプログラミングされ
る。各メモリセルを個別に「０」（低導電）状態にプロ
グラミングするためには、ビット線に正のプログラミン
グ電圧ＶPPを印加する一方で負のプログラミング電圧−
ＶPPをワード線に印加する。これにより、１つのセルの
みが、ゲートにバイアス電圧−ＶPPを有し、ドレインに
＋ＶPPを有することになる。このメモリセルは、全アレ
イのうち唯一の「０」状態に書き込まれるセルである。
【００６５】本発明に基づいて構築される構造が特に効
率的であるのは、ゲート領域上の導電性チャネルの上に
位置するＦＥＭゲートユニットが、ゲート領域の極性を
シフトさせることにより、効率的な電流をソースからゲ
ートを通過してドレインに流すことが可能であるためで
ある。本構造は、「オフ」状態においてはほぼ完全な電
荷空乏を実現し、「オン」状態においては効率的な電流
の伝達を実現する。これは、公知のＦＥＭセル構造では
電流が完全にゲート領域を通ることを可能にしないこと
に起因する。このような構造は、部分的に「開」状態で
あるスイッチのようなものである。
率的であるのは、ゲート領域上の導電性チャネルの上に
位置するＦＥＭゲートユニットが、ゲート領域の極性を
シフトさせることにより、効率的な電流をソースからゲ
ートを通過してドレインに流すことが可能であるためで
ある。本構造は、「オフ」状態においてはほぼ完全な電
荷空乏を実現し、「オン」状態においては効率的な電流
の伝達を実現する。これは、公知のＦＥＭセル構造では
電流が完全にゲート領域を通ることを可能にしないこと
に起因する。このような構造は、部分的に「開」状態で
あるスイッチのようなものである。
【００６６】本発明に基づいて構築されるメモリセル
は、図５に示すようにゲート線がドレイン線に垂直に延
びるようなメモリセルアレイ配置にすることができる。
ＦＥＭゲートユニット４８に書き込むためには、メモリ
セルのソース電極およびドレイン電極を接地電位に維持
する一方で、＋ＶP1を全てのゲート電極に印加する。こ
れにより、正の電荷が下部電極５０に配され、負の電荷
が上部電極５４に配されて、Ｃ軸配向ＦＥ５２が分極す
る（図６（ａ）参照）。これにより、ＦＥＭゲートユニ
ット４８は高導電状態になる。
は、図５に示すようにゲート線がドレイン線に垂直に延
びるようなメモリセルアレイ配置にすることができる。
ＦＥＭゲートユニット４８に書き込むためには、メモリ
セルのソース電極およびドレイン電極を接地電位に維持
する一方で、＋ＶP1を全てのゲート電極に印加する。こ
れにより、正の電荷が下部電極５０に配され、負の電荷
が上部電極５４に配されて、Ｃ軸配向ＦＥ５２が分極す
る（図６（ａ）参照）。これにより、ＦＥＭゲートユニ
ット４８は高導電状態になる。
【００６７】負電圧−ＶP0がゲート電極（プログラム
線）に印加され、正電圧＋ＶP0がドレインに印加され、
ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれ
ば、ＦＥは下部電極５０における負電荷により分極す
る。これにより、ＦＥＭゲートユニット４８は低導電状
態になる（図６（ｂ）参照）。書き込みプロセスによ
り、メモリアレイ中の各メモリトランジスタは、アレイ
中の他のメモリセルから独立に書き込まれることを可能
にし、アレイ中のその他のメモリセルのしきい電圧に対
して干渉することがなく、またそれらによって干渉を受
けることもない。
線）に印加され、正電圧＋ＶP0がドレインに印加され、
ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれ
ば、ＦＥは下部電極５０における負電荷により分極す
る。これにより、ＦＥＭゲートユニット４８は低導電状
態になる（図６（ｂ）参照）。書き込みプロセスによ
り、メモリアレイ中の各メモリトランジスタは、アレイ
中の他のメモリセルから独立に書き込まれることを可能
にし、アレイ中のその他のメモリセルのしきい電圧に対
して干渉することがなく、またそれらによって干渉を受
けることもない。
【００６８】ＦＥＭゲートユニット４８のしきい電圧
は、以下のように決定し得る。すなわち、大規模アレイ
においては、「１」状態におけるしきい電圧は正の値す
なわち０．４Ｖから０．８Ｖでなければならない。
「０」状態におけるしきい電圧は電源電圧すなわち３．
３Ｖよりも大きくなければならない。ｎ-チャネル層
は、ｐ-型基板接合および下部電極ショットキー障壁、
あるいは超浅ｐ-表面層およびゲートバイアス電圧によ
って空乏状態になる。メモリウィンドウは、
は、以下のように決定し得る。すなわち、大規模アレイ
においては、「１」状態におけるしきい電圧は正の値す
なわち０．４Ｖから０．８Ｖでなければならない。
「０」状態におけるしきい電圧は電源電圧すなわち３．
３Ｖよりも大きくなければならない。ｎ-チャネル層
は、ｐ-型基板接合および下部電極ショットキー障壁、
あるいは超浅ｐ-表面層およびゲートバイアス電圧によ
って空乏状態になる。メモリウィンドウは、
【式１】
【００６９】に等しいことが示される。上式において、
ＱFEは残留電荷であり、ＣFEはゲートユニットのＣ軸配
向強誘電性容量である。
ＱFEは残留電荷であり、ＣFEはゲートユニットのＣ軸配
向強誘電性容量である。
【００７０】読み出し動作中において、保磁電圧(すな
わちメモリ内容が変化し得る電圧）以下である電圧Ｖa'
が、ゲート電極およびドレイン電極に印加される。いず
れかの電極がＶa'でバイアスされているときメモリセル
の内容は干渉を受けないので、読み出し動作はいずれの
メモリセルのメモリ内容にも干渉しない。従って、長い
電荷維持が得られる。
わちメモリ内容が変化し得る電圧）以下である電圧Ｖa'
が、ゲート電極およびドレイン電極に印加される。いず
れかの電極がＶa'でバイアスされているときメモリセル
の内容は干渉を受けないので、読み出し動作はいずれの
メモリセルのメモリ内容にも干渉しない。従って、長い
電荷維持が得られる。
【００７１】ＭＦＭＯＳＦＥＴについての一般的なＩD
対ＶGプロットを図７に示す。図７（ａ）は、高チャネ
ルドーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を
示す。中心線（Ｌ２）は、ＦＥＭゲートユニットがチャ
ージされていないときのＩD対ＶG曲線である。ＦＥＭセ
ルが「１」状態（Ｌ１）にプログラミングされていると
き、ＦＥＭセルのしきい電圧は負である。従って、ＶG
＝０Ｖの場合でも、大きなドレイン電流がチャネル領域
中に流れ得る。このような素子は大規模アレイのアプリ
ケーションには適さない。
対ＶGプロットを図７に示す。図７（ａ）は、高チャネ
ルドーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を
示す。中心線（Ｌ２）は、ＦＥＭゲートユニットがチャ
ージされていないときのＩD対ＶG曲線である。ＦＥＭセ
ルが「１」状態（Ｌ１）にプログラミングされていると
き、ＦＥＭセルのしきい電圧は負である。従って、ＶG
＝０Ｖの場合でも、大きなドレイン電流がチャネル領域
中に流れ得る。このような素子は大規模アレイのアプリ
ケーションには適さない。
【００７２】図７（ｂ）は、低チャネルドーピングＮD
を備えるＦＥＭセルのＩD対ＶG特性を示す。「１」状態
にプログラミングされたときのＦＥＭセルのしきい電圧
は正（Ｌ１）である。ゲートが接地電位にあるときには
電流は素子を通って流れない。このような素子の大規模
メモリアレイは非常に小さな待機時のリーク電流を有
し、頻繁にリフレッシュを行うことを必要としない。
「０」状態におけるしきい電圧（Ｌ３）は常に正であ
る。
を備えるＦＥＭセルのＩD対ＶG特性を示す。「１」状態
にプログラミングされたときのＦＥＭセルのしきい電圧
は正（Ｌ１）である。ゲートが接地電位にあるときには
電流は素子を通って流れない。このような素子の大規模
メモリアレイは非常に小さな待機時のリーク電流を有
し、頻繁にリフレッシュを行うことを必要としない。
「０」状態におけるしきい電圧（Ｌ３）は常に正であ
る。
【００７３】Ｃ軸配向強誘電性容量が低いと、メモリウ
ィンドウが大きく、かつプログラミング電圧が低くなる
ことが示され得る。膜厚が大きくεrが低い材料の場
合、Ｃ軸配向強誘電性容量が低くなり得る。しかし、前
者を選択すると、Ｃ軸配向強誘電性材料のスイッチング
電界が明瞭に規定される場合に、プログラミング電圧が
増大し得る。通常の酸化物強誘電性材料ではεrおよび
Ｔcが高くなり、非酸化物強誘電性材料ではεrおよびＴ
cが低くなる。酸化物Ｐｂ5Ｇｅ3Ｏ11薄膜は非常に低い
εrおよび中程度のＴc（１７８℃）を有する。
ィンドウが大きく、かつプログラミング電圧が低くなる
ことが示され得る。膜厚が大きくεrが低い材料の場
合、Ｃ軸配向強誘電性容量が低くなり得る。しかし、前
者を選択すると、Ｃ軸配向強誘電性材料のスイッチング
電界が明瞭に規定される場合に、プログラミング電圧が
増大し得る。通常の酸化物強誘電性材料ではεrおよび
Ｔcが高くなり、非酸化物強誘電性材料ではεrおよびＴ
cが低くなる。酸化物Ｐｂ5Ｇｅ3Ｏ11薄膜は非常に低い
εrおよび中程度のＴc（１７８℃）を有する。
【００７４】図８を参照し、２個のトランジスタＦＥＭ
セルの構成を説明する。シリコン基板を８０として示
す。本実施態様において単結晶基板であるシリコン基板
８０は、バルクシリコンから形成されている。図８に示
す形状に基板８０は加工されており、基板の一部を低ド
ーピングすることによって活性領域または素子領域３２
を形成している。活性領域３２は、所望のバックグラウ
ンド極性（この場合ｐ-領域の極性；本明細書において
第４の型と呼ぶ）を提供する。活性領域３２は熱酸化ま
たは化学蒸着（ＣＶＤ）による堆積によって形成された
ＳｉＯ2からなる絶縁領域３４、３６に囲まれており、
これら絶縁領域は、素子間にＬＯＣＯＳあるいはメサ分
離を形成している。当業者には周知のように、そのよう
な活性領域を複数、シリコンウェハの基板上に形成す
る。本発明の２トランジスタメモリセルにおいて、活性
領域を垂直グリッド状に構成することによって、図５に
示すようなメモリセルを形成する。
セルの構成を説明する。シリコン基板を８０として示
す。本実施態様において単結晶基板であるシリコン基板
８０は、バルクシリコンから形成されている。図８に示
す形状に基板８０は加工されており、基板の一部を低ド
ーピングすることによって活性領域または素子領域３２
を形成している。活性領域３２は、所望のバックグラウ
ンド極性（この場合ｐ-領域の極性；本明細書において
第４の型と呼ぶ）を提供する。活性領域３２は熱酸化ま
たは化学蒸着（ＣＶＤ）による堆積によって形成された
ＳｉＯ2からなる絶縁領域３４、３６に囲まれており、
これら絶縁領域は、素子間にＬＯＣＯＳあるいはメサ分
離を形成している。当業者には周知のように、そのよう
な活性領域を複数、シリコンウェハの基板上に形成す
る。本発明の２トランジスタメモリセルにおいて、活性
領域を垂直グリッド状に構成することによって、図５に
示すようなメモリセルを形成する。
【００７５】このｐ-ウェル８４はＢまたはＢＦ2イオン
（本明細書において第４の型のドーピング不純物と呼
ぶ）を注入することによって活性層３２上に形成され得
る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギー
で注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶの
エネルギーで注入し得る。どちらの場合もイオン濃度は
５×１０11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イ
オンはアニールによって熱的に活性化される。注入され
たイオンは基板中に拡散することによって、本明細書に
おいて第４の型の導電性チャネルと呼ぶ、ｐ-ウェルを
形成する。拡散は、８００℃〜１１００℃の範囲の温度
で起こる。本明細書において第５の型の導電性チャネル
と呼ぶチャネル領域８６は、ｐ-ウェル８４の両側に残
る。本明細書において、「隣接する」とは、２つのトラ
ンジスタが互いに並んで形成されるか、一方のトランジ
スタが他方に重なる状態を指すものとする。
（本明細書において第４の型のドーピング不純物と呼
ぶ）を注入することによって活性層３２上に形成され得
る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギー
で注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶの
エネルギーで注入し得る。どちらの場合もイオン濃度は
５×１０11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イ
オンはアニールによって熱的に活性化される。注入され
たイオンは基板中に拡散することによって、本明細書に
おいて第４の型の導電性チャネルと呼ぶ、ｐ-ウェルを
形成する。拡散は、８００℃〜１１００℃の範囲の温度
で起こる。本明細書において第５の型の導電性チャネル
と呼ぶチャネル領域８６は、ｐ-ウェル８４の両側に残
る。本明細書において、「隣接する」とは、２つのトラ
ンジスタが互いに並んで形成されるか、一方のトランジ
スタが他方に重なる状態を指すものとする。
【００７６】ＳｉＯ2層８８がｐ-ウェル８４上に熱成長
される。その上にｎ+ポリシリコン９０の層をＣＶＤに
よって堆積する。シリサイド層９２をｎ+ポリシリコン
上にＣＶＤによって形成し得、これはＭＯＳトランジス
タの一部として機能する。これは、図示しているが、本
発明の方法および構造においては必要に応じて加えられ
るものである。もう１つのＳｉＯ2層９４（本明細書に
おいてトランジスタ絶縁層とも呼ぶ）を、ＣＶＤによっ
て形成する。
される。その上にｎ+ポリシリコン９０の層をＣＶＤに
よって堆積する。シリサイド層９２をｎ+ポリシリコン
上にＣＶＤによって形成し得、これはＭＯＳトランジス
タの一部として機能する。これは、図示しているが、本
発明の方法および構造においては必要に応じて加えられ
るものである。もう１つのＳｉＯ2層９４（本明細書に
おいてトランジスタ絶縁層とも呼ぶ）を、ＣＶＤによっ
て形成する。
【００７７】ＭＯＳトランジスタ８２のゲート領域を保
護するためにフォトマスクを用いる。その後ＳｉＯ2層
８８、ｎ+ポリシリコン層９０、シリサイド層９２、お
よびＳｉＯ2層９４をエッチングしてＭＯＳトランジス
タ８２のゲートを形成する。フォトレジスト材料を剥離
する。第２の型の導電性チャネルを形成するために、リ
ンイオン（本明細書において第２の型のドーピング不純
物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギー
かつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ -2のド
ーピング量で、ｐ-ウェルのＦＥＭゲートユニットを構
築する部分、すなわちゲート領域９４上に注入する。ｎ
-層中に最適なドナー分布を得るために、複数の注入工
程および／または熱拡散を必要とする場合がある。追加
のＳｉＯ2層を堆積してマスキングなしでエッチングす
ることにより側壁酸化物を形成する（図においてこの層
をＳｉＯ2層９４の一部として含めている）。
護するためにフォトマスクを用いる。その後ＳｉＯ2層
８８、ｎ+ポリシリコン層９０、シリサイド層９２、お
よびＳｉＯ2層９４をエッチングしてＭＯＳトランジス
タ８２のゲートを形成する。フォトレジスト材料を剥離
する。第２の型の導電性チャネルを形成するために、リ
ンイオン（本明細書において第２の型のドーピング不純
物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギー
かつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ -2のド
ーピング量で、ｐ-ウェルのＦＥＭゲートユニットを構
築する部分、すなわちゲート領域９４上に注入する。ｎ
-層中に最適なドナー分布を得るために、複数の注入工
程および／または熱拡散を必要とする場合がある。追加
のＳｉＯ2層を堆積してマスキングなしでエッチングす
ることにより側壁酸化物を形成する（図においてこの層
をＳｉＯ2層９４の一部として含めている）。
【００７８】ＦＥＭゲートユニット４８をＭＯＳトラン
ジスタ８２上かつ隣接して形成する。ゲートユニット４
８は、下部電極５０、ＦＥ層５２、および上部電極５４
を含んでいる。ＦＥＭゲートユニット４８の構築は、下
部電極（一部がチャネル領域８６上に延びている）をＳ
ｉＯ2層９４上に堆積することにより開始される。下部
電極５０は、前述のように形成され得る。好適な実施態
様において、電極５０の厚さは２０ｎｍ〜１００ｎｍで
ある。
ジスタ８２上かつ隣接して形成する。ゲートユニット４
８は、下部電極５０、ＦＥ層５２、および上部電極５４
を含んでいる。ＦＥＭゲートユニット４８の構築は、下
部電極（一部がチャネル領域８６上に延びている）をＳ
ｉＯ2層９４上に堆積することにより開始される。下部
電極５０は、前述のように形成され得る。好適な実施態
様において、電極５０の厚さは２０ｎｍ〜１００ｎｍで
ある。
【００７９】次に、Ｃ軸配向ＦＥ材料層５２をＣＶＤに
より堆積する。ＦＥ材料層５２は厚さ５０ｎｍ〜４００
ｎｍに堆積される。次に上部電極５４をＦＥ材料層上に
形成する。上部電極は下部電極と同じ材料により、厚さ
２０ｎｍ〜２００ｎｍに形成され得る。
より堆積する。ＦＥ材料層５２は厚さ５０ｎｍ〜４００
ｎｍに堆積される。次に上部電極５４をＦＥ材料層上に
形成する。上部電極は下部電極と同じ材料により、厚さ
２０ｎｍ〜２００ｎｍに形成され得る。
【００８０】フォトレジストをＦＥＭゲートユニット上
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。フォトレジストをＦＥＭゲートユニットから剥
離し、ＴｉＯx層６２、Ｓｉ3Ｎ4その他の適切な誘電体
材料をＣＶＤ法で堆積することにより、酸化シリコンか
ら強誘電性材料を分離する。
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。フォトレジストをＦＥＭゲートユニットから剥
離し、ＴｉＯx層６２、Ｓｉ3Ｎ4その他の適切な誘電体
材料をＣＶＤ法で堆積することにより、酸化シリコンか
ら強誘電性材料を分離する。
【００８１】次に素子領域３２をヒ素イオン注入処理す
ることにより、ｎ+シリコンソース領域４２およびｎ+シ
リコンドレイン領域４６（本明細書において第１の型の
導電性チャネルと呼ぶ）を形成する。この場合における
適切なイオン注入として、Ａｓイオンを４０ｋｅＶ〜７
０ｋｅＶのエネルギー範囲で、好ましくは約５０ｋｅＶ
のエネルギー範囲で注入し、ドーピング量を１×１０15
ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じ
ドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅ
Ｖのエネルギー範囲で注入してもよい。いずれの場合に
も、この工程において注入される材料は本明細書におい
て第１の型のドーピング不純物と呼ぶ。
ることにより、ｎ+シリコンソース領域４２およびｎ+シ
リコンドレイン領域４６（本明細書において第１の型の
導電性チャネルと呼ぶ）を形成する。この場合における
適切なイオン注入として、Ａｓイオンを４０ｋｅＶ〜７
０ｋｅＶのエネルギー範囲で、好ましくは約５０ｋｅＶ
のエネルギー範囲で注入し、ドーピング量を１×１０15
ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じ
ドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅ
Ｖのエネルギー範囲で注入してもよい。いずれの場合に
も、この工程において注入される材料は本明細書におい
て第１の型のドーピング不純物と呼ぶ。
【００８２】被覆絶縁層であるシリコン酸化物層６４を
構造全体上に堆積し、穿孔後にソース電極６６、ゲート
電極６８およびドレイン電極７０を挿入して構造を完成
する。２トランジスタＦＥＭセルの全体に参照符号９６
を付して示している。
構造全体上に堆積し、穿孔後にソース電極６６、ゲート
電極６８およびドレイン電極７０を挿入して構造を完成
する。２トランジスタＦＥＭセルの全体に参照符号９６
を付して示している。
【００８３】図９を参照して、ＳＯＩ基板上に形成され
た本発明の構造の全体を参照符号９８として示してい
る。図９に示す構造９８は、同様な構成要素を有し（前
述したものと同じ参照符号を付す）、図８に示す実施態
様においては基板にバルクシリコンを用いたのに対して
図９の実施態様においては酸化シリコン８０で基板を形
成している。
た本発明の構造の全体を参照符号９８として示してい
る。図９に示す構造９８は、同様な構成要素を有し（前
述したものと同じ参照符号を付す）、図８に示す実施態
様においては基板にバルクシリコンを用いたのに対して
図９の実施態様においては酸化シリコン８０で基板を形
成している。
【００８４】図８および図９に示す実施態様は、Ｃ軸配
向強誘電性ゲート空乏型ＭＩＳトランジスタと従来のＭ
ＯＳトランジスタとを組み合わせた構成を表している。
図６（ａ）に示すように、ＦＥが下部電極界面５１にお
ける正電荷による分極状態にあるとき、ＭＦＳトランジ
スタのしきい電圧は負であり得る。ＦＥが下部電極界面
５１における負電荷による分極状態にあるとき、ＭＦＳ
トランジスタのしきい電圧は非常に大きい（図６
（ｂ））。ゲート電圧がゼロのとき、ＭＯＳトランジス
タは導通しないため、ＭＦＳトランジスタのしきい電圧
が負であっても素子には電流が流れない。
向強誘電性ゲート空乏型ＭＩＳトランジスタと従来のＭ
ＯＳトランジスタとを組み合わせた構成を表している。
図６（ａ）に示すように、ＦＥが下部電極界面５１にお
ける正電荷による分極状態にあるとき、ＭＦＳトランジ
スタのしきい電圧は負であり得る。ＦＥが下部電極界面
５１における負電荷による分極状態にあるとき、ＭＦＳ
トランジスタのしきい電圧は非常に大きい（図６
（ｂ））。ゲート電圧がゼロのとき、ＭＯＳトランジス
タは導通しないため、ＭＦＳトランジスタのしきい電圧
が負であっても素子には電流が流れない。
【００８５】ゲート電圧が動作電圧に等しいとき、ＭＯ
Ｓトランジスタは導電性が高い。素子電流は、ＭＦＳト
ランジスタ中の電流によって制御される。ＭＦＳトラン
ジスタが「０」状態にあるとき、すなわちしきい電圧が
動作電圧より大きいとき、素子中に電流は流れない。
「０」状態においてリーク電流を小さく維持するために
は、下部電極５０のいずれかの端部とｎ+ソース領域お
よびｎ+ドレイン領域との間の距離（「Ｄ」として示
す）は、少なくとも５０ｎｍなければならない。しか
し、前述のように、Ｄが増加するに従ってメモリセルの
直列抵抗も増加する。従ってＤは３００ｎｍ以下である
ことが好ましい。ＭＦＳトランジスタが「１」状態にあ
るとき、すなわちしきい電圧が非常に低いか負の値を有
する場合、ＭＯＳトランジスタおよびＭＦＳトランジス
タの両方が導通する。従って、大きな電流が素子に流れ
る。このことにより、ＭＦＳトランジスタの「１」状態
におけるしきい電圧が負の値であっても、本素子を大規
模メモリアレイに用いることが可能になる。
Ｓトランジスタは導電性が高い。素子電流は、ＭＦＳト
ランジスタ中の電流によって制御される。ＭＦＳトラン
ジスタが「０」状態にあるとき、すなわちしきい電圧が
動作電圧より大きいとき、素子中に電流は流れない。
「０」状態においてリーク電流を小さく維持するために
は、下部電極５０のいずれかの端部とｎ+ソース領域お
よびｎ+ドレイン領域との間の距離（「Ｄ」として示
す）は、少なくとも５０ｎｍなければならない。しか
し、前述のように、Ｄが増加するに従ってメモリセルの
直列抵抗も増加する。従ってＤは３００ｎｍ以下である
ことが好ましい。ＭＦＳトランジスタが「１」状態にあ
るとき、すなわちしきい電圧が非常に低いか負の値を有
する場合、ＭＯＳトランジスタおよびＭＦＳトランジス
タの両方が導通する。従って、大きな電流が素子に流れ
る。このことにより、ＭＦＳトランジスタの「１」状態
におけるしきい電圧が負の値であっても、本素子を大規
模メモリアレイに用いることが可能になる。
【００８６】図８および図９に示すＦＥＭゲートユニッ
ト４８のしきい電圧は以下のように決定され得る。すな
わち、大規模アレイにおいては「１」状態におけるしき
い電圧は負または小さい正の電圧であり得、「０」状態
におけるしきい電圧は電源電圧すなわち３．３Ｖより大
きくなければならない。
ト４８のしきい電圧は以下のように決定され得る。すな
わち、大規模アレイにおいては「１」状態におけるしき
い電圧は負または小さい正の電圧であり得、「０」状態
におけるしきい電圧は電源電圧すなわち３．３Ｖより大
きくなければならない。
【００８７】Ｐｔ−ｎシリコン障壁のｎ-領域中のスペ
ース幅は、ｎ-領域のドーピング濃度が約１．０×１０
16ｃｍ-3であれば、約０．３μｍである。ドーピング濃
度およびｎ-チャネル領域の厚さ、ならびに誘電率およ
びＣ軸配向強誘電性コンデンサの残留電荷を変化させる
ことにより、しきい電圧を調節し得る。
ース幅は、ｎ-領域のドーピング濃度が約１．０×１０
16ｃｍ-3であれば、約０．３μｍである。ドーピング濃
度およびｎ-チャネル領域の厚さ、ならびに誘電率およ
びＣ軸配向強誘電性コンデンサの残留電荷を変化させる
ことにより、しきい電圧を調節し得る。
【００８８】読み出し動作において、保磁電圧（すなわ
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
【００８９】図７にＭＦＭＯＳＦＥＴにおける一般的な
ＩD対ＶGプロットを示す。図７（ａ）は、高チャネルド
ーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を示し
ている。中心線（Ｌ２）は、ＦＥＭゲートユニットがチ
ャージされていないときのＩ D対ＶG曲線を示している。
ＦＥＭセルが「１」状態（Ｌ１）にプログラムされたと
き、ＦＥＭセルのしきい電圧は負である。ＦＥＭセルが
「０」状態（Ｌ３）にプログラムされたとき、ＦＥＭセ
ルのしきい電圧は正である。従って、「１」状態のと
き、ＶG＝０Ｖであっても、大きなドレイン電流がチャ
ネル領域に流れ得る。このような素子は単独では大規模
アレイ構成には適さない。
ＩD対ＶGプロットを示す。図７（ａ）は、高チャネルド
ーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を示し
ている。中心線（Ｌ２）は、ＦＥＭゲートユニットがチ
ャージされていないときのＩ D対ＶG曲線を示している。
ＦＥＭセルが「１」状態（Ｌ１）にプログラムされたと
き、ＦＥＭセルのしきい電圧は負である。ＦＥＭセルが
「０」状態（Ｌ３）にプログラムされたとき、ＦＥＭセ
ルのしきい電圧は正である。従って、「１」状態のと
き、ＶG＝０Ｖであっても、大きなドレイン電流がチャ
ネル領域に流れ得る。このような素子は単独では大規模
アレイ構成には適さない。
【００９０】図７（ｂ）は、本発明の素子のＩD対ＶG特
性を示す。Ｌ２は、ＦＥＭゲートユニットがチャージさ
れていないときのＩD対ＶG曲線を示している。ＦＥＭセ
ルが「１」状態（Ｌ１）にプログラムされたとき、ＦＥ
Ｍセルのしきい電圧は正である。ＦＥＭセルが「０」状
態（Ｌ３）にプログラムされたとき、ＦＥＭセルのしき
い電圧は正である。ＭＯＳトランジスタの点線Ｌ４に示
すしきい電圧は、「１」状態にプログラムされたときの
素子のしきい電圧を小さな正の値に限定する。ゲートが
接地電位にあるとき、素子に電流は流れない。このよう
な素子からなる大規模メモリアレイは、非常に小さなス
タンドバイリーク電流を有し、頻繁にリフレッシュする
ことを要さない。
性を示す。Ｌ２は、ＦＥＭゲートユニットがチャージさ
れていないときのＩD対ＶG曲線を示している。ＦＥＭセ
ルが「１」状態（Ｌ１）にプログラムされたとき、ＦＥ
Ｍセルのしきい電圧は正である。ＦＥＭセルが「０」状
態（Ｌ３）にプログラムされたとき、ＦＥＭセルのしき
い電圧は正である。ＭＯＳトランジスタの点線Ｌ４に示
すしきい電圧は、「１」状態にプログラムされたときの
素子のしきい電圧を小さな正の値に限定する。ゲートが
接地電位にあるとき、素子に電流は流れない。このよう
な素子からなる大規模メモリアレイは、非常に小さなス
タンドバイリーク電流を有し、頻繁にリフレッシュする
ことを要さない。
【００９１】図１０を参照して、浅い接合層を有するＦ
ＥＭセルの構成を説明する。シリコン基板を８０として
示す。好適な実施態様において単結晶基板であるシリコ
ン基板８０は、バルクシリコンから形成されている。他
の実施態様においてはＳＯＩ基板上に構成してもよい。
バルクＣＭＯＳ基板の製造プロセスを例にとれば、最初
の工程においてｎ-ウェル構造およびｐ-ウェル構造を作
製し、これらの構造を絶縁し、適切なイオンを注入する
ことによってトランジスタのしきい電圧調節を行うこと
となる。図１０に示すように、基板８０をエッチングし
て基板の一部を低ドーピングすることによって活性領域
または素子領域３２を形成している。活性領域３２は、
所望のバックグラウンド極性、すなわちこの場合はｎ-
領域（本明細書において第２の型の導電性チャネルと呼
ぶ）の極性を提供する。活性領域３２はＳｉＯ2により
形成された絶縁領域３４、３６に囲まれている。当業者
には周知のように、そのような活性領域を複数、シリコ
ンウェハの表面に形成する。本発明のＦＥＭゲートユニ
ットにおいて、セルを垂直グリッド状に構成することに
よって、図５に示すようなメモリアレイを形成する。
ＥＭセルの構成を説明する。シリコン基板を８０として
示す。好適な実施態様において単結晶基板であるシリコ
ン基板８０は、バルクシリコンから形成されている。他
の実施態様においてはＳＯＩ基板上に構成してもよい。
バルクＣＭＯＳ基板の製造プロセスを例にとれば、最初
の工程においてｎ-ウェル構造およびｐ-ウェル構造を作
製し、これらの構造を絶縁し、適切なイオンを注入する
ことによってトランジスタのしきい電圧調節を行うこと
となる。図１０に示すように、基板８０をエッチングし
て基板の一部を低ドーピングすることによって活性領域
または素子領域３２を形成している。活性領域３２は、
所望のバックグラウンド極性、すなわちこの場合はｎ-
領域（本明細書において第２の型の導電性チャネルと呼
ぶ）の極性を提供する。活性領域３２はＳｉＯ2により
形成された絶縁領域３４、３６に囲まれている。当業者
には周知のように、そのような活性領域を複数、シリコ
ンウェハの表面に形成する。本発明のＦＥＭゲートユニ
ットにおいて、セルを垂直グリッド状に構成することに
よって、図５に示すようなメモリアレイを形成する。
【００９２】フォトレジストを用いてウェハの一部をマ
スキングする。次に、リンイオン（本明細書において第
２の型のドーピング不純物とも呼ぶ）を３０ｋｅＶ〜１
２０ｋｅＶのエネルギーかつ１．０×１０12ｃｍ-2〜
５．０×１０13ｃｍ-2のドーピング量で、ｐ-ウェルの
ＦＥＭゲートユニットを構築する部分に注入する。ｎ-
層中に最適なドナー分布を得るために、複数の注入工程
および／または熱拡散を必要な場合がある。フォトレジ
ストを剥離する。ｎ-型シリコン層を注入して形成する
代わりに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに
選択的にエピタキシャル成長してもよい。
スキングする。次に、リンイオン（本明細書において第
２の型のドーピング不純物とも呼ぶ）を３０ｋｅＶ〜１
２０ｋｅＶのエネルギーかつ１．０×１０12ｃｍ-2〜
５．０×１０13ｃｍ-2のドーピング量で、ｐ-ウェルの
ＦＥＭゲートユニットを構築する部分に注入する。ｎ-
層中に最適なドナー分布を得るために、複数の注入工程
および／または熱拡散を必要な場合がある。フォトレジ
ストを剥離する。ｎ-型シリコン層を注入して形成する
代わりに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに
選択的にエピタキシャル成長してもよい。
【００９３】ＦＥＭゲートユニット（全体に参照符号４
８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性
（ＦＥ）層５２、および上部電極５４を含んでいる。Ｆ
ＥＭゲートユニット４８の構築は、下部電極５０を活性
領域３２上に堆積することから開始する。下部電極５０
は前述のように形成され得る。好適な実施態様におい
て、この金属層の厚さは２０ｎｍ〜１００ｎｍである。
８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性
（ＦＥ）層５２、および上部電極５４を含んでいる。Ｆ
ＥＭゲートユニット４８の構築は、下部電極５０を活性
領域３２上に堆積することから開始する。下部電極５０
は前述のように形成され得る。好適な実施態様におい
て、この金属層の厚さは２０ｎｍ〜１００ｎｍである。
【００９４】最終的に、ｐ-層１０２がＦＥＭゲートユ
ニット４８とゲート接合領域４４との間に形成される。
ｐ-層は、ＢまたはＢＦ2イオン（本明細書において第６
の型のドーピング不純物と呼ぶ）を第２の型の導電性チ
ャネルの表面または下部電極５０に注入することによっ
て形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶ
のエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜
５０ｋｅＶのエネルギーで注入し得る。どちらの場合も
イオン濃度は１×１０11ｃｍ-2〜１×１０13ｃｍ-2の範
囲である。アニール工程（後述）によって注入されたイ
オンがｎ-ゲート接合領域中に拡散することによって、
ｐ-層（本明細書において第６の型の導電性チャネルと
呼ぶ）を形成する。
ニット４８とゲート接合領域４４との間に形成される。
ｐ-層は、ＢまたはＢＦ2イオン（本明細書において第６
の型のドーピング不純物と呼ぶ）を第２の型の導電性チ
ャネルの表面または下部電極５０に注入することによっ
て形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶ
のエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜
５０ｋｅＶのエネルギーで注入し得る。どちらの場合も
イオン濃度は１×１０11ｃｍ-2〜１×１０13ｃｍ-2の範
囲である。アニール工程（後述）によって注入されたイ
オンがｎ-ゲート接合領域中に拡散することによって、
ｐ-層（本明細書において第６の型の導電性チャネルと
呼ぶ）を形成する。
【００９５】次に、Ｃ軸配向ＦＥ材料（Ｐｂ5Ｇｅ
3Ｏ11）をＣＶＤにより堆積する。ＦＥ材料層５２は厚
さ５０ｎｍ〜４００ｎｍに堆積される。
3Ｏ11）をＣＶＤにより堆積する。ＦＥ材料層５２は厚
さ５０ｎｍ〜４００ｎｍに堆積される。
【００９６】次に上部電極５４をＦＥ材料上に形成す
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
【００９７】フォトレジストをＦＥＭゲートユニット上
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
【００９８】ＴｉＯx、Ｓｉ3Ｎ4その他の適切な障壁絶
縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲ
ートユニットを保護する。障壁絶縁材料をエッチングす
ることによりゲート電極用の側壁絶縁部を形成する。
縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲ
ートユニットを保護する。障壁絶縁材料をエッチングす
ることによりゲート電極用の側壁絶縁部を形成する。
【００９９】活性領域３２がソース領域４２およびドレ
イン領域４６となることが理解されるであろう。これら
の領域は、適切なイオン（本明細書において第１の型の
ドーピング不純物とも呼ぶ）を活性領域３２の残りの部
分に注入してソース領域４２およびドレイン領域４６と
なるｎ+層（本明細書において第１の型の導電性チャネ
ルとも呼ぶ）を形成することによって、形成される。本
例における適切なイオンの注入として、Ａｓイオンを４
０ｋｅＶ〜７０ｋｅＶの範囲で好ましくは約５０ｋｅＶ
のエネルギーで注入し、ドーピング量を１×１０15ｃｍ
-2〜５×１０15ｃｍ-2としてもよい。または、同じドー
ピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶの
エネルギー範囲で注入してもよい。ゲート領域を４４と
して示す。
イン領域４６となることが理解されるであろう。これら
の領域は、適切なイオン（本明細書において第１の型の
ドーピング不純物とも呼ぶ）を活性領域３２の残りの部
分に注入してソース領域４２およびドレイン領域４６と
なるｎ+層（本明細書において第１の型の導電性チャネ
ルとも呼ぶ）を形成することによって、形成される。本
例における適切なイオンの注入として、Ａｓイオンを４
０ｋｅＶ〜７０ｋｅＶの範囲で好ましくは約５０ｋｅＶ
のエネルギーで注入し、ドーピング量を１×１０15ｃｍ
-2〜５×１０15ｃｍ-2としてもよい。または、同じドー
ピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶの
エネルギー範囲で注入してもよい。ゲート領域を４４と
して示す。
【０１００】次に、ウェハを熱処理することによって、
ソース領域およびドレイン領域と下部電極との両方にお
いて注入されたイオンを活性化および拡散させる。下部
電極５０に注入されたイオンの拡散により、ＦＥＭゲー
トユニット４８下の浅い接合１０２（本明細書において
第６の型の導電性チャネルと呼ぶ）が形成される。不動
態化および注入イオンの拡散を行うための熱処理の温度
範囲は、５００℃〜１１００℃の範囲である。次にＣＶ
Ｄによりこの構造上にＳｉＯ2の層６４を形成するか、
あるいは他の適切な不動態化絶縁物を塗布する。図では
ＦＥＭメモリセル１００の一部としてのＦＥＭゲートユ
ニット４８を示しており、ＦＥＭメモリセル１００は、
ＦＥＭゲートユニット４８およびその下に位置するソー
ス領域、チャネル領域、ドレイン領域を有しており、本
実施態様においてはＦＥＭゲートユニット４８の下に薄
く浅い接合領域１０２（ｐ-層）が形成されている。
ソース領域およびドレイン領域と下部電極との両方にお
いて注入されたイオンを活性化および拡散させる。下部
電極５０に注入されたイオンの拡散により、ＦＥＭゲー
トユニット４８下の浅い接合１０２（本明細書において
第６の型の導電性チャネルと呼ぶ）が形成される。不動
態化および注入イオンの拡散を行うための熱処理の温度
範囲は、５００℃〜１１００℃の範囲である。次にＣＶ
Ｄによりこの構造上にＳｉＯ2の層６４を形成するか、
あるいは他の適切な不動態化絶縁物を塗布する。図では
ＦＥＭメモリセル１００の一部としてのＦＥＭゲートユ
ニット４８を示しており、ＦＥＭメモリセル１００は、
ＦＥＭゲートユニット４８およびその下に位置するソー
ス領域、チャネル領域、ドレイン領域を有しており、本
実施態様においてはＦＥＭゲートユニット４８の下に薄
く浅い接合領域１０２（ｐ-層）が形成されている。
【０１０１】ＦＥＭセル１００の説明の最後として、酸
化物層６４に孔を空け、ソース電極６６、ゲート電極６
８、およびドレイン電極７０を各々対応する構成要素に
接続する。
化物層６４に孔を空け、ソース電極６６、ゲート電極６
８、およびドレイン電極７０を各々対応する構成要素に
接続する。
【０１０２】図１０に示した実施態様は、Ｃ軸配向強誘
電性ゲート空乏型ＭＩＳトランジスタを表している。ゲ
ート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チ
ャネル中の電荷は完全に空乏状態になるため、リーク電
流が非常に小さい。この小さいリークを維持するために
は、下部電極５０のいずれの端部もｎ+ソースまたはｎ+
ドレイン領域の端部からの距離（図中「Ｄ」）が少なく
とも５０ｎｍなければならない。しかし、Ｄが増大する
につれ、メモリセルの直列抵抗もまた増大する。従っ
て、Ｄは３００ｎｍ以下であることが好ましい。ゲート
リーク電流はｐ -型シリコンの浅い接合１０２および、
Ｃ軸配向強誘電性材料コンタクトに対するプラチナまた
はイリジウムによって決定される。ゲートリーク電流
は、非常に小さい電界強度から中程度の電界強度までに
おけるゲート電流である。プラチナとｎ-型シリコンと
の間の電位障壁は０．９ｅＶである。第４の型のp-導電
性層１０２と第２の型のｎ-導電性層４４との間の電位
障壁もまた０．９ｅＶ程度である。この大きさの電位障
壁により、Ｃ軸配向強誘電性材料が非分極状態にあると
き、ｎ-型シリコンチャネルが完全に空乏状態になる。
Ｃ軸配向強誘電性材料が下部電極界面５１における正電
荷による分極状態にあるとき、しきい電圧は小さい。Ｃ
軸配向強誘電性材料が下部電極界面５１における負電荷
による分極状態にあるとき、メモリトランジスタのしき
い電圧は非常に大きい。これらのメモリ電荷の性質およ
び、セルをプログラミングするために必要な電圧の大き
さを変更するための方法を以下に説明する。
電性ゲート空乏型ＭＩＳトランジスタを表している。ゲ
ート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チ
ャネル中の電荷は完全に空乏状態になるため、リーク電
流が非常に小さい。この小さいリークを維持するために
は、下部電極５０のいずれの端部もｎ+ソースまたはｎ+
ドレイン領域の端部からの距離（図中「Ｄ」）が少なく
とも５０ｎｍなければならない。しかし、Ｄが増大する
につれ、メモリセルの直列抵抗もまた増大する。従っ
て、Ｄは３００ｎｍ以下であることが好ましい。ゲート
リーク電流はｐ -型シリコンの浅い接合１０２および、
Ｃ軸配向強誘電性材料コンタクトに対するプラチナまた
はイリジウムによって決定される。ゲートリーク電流
は、非常に小さい電界強度から中程度の電界強度までに
おけるゲート電流である。プラチナとｎ-型シリコンと
の間の電位障壁は０．９ｅＶである。第４の型のp-導電
性層１０２と第２の型のｎ-導電性層４４との間の電位
障壁もまた０．９ｅＶ程度である。この大きさの電位障
壁により、Ｃ軸配向強誘電性材料が非分極状態にあると
き、ｎ-型シリコンチャネルが完全に空乏状態になる。
Ｃ軸配向強誘電性材料が下部電極界面５１における正電
荷による分極状態にあるとき、しきい電圧は小さい。Ｃ
軸配向強誘電性材料が下部電極界面５１における負電荷
による分極状態にあるとき、メモリトランジスタのしき
い電圧は非常に大きい。これらのメモリ電荷の性質およ
び、セルをプログラミングするために必要な電圧の大き
さを変更するための方法を以下に説明する。
【０１０３】注入されたＢまたはＢＦ2イオンのゲート
接合領域への拡散は、浅い接合層１０２のいずれの端部
とソースおよびドレイン領域との間にも距離「Ｃ」を維
持するように制御される。好適な実施態様において、
「Ｃ」は約０ｎｍ〜約３００ｎｍの範囲である。浅い接
合構造により、ゲート領域４４と導電性チャネルとの間
に信頼性の高い電位障壁を提供される結果、リーク電流
が低くなり、本発明のＦＥＭセルのスイッチングメカニ
ズムが効率的になる。
接合領域への拡散は、浅い接合層１０２のいずれの端部
とソースおよびドレイン領域との間にも距離「Ｃ」を維
持するように制御される。好適な実施態様において、
「Ｃ」は約０ｎｍ〜約３００ｎｍの範囲である。浅い接
合構造により、ゲート領域４４と導電性チャネルとの間
に信頼性の高い電位障壁を提供される結果、リーク電流
が低くなり、本発明のＦＥＭセルのスイッチングメカニ
ズムが効率的になる。
【０１０４】あるいは、Ｃ軸配向強誘電性材料が高温に
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
【０１０５】本発明に従って構築される構造は、ゲート
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。空乏型素子の動作原理は接合ＦＥＴと同
様である。
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。空乏型素子の動作原理は接合ＦＥＴと同
様である。
【０１０６】本発明に従って構築されるメモリセルは、
図５に示すようにゲート配線がドレイン配線に対して垂
直にされたメモリセルアレイとして配置され得る。負電
圧−ＶP0がゲート電極６８（プログラム線）に印加さ
れ、正電圧＋ＶP0がドレイン電極７０に印加され、ソー
ス電極６６が接地されたとき、｜ＶP1｜＞｜ＶP0｜とす
れば、ＦＥは下部電極界面５１における負電荷により分
極する。これにより、ＦＥＭゲートユニット４８は低導
電状態になる（図６（ｂ）参照）。書き込みプロセスに
より、メモリアレイ中の各メモリトランジスタは、アレ
イ中の他のメモリセルから独立に書き込まれることを可
能にし、アレイ中のその他のメモリセルのしきい電圧に
対して干渉することがない。
図５に示すようにゲート配線がドレイン配線に対して垂
直にされたメモリセルアレイとして配置され得る。負電
圧−ＶP0がゲート電極６８（プログラム線）に印加さ
れ、正電圧＋ＶP0がドレイン電極７０に印加され、ソー
ス電極６６が接地されたとき、｜ＶP1｜＞｜ＶP0｜とす
れば、ＦＥは下部電極界面５１における負電荷により分
極する。これにより、ＦＥＭゲートユニット４８は低導
電状態になる（図６（ｂ）参照）。書き込みプロセスに
より、メモリアレイ中の各メモリトランジスタは、アレ
イ中の他のメモリセルから独立に書き込まれることを可
能にし、アレイ中のその他のメモリセルのしきい電圧に
対して干渉することがない。
【０１０７】ＦＥＭゲートユニット４８に書き込みを行
うためには、メモリセルのソース電極６６およびドレイ
ン電極７０を接地電位に維持する一方で、＋ＶP1を全て
のゲート電極６８に印加する。これにより、ＦＥ５２
が、正の電荷が下部電極界面５１にあり、負の電荷が上
部電極界面５５に来るように、分極する（図６（ｂ）参
照）。これにより、ＦＥＭゲートユニット４８は高導電
状態になる。
うためには、メモリセルのソース電極６６およびドレイ
ン電極７０を接地電位に維持する一方で、＋ＶP1を全て
のゲート電極６８に印加する。これにより、ＦＥ５２
が、正の電荷が下部電極界面５１にあり、負の電荷が上
部電極界面５５に来るように、分極する（図６（ｂ）参
照）。これにより、ＦＥＭゲートユニット４８は高導電
状態になる。
【０１０８】ＦＥＭゲートユニット４８のしきい電圧は
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は負または小さ
い正の電圧、すなわち０．４Ｖから０．８Ｖでなければ
ならず、「０」状態におけるしきい電圧は電源電圧すな
わち３．３Ｖより大きくなければならない。ｎ-チャネ
ル層はｐ-型基板接合ならびに非常に浅いｐ-表面層およ
びゲートバイアス電圧によって空乏状態にされる。メモ
リウィンドウは式（１）によって定義される。
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は負または小さ
い正の電圧、すなわち０．４Ｖから０．８Ｖでなければ
ならず、「０」状態におけるしきい電圧は電源電圧すな
わち３．３Ｖより大きくなければならない。ｎ-チャネ
ル層はｐ-型基板接合ならびに非常に浅いｐ-表面層およ
びゲートバイアス電圧によって空乏状態にされる。メモ
リウィンドウは式（１）によって定義される。
【０１０９】読み出し動作において、保磁電圧（すなわ
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
【０１１０】図１１を参照して、浅い接合層および横方
向に延びるｐ-接合を有するＦＥＭセルの全体を１１０
として示している。シリコン基板を８０として示す。本
実施態様においては単結晶基板であるシリコン基板８０
は、バルクシリコン基板から形成されている。図示した
形状に基板８０はエッチングされており、基板の一部は
低ドーピングされることによって、所望のバックグラウ
ンド極性、すなわちこの場合はｎ-領域（本明細書にお
いて第２の型の導電性チャネルと呼ぶ）の極性を提供す
る活性領域または素子領域３２を形成している。活性領
域３２はＳｉＯ 2により形成された絶縁領域３４、３６
に囲まれている。当業者には周知のように、そのような
領域を複数、シリコンウェハの表面に形成する。本発明
のＦＥＭゲートユニットにおいて、セルを垂直グリッド
状に構成することによって、図５に示すようなメモリア
レイを形成する。
向に延びるｐ-接合を有するＦＥＭセルの全体を１１０
として示している。シリコン基板を８０として示す。本
実施態様においては単結晶基板であるシリコン基板８０
は、バルクシリコン基板から形成されている。図示した
形状に基板８０はエッチングされており、基板の一部は
低ドーピングされることによって、所望のバックグラウ
ンド極性、すなわちこの場合はｎ-領域（本明細書にお
いて第２の型の導電性チャネルと呼ぶ）の極性を提供す
る活性領域または素子領域３２を形成している。活性領
域３２はＳｉＯ 2により形成された絶縁領域３４、３６
に囲まれている。当業者には周知のように、そのような
領域を複数、シリコンウェハの表面に形成する。本発明
のＦＥＭゲートユニットにおいて、セルを垂直グリッド
状に構成することによって、図５に示すようなメモリア
レイを形成する。
【０１１１】バルクＣＭＯＳ基板を例にとって製造プロ
セスを説明すれば、最初の工程においてｎ-ウェル構造
およびｐ-ウェル構造を作製し、これらの構造を絶縁
し、適切なイオンを注入することによってトランジスタ
のしきい電圧調節を行う。本実施態様において、基板８
０はｐ-シリコンまたはｐ-ウェルとしている。フォトレ
ジストを用いてウェハの一部をマスキングする。次に、
リンイオン（本明細書において第２の型のドーピング不
純物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギ
ーかつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ-2の
ドーピング量で、ｐ -ウェルのＦＥＭゲートユニットを
構築する部分に注入することにより、第２の型の導電性
チャネル、すなわちｎ-層を形成する。ｎ-層中に最適な
ドナー分布を得るために、複数の注入工程および／また
は熱拡散を必要とする場合がある。フォトレジストを剥
離する。ｎ-型シリコン層３２を注入して形成する代わ
りに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに選択
的にエピタキシャル成長してもよい。
セスを説明すれば、最初の工程においてｎ-ウェル構造
およびｐ-ウェル構造を作製し、これらの構造を絶縁
し、適切なイオンを注入することによってトランジスタ
のしきい電圧調節を行う。本実施態様において、基板８
０はｐ-シリコンまたはｐ-ウェルとしている。フォトレ
ジストを用いてウェハの一部をマスキングする。次に、
リンイオン（本明細書において第２の型のドーピング不
純物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギ
ーかつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ-2の
ドーピング量で、ｐ -ウェルのＦＥＭゲートユニットを
構築する部分に注入することにより、第２の型の導電性
チャネル、すなわちｎ-層を形成する。ｎ-層中に最適な
ドナー分布を得るために、複数の注入工程および／また
は熱拡散を必要とする場合がある。フォトレジストを剥
離する。ｎ-型シリコン層３２を注入して形成する代わ
りに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに選択
的にエピタキシャル成長してもよい。
【０１１２】次に、ｐ-層１１２が活性領域３２上に形
成される。このｐ-層は、ＢまたはＢＦ2イオン（本明細
書において第６の型のドーピング不純物と呼ぶ）を活性
層３２上に注入することによって形成され得る。ホウ素
イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し
得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギ
ーで注入し得る。どちらの場合もイオン濃度は５×１０
11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イオンはア
ニールによって熱的に活性化される。注入されたイオン
がｎ-活性層中に拡散することによって、ｐ-層（本明細
書において第６の型の導電性チャネルと呼ぶ）を形成す
る。アニールは５００℃〜１１００℃の範囲の温度で行
われる。
成される。このｐ-層は、ＢまたはＢＦ2イオン（本明細
書において第６の型のドーピング不純物と呼ぶ）を活性
層３２上に注入することによって形成され得る。ホウ素
イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し
得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギ
ーで注入し得る。どちらの場合もイオン濃度は５×１０
11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イオンはア
ニールによって熱的に活性化される。注入されたイオン
がｎ-活性層中に拡散することによって、ｐ-層（本明細
書において第６の型の導電性チャネルと呼ぶ）を形成す
る。アニールは５００℃〜１１００℃の範囲の温度で行
われる。
【０１１３】次に、ＦＥＭゲートユニットの形成を開始
し得る。ＦＥＭゲートユニット（全体に参照符号４８を
付して示す）は、下部電極５０、Ｃ軸配向強誘電性（Ｆ
Ｅ）層５２、および上部電極５４を含んでいる。ＦＥＭ
ゲートユニット４８の構築は、下部電極をｐ-層１１２
上に堆積することから開始する。下部電極５０は前述の
ように形成され得る。その他の適切な導電性障壁層材料
を用いてもよい。好適な実施態様において電極５０の厚
さは２０ｎｍ〜１００ｎｍである。
し得る。ＦＥＭゲートユニット（全体に参照符号４８を
付して示す）は、下部電極５０、Ｃ軸配向強誘電性（Ｆ
Ｅ）層５２、および上部電極５４を含んでいる。ＦＥＭ
ゲートユニット４８の構築は、下部電極をｐ-層１１２
上に堆積することから開始する。下部電極５０は前述の
ように形成され得る。その他の適切な導電性障壁層材料
を用いてもよい。好適な実施態様において電極５０の厚
さは２０ｎｍ〜１００ｎｍである。
【０１１４】次に、ＦＥ材料をＣＶＤにより堆積する。
ＦＥ材料はＣ軸配向Ｐｂ5Ｇｅ3Ｏ11である。ＦＥ材料層
５２は厚さ１００ｎｍ〜４００ｎｍに堆積される。
ＦＥ材料はＣ軸配向Ｐｂ5Ｇｅ3Ｏ11である。ＦＥ材料層
５２は厚さ１００ｎｍ〜４００ｎｍに堆積される。
【０１１５】次に上部電極５４をＦＥ材料層上に形成す
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
【０１１６】フォトレジストをＦＥＭゲートユニット上
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
【０１１７】ＴｉＯxその他の適切な障壁絶縁材料層６
２をＣＶＤ法で形成することによりＦＥＭゲートユニッ
トを保護する。ＴｉＯxをエッチングすることによりゲ
ート電極用の側壁絶縁部を形成する。
２をＣＶＤ法で形成することによりＦＥＭゲートユニッ
トを保護する。ＴｉＯxをエッチングすることによりゲ
ート電極用の側壁絶縁部を形成する。
【０１１８】活性領域３２を変化させることによりソー
ス領域４２、ゲート領域４４およびドレイン領域４６を
形成する。これらの領域は、フォトレジストを活性領域
３２、ｐ-層１１２およびＦＥＭゲートユニット４８に
塗布して最終的にゲート領域４４となる部分をマスキン
グし、適切なイオン（本明細書において第１の型のドー
ピング不純物とも呼ぶ）を活性領域３２の残りの部分に
注入してソース領域４２およびドレイン領域４６となる
２つのｎ+層（本明細書において第１の型の導電性チャ
ネルとも呼ぶ）を形成することによって形成される。ｐ
-層１１２はゲート接合領域４４にわたって延び、かつ
ドレイン接合領域４６の一部にわたって延びていること
に留意されたい。本例における適切なイオンの注入とし
て、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶの範囲で好ま
しくは約５０ｋｅＶのエネルギーで注入し、ドーピング
量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよ
い。または、同じドーピング量範囲でリンイオンを３０
ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよ
い。
ス領域４２、ゲート領域４４およびドレイン領域４６を
形成する。これらの領域は、フォトレジストを活性領域
３２、ｐ-層１１２およびＦＥＭゲートユニット４８に
塗布して最終的にゲート領域４４となる部分をマスキン
グし、適切なイオン（本明細書において第１の型のドー
ピング不純物とも呼ぶ）を活性領域３２の残りの部分に
注入してソース領域４２およびドレイン領域４６となる
２つのｎ+層（本明細書において第１の型の導電性チャ
ネルとも呼ぶ）を形成することによって形成される。ｐ
-層１１２はゲート接合領域４４にわたって延び、かつ
ドレイン接合領域４６の一部にわたって延びていること
に留意されたい。本例における適切なイオンの注入とし
て、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶの範囲で好ま
しくは約５０ｋｅＶのエネルギーで注入し、ドーピング
量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよ
い。または、同じドーピング量範囲でリンイオンを３０
ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよ
い。
【０１１９】ウェハを熱処理することによって、ソース
領域およびドレイン領域と下部電極との両方において注
入されたイオンを活性化および拡散させる。層１１２に
注入されたＢまたはＢＦ2イオン（第６の型のドーピン
グ不純物）の拡散により、ＦＥＭゲートユニット４８下
の浅いｐ-接合（本明細書において第６の型の導電性チ
ャネルと呼ぶ）が形成される。不動態化および注入イオ
ンの拡散を行うための熱処理の温度範囲は、５００℃〜
１１００℃の範囲である。ＴｉＯxからなる側壁６２を
ＦＥＭゲートユニット４８の周囲に形成する。次にＣＶ
Ｄによりこの構造上にＳｉＯ2の層６４を形成するか、
あるいは他の適切な不動態化絶縁物を塗布する。
領域およびドレイン領域と下部電極との両方において注
入されたイオンを活性化および拡散させる。層１１２に
注入されたＢまたはＢＦ2イオン（第６の型のドーピン
グ不純物）の拡散により、ＦＥＭゲートユニット４８下
の浅いｐ-接合（本明細書において第６の型の導電性チ
ャネルと呼ぶ）が形成される。不動態化および注入イオ
ンの拡散を行うための熱処理の温度範囲は、５００℃〜
１１００℃の範囲である。ＴｉＯxからなる側壁６２を
ＦＥＭゲートユニット４８の周囲に形成する。次にＣＶ
Ｄによりこの構造上にＳｉＯ2の層６４を形成するか、
あるいは他の適切な不動態化絶縁物を塗布する。
【０１２０】図ではＦＥＭメモリセル１１０の一部とし
てのＦＥＭゲートユニット４８を示しており、ＦＥＭメ
モリセル１１０は、ＦＥＭゲートユニット４８およびそ
の下に位置するソース領域、チャネル領域、ドレイン領
域を有しており、本実施態様においてはＦＥＭゲートユ
ニット４８の下に薄く浅い接合領域１１２（ｐ-層）が
形成されている。
てのＦＥＭゲートユニット４８を示しており、ＦＥＭメ
モリセル１１０は、ＦＥＭゲートユニット４８およびそ
の下に位置するソース領域、チャネル領域、ドレイン領
域を有しており、本実施態様においてはＦＥＭゲートユ
ニット４８の下に薄く浅い接合領域１１２（ｐ-層）が
形成されている。
【０１２１】ＦＥＭセル１１０の説明の最後として、酸
化物層６４に孔を空け、ソース電極６６、ゲート電極６
８、およびドレイン電極７０を各々対応する構成要素に
接続する。ドレイン電極７０はドレイン領域４６および
ｐ-接合１１２の両方に接続されていることが理解され
るであろう。
化物層６４に孔を空け、ソース電極６６、ゲート電極６
８、およびドレイン電極７０を各々対応する構成要素に
接続する。ドレイン電極７０はドレイン領域４６および
ｐ-接合１１２の両方に接続されていることが理解され
るであろう。
【０１２２】図１１に示した実施態様は、Ｃ軸配向強誘
電性ゲート空乏型ＭＩＳトランジスタを表している。ゲ
ート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チ
ャネル中の電荷は完全に空乏状態となるため、リーク電
流が非常に小さい。この小さいリークを維持するために
は、下部電極５０のいずれの端部もｎ+ソース領域また
はｎ+ドレイン領域の端部からの距離（図中「Ｄ」）が
少なくとも５０ｎｍなければならない。しかし、Ｄが増
大するにつれ、メモリセルの直列抵抗もまた増大する。
従って、Ｄは３００ｎｍ以下であることが好ましい。ゲ
ートリーク電流はｐ-型シリコンの浅い接合１１２およ
び、Ｃ軸配向強誘電性材料コンタクトに対するプラチナ
によって決定される。ゲートリーク電流は、非常に小さ
い電界強度から中程度の電界強度までにおけるゲート電
流である。ｐ-層とｎ-型シリコンとの間の電位障壁は
０．８ｅＶ〜１．０ｅＶである。この大きさの電位障壁
により、Ｃ軸配向強誘電性材料が非分極状態にあると
き、あるいはＣ軸配向強誘電性材料が下部電極における
負電荷による分極状態にあるとき、ｎ-型シリコンチャ
ネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料が
下部電極における正電荷による分極状態にあるとき、メ
モリトランジスタのしきい電圧は小さい。これらのメモ
リ電荷の性質および、セルをプログラミングするために
必要な電圧の大きさを変更するための方法を以下に説明
する。
電性ゲート空乏型ＭＩＳトランジスタを表している。ゲ
ート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チ
ャネル中の電荷は完全に空乏状態となるため、リーク電
流が非常に小さい。この小さいリークを維持するために
は、下部電極５０のいずれの端部もｎ+ソース領域また
はｎ+ドレイン領域の端部からの距離（図中「Ｄ」）が
少なくとも５０ｎｍなければならない。しかし、Ｄが増
大するにつれ、メモリセルの直列抵抗もまた増大する。
従って、Ｄは３００ｎｍ以下であることが好ましい。ゲ
ートリーク電流はｐ-型シリコンの浅い接合１１２およ
び、Ｃ軸配向強誘電性材料コンタクトに対するプラチナ
によって決定される。ゲートリーク電流は、非常に小さ
い電界強度から中程度の電界強度までにおけるゲート電
流である。ｐ-層とｎ-型シリコンとの間の電位障壁は
０．８ｅＶ〜１．０ｅＶである。この大きさの電位障壁
により、Ｃ軸配向強誘電性材料が非分極状態にあると
き、あるいはＣ軸配向強誘電性材料が下部電極における
負電荷による分極状態にあるとき、ｎ-型シリコンチャ
ネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料が
下部電極における正電荷による分極状態にあるとき、メ
モリトランジスタのしきい電圧は小さい。これらのメモ
リ電荷の性質および、セルをプログラミングするために
必要な電圧の大きさを変更するための方法を以下に説明
する。
【０１２３】あるいは、Ｃ軸配向強誘電性材料が高温に
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
【０１２４】本発明に従って構築される構造は、ゲート
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。「オン」条件においては、チャネル領域
全体に電流が流れる。
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。「オン」条件においては、チャネル領域
全体に電流が流れる。
【０１２５】本発明に従って構築されるメモリセルは、
図５に示すようにゲート配線がドレイン配線に対して垂
直にされたメモリセルアレイとして配置され得る。ＦＥ
Ｍゲートユニット４８に書き込みを行うためには、メモ
リセルのソース電極およびドレイン電極を接地電位に維
持する一方で、＋ＶP1を全てのゲート電極６８に印加す
る。これにより、正の電荷が下部電極５０に配され、負
の電荷が上部電極５４に配されて、ＦＥ５２が分極する
（図６（ａ）参照）。これにより、ＦＥＭゲートユニッ
ト４８は高導電状態になる。
図５に示すようにゲート配線がドレイン配線に対して垂
直にされたメモリセルアレイとして配置され得る。ＦＥ
Ｍゲートユニット４８に書き込みを行うためには、メモ
リセルのソース電極およびドレイン電極を接地電位に維
持する一方で、＋ＶP1を全てのゲート電極６８に印加す
る。これにより、正の電荷が下部電極５０に配され、負
の電荷が上部電極５４に配されて、ＦＥ５２が分極する
（図６（ａ）参照）。これにより、ＦＥＭゲートユニッ
ト４８は高導電状態になる。
【０１２６】負電圧−ＶP0がゲート電極（プログラム
線）に印加され、正電圧＋ＶP0がドレインに印加され、
ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれ
ば、ＦＥは下部電極５０における負電荷により分極す
る。これにより、ＦＥＭゲートユニット４８は低導電状
態になる（図６（ｂ）参照）。書き込みプロセスによ
り、メモリアレイ中の各メモリトランジスタは、アレイ
中の他のメモリセルから独立に書き込まれることを可能
にし、アレイ中のその他のメモリセルのしきい電圧に対
して干渉することがなく、またそれらによって干渉を受
けることもない。
線）に印加され、正電圧＋ＶP0がドレインに印加され、
ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれ
ば、ＦＥは下部電極５０における負電荷により分極す
る。これにより、ＦＥＭゲートユニット４８は低導電状
態になる（図６（ｂ）参照）。書き込みプロセスによ
り、メモリアレイ中の各メモリトランジスタは、アレイ
中の他のメモリセルから独立に書き込まれることを可能
にし、アレイ中のその他のメモリセルのしきい電圧に対
して干渉することがなく、またそれらによって干渉を受
けることもない。
【０１２７】ＦＥＭゲートユニット４８のしきい電圧は
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は正の電圧、す
なわち０．４Ｖ〜０．８Ｖでなければならず、「０」状
態におけるしきい電圧は電源電圧すなわち３．３Ｖより
大きくなければならない。ｎ-チャネル層はｐ-型基板接
合ならびに非常に浅いｐ-表面層およびゲートバイアス
電圧によって空乏状態にされる。メモリウィンドウは式
（１）によって定義される。
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は正の電圧、す
なわち０．４Ｖ〜０．８Ｖでなければならず、「０」状
態におけるしきい電圧は電源電圧すなわち３．３Ｖより
大きくなければならない。ｎ-チャネル層はｐ-型基板接
合ならびに非常に浅いｐ-表面層およびゲートバイアス
電圧によって空乏状態にされる。メモリウィンドウは式
（１）によって定義される。
【０１２８】ｎ-領域のドーピング濃度が１．０×１０
16ｃｍ-3であれば、ｐ+／ｎ接合のｎ -領域中のスペース
幅は、約０．３μｍである。ｎ-チャネル層の厚さおよ
びドーピングが小さければ、「１」状態のしきい電圧は
正の値であり得ることが明らかである。ｎ-チャネル層
およびｐ-表面層の両方のドーピング濃度および厚さ、
ならびに透過性およびＣ軸配向強誘電性コンデンサの残
留電荷を変化させることにより、しきい電圧を調整し得
る。
16ｃｍ-3であれば、ｐ+／ｎ接合のｎ -領域中のスペース
幅は、約０．３μｍである。ｎ-チャネル層の厚さおよ
びドーピングが小さければ、「１」状態のしきい電圧は
正の値であり得ることが明らかである。ｎ-チャネル層
およびｐ-表面層の両方のドーピング濃度および厚さ、
ならびに透過性およびＣ軸配向強誘電性コンデンサの残
留電荷を変化させることにより、しきい電圧を調整し得
る。
【０１２９】読み出し動作において、保磁電圧（すなわ
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
【０１３０】図１２を参照して、ＶＬＳＩＲＡＭアレイ
に用いるためのＦＥＭセルの全体を１２０として示す。
前述のように本発明は、ＭＦＭＯＳメモリセルを作製す
る方法を包含する。本ＭＦＭＯＳメモリセルは、ＭＯＳ
コンデンサの上部に位置するＣ軸配向強誘電性（ＦＥ）
コンデンサあるいはＦＥＭゲートユニットを有している
（以下、この２つの素子を合わせてスタックドゲートユ
ニットと呼ぶ）。本発明の一実施態様において、ＭＯＳ
コンデンサの面積は、Ｃ軸配向強誘電性コンデンサの面
積よりも大きく、その結果素子の結合効率が増大する。
に用いるためのＦＥＭセルの全体を１２０として示す。
前述のように本発明は、ＭＦＭＯＳメモリセルを作製す
る方法を包含する。本ＭＦＭＯＳメモリセルは、ＭＯＳ
コンデンサの上部に位置するＣ軸配向強誘電性（ＦＥ）
コンデンサあるいはＦＥＭゲートユニットを有している
（以下、この２つの素子を合わせてスタックドゲートユ
ニットと呼ぶ）。本発明の一実施態様において、ＭＯＳ
コンデンサの面積は、Ｃ軸配向強誘電性コンデンサの面
積よりも大きく、その結果素子の結合効率が増大する。
【０１３１】他の実施態様として、第２のトランジスタ
をスタックドＭＯＳおよびＦＥコンデンサの横に形成
し、Ｃ軸配向強誘電性コンデンサをＭＯＳコンデンサの
上部に設け、Ｃ軸配向強誘電性コンデンサおよびＭＯＳ
コンデンサが同じ断面を有するようにした実施態様を説
明する。図１２にこの構成を示す。この構成により、非
常にセルサイズが小さくなり、サイズの異なる構造（す
なわちオフセットゲートＣ軸配向強誘電性メモリセル）
よりもプログラミング電圧が低くなる。
をスタックドＭＯＳおよびＦＥコンデンサの横に形成
し、Ｃ軸配向強誘電性コンデンサをＭＯＳコンデンサの
上部に設け、Ｃ軸配向強誘電性コンデンサおよびＭＯＳ
コンデンサが同じ断面を有するようにした実施態様を説
明する。図１２にこの構成を示す。この構成により、非
常にセルサイズが小さくなり、サイズの異なる構造（す
なわちオフセットゲートＣ軸配向強誘電性メモリセル）
よりもプログラミング電圧が低くなる。
【０１３２】第３の実施態様は、ＦＥコンデンサとスタ
ックドＭＯＳコンデンサを有しており、両コンデンサは
同じサイズのフットプリントを有する。本明細書におい
て「２つの構造を互いに隣接して設ける」とは、ＭＯＳ
トランジスタとＦＥコンデンサを近接して設け、２つの
構造が垂直にスタックされるかあるいは互いに対して水
平に位置することを意味する。
ックドＭＯＳコンデンサを有しており、両コンデンサは
同じサイズのフットプリントを有する。本明細書におい
て「２つの構造を互いに隣接して設ける」とは、ＭＯＳ
トランジスタとＦＥコンデンサを近接して設け、２つの
構造が垂直にスタックされるかあるいは互いに対して水
平に位置することを意味する。
【０１３３】本発明のスタックドＣ軸配向強誘電性メモ
リゲートユニットは、ＳＯＩ（ＳＩＭＯＸ）基板上に形
成されてもよく、あるいは、ｐ-ウェルが形成されたバ
ルクシリコン内に形成してもよい。バルク基板を用いる
場合は、基板はｎ-型またはｐ-型である。最初の工程
は、ｎ-ウェルおよびｐ-構造を作製し、これらの構造を
絶縁し、適切なイオンを注入することによってトランジ
スタのしきい電圧調節を行う。ＳＯＩ基板を用いる場合
は、ｎ-ウェルもｐ-ウェルも形成する必要はない。
リゲートユニットは、ＳＯＩ（ＳＩＭＯＸ）基板上に形
成されてもよく、あるいは、ｐ-ウェルが形成されたバ
ルクシリコン内に形成してもよい。バルク基板を用いる
場合は、基板はｎ-型またはｐ-型である。最初の工程
は、ｎ-ウェルおよびｐ-構造を作製し、これらの構造を
絶縁し、適切なイオンを注入することによってトランジ
スタのしきい電圧調節を行う。ＳＯＩ基板を用いる場合
は、ｎ-ウェルもｐ-ウェルも形成する必要はない。
【０１３４】図１２にシリコン基板８０を示す。好適な
実施態様において単結晶基板であるシリコン基板８０
は、バルクシリコンから形成されている。図１２に示す
ように、基板８０はｎ-シリコンから形成されている。
第４の型の導電性チャネルであるｐ-ウェル１２２は、
ＢまたはＢＦ2イオンを基板の表面に注入した後、９５
０℃〜１２００℃の範囲の温度で１〜４時間熱拡散工程
を行うことによって形成され得る。ホウ素イオンは３ｋ
ｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオ
ンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得
る。どちらの場合もイオン濃度は１×１０12ｃｍ-2〜１
×１０14ｃｍ-2の範囲である。
実施態様において単結晶基板であるシリコン基板８０
は、バルクシリコンから形成されている。図１２に示す
ように、基板８０はｎ-シリコンから形成されている。
第４の型の導電性チャネルであるｐ-ウェル１２２は、
ＢまたはＢＦ2イオンを基板の表面に注入した後、９５
０℃〜１２００℃の範囲の温度で１〜４時間熱拡散工程
を行うことによって形成され得る。ホウ素イオンは３ｋ
ｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオ
ンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得
る。どちらの場合もイオン濃度は１×１０12ｃｍ-2〜１
×１０14ｃｍ-2の範囲である。
【０１３５】ｐ-ウェル１２２上に形成された酸化物層
１２４は、ＳｉＯ2により形成された絶縁領域３４、３
６に囲まれている。当業者には周知のように、そのよう
な領域を複数、シリコンウェハの表面に形成する。本発
明の構造において、セルをドレインおよびｐ-ウェルに
対して垂直グリッド状にゲートを配列することによっ
て、図５に示すようなメモリアレイを形成する。その上
に順にさらなる層、すなわち必要に応じてｎ+ポリシリ
コン層１２６、下部電極５０、ＦＥ層５２、および上部
電極５４などを堆積する。下部電極５０、ＦＥ層５２、
および上部電極５４はＦＥＭゲートユニット４８を構成
する。
１２４は、ＳｉＯ2により形成された絶縁領域３４、３
６に囲まれている。当業者には周知のように、そのよう
な領域を複数、シリコンウェハの表面に形成する。本発
明の構造において、セルをドレインおよびｐ-ウェルに
対して垂直グリッド状にゲートを配列することによっ
て、図５に示すようなメモリアレイを形成する。その上
に順にさらなる層、すなわち必要に応じてｎ+ポリシリ
コン層１２６、下部電極５０、ＦＥ層５２、および上部
電極５４などを堆積する。下部電極５０、ＦＥ層５２、
および上部電極５４はＦＥＭゲートユニット４８を構成
する。
【０１３６】フォトレジストを塗布して構造をエッチン
グすることにより、ＭＯＳコンデンサ１２８およびＦＥ
Ｍゲートユニットあるいはコンデンサ４８が、スタック
ドゲートユニット１３０として構築される。このとき、
ＴｉＯx層６２またはその他の適切な絶縁材料の層を塗
布することによってＣ軸配向強誘電性材料を保護する。
次にフォトレジストを塗布することによりｐ-チャネル
構造を保護し、ｎ+イオンを注入することによりｎ+ソー
ス領域４２およびｎ+ドレイン領域４６を形成する。残
りのｐ-材料によりゲートチャネル４４が提供される。
グすることにより、ＭＯＳコンデンサ１２８およびＦＥ
Ｍゲートユニットあるいはコンデンサ４８が、スタック
ドゲートユニット１３０として構築される。このとき、
ＴｉＯx層６２またはその他の適切な絶縁材料の層を塗
布することによってＣ軸配向強誘電性材料を保護する。
次にフォトレジストを塗布することによりｐ-チャネル
構造を保護し、ｎ+イオンを注入することによりｎ+ソー
ス領域４２およびｎ+ドレイン領域４６を形成する。残
りのｐ-材料によりゲートチャネル４４が提供される。
【０１３７】最終的な構造は、絶縁層６２、ソース電極
６６、ゲート電極６８、およびドレイン電極７０を有し
ている。
６６、ゲート電極６８、およびドレイン電極７０を有し
ている。
【０１３８】この特定の実施態様により、非常に小さな
セルサイズが得られる。本素子はＶＬＳＩメモリアプリ
ケーションに特に適している。
セルサイズが得られる。本素子はＶＬＳＩメモリアプリ
ケーションに特に適している。
【０１３９】次に図１３を参照して、非対称なＦＥ分極
を有する単一トランジスタＦＥＭセルの全体を１４０と
して示している。シリコン基板を８０に示す。好適な実
施態様において単結晶基板であるシリコン基板８０は、
バルクシリコンから形成されている。他の実施態様にお
いてはＳＯＩ基板上に構成してもよい。図１３に示すよ
うに、ｐ-ウェル８０は、ホウ素またはホウ素化合物で
ある第４の型のドーピング不純物を、濃度約１．０×１
０15ｃｍ-3〜５．０×１０16ｃｍ-3で有している。
を有する単一トランジスタＦＥＭセルの全体を１４０と
して示している。シリコン基板を８０に示す。好適な実
施態様において単結晶基板であるシリコン基板８０は、
バルクシリコンから形成されている。他の実施態様にお
いてはＳＯＩ基板上に構成してもよい。図１３に示すよ
うに、ｐ-ウェル８０は、ホウ素またはホウ素化合物で
ある第４の型のドーピング不純物を、濃度約１．０×１
０15ｃｍ-3〜５．０×１０16ｃｍ-3で有している。
【０１４０】次に、第２の型のドーピング不純物を有す
る浅いｎ-型層１４２（本明細書において第２の型の導
電性チャネルとも呼ぶ）をゲート領域の下にリンまたは
ヒ素注入によって形成する。イオンエネルギーは１０ｋ
ｅＶ〜５０ｋｅＶの範囲であり、その量は１．０×１０
12ｃｍ-2〜１．０×１０13ｃｍ-2の範囲である。
る浅いｎ-型層１４２（本明細書において第２の型の導
電性チャネルとも呼ぶ）をゲート領域の下にリンまたは
ヒ素注入によって形成する。イオンエネルギーは１０ｋ
ｅＶ〜５０ｋｅＶの範囲であり、その量は１．０×１０
12ｃｍ-2〜１．０×１０13ｃｍ-2の範囲である。
【０１４１】非常に浅い、第６の型のドーピング不純物
ＢＦ2を注入したｐ-型シリコン層１４４を、ｎ-型第２
の型の導電性層上に形成する。ＢＦ2エネルギーは１０
ｋｅＶ〜４０ｋｅＶの範囲であり、ドーピング量範囲は
５．０×１０11ｃｍ-2〜５．０×１０12ｃｍ-2である
（この層を本明細書において第６の型の導電性チャネル
と呼ぶ）。
ＢＦ2を注入したｐ-型シリコン層１４４を、ｎ-型第２
の型の導電性層上に形成する。ＢＦ2エネルギーは１０
ｋｅＶ〜４０ｋｅＶの範囲であり、ドーピング量範囲は
５．０×１０11ｃｍ-2〜５．０×１０12ｃｍ-2である
（この層を本明細書において第６の型の導電性チャネル
と呼ぶ）。
【０１４２】この次に、ＦＥＭゲートユニットの形成を
開始し得る。ＦＥＭゲートユニット（全体に参照符号４
８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性
（ＦＥ）材料層５２、および上部電極５４を含んでい
る。ＦＥＭゲートユニット４８の構築は、下部電極５０
をｐ-層１４４上に堆積することにより開始される。下
部電極５０は前述のように形成され得る。好適な実施態
様においてこの金属の厚さは２０ｎｍ〜１００ｎｍであ
る。Ｃ軸配向ＦＥ材料５２を厚さ５０ｎｍ〜４００ｎｍ
に堆積する。次に上部電極５４をＦＥ材料上に形成す
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
開始し得る。ＦＥＭゲートユニット（全体に参照符号４
８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性
（ＦＥ）材料層５２、および上部電極５４を含んでい
る。ＦＥＭゲートユニット４８の構築は、下部電極５０
をｐ-層１４４上に堆積することにより開始される。下
部電極５０は前述のように形成され得る。好適な実施態
様においてこの金属の厚さは２０ｎｍ〜１００ｎｍであ
る。Ｃ軸配向ＦＥ材料５２を厚さ５０ｎｍ〜４００ｎｍ
に堆積する。次に上部電極５４をＦＥ材料上に形成す
る。上部電極は下部電極と同じ材料により、厚さ２０ｎ
ｍ〜２００ｎｍに形成され得る。
【０１４３】フォトレジストをＦＥＭゲートユニット上
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
に塗布した後、セルを適切な形状およびサイズにエッチ
ングする。ＦＥＭゲートユニットの３層は、フォトレジ
ストを塗布し（異なる寸法のマスクを用いて）エッチン
グして形成し得る形状であるので、図示したように正確
に位置合わせする必要はないことが理解されるであろ
う。しかし明瞭にするため、ＦＥＭゲートユニットを連
続的な、位置合わせされた側壁を有する構造として示し
ている。
【０１４４】次に、適切なイオン（本明細書において第
１の型のドーピング不純物とも呼ぶ）を注入してｐ-基
板８０を変化させることにより、ソース領域４２および
ドレイン領域４６となるｎ+層（本明細書において第１
の型の導電性チャネルとも呼ぶ）を形成する。本例にお
ける適切なイオンの注入として、Ａｓイオンを４０ｋｅ
Ｖ〜７０ｋｅＶの範囲で、好ましくは約５０ｋｅＶのエ
ネルギーで注入し、ドーピング量を１×１０15ｃｍ-2〜
５×１０15ｃｍ-2としてもよい。または、同じドーピン
グ量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネ
ルギー範囲で注入してもよい。
１の型のドーピング不純物とも呼ぶ）を注入してｐ-基
板８０を変化させることにより、ソース領域４２および
ドレイン領域４６となるｎ+層（本明細書において第１
の型の導電性チャネルとも呼ぶ）を形成する。本例にお
ける適切なイオンの注入として、Ａｓイオンを４０ｋｅ
Ｖ〜７０ｋｅＶの範囲で、好ましくは約５０ｋｅＶのエ
ネルギーで注入し、ドーピング量を１×１０15ｃｍ-2〜
５×１０15ｃｍ-2としてもよい。または、同じドーピン
グ量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネ
ルギー範囲で注入してもよい。
【０１４５】ウェハを熱処理することによって、ソース
領域およびドレイン領域の両方において注入されたイオ
ンを活性化および拡散させる。活性化および注入イオン
の拡散を行うための熱処理の温度範囲は、５００℃〜１
１００℃の範囲である。
領域およびドレイン領域の両方において注入されたイオ
ンを活性化および拡散させる。活性化および注入イオン
の拡散を行うための熱処理の温度範囲は、５００℃〜１
１００℃の範囲である。
【０１４６】ＴｉＯx、Ｓｉ3Ｎ4その他の適切な障壁絶
縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲ
ートユニットを保護する。この結果、ＦＥメモリセル１
４０が形成される。
縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲ
ートユニットを保護する。この結果、ＦＥメモリセル１
４０が形成される。
【０１４７】ＦＥＭセル１４０の説明の最後として、絶
縁層６２に孔を空け、ワード線（ＷＬ）（ゲート）電極
６８およびビット線（ＢＬ）電極７０を各々対応する構
成要素に接続する。ソース４４は接地電位６６に接続さ
れている。
縁層６２に孔を空け、ワード線（ＷＬ）（ゲート）電極
６８およびビット線（ＢＬ）電極７０を各々対応する構
成要素に接続する。ソース４４は接地電位６６に接続さ
れている。
【０１４８】図１３に示した実施態様は、Ｃ軸配向強誘
電性ゲート空乏型ＭＦＭＳトランジスタを表している。
ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-
チャネル中の電荷は完全に空乏状態となるため、リーク
電流が非常に小さい。この小さいリークを維持するため
には、下部電極５０のいずれの端部もｎ+ソース領域４
２またはｎ+ドレイン領域４６の端部からの距離（図中
「Ｄ」）が少なくとも５０ｎｍなければならない。しか
し、Ｄが増大するにつれ、メモリセルの直列抵抗もまた
増大する。従って、Ｄは３００ｎｍ以下であることが好
ましい。第６の型のｐ-導電性層１４４と第２の型のｎ-
導電性層１４２との間の電位障壁は０．９ｅＶのオーダ
ーである。この大きさの電位障壁により、Ｃ軸配向強誘
電性材料が非分極状態にあるとき、ｎ-型シリコンチャ
ネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料５
２が下部電極５０近傍における正電荷による分極状態に
あるとき、メモリトランジスタのしきい電圧は小さい。
Ｃ軸配向強誘電性材料５２が下部電極５０近隣における
負電荷による分極状態にあるとき、メモリトランジスタ
のしきい電圧は非常に大きい。これらのメモリ電荷の性
質および、セルをプログラミングするために必要な電圧
の大きさを変更するための方法を以下に説明する。
電性ゲート空乏型ＭＦＭＳトランジスタを表している。
ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-
チャネル中の電荷は完全に空乏状態となるため、リーク
電流が非常に小さい。この小さいリークを維持するため
には、下部電極５０のいずれの端部もｎ+ソース領域４
２またはｎ+ドレイン領域４６の端部からの距離（図中
「Ｄ」）が少なくとも５０ｎｍなければならない。しか
し、Ｄが増大するにつれ、メモリセルの直列抵抗もまた
増大する。従って、Ｄは３００ｎｍ以下であることが好
ましい。第６の型のｐ-導電性層１４４と第２の型のｎ-
導電性層１４２との間の電位障壁は０．９ｅＶのオーダ
ーである。この大きさの電位障壁により、Ｃ軸配向強誘
電性材料が非分極状態にあるとき、ｎ-型シリコンチャ
ネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料５
２が下部電極５０近傍における正電荷による分極状態に
あるとき、メモリトランジスタのしきい電圧は小さい。
Ｃ軸配向強誘電性材料５２が下部電極５０近隣における
負電荷による分極状態にあるとき、メモリトランジスタ
のしきい電圧は非常に大きい。これらのメモリ電荷の性
質および、セルをプログラミングするために必要な電圧
の大きさを変更するための方法を以下に説明する。
【０１４９】あるいは、Ｃ軸配向強誘電性材料が高温に
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
よる熱処理を受け付けない場合は、下部ゲート電極の堆
積前にソース／ドレインイオン注入およびアニールを完
了してもよい。
【０１５０】本発明に従って構築される構造は、ゲート
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。空乏型素子の動作原理は接合ＦＥＴと同
様である。
領域上の導電性チャネル上に位置するＦＥＭゲートユニ
ットがゲート領域の極性をシフトすることができ、ソー
スからチャネルを通りドレインに向かって効率的な電流
が流れることを可能にするため、特に効率的である。本
構造により、「オフ」条件においては完全な電荷空乏状
態が得られる。空乏型素子の動作原理は接合ＦＥＴと同
様である。
【０１５１】本Ｃ軸配向強誘電性メモリ素子は、低電
圧、高密度および高速アプリケーションに用いられ得
る。メモリセルを図５に示すようにレイアウトする。ビ
ット線を接地する一方で、ワード線（ゲート）に正電圧
ＶPPを印加することにより、メモリアレイは「１」（高
導電）状態にブロックプログラミングされる。各メモリ
セルを個別に「０」（低導電）状態にプログラミングす
るためには、ビット線に正のプログラミング電圧ＶPPを
印加する一方で負のプログラミング電圧−ＶPPをワード
線に印加する。これにより、１つのセルのみが、ゲート
にバイアス電圧−Ｖ PPを有し、ドレインに＋ＶPPを有す
ることになる。このメモリセルは、全アレイのうち唯一
の「０」状態に書き込まれるセルである。
圧、高密度および高速アプリケーションに用いられ得
る。メモリセルを図５に示すようにレイアウトする。ビ
ット線を接地する一方で、ワード線（ゲート）に正電圧
ＶPPを印加することにより、メモリアレイは「１」（高
導電）状態にブロックプログラミングされる。各メモリ
セルを個別に「０」（低導電）状態にプログラミングす
るためには、ビット線に正のプログラミング電圧ＶPPを
印加する一方で負のプログラミング電圧−ＶPPをワード
線に印加する。これにより、１つのセルのみが、ゲート
にバイアス電圧−Ｖ PPを有し、ドレインに＋ＶPPを有す
ることになる。このメモリセルは、全アレイのうち唯一
の「０」状態に書き込まれるセルである。
【０１５２】この非対称な分極緩和は、様々な電極の組
み合わせにおいて観察され得る。さらに、任意のＣ軸配
向強誘電性薄膜および任意の種類のＣ軸配向強誘電性ゲ
ート構造においても観察され得る。非対称分極緩和のメ
カニズムは複雑であり、かつ処理条件に対して敏感であ
る。これにより、本発明の好適な実施態様において、Ｃ
軸配向強誘電性ゲート制御型単一トランジスタメモリセ
ルを作製するために、非対称分極緩和技術を必要とす
る。
み合わせにおいて観察され得る。さらに、任意のＣ軸配
向強誘電性薄膜および任意の種類のＣ軸配向強誘電性ゲ
ート構造においても観察され得る。非対称分極緩和のメ
カニズムは複雑であり、かつ処理条件に対して敏感であ
る。これにより、本発明の好適な実施態様において、Ｃ
軸配向強誘電性ゲート制御型単一トランジスタメモリセ
ルを作製するために、非対称分極緩和技術を必要とす
る。
【０１５３】ＦＥＭゲートユニット４８のしきい電圧は
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は正の電圧、す
なわち０．４Ｖ〜０．８Ｖでなければならず、「０」状
態におけるしきい電圧は電源電圧すなわち３．３Ｖより
大きくなければならない。ｎ-チャネル層はｐ-型基板接
合ならびに非常に浅いｐ-表面層およびゲートバイアス
電圧によって空乏状態にされる。メモリウィンドウは式
（１）によって定義される。
以下のように決定され得る。すなわち、大規模アレイに
おいては「１」状態におけるしきい電圧は正の電圧、す
なわち０．４Ｖ〜０．８Ｖでなければならず、「０」状
態におけるしきい電圧は電源電圧すなわち３．３Ｖより
大きくなければならない。ｎ-チャネル層はｐ-型基板接
合ならびに非常に浅いｐ-表面層およびゲートバイアス
電圧によって空乏状態にされる。メモリウィンドウは式
（１）によって定義される。
【０１５４】読み出し動作において、保磁電圧（すなわ
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
ちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート
電極およびドレイン電極に印加する。どの電極をＶa'で
バイアスしてもメモリセルの内容は影響を受けないた
め、読み出し動作はメモリセルのメモリ内容に影響を及
ぼさない。従って、長期の電荷維持が得られる。
【０１５５】以上のように、ＦＥＭメモリセルおよびこ
れを構築する方法、ならびにそれぞれの様々な改変例を
開示した。ＦＥＭゲートユニットは、単一トランジスタ
素子として構築してもよく、あるいは、対応するＭＯＳ
トランジスタとともに構築してもよい。本発明のいくつ
かの実施態様を開示したが、添付の請求の範囲に定義し
た本発明の範囲から逸脱することなく本構造および本方
法にさらなる改変をなし得ることが理解されるべきであ
る。
れを構築する方法、ならびにそれぞれの様々な改変例を
開示した。ＦＥＭゲートユニットは、単一トランジスタ
素子として構築してもよく、あるいは、対応するＭＯＳ
トランジスタとともに構築してもよい。本発明のいくつ
かの実施態様を開示したが、添付の請求の範囲に定義し
た本発明の範囲から逸脱することなく本構造および本方
法にさらなる改変をなし得ることが理解されるべきであ
る。
【０１５６】
【発明の効果】本発明によれば、Ｃ軸配向ＦＥ材料を設
けたＭＦＳＦＥＴ素子が提供される。また、非破壊読み
出しを行うＭＦＳＦＥＴ素子が提供される。また、表面
積が比較的小さいＭＦＳＦＥＴ素子が提供される。さら
に、必要なプログラミング電圧が比較的低いＭＦＳＦＥ
Ｔ素子が提供される。
けたＭＦＳＦＥＴ素子が提供される。また、非破壊読み
出しを行うＭＦＳＦＥＴ素子が提供される。また、表面
積が比較的小さいＭＦＳＦＥＴ素子が提供される。さら
に、必要なプログラミング電圧が比較的低いＭＦＳＦＥ
Ｔ素子が提供される。
【図１】本発明のＦＥＭセルに用いられる基板の作製に
おける一連の工程を例示する図である。
おける一連の工程を例示する図である。
【図２】本発明のＦＥＭセルに用いられる基板の作製に
おける一連の工程を例示する図である。
おける一連の工程を例示する図である。
【図３】基板上に構築されたＦＥＭゲートユニットを示
す図である。
す図である。
【図４】単一トランジスタＦＥＭセルにおいてＦＥＭゲ
ートユニット下に形成されたシリサイド層を有する、本
発明の第１の実施態様を示す図である。
ートユニット下に形成されたシリサイド層を有する、本
発明の第１の実施態様を示す図である。
【図５】基板上のＦＥＭセルの垂直構成を示す上から見
た図である。
た図である。
【図６】本発明のＭＦＳＦＥＴの動作原理を示す図であ
る。（ａ）は高導電状態を示す図であり、（ｂ）は低導
電状態を示す図である。
る。（ａ）は高導電状態を示す図であり、（ｂ）は低導
電状態を示す図である。
【図７】本発明のＦＥＭゲートユニットにおけるＩD対
ＶGのグラフである。
ＶGのグラフである。
【図８】バルクシリコン基板上に形成された２トランジ
スタＦＥＭセルを示す図である。（ａ）は高チャネルド
ープＮDを備える一般的なＦＥＭセルのグラフであり、
（ｂ）は低チャネルドープＮDを備える本発明のＦＥＭ
セルのグラフである。
スタＦＥＭセルを示す図である。（ａ）は高チャネルド
ープＮDを備える一般的なＦＥＭセルのグラフであり、
（ｂ）は低チャネルドープＮDを備える本発明のＦＥＭ
セルのグラフである。
【図９】ＳＯＩ基板上に形成された２トランジスタＦＥ
Ｍセルを示す図である。
Ｍセルを示す図である。
【図１０】浅い接合層を形成したＦＥＭセルを示す図で
ある。
ある。
【図１１】浅い接合層および横方向に延びるｐ-ｎ層を
形成したＦＥＭセルを示す図である。
形成したＦＥＭセルを示す図である。
【図１２】ＶＬＳＩＲＡＭアレイに適切に使用され得る
ＦＥＭセルを示す図である。
ＦＥＭセルを示す図である。
【図１３】非対称ＦＥ分極を有する単一トランジスタＦ
ＥＭセルを示す図である。
ＥＭセルを示す図である。
３０ 基板 ３２ 活性領域 ３４ 絶縁領域 ３６ 絶縁領域 ４２ ソース領域 ４４ ゲート領域 ４６ ドレイン領域 ４８ ＦＥＭゲートユニット ５０ 下部電極 ５１ 下部電極界面 ５２ Ｃ軸配向強誘電性（ＦＥ）材料層 ５４ 上部電極 ５５ 上部電極界面 ５８ シリサイド層 ６０ ＦＥＭメモリセル ６２ ＴｉＯx層 ６４ 酸化物層 ６６ ソース電極 ６８ ゲート電極 ７０ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー トロウト コ ート 2216 (72)発明者 ジョン ジャン リー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュ バレイ ストリ ート 4635 (72)発明者 チン チャン ペン アメリカ合衆国 ワシントン 98604， バンクーバー， エヌイー 159ティーエ イチ アベニュー 2014
Claims (38)
- 【請求項１】 強誘電性メモリ（ＦＥＭ）ゲートユニッ
トを有する半導体構造を単結晶シリコンの基板上に形成
する方法であって、 該ＦＥＭゲートユニットのためのシリコン素子領域を形
成する工程と；該シリコン素子領域中に第１の型のドー
ピング不純物を注入することによってソース接合領域お
よびドレイン接合領域として用いられる第１の型の導電
性チャネルを形成する工程と；該シリコン素子領域上の
該ＦＥＭゲートユニットのためのソース接合領域とドレ
イン接合領域との間のゲート接合領域として機能する第
２の型の導電性チャネルを形成する工程と；ＦＥＭゲー
トユニットを該ゲート接合領域上に堆積する工程であっ
て、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上
部電極を堆積することを包含し、該ＦＥＭゲートユニッ
トの該ゲート接合領域上におけるサイズは、該ＦＥＭゲ
ートユニットのいずれの端部も該ソース接合領域および
該ドレイン接合領域の端部から距離Ｄだけ離れており、
該Ｄは約５０ｎｍから３００ｎｍの間であるようなサイ
ズにされる工程と；該ＦＥＭゲートユニットの周囲に絶
縁構造を堆積する工程と；を包含する方法。 - 【請求項２】 前記構造を約５００℃から１１００℃の
温度でアニールする工程を包含する、請求項１に記載の
方法。 - 【請求項３】 前記ＦＥＭゲートユニットを堆積する工
程は、前記下部電極を約２０ｎｍから１００ｎｍの厚さ
に堆積する工程と、前記ＦＥ材料層を約１００ｎｍから
４００ｎｍの厚さに堆積する工程と、前記上部電極を約
２０ｎｍから１００ｎｍの厚さに堆積する工程とを包含
し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2、およびＰｔ／Ｉｒ合金からなる群より選択される
材料で形成される、請求項１に記載の方法。 - 【請求項４】 前記第１の型のドーピング不純物を注入
する工程は、前記素子領域に約４０ｋｅＶから７０ｋｅ
Ｖのエネルギーで注入されるＡｓおよび約３０ｋｅＶか
ら６０ｋｅＶのエネルギーで注入されるリンからなる群
より選択されたイオンを、約２×１０15ｃｍ-2から５×
１０15ｃｍ-2のドーピング量でドーピングする工程を包
含する、請求項１に記載の方法。 - 【請求項５】 前記ＦＥＭゲートユニットの周囲に絶縁
構造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からな
る群より選択される絶縁材料の層を該ＦＥＭゲートユニ
ット上に堆積する工程を包含する、請求項１に記載の方
法。 - 【請求項６】 導電性チャネル前駆体層を前記ゲート接
合領域上に形成することにより前記ＦＥＭゲートユニッ
トと前記ゲート領域との間の障壁層として機能する第６
の型の導電性チャネルを形成する工程であって、Ｂおよ
びＢＦ2からなる群より選択されたドーパントをそれぞ
れ３ｋｅＶから１０ｋｅＶのエネルギーおよび１５ｋｅ
Ｖから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から
１×１０13ｃｍ-2のドーピング量で注入することによっ
て該導電性チャネル前駆体を形成すること、および前記
構造を約５００℃〜１１００℃の温度でアニールするこ
とによってイオンを前記下部電極から前記ゲート接合領
域中に拡散し該導電性チャネル前駆体を形成することを
含む工程を包含する、請求項１に記載の方法。 - 【請求項７】 前記導電性チャネル前駆体層は、前記Ｆ
ＥＭゲートユニットの縁部の下に位置するように形成さ
れる、請求項６に記載の方法。 - 【請求項８】 請求項１に記載の方法であって、該方法
は、シリコン基板上に形成されたＭＯＳトランジスタお
よび強誘電性メモリ（ＦＥＭ）セルを形成する工程を包
含し、該基板上に活性領域を形成する工程は前記構造中
にｐ-ウェルを形成することにより第４の導電型の導電
性チャネルを形成することを包含し、該方法は該ｐ-ウ
ェル上にＭＯＳトランジスタを構築する工程をさらに包
含し、前記下部電極は前記第１の型の該導電性チャネル
の少なくとも１部に重なり、前記第２の型の該導電性チ
ャネルを形成する工程は、前記素子領域にＡｓおよびＰ
からなる群より選択されたドーパントをそれぞれ３ｋｅ
Ｖから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエ
ネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ -2のド
ーピング量で注入し、該構造を約５００℃から１１００
℃の温度でアニールすることによりＡｓまたはＰイオン
を該第２の型の該導電性チャネルから該ゲート接合領域
に拡散させて該第２の型の該導電性チャネルを形成する
工程を包含する、方法。 - 【請求項９】 前記ＦＥＭゲートユニットの周囲に絶縁
構造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からな
る群より選択される絶縁材料の層を前記ＭＯＳトランジ
スタおよび前記ＦＥＭゲートユニット上に堆積する工程
を包含する、請求項８に記載の方法。 - 【請求項１０】 前記ＦＥＭゲートユニットを形成する
工程は、トランジスタ絶縁層を前記ＭＯＳトランジスタ
上に堆積した後に該ＦＥＭゲートユニットを該トランジ
スタ絶縁層上に構築する工程を包含する、請求項８に記
載の方法。 - 【請求項１１】 前記ＦＥＭゲートユニットを形成する
工程は、トランジスタ絶縁層を前記ＭＯＳトランジスタ
上に堆積した後に該ＦＥＭゲートユニットを該ＭＯＳト
ランジスタの横に構築する工程を包含する、請求項８に
記載の方法。 - 【請求項１２】 第４の型の導電性チャネルを前記ゲー
ト接合領域に形成する工程を包含し、前記第３の型の前
記導電性チャネルの前記ゲート接合領域上におけるサイ
ズは、該第３の型の該導電性チャネルのいずれの端部も
前記ソース接合領域および前記ドレイン接合領域の端部
から距離Ｃだけ離れており、Ｃは約０ｎｍから３００ｎ
ｍの間であるようなサイズにされる、請求項１に記載の
方法。 - 【請求項１３】 前記第６の型の導電性チャネルを形成
する工程は、ＢおよびＢＦ2からなる群より選択された
ドーパントをそれぞれ３ｋｅＶから１０ｋｅＶのおよび
１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃ
ｍ-2から１×１０13ｃｍ-2のドーピング量で注入するこ
とを包含する、請求項１２に記載の方法。 - 【請求項１４】 前記構造を約５００℃から１１００℃
の温度でアニールすることによりＢまたはＢＦ2イオン
を前記下部電極から前記ゲート接合領域中に拡散させて
前記第６の型の該導電性領域を形成する、請求項１２に
記載の方法。 - 【請求項１５】 第４の型のドーピング不純物を前記素
子領域にわたって注入することにより第４の型の導電性
層を形成する工程と；第１の型のドーピング不純物を前
記ゲート接合領域のいずれか一方の側で該シリコン素子
領域に注入することによりソース接合領域およびドレイ
ン接合領域として用いられる該第１の型の導電性チャネ
ルを形成する工程であって、該第４の型の該導電性チャ
ネルは該ドレイン接合領域中に延びる工程とを包含し；
第５の型の導電性チャネルを形成する工程は、該素子領
域にＢおよびＢＦ2からなる群より選択されたドーパン
トをそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶ
から５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１
×１０13ｃｍ-2のドーピング量で注入することを包含
し、該構造を約５００℃から１１００℃の温度でアニー
ルすることによりＢまたはＢＦ2イオンを該第４の型の
該導電性チャネルから該ゲート接合領域中に拡散させ
て、前記第２の型の前記導電性チャネルを形成すること
を包含する、請求項１に記載の方法。 - 【請求項１６】 前記ソース接合領域および前記ドレイ
ン接合領域上にシリサイド層を堆積する工程をさらに包
含する、請求項１５に記載の方法。 - 【請求項１７】 前記第２の型の前記導電性チャネル上
にＭＯＳコンデンサを形成する工程および、該ＭＯＳコ
ンデンサ上に前記ＦＥＭゲートユニットを堆積すること
によってスタックドゲートユニットを形成する工程を包
含する、請求項１に記載の方法。 - 【請求項１８】 前記ＭＯＳコンデンサを形成する工程
は、所定の表面積を有するＭＯＳコンデンサを形成する
ことを包含し、前記ＦＥＭゲートユニットを堆積する工
程は、該ＭＯＳコンデンサの該表面積未満の表面積を有
するＦＥＭコンデンサを堆積することを包含する、請求
項１７に記載の方法。 - 【請求項１９】 前記ＭＯＳコンデンサを形成する工程
は、所定の表面積を有するＭＯＳコンデンサを形成する
ことを包含し、前記ＦＥＭゲートユニットを堆積する工
程は、該ＭＯＳコンデンサの該表面積と実質的に等しい
表面積を有するＦＥＭコンデンサを堆積することを包含
する、請求項１７に記載の方法。 - 【請求項２０】 前記スタックドゲートユニットの横に
第２のＭＯＳコンデンサを形成する工程を包含する、請
求項１７に記載の方法。 - 【請求項２１】 第２の型のドーピング不純物を前記基
板中に導入することにより第２の型の導電性基板を形成
する工程；および第４の型のドーピング不純物を該第２
の型の該導電性基板中に注入することにより第４の型の
導電性チャネルを形成する工程を包含し、第１の型のド
ーピング不純物を注入する前記工程は、リンおよびヒ素
からなる群より選択されたドーパントを１０ｋｅＶから
５０ｋｅＶのエネルギーレベルで約５．０×１０12ｃｍ
-2から５．０×１０13ｃｍ-2のドーピング量で注入し、
該第１の型の前記導電性チャネル中に第２の型のドーピ
ング不純物を注入することによってゲート接合領域とし
て用いられる第２の型の導電性チャネルを形成する工程
と；第１の型のドーピング不純物を該ゲート接合領域の
いずれか一方の側で注入することによりソース接合領域
およびドレイン接合領域として用いられる複数の第１の
型の導電性チャネルを形成する工程と、を包含する、請
求項１に記載の方法。 - 【請求項２２】 活性領域を有する単結晶シリコン基板
と；第１の型のドーピング不純物をドーピングすること
によって一対の第１の型の導電性チャネルを形成した、
該活性領域中に位置するソース接合領域およびドレイン
接合領域と；ドーピングされ第２の型の導電性チャネル
を形成した、該活性領域中で該ソース接合領域と該ドレ
イン接合領域との間に位置するゲート接合領域と；下部
電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上部電極を
有するＦＥＭゲートユニットであって、該ＦＥＭゲート
ユニットの該ゲート接合領域上におけるサイズは、該Ｆ
ＥＭゲートユニットのいずれの端部も該ソース接合領域
および該ドレイン接合領域の端部から距離Ｄだけ離れて
おり、該Ｄは約５０ｎｍから３００ｎｍの間であるよう
なサイズにされるＦＥＭゲートユニットと；該接合領
域、該ＦＥＭゲートユニット、および該基板に重なる、
上面を有する絶縁層と；それぞれ該絶縁層の該上面上に
位置しその中を延びてそれぞれ対応する接合領域と電気
的に接触するソース電極およびドレイン電極ならびに、
該絶縁層の該上面上に位置しその中を延びて該ＦＥＭゲ
ートユニットの該上部電極と電気的に接触するゲート電
極と；を有する、強誘電性メモリ（ＦＥＭ）セル。 - 【請求項２３】 前記ゲート接合領域上に位置する導電
性チャネル前駆体領域を有し、該導電性チャネル前駆体
はＰｔイオンを含有し、該Ｐｔイオンは約５００℃から
１１００℃の温度で前記構造をアニールすることにより
前記ＦＥＭゲートユニットの前記下部電極から拡散す
る、請求項２２に記載のＦＥＭセル。 - 【請求項２４】 前記ゲート接合領域上に位置する導電
性チャネル前駆体領域を有し、該導電性チャネル前駆体
は注入されたイオンを含有し、該イオンは、それぞれ３
ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶ
のエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2
のドーピング量で注入されるＢおよびＢＦ2からなる群
より選択される、請求項２２に記載のＦＥＭセル。 - 【請求項２５】 前記下部電極は約２０ｎｍから１００
ｎｍの厚さを有し、前記ＦＥ層は約１００ｎｍから４０
０ｎｍの厚さを有し、前記上部電極は約２０ｎｍから１
００ｎｍの厚さを有し、該下部電極および該上部電極
は、Ｐｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金から
なる群より選択される材料で形成される、請求項２２に
記載のＦＥＭセル。 - 【請求項２６】 前記第２の型のドーピング不純物は、
約４０ｋｅＶから７０ｋｅＶのエネルギーで注入される
Ａｓおよび約３０ｋｅＶから６０ｋｅＶのエネルギーで
注入されるリンからなる群より選択されたイオンを包含
し、該イオンは約２×１０15ｃｍ-2から５×１０15ｃｍ
-2のドーピング量である、請求項２２に記載のＦＥＭセ
ル。 - 【請求項２７】 第４の型のドーピング不純物がドーピ
ングされた前記活性領域中に位置する第４の型の導電性
チャネルと；前記第２の型の前記導電性チャネルに隣接
して位置するＭＯＳトランジスタとを有し、前記ドレイ
ン電極は前記ドレイン接合領域および該第４の型の該導
電性チャネルと接触し、該第４の型の該導電性チャネル
は注入されたイオンを含有し、該イオンは、それぞれ３
ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶ
のエネルギーで５×１０11ｃｍ -2から１×１０13ｃｍ-2
のドーピング量で注入されるＢおよびＢＦ2からなる群
より選択され、該イオンは約５００℃から１１００℃の
温度で前記構造をアニールすることにより前記素子領域
から拡散する、 請求項２２に記載のＦＥＭセル。 - 【請求項２８】 前記ＦＥＭゲートユニットは前記ＭＯ
Ｓトランジスタに重なる、請求項２７に記載のＦＥＭセ
ル。 - 【請求項２９】 前記ＭＯＳトランジスタおよび前記Ｆ
ＥＭゲートユニットは横に並んでいる、請求項２７に記
載のＦＥＭセル。 - 【請求項３０】 前記ゲート接合領域上に位置する第４
の型の導電性チャネルを有し、前記ＦＥＭゲートユニッ
トは該第４の型の該導電性チャネルに重なり、かつ該第
４の型の該導電性チャネルの表面積未満の表面積を有
し、該第４の型の該導電性チャネルは注入されたイオン
を含有し、該イオンはそれぞれ３ｋｅＶから１０ｋｅＶ
のおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×
１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注
入されるＢおよびＢＦ2からなる群より選択され、該イ
オンは約５００℃から１１００℃の温度で前記構造をア
ニールすることにより該ＦＥＭゲートユニットの前記下
部電極から拡散する、請求項２２に記載のＦＥＭセル。 - 【請求項３１】 前記第４の型の前記導電性チャネル
は、そのいずれの端部も前記ソース接合領域および前記
ドレイン接合領域の端部から距離Ｃだけ離れているよう
に構成され、該Ｃは約０ｎｍから３００ｎｍの間であ
る、請求項３０に記載のＦＥＭセル。 - 【請求項３２】 前記ゲート接合領域上に位置し部分的
に前記ドレイン接合領域中に延びる第４の型の導電性チ
ャネルを有し、前記ＦＥＭゲートユニットは該第４の型
の該導電性チャネルに重なり、かつ該第４の型の該導電
性チャネルの表面積未満の表面積を有し、該ＦＥＭゲー
トユニットの該ゲート接合領域上におけるサイズは、該
ＦＥＭゲートユニットのいずれの端部も該ソース接合領
域および該ドレイン接合領域の端部から距離Ｄだけ離れ
ており、該Ｄは約５０ｎｍから３００ｎｍの間であるよ
うなサイズにされ、該第４の型の該導電性チャネルは注
入されたイオンを含有し、該イオンはそれぞれ３ｋｅＶ
から１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネ
ルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドー
ピング量で注入されるＢおよびＢＦ2からなる群より選
択され、該イオンは約５００℃から１１００℃の温度で
前記構造をアニールすることにより前記素子領域から拡
散する、請求項２２に記載のＦＥＭセル。 - 【請求項３３】 前記ソース接合領域および前記ドレイ
ン接合領域上に重なるシリサイド層をさらに有する、請
求項３２に記載のＦＥＭセル。 - 【請求項３４】 前記ゲート接合領域上に位置する酸化
物層およびｎ+ポリシリコンの導電性層を有するＭＯＳ
コンデンサを有し、該ＭＯＳコンデンサは所定の表面積
を有し、前記ＦＥＭゲートユニットが該ＭＯＳコンデン
サ上にスタックされ該ＭＯＳコンデンサの少なくとも一
部に重なることにより、該ＭＯＳコンデンサとともにス
タックドゲートユニットを構成する、請求項２２に記載
のＦＥＭセル。 - 【請求項３５】 前記ＦＥＭコンデンサは前記ＭＯＳコ
ンデンサの全表面積に重なる、請求項３４に記載のＦＥ
Ｍセル。 - 【請求項３６】 前記ＦＥＭコンデンサは前記ＭＯＳコ
ンデンサの全表面積未満に重なる、請求項３４に記載の
ＦＥＭセル。 - 【請求項３７】 前記スタックドゲートユニットの横に
形成された第２のＭＯＳコンデンサをさらに有する、請
求項３４に記載のＦＥＭセル。 - 【請求項３８】 第２の型のシリコン基板と；該基板中
に形成された第４の型の浅い導電性チャネルとを有し、
該第２の型の前記導電性層は該第４の型の浅い導電性チ
ャネル中に形成されることによりゲート接合領域を提供
する、請求項２２に記載のＦＥＭセル。
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