JP2000224014A - Edge-detecting circuit - Google Patents
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- 238000005259 measurement Methods 0.000 claims abstract description 72
- 230000000630 rising effect Effects 0.000 claims abstract description 41
- 238000003708 edge detection Methods 0.000 claims description 110
- 238000001514 detection method Methods 0.000 claims description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 208000015707 frontal fibrosing alopecia Diseases 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 101150108864 Ffar1 gene Proteins 0.000 description 5
- 101100264077 Xenopus laevis wrn gene Proteins 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101000867030 Myxine glutinosa Homeobox protein engrailed-like B Proteins 0.000 description 1
Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はエッジ検出回路に関
し、特にクロック断検出回路やアラーム（エラー）検出
回路等に用いられるエッジ検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an edge detection circuit, and more particularly to an edge detection circuit used for a clock loss detection circuit, an alarm (error) detection circuit, and the like.
【０００２】[0002]
【従来の技術】従来、エッジ検出回路においては、入力
した信号の立上りまたは立下りのエッジを検出してお
り、クロック断検出やエラーパルス検出等の検出回路に
用いられている。2. Description of the Related Art Conventionally, an edge detection circuit detects a rising or falling edge of an input signal, and is used for a detection circuit such as a clock disconnection detection and an error pulse detection.
【０００３】このエッジ検出回路としては、特開平９−
９３０９９号公報に記載された回路例がある。図９はこ
の公報に記載されたエッジ検出回路の一例を示してい
る。図９において、エッジ検出回路は４個のＤ−フリッ
プフロップ（以下、ＦＦとする）１１〜１４を直列に接
続しかつ入力信号が１番目のＤ−ＦＦ１１に入力される
第１のＤ−ＦＦ群と、エッジ検出を行うか否かを指示す
るエッジ検出制御信号を受けかつ２個のＤ−ＦＦ２１，
２２を直列に接続した第２のＤ−ＦＦ群と、第１のＤ−
ＦＦ群の１段目の出力と第２のＤ−ＦＦ群の１段目の反
転出力及びその２段目の出力とを入力とするアンド（Ａ
ＮＤ）回路５１と、このアンド回路５１の出力を受ける
第３のＤ−ＦＦ３１と、第１のＤ−ＦＦ群の正転及び反
転各出力を入力とするアンド回路４１，４２と、アンド
回路４１，４２の出力を入力とするオア（ＯＲ）回路６
１とから構成されている。[0003] This edge detecting circuit is disclosed in
There is a circuit example described in 93099. FIG. 9 shows an example of the edge detection circuit described in this publication. In FIG. 9, a first D-FF in which an edge detection circuit connects four D-flip-flops (hereinafter, referred to as FFs) 11 to 14 in series and an input signal is input to a first D-FF 11 Group and an edge detection control signal for instructing whether or not to perform edge detection.
22 are connected in series, and the first D-FF group is connected to the first D-FF group.
An AND (A) which receives the output of the first stage of the FF group, the inverted output of the first stage of the second D-FF group, and the output of the second stage as inputs
ND) circuit 51, a third D-FF 31 receiving the output of the AND circuit 51, AND circuits 41 and 42 having inputs of the normal and inverted outputs of the first D-FF group as inputs, and an AND circuit 41 (OR) circuit 6 which receives the outputs of.
And 1.
【０００４】Ｄ−ＦＦ１１〜１４，２１，２２はクロッ
クＣＬＫの立上り同期で、Ｄ−ＦＦ３１はクロックＣＬ
Ｋの立下り同期で動作し、またＤ−ＦＦ１１はリセット
付きＦＦ、Ｄ−ＦＦ１３はセット付きＦＦ、Ｄ−ＦＦ１
４はセット、リセット付きＦＦである。D-FFs 11 to 14, 21, and 22 are synchronized with the rising edge of a clock CLK, and D-FF 31 is a clock CL.
It operates in synchronization with the falling edge of K, D-FF11 is FF with reset, D-FF13 is FF with set, D-FF1
4 is an FF with set and reset.
【０００５】次に、上記のエッジ検出回路の動作につい
て説明する。Ｄ−ＦＦ１１〜１４は入力信号ＩＮを受
け、クロックＣＬＫの立上りに同期してＤ−ＦＦ１１か
らＤ−ＦＦ１４へと順次入力信号ＩＮをシフトする。ア
ンド回路４１はＤ−ＦＦ１１〜１３の出力とＤ−ＦＦ１
４の反転出力とを入力し、入力信号ＩＮの立上りエッジ
の検出を行う。アンド回路４２はＤ−ＦＦ１１〜１３の
反転出力とＤ−ＦＦ１４の出力とを入力することで、入
力信号ＩＮの立下りエッジ検出を行う。Next, the operation of the above edge detection circuit will be described. The D-FFs 11 to 14 receive the input signal IN and sequentially shift the input signal IN from the D-FF 11 to the D-FF 14 in synchronization with the rise of the clock CLK. The AND circuit 41 outputs the outputs of the D-FFs 11 to 13 and the D-FF 1
4 is input to detect the rising edge of the input signal IN. The AND circuit 42 detects the falling edge of the input signal IN by receiving the inverted outputs of the D-FFs 11 to 13 and the output of the D-FF 14.
【０００６】Ｄ−ＦＦ２１，２２はエッジ検出制御信号
ＥＮＢを受け、アンド回路５１はＤ−ＦＦ１１，２２の
出力とＤ−ＦＦ２１の反転出力とを入力し、Ｄ−ＦＦ３
１はアンド回路５１の出力を入力する。また、エッジ検
出信号ＥＮＢをＤ−ＦＦ１１のリセット端子に入力し、
Ｄ−ＦＦ２１の出力をＤ−ＦＦ１４のリセット端子に入
力し、Ｄ−ＦＦ３１の出力をＤ−ＦＦ１３，１４のセッ
ト端子に入力する。The D-FFs 21 and 22 receive the edge detection control signal ENB, and the AND circuit 51 receives the outputs of the D-FFs 11 and 22 and the inverted output of the D-FF 21 and inputs the D-FF 3
1 inputs the output of the AND circuit 51. Also, the edge detection signal ENB is input to the reset terminal of the D-FF11,
The output of the D-FF 21 is input to the reset terminal of the D-FF 14, and the output of the D-FF 31 is input to the set terminals of the D-FFs 13, 14.
【０００７】エッジ検出制御信号ＥＮＢはクロックＣＬ
Ｋに同期した信号で、これがロウ・レベルの時にエッジ
検出状態、ハイ・レベルの時にエッジ非検出状態をそれ
ぞれ示す信号である。エッジ検出制御信号ＥＮＢがハイ
・レベルになるとＤ−ＦＦ１１がリセットされ、次のク
ロックＣＬＫの立上りに同期してＤ−ＦＦ１４がリセッ
トされる。[0007] The edge detection control signal ENB is a clock CL
This signal is a signal synchronized with K, which indicates an edge detection state when it is at a low level, and an edge non-detection state when it is at a high level. When the edge detection control signal ENB becomes high level, the D-FF 11 is reset, and the D-FF 14 is reset in synchronization with the next rising of the clock CLK.
【０００８】Ｄ−ＦＦ１１の出力がハイ・レベルの時、
エッジ検出制御信号ＥＮＢの立下りエッジをＤ−ＦＦ２
１，２２及びアンド回路５１で検出し、クロックＣＬＫ
の立下りでＤ−ＦＦ３１の出力がハイ・レベルになって
Ｄ−ＦＦ１３，１４をセットする。When the output of the D-FF 11 is at a high level,
The falling edge of the edge detection control signal ENB is set to D-FF2
1 and 22 and the AND circuit 51 detect the clock CLK
The output of the D-FF 31 becomes a high level at the falling edge of the D-FF 31 to set the D-FFs 13 and 14.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来のエッジ
検出回路では、任意に設定した測定基準パルス信号を基
にパルス間隔毎の立上りまたは立下りのエッジ検出を行
うため、測定基準パルス信号をエッジ検出制御信号ＥＮ
Ｂに入力すると、測定基準パルス信号入力がロウ・レベ
ルの区間ではエッジ検出を行うが、測定基準パルス信号
入力がハイ・レベルとなる区間では入力信号が入力され
るＤ−ＦＦ１１がリセット状態となり、入力信号を受付
けなくなってしまう。In the above-described conventional edge detection circuit, a rising or falling edge at each pulse interval is detected based on an arbitrarily set measurement reference pulse signal. Detection control signal EN
When input to B, the edge detection is performed in the section where the measurement reference pulse signal input is low level, but the D-FF 11 to which the input signal is input is reset in the section where the measurement reference pulse signal input is high level, The input signal will not be accepted.
【００１０】このため、エッジ検出制御信号ＥＮＢがハ
イ・レベルとなる区間はエッジ非検出区間であると同時
に、エッジ未検出となるデット・タイム区間となってし
まうという問題がある。Therefore, there is a problem that a section in which the edge detection control signal ENB is at a high level is an edge non-detection section and a dead time section in which an edge is not detected.
【００１１】また、入力信号ＩＮをクロックＣＬＫの立
上りに同期してＤ−ＦＦ１１からＤ−ＦＦ１４へと順次
シフトし、各Ｄ−ＦＦ１１〜１４の正転及び反転出力を
アンド回路４１，４２に入力することで入力信号のエッ
ジ検出を行うようになっているため、入力信号のパルス
幅がクロックＣＬＫ入力の４周期以上でないと、シフト
した入力信号がアンド回路４１，４２で相互に打ち消し
合い、入力信号の立上り及び立下りのエッジが無くな
る。このため、入力信号のパルス幅がクロックＣＬＫの
３周期以内であると、立上りまたは立下りのエッジ検出
ができないという問題もある。The input signal IN is sequentially shifted from the D-FF 11 to the D-FF 14 in synchronization with the rise of the clock CLK, and the normal and inverted outputs of the D-FFs 11 to 14 are input to the AND circuits 41 and 42. Therefore, if the pulse width of the input signal is not more than four cycles of the clock CLK input, the shifted input signals cancel each other out by the AND circuits 41 and 42, and the input signal is detected. The rising and falling edges of the signal are eliminated. For this reason, if the pulse width of the input signal is within three cycles of the clock CLK, there is a problem that the rising or falling edge cannot be detected.
【００１２】そこで、本発明の目的は上記の問題点を解
消し、測定基準パルス入力によるエッジ検出回路のリセ
ット時の入力信号の立上りまたは立下りエッジの未検出
期間であるデット・タイムを除去することができるエッ
ジ検出回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned problems and to eliminate a dead time which is a period during which a rising or falling edge of an input signal is not detected when the edge detection circuit is reset by input of a measurement reference pulse. It is an object of the present invention to provide an edge detection circuit capable of performing the above.
【００１３】[0013]
【課題を解決するための手段】本発明によるエッジ検出
回路は、任意にパルス信号発生間隔を設定した一定期間
を示す測定基準パルス信号の入力によって前記測定基準
パルス信号のパルス間隔毎に入力信号の立上り及び立下
りのうちの少なくとも一方を検出するエッジ検出回路で
あって、各々異なるリセット時間を有する第１及び第２
のエッジ検出手段を備え、前記測定基準パルスの入力で
前記第１のエッジ検出手段がリセットされた時に前記入
力信号の立上り及び立下りのうちの少なくとも一方を前
記第２のエッジ検出手段で検出するよう構成している。According to the present invention, an edge detection circuit according to the present invention receives an input signal at each pulse interval of the measurement reference pulse signal by inputting the measurement reference pulse signal indicating a predetermined period in which the pulse signal generation interval is arbitrarily set. An edge detection circuit for detecting at least one of a rising edge and a falling edge, wherein the first and second edge detection circuits have different reset times.
Edge detection means, and when the first edge detection means is reset by the input of the measurement reference pulse, at least one of a rising edge and a falling edge of the input signal is detected by the second edge detection means. It is configured as follows.
【００１４】すなわち、本発明のエッジ検出回路は、任
意に設定した測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上りまたは
立下りのエッジ検出を行うエッジ検出回路において、測
定基準パルス信号のパルス間隔毎に入力信号の立上りま
たは立下りのエッジ検出を行うエッジ検出回路を、リセ
ット時間の異なる２系統のＤ−ＦＦで構成している。That is, an edge detection circuit according to the present invention is an edge detection circuit for detecting a rising edge or a falling edge of an input signal at every pulse interval of a measurement reference pulse signal by inputting a measurement reference pulse signal arbitrarily set. An edge detection circuit for detecting the rising or falling edge of the input signal at each pulse interval of the measurement reference pulse signal is configured by two D-FFs having different reset times.
【００１５】このリセット時間の異なる２系統のエッジ
検出回路において、第１のエッジ検出回路は入力信号の
エッジでセットされ、測定基準パルスの立上りでリセッ
トされる。一方、第２のエッジ検出回路は第１のエッジ
検出回路がリセットされる時に検出可能状態となり、入
力信号のエッジ検出を行う。In the two types of edge detection circuits having different reset times, the first edge detection circuit is set at the edge of the input signal and reset at the rising edge of the measurement reference pulse. On the other hand, the second edge detection circuit becomes detectable when the first edge detection circuit is reset, and performs edge detection of the input signal.
【００１６】第２のエッジ検出回路のリセットは測定基
準パルスの立下りで行う。これによって、第１のエッジ
検出回路が未検出期間に見逃した入力信号のエッジを第
２のエッジ検出回路が検出し、これを検出期間にある第
１のエッジ検出回路に再び入力させて検出させることが
可能となる。The reset of the second edge detection circuit is performed at the falling edge of the measurement reference pulse. As a result, the second edge detection circuit detects an edge of the input signal that the first edge detection circuit has missed in the non-detection period, and causes the first edge detection circuit in the detection period to input the edge again to detect it. It becomes possible.
【００１７】したがって、測定基準パルス入力によるエ
ッジ検出回路クリア時の入力信号の立上りまたは立下り
エッジの未検出期間であるデット・タイム期間を除去す
るという効果が得られる。また、測定基準パルスをクロ
ックＣＬＫの二倍の周期にすることで、一定期間の制限
を無くし、入力信号ＩＮのエッジを検出したら常に検出
パルスを出力するエッジ検出回路に切換えることが可能
となる。Therefore, an effect of removing a dead time period, which is a period during which a rising or falling edge of an input signal is not detected when an edge detection circuit is cleared by input of a measurement reference pulse, is obtained. In addition, by setting the measurement reference pulse to have a cycle twice as long as the clock CLK, it is possible to eliminate the limitation of a fixed period and to switch to an edge detection circuit that always outputs a detection pulse when an edge of the input signal IN is detected.
【００１８】[0018]
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
エッジ検出回路の構成を示す図である。図において、本
発明の一実施例によるエッジ検出回路はＤ−フリップフ
ロップ（以下、ＦＦとする）Ａ１，Ａ２，Ｂ１，Ｂ２，
Ｃ１，Ｃ２と、オア（ＯＲ）回路Ｄ１〜Ｄ３と、アンド
（ＡＮＤ）回路Ｅ１と、ｎ段カウンタＦ１と、デコーダ
Ｇ１とから構成されている。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a configuration of an edge detection circuit according to one embodiment of the present invention. In the figure, an edge detection circuit according to an embodiment of the present invention includes D-flip-flops (hereinafter, referred to as FFs) A1, A2, B1, B2,
C1, C2, or (OR) circuits D1 to D3, AND circuit E1, n-stage counter F1, and decoder G1.
【００１９】Ｄ−ＦＦＡ１，Ｂ１はクロックＣＬＫの立
下り同期、Ｄ−ＦＦＡ２，Ｂ２，Ｃ１，Ｃ２はクロック
ＣＬＫの立上り同期で動作するＤ−ＦＦである。また、
Ｄ−ＦＦＡ１，Ｂ１はリセット付きのＤ−ＦＦである。D-FFAs 1 and B1 are D-FFs operating in synchronization with the falling edge of the clock CLK, and D-FFAs 2, B2, C1 and C2 are D-FFs operating in synchronization with the rising edge of the clock CLK. Also,
D-FFA1 and B1 are D-FFs with reset.
【００２０】ｎ段カウンタＦ１はクロックの立上り同期
で、０値から（２n −１）値までのカウント・アップ動
作するカウンタ回路である。また、ｎ段カウンタＦ１は
（２n −１）値までカウント・アップしたら０値に戻
り、再度カウント・アップを開始するカウンタ回路であ
る。The n-stage counter F1 is a counter circuit that counts up from a value of 0 to a value of (2 n -1) in synchronization with a rising edge of a clock. The n-stage counter F1 is a counter circuit that returns to a value of 0 when counting up to a value of (2 n -1) and starts counting up again.
【００２１】デコーダＧ１はｎ本のデータ入力で表せら
れる２n 値から、１値または複数値をデコードして出力
するデコーダ回路である。また、デコーダＧ１はｍ本の
デコーダ制御信号入力ＣＮＴによって２m 通りの出力が
得られる。The decoder G1 is a decoder circuit for decoding one or more values from 2 n values represented by n data inputs and outputting the decoded values. The decoder G1 can obtain 2 m outputs by m decoder control signal inputs CNT.
【００２２】入力信号ＩＮはＤ−ＦＦＣ１に入力され、
シフト・レジスタ動作のＤ−ＦＦＣ１，Ｃ２でクロック
ＣＬＫの立上りに同期して順次シフトされる。アンド回
路Ｅ１はＤ−ＦＦＣ１の正転出力とＤ−ＦＦＣ２の反転
出力とが入力され、入力信号ＩＮから入力される立上り
エッジを持ったパルスがクロックＣＬＫの周期の２倍以
上になっても、常に入力信号ＩＮの立上りエッジを基に
クロックＣＬＫの１周期のハイ・レベルのパルスを微分
整形して出力する。The input signal IN is input to the D-FFC1,
The data is sequentially shifted by the D-FFC1 and C2 of the shift register operation in synchronization with the rising edge of the clock CLK. The AND circuit E1 receives the non-inverted output of the D-FFC1 and the inverted output of the D-FFC2, and even if the pulse having the rising edge input from the input signal IN becomes twice or more the period of the clock CLK, The high-level pulse of one cycle of the clock CLK is always differentially shaped based on the rising edge of the input signal IN and output.
【００２３】オア回路Ｄ１はＤ−ＦＦＡ１，Ｂ２の出力
とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＡ１は
オア回路Ｄ１の出力が入力される。また、デコーダＧ１
の出力をＤ−ＦＦＡ１のリセット端子に入力する。The OR circuit D1 receives the outputs of the D-FFA1 and B2 and the output of the AND circuit E1, and the D-FFA1 receives the output of the OR circuit D1. Also, the decoder G1
Is input to the reset terminal of the D-FFA1.
【００２４】同様に、オア回路Ｄ２はＤ−ＦＦＢ１の出
力とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＢ１
はオア回路Ｄ２の出力が入力される。また、デコーダＧ
１の反転出力をＤ−ＦＦＢ１のリセット端子に入力す
る。Similarly, the output of the D-FFB1 and the output of the AND circuit E1 are input to the OR circuit D2.
Is the output of the OR circuit D2. Also, the decoder G
1 is input to the reset terminal of D-FFB1.
【００２５】このため、アンド回路Ｅ１からの入力信号
ＩＮのパルスがオア回路Ｄ１を通ってＤ−ＦＦＡ１に入
力されると、Ｄ−ＦＦＡ１からオア回路Ｄ１への帰還ル
ープによって、デコーダＧ１からの測定基準パルスがリ
セット端子に入力されない限り、Ｄ−ＦＦＡ１はハイ・
レベルを保持し続けることとなる。オア回路Ｄ２及びＤ
−ＦＦＢ１の構成も上記のオア回路Ｄ１及びＤ−ＦＦＡ
１の構成と同様であり、同様の動作となる。For this reason, when the pulse of the input signal IN from the AND circuit E1 is input to the D-FFA1 through the OR circuit D1, the measurement from the decoder G1 is performed by the feedback loop from the D-FFA1 to the OR circuit D1. D-FFA1 is high unless a reference pulse is input to the reset terminal.
You will keep the level. OR circuits D2 and D
The configuration of the FFB1 is also the OR circuit D1 and the D-FFA described above.
1 and the operation is similar.
【００２６】Ｄ−ＦＦＡ１，Ｂ１のリセット条件はＤ−
ＦＦＡ１がデコードＧ１から出力される測定基準パルス
のハイ・レベルでリセット状態とし、Ｄ−ＦＦＢ１は測
定基準パルスのロウ・レベルでリセット状態となる。The reset condition of D-FFA1 and B1 is D-
FFA1 is reset when the measurement reference pulse output from the decode G1 is at a high level, and D-FFB1 is reset when the measurement reference pulse is at a low level.
【００２７】Ｄ−ＦＦＡ１，Ｂ１のリセット条件を上記
のような異なったリセット条件とするのは、一定間隔に
Ｄ−ＦＦＡ１のリセット端子に入力されるデコードＧ１
からの測定基準パルス出力によるＤ−ＦＦＡ１のリセッ
ト状態時に、アンド回路Ｅ１からの入力信号ＩＮのパル
スが入力されてもリセット条件の異なるＤ−ＦＦＢ１で
アンド回路Ｅ１からの入力ＩＮのパルスを検出するため
である。The reason why the reset conditions of the D-FFAs 1 and B1 are set to different reset conditions as described above is that the decode G1 inputted to the reset terminal of the D-FFA1 at a fixed interval is used.
When the D-FFA1 is reset by the output of the measurement reference pulse from the D-FFA1, the pulse of the input IN from the AND circuit E1 is detected by the D-FFB1 having a different reset condition even if the pulse of the input signal IN from the AND circuit E1 is input. That's why.
【００２８】Ｄ−ＦＦＢ２はＤ−ＦＦＢ１の出力を入力
とし、クロックＣＬＫに同期してＤ−ＦＦＢ１の出力を
シフト出力し、Ｄ−ＦＦＡ１のリセット状態の解除後に
Ｄ−ＦＦＢ１のエッジ検出結果をＤ−ＦＦＡ１に反映さ
せるために設けられている。The D-FFB2 receives the output of the D-FFB1 as an input, shifts the output of the D-FFB1 in synchronization with the clock CLK, and outputs the edge detection result of the D-FFB1 after releasing the reset state of the D-FFA1. -Provided to reflect on FFA1.
【００２９】したがって、任意に設定した一定期間での
エッジ検出における入力信号ＩＮのエッジ未検出となる
デット・タイムを除去することができる。また、デコー
ダＧ１のデコード値を奇数値または偶数値に設定し、測
定基準パルスをクロックＣＬＫの二倍の周期にすること
で一定期間の制限を無くし、入力信号ＩＮのエッジを検
出したら常に検出パルスを出力するエッジ検出に切換え
ることができる。Therefore, it is possible to eliminate the dead time in which the edge of the input signal IN is not detected in the edge detection in the arbitrarily set fixed period. In addition, the decoding value of the decoder G1 is set to an odd value or an even value, and the measurement reference pulse is set to a period twice as long as the clock CLK, so that the limitation of a certain period is eliminated. Is output.
【００３０】オア回路Ｄ３はエッジ検出を行うＤ−ＦＦ
を、異なるリセット条件でＤ−ＦＦＡ１とＤ−ＦＦＢ１
との２系統に分けているため、Ｄ−ＦＦＡ１，Ｂ１夫々
の出力を入力として２つのエッジ検出信号を１つのエッ
ジ検出信号にする。Ｄ−ＦＦＡ２はオア回路Ｄ３で１つ
にまとめたエッジ検出信号をクロックＣＬＫに同期して
シフトし、エッジ検出信号出力ＯＵＴとする。The OR circuit D3 is a D-FF for performing edge detection.
And D-FFA1 and D-FFB1 under different reset conditions.
Therefore, the two edge detection signals are converted into one edge detection signal using the outputs of the D-FFAs 1 and B1 as inputs. The D-FFA2 shifts the edge detection signals combined by the OR circuit D3 into one in synchronization with the clock CLK, and uses the shifted signal as an edge detection signal output OUT.
【００３１】ｎ段カウンタＦ１はｎ本の出力を持ち、ク
ロックＣＬＫの立上りに同期してカウント・アップした
値を出力する。デコーダＧ１はｎ段カウンタＦ１からの
カウント・アップ値出力ｎ本が入力され、設定した値が
入力された時にのみハイ・パルスを出力する。したがっ
て、（ｎ段カウンタＦ１）＋（デコーダＧ１）の回路に
よって、一定間隔の測定基準パルスを生成する。また、
デコーダＧ１に入力するｍ本のデコード制御信号ＣＮＴ
によって、デコーダＧ１は２m 通りの測定基準パルスを
出力することができる。上記のｎ段カウンタＦ１及びデ
コーダＧ１については当業者にとってよく知られている
ので、その詳細な構成及び動作についての説明は省略す
る。The n-stage counter F1 has n outputs and outputs a value counted up in synchronization with the rise of the clock CLK. The decoder G1 receives n count-up value outputs from the n-stage counter F1 and outputs a high pulse only when a set value is input. Therefore, measurement reference pulses at regular intervals are generated by the circuit of (n-stage counter F1) + (decoder G1). Also,
M decode control signals CNT input to the decoder G1
Accordingly, the decoder G1 can output 2 m kinds of measurement reference pulses. Since the above-mentioned n-stage counter F1 and decoder G1 are well known to those skilled in the art, the description of the detailed configuration and operation thereof will be omitted.
【００３２】図２は図１のエッジ検出回路に入力される
入力信号が測定基準パルス間に入力された時の動作を示
すタイミングチャートである。これら図１及び図２を参
照して本発明の一実施例の動作について説明する。FIG. 2 is a timing chart showing an operation when an input signal input to the edge detection circuit of FIG. 1 is input between measurement reference pulses. The operation of the embodiment of the present invention will be described with reference to FIGS.
【００３３】以下、デコーダＧ１のデコード値によって
任意に設定した一定期間に、立上りエッジを持ったパル
スが入力信号ＩＮから入力された時のエッジ検出動作に
ついて説明する。Hereinafter, an edge detection operation when a pulse having a rising edge is input from the input signal IN during a predetermined period arbitrarily set by the decode value of the decoder G1 will be described.
【００３４】任意に設定可能な入力信号ＩＮの立上りエ
ッジ検出測定期間ｔ１，ｔ２，・・・において、立上り
エッジを持ったパルスが入力信号ＩＮから入力される
と、クロックＣＬＫに同期してＤ−ＦＦＣ１，Ｃ２でシ
フトされ、Ｄ−ＦＦＣ１の出力及びＤ−ＦＦＣ２の反転
出力を入力とするアンド回路Ｅ１でクロックＣＬＫに同
期したクロックＣＬＫの１周期幅のパルスに微分整形し
て出力する。When a pulse having a rising edge is input from the input signal IN during the rising edge detection measurement period t1, t2,... Of the input signal IN that can be set arbitrarily, D- is synchronized with the clock CLK. The AND circuit E1 which receives the output of the D-FFC1 and the inverted output of the D-FFC2 is differentially shaped into a pulse of one cycle width of the clock CLK synchronized with the clock CLK, and outputs the pulse.
【００３５】Ｄ−ＦＦＡ１はオア回路Ｄ１を介して、こ
のアンド回路Ｅ１から出力された入力信号ＩＮのパルス
をクロックＣＬＫの反転に同期して取込み、デコードＧ
１からの測定基準パルスのハイ・パルスが出力されるま
で、Ｄ−ＦＦＡ１はハイ・レベルを保持し続ける。Ｄ−
ＦＦＡ１の出力がオア回路Ｄ３を介してＤ−ＦＦＡ２に
入力され、入力されたＤ−ＦＦＡ１の出力がクロックＣ
ＬＫの正転に同期してシフト出力され、エッジ検出信号
ＯＵＴとして出力される。The D-FFA1 takes in the pulse of the input signal IN output from the AND circuit E1 via the OR circuit D1 in synchronization with the inversion of the clock CLK, and decodes it.
Until the high pulse of the measurement reference pulse from 1 is output, the D-FFA1 keeps the high level. D-
The output of FFA1 is input to D-FFA2 via OR circuit D3, and the output of D-FFA1 is input to clock C
The output is shifted in synchronization with the forward rotation of LK and output as an edge detection signal OUT.
【００３６】尚、測定基準パルスはハイ・パルスである
ため、Ｄ−ＦＦＢ１はリセット状態であり、Ｄ−ＦＦＢ
１及びＤ−ＦＦＢ１の出力をクロックＣＬＫの正転に同
期してシフトするＤ−ＦＦＢ２は共にロウ・レベルを出
力する。Since the measurement reference pulse is a high pulse, D-FFB1 is in a reset state and D-FFB1 is in a reset state.
1 and D-FFB2 which shifts the output of D-FFB1 in synchronization with the normal rotation of the clock CLK, both output a low level.
【００３７】図３は図１のエッジ検出回路において一定
期間の測定制御を行う測定基準パルスをまたぐ、入力信
号ＩＮからの立上りエッジを持ったパルスが入力された
時の動作を示すタイミングチャートである。FIG. 3 is a timing chart showing the operation when a pulse having a rising edge from the input signal IN is input across the measurement reference pulse for performing the measurement control for a certain period in the edge detection circuit of FIG. .
【００３８】この図３に示すように、入力信号ＩＮから
入力される立上りエッジを持ったパルスが測定期間を示
す測定基準パルス周期より長いパルスであった場合等に
よって、測定基準パルスをまたいで立上りエッジを持っ
たパルスが入力信号ＩＮから入力されてもＤ−ＦＦＣ
１，Ｃ２及びアンド回路Ｅ１によって、最小パルス幅と
なるクロックＣＬＫの１周期幅のパルスに微分整形する
ため、エッジ検出信号出力は入力信号ＩＮの立上りエッ
ジのあった測定期間でのみ出力され、次の測定期間に誤
ってエッジ検出信号を出力することはない。As shown in FIG. 3, when a pulse having a rising edge input from the input signal IN is longer than the measurement reference pulse period indicating the measurement period, the pulse rises across the measurement reference pulse. Even if a pulse having an edge is input from the input signal IN, the D-FFC
1, and C2 and the AND circuit E1, the edge detection signal output is output only during the measurement period in which the rising edge of the input signal IN is obtained, since the pulse is differentially shaped into one cycle width pulse of the clock CLK having the minimum pulse width. The edge detection signal is not erroneously output during the measurement period of.
【００３９】図４は図１のエッジ検出回路において立上
りエッジを持ったパルスが入力信号ＩＮより入力され、
アンド回路Ｅ１から微分整形された出力パルスが一定期
間の測定制御を行う測定基準パルスと一致する時の動作
を示すタイミングチャートである。FIG. 4 shows that the pulse having a rising edge is input from the input signal IN in the edge detection circuit of FIG.
9 is a timing chart showing an operation when an output pulse obtained by differential shaping from an AND circuit E1 matches a measurement reference pulse for performing measurement control for a certain period.
【００４０】この図４に示すように、Ｄ−ＦＦＡ１は測
定基準パルスのハイ・レベルでリセット状態となり、測
定基準パルスのハイ・レベル内にアンド回路Ｅ１からの
入力信号ＩＮの微分整形パルスが入力されても受付けな
いが、Ｄ−ＦＦＡ１のリセット条件と異なる（正反対
の）リセット条件であるＤ−ＦＦＢ１が測定基準パルス
のハイ・レベルで動作状態となり、アンド回路Ｅ１から
の入力信号ＩＮの微分整形パルスを受付ける。As shown in FIG. 4, the D-FFA1 is reset at the high level of the measurement reference pulse, and the differential shaping pulse of the input signal IN from the AND circuit E1 is input within the high level of the measurement reference pulse. Although D-FFB1 is not accepted even if it is performed, D-FFB1 which is a reset condition different from (directly opposite to) the reset condition of D-FFA1 is activated at the high level of the measurement reference pulse, and the differential shaping of the input signal IN from the AND circuit E1 is performed. Accept the pulse.
【００４１】このため、Ｄ−ＦＦＡ１がリセット状態と
なる測定基準パルスのハイ・レベル時に入力信号ＩＮか
ら立上りエッジを持ったパルスが入力されても、立上り
エッジの未検出を防ぐことができる。For this reason, even if a pulse having a rising edge is input from the input signal IN when the D-FFA1 is at the high level of the measurement reference pulse in the reset state, it is possible to prevent the rising edge from being undetected.
【００４２】また、Ｄ−ＦＦＢ１の出力をクロックＣＬ
Ｋに同期してシフトするＤ−ＦＦＢ２の出力がオア回路
Ｄ１を介してＤ−ＦＦＡ１に入力されるため、測定基準
パルスがハイ・レベル（Ｄ−ＦＦＡ１がリセット状態）
の時に、Ｄ−ＦＦＢ１で行ったエッジ検出結果を測定基
準パルスがロウ・レベルとなり、リセット状態から正常
動作状態へ復帰したＤ−ＦＦＡ１に反映させることがで
きる。Further, the output of D-FFB1 is supplied to the clock CL.
Since the output of D-FFB2 that shifts in synchronization with K is input to D-FFA1 via OR circuit D1, the measurement reference pulse is at a high level (D-FFA1 is in a reset state).
At this time, the result of edge detection performed by the D-FFB1 can be reflected on the D-FFA1 that has returned from the reset state to the normal operation state when the measurement reference pulse goes low.
【００４３】図５は図１のｎ段カウンタＦ１及びデコー
ダＧ１によって生成出力される測定基準パルスの例を示
すタイミングチャートである。仮に、ｎ段カウンタＦ１
の段数を４段とすると、この４段カウンタのカウント値
出力は図５のタイミングチャートに示すように、クロッ
クＣＬＫに同期して０〜Ｆｈｅｘの値を出力する。FIG. 5 is a timing chart showing an example of measurement reference pulses generated and output by the n-stage counter F1 and the decoder G1 in FIG. Assume that an n-stage counter F1
Assuming that the number of stages is four, the count value output of this four-stage counter outputs values of 0 to Fhex in synchronization with the clock CLK as shown in the timing chart of FIG.
【００４４】デコーダＧ１はこのカウント値出力を受
け、任意の値をデコードすることによって、任意に一定
間隔の測定基準パルスを生成出力することができる。図
５の測定基準パルス＃１はデコーダＧ１のデコード値を
Ｆｈｅｘにした時に生成出力される測定基準パルスであ
る。また、測定基準パルス＃２はデコーダＧ１のデコー
ド値を奇数値にした場合の測定基準パルスであり、測定
基準パルス＃３はデコード値を０〜２ｈｅｘと連続した
値にした場合の測定基準パルスである。The decoder G1 receives the count value output, and decodes an arbitrary value to generate and output a measurement reference pulse at an arbitrary constant interval. The measurement reference pulse # 1 in FIG. 5 is a measurement reference pulse generated and output when the decode value of the decoder G1 is set to Fhex. The measurement reference pulse # 2 is a measurement reference pulse when the decode value of the decoder G1 is an odd value, and the measurement reference pulse # 3 is a measurement reference pulse when the decode value is a continuous value of 0 to 2 hex. is there.
【００４５】図６は本発明の他の実施例によるエッジ検
出回路の構成を示す図である。図において、本発明の他
の実施例によるエッジ検出回路はエッジ検出／エッジ非
検出制御入力とするＥＮＢ入力を増やし、インバータＨ
１及びデコードＧ１の出力とＤ−ＦＦＡ１，Ｂ１のリセ
ット入力間にオア回路Ｄ４，アンド回路Ｅ２を追加した
以外は図１に示す本発明の一実施例と同様の構成となっ
ており、同一構成要素には同一符号を付してある。FIG. 6 is a diagram showing a configuration of an edge detection circuit according to another embodiment of the present invention. In the figure, an edge detection circuit according to another embodiment of the present invention increases an ENB input as an edge detection / non-edge detection control input, and
1 and the same configuration as the embodiment of the present invention shown in FIG. 1 except that an OR circuit D4 and an AND circuit E2 are added between the output of the decode G1 and the reset inputs of the D-FFA1 and B1. Elements have the same reference numerals.
【００４６】追加したオア回路Ｄ４にはデコードＧ１の
出力と、新たに増やしたエッジ検出／エッジ非検出制御
入力ＥＮＢを入力し、このオア回路Ｄ４の出力をＤ−Ｆ
ＦＡ１のリセット入力とする。同様に、追加したアンド
回路Ｅ２にもデコードＧ１の出力と、追加したインバー
タＨ１に入力して反転としたエッジ検出／エッジ非検出
制御入力ＥＮＢとを入力し、このアンド回路Ｅ２の出力
をＤ−ＦＦＢ１のリセット入力とする。The output of the decode G1 and the newly increased edge detection / non-edge detection control input ENB are input to the added OR circuit D4, and the output of the OR circuit D4 is supplied to the DF.
FA1 reset input. Similarly, the output of the decode G1 and the inverted edge detection / edge non-detection control input ENB that is input to the added inverter H1 and inverted are also input to the added AND circuit E2, and the output of the AND circuit E2 is D- This is used as the reset input of FFB1.
【００４７】したがって、新たに増やしたエッジ検出／
エッジ非検出制御入力ＥＮＢがロウ・レベルの時はＤ−
ＦＦＡ１，Ｂ１が正常動作するが、エッジ検出／エッジ
非検出制御入力ＥＮＢをハイ・レベルにすると、Ｄ−Ｆ
ＦＡ１，Ｂ１は共にリセット状態となり、入力信号ＩＮ
のパルスであるアンド回路Ｅ１の出力を受付けなくな
る。すなわち、エッジ検出／エッジ非検出制御入力ＥＮ
Ｂによって、入力信号ＩＮのエッジ検出動作を行うか
（検出）／行わないか（非検出）の制御が可能となる。Therefore, the newly increased edge detection /
When the edge non-detection control input ENB is at a low level, D-
Although FFA1 and B1 operate normally, when the edge detection / edge non-detection control input ENB is set to a high level, DF
FA1 and B1 are both reset, and the input signal IN
The output of the AND circuit E1, which is the pulse of the above, is not accepted. That is, edge detection / edge non-detection control input EN
B makes it possible to control whether the edge detection operation of the input signal IN is performed (detected) or not performed (non-detected).
【００４８】図７は本発明の別の実施例によるエッジ検
出回路の構成を示す図である。図において、本発明の別
の実施例によるエッジ検出回路はＤ−ＦＦＪ１とアンド
回路Ｅ３とｎ段カウンタＦ２とｎｂｉｔＤ−ＦＦＫ１と
を追加し、Ｄ−ＦＦＡ１，Ｂ１のリセット入力をデコー
ダＧ１の出力から追加したアンド回路Ｅ３の出力に変更
し、デコードＧ１の出力を追加したｎ段カウンタＦ２の
同期リセット端子及びｎｂｉｔＤ−ＦＦＫ１のイネーブ
ル端子に入力するようにした以外は図１に示す本発明の
一実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。FIG. 7 is a diagram showing a configuration of an edge detection circuit according to another embodiment of the present invention. In the figure, an edge detection circuit according to another embodiment of the present invention adds a D-FFJ1, an AND circuit E3, an n-stage counter F2 and an n-bit D-FFK1, and resets D-FFA1 and B1 from the output of the decoder G1. One embodiment of the present invention shown in FIG. 1 except that the output of the added AND circuit E3 is changed and the output of the decode G1 is input to the synchronous reset terminal of the added n-stage counter F2 and the enable terminal of the n-bit D-FFK1. The configuration is similar to that of the example, and the same components are denoted by the same reference numerals.
【００４９】図８は本発明の別の実施例によるエッジ検
出回路の動作を示すタイムチャートである。これら図７
及び図８を参照して本発明の別の実施例によるエッジ検
出回路で、一定期間内で複数のエッジ検出を行い、その
都度エッジ検出パルスを出力する場合の動作について説
明する。FIG. 8 is a time chart showing the operation of the edge detection circuit according to another embodiment of the present invention. These FIG.
The operation of the edge detection circuit according to another embodiment of the present invention in which a plurality of edges are detected within a predetermined period and an edge detection pulse is output each time will be described with reference to FIG.
【００５０】本発明の一実施例によるエッジ検出回路の
動作説明で説明したように、Ｄ−ＦＦＡ２から出力され
るエッジ検出信号とＤ−ＦＦＡ１から出力されるエッジ
検出信号とをクロックＣＬＫに同期してシフト出力する
Ｄ−ＦＦＪ１の出力をアンド回路Ｅ３に入力すること
で、Ｄ−ＦＦＡ２から出力されたエッジ検出信号を微分
整形する。As described in the description of the operation of the edge detection circuit according to one embodiment of the present invention, the edge detection signal output from the D-FFA2 and the edge detection signal output from the D-FFA1 are synchronized with the clock CLK. By inputting the output of the D-FFJ1 shifted and output to the AND circuit E3, the edge detection signal output from the D-FFA2 is differentiated and shaped.
【００５１】このアンド回路Ｅ３から出力された微分整
形パルスをＤ−ＦＦＡ１，Ｂ１のリセット端子に入力
し、エッジ検出時にハイ・レべルを保持するための（Ｄ
−ＦＦＡ１とオア回路Ｄ１との間）及び（Ｄ−ＦＦＢ１
とオア回路Ｄ２との間）の帰還ループをクリアする。し
たがって、アンド回路Ｅ３は入力信号ＩＮの立上りエッ
ジ毎に検出されたエッジ検出信号を出力することができ
る。The differential shaping pulse output from the AND circuit E3 is input to the reset terminals of the D-FFAs 1 and B1, and (D) for holding a high level when an edge is detected.
-Between FFA1 and OR circuit D1) and (D-FFB1
And the OR circuit D2). Therefore, the AND circuit E3 can output an edge detection signal detected at each rising edge of the input signal IN.
【００５２】ｎ段カウンタＦ２は入力信号ＩＮの立上り
エッジ検出毎にエッジ検出信号を出力するアンド回路Ｅ
３の出力をカウント・アップ動作イネーブル端子に入力
し、検出されたエッジの数をクロックＣＬＫの反転に同
期してカウントする。また、ｎ段カウンタＦ２はクロッ
クＣＬＫの正転同期リセット端子にデコーダＧ１から出
力される測定基準パルスを入力し、測定基準パルス毎に
エッジ検出カウント値をクリアする。An n-stage counter F2 outputs an edge detection signal every time a rising edge of the input signal IN is detected.
3 is input to the count-up operation enable terminal, and the number of detected edges is counted in synchronization with the inversion of the clock CLK. Further, the n-stage counter F2 inputs the measurement reference pulse output from the decoder G1 to the normal rotation synchronization reset terminal of the clock CLK, and clears the edge detection count value for each measurement reference pulse.
【００５３】ｎｂｉｔＤ−ＦＦＫ１は動作イネーブル端
子にデコーダＧ１から出力される測定基準パルスが入力
される。このため、ｎ段カウンタＦ２のカウント値がデ
コーダＧ１から出力される測定基準パルスによってクリ
アされる直前に、ｎ段カウンタＦ２のカウント値を取込
み、次の測定基準パルスが入力されるまで保持し続け
る。The measurement reference pulse output from the decoder G1 is input to the operation enable terminal of the n-bit D-FFK1. Therefore, immediately before the count value of the n-stage counter F2 is cleared by the measurement reference pulse output from the decoder G1, the count value of the n-stage counter F2 is captured and held until the next measurement reference pulse is input. .
【００５４】尚、上述した実施例では立上りエッジのみ
を検出しているが、立下りエッジのみを検出する場合や
両エッジを検出する場合にも適用可能である。つまり、
立下りエッジ検出をする場合にはアンド回路Ｅ１をノア
（ＮＯＲ）回路に変更すればよく、両エッジを検出する
場合にはアンド回路Ｅ１を排他的論理和（ＥＸ−ＯＲ）
回路に変更し、Ｄ−ＦＦＣ２の反転出力を正転出力にす
ればよい。Although only the rising edge is detected in the above-described embodiment, the present invention can be applied to a case where only the falling edge is detected or a case where both edges are detected. That is,
When detecting a falling edge, the AND circuit E1 may be changed to a NOR circuit. When detecting both edges, the AND circuit E1 is changed to an exclusive OR (EX-OR).
What is necessary is just to change to a circuit and make the inversion output of D-FFC2 into a normal output.
【００５５】このように、任意に設定した測定基準パル
ス信号の入力によって、測定基準パルス信号のパルス間
隔毎に入力信号の立上りまたは立下りのエッジ検出を行
うエッジ検出回路を、リセット条件の異なる２系統のＤ
−ＦＦＡ１，Ａ２，Ｂ１，Ｂ２で構成することで、測定
基準パルス入力によるエッジ検出回路クリア時の入力信
号の立上りまたは立下りエッジの未検出期間であるデッ
ト・タイム期間を除去することができる。As described above, the edge detection circuit which detects the rising or falling edge of the input signal at each pulse interval of the measurement reference pulse signal by the input of the measurement reference pulse signal arbitrarily set is provided by two different reset conditions. System D
With the configuration including -FFA1, A2, B1, and B2, it is possible to eliminate a dead time period that is a period during which a rising or falling edge of an input signal is not detected when an edge detection circuit is cleared by input of a measurement reference pulse.
【００５６】また、測定基準パルスをクロックＣＬＫの
二倍の周期にすることで、一定期間の制限を無くし、入
力信号ＩＮのエッジを検出したら常に検出パルスを出力
するエッジ検出回路に切換えることができる。Further, by setting the measurement reference pulse to have a cycle twice as long as the clock CLK, the limitation of a certain period can be eliminated, and when an edge of the input signal IN is detected, the circuit can be switched to an edge detection circuit that always outputs a detection pulse. .
【００５７】さらに、エッジ検出回路の回路規模を小さ
くすることができ、測定基準パルス間で一度立上りまた
は立下りのエッジを検出した後に、エッジ検出回路を構
成するＤ−ＦＦのデータ入力を固定することができ、消
費電力を抑えることができるという効果がある。Furthermore, the circuit size of the edge detection circuit can be reduced, and once a rising or falling edge is detected between measurement reference pulses, the data input of the D-FF constituting the edge detection circuit is fixed. Therefore, there is an effect that power consumption can be suppressed.
【００５８】さらにまた、入力信号が割込み信号と入力
データ信号とを兼用する場合のように２つ以上の機能を
持たせる場合にも有効であり、割込み信号として使う時
にはエッジ検出状態にし、入力データ信号として使う時
にはエッジ非検出状態とすることによって、上記と同様
の効果が得られる。Further, the present invention is also effective when two or more functions are provided, such as when an input signal is used as both an interrupt signal and an input data signal. When used as a signal, the same effect as described above can be obtained by setting the edge to the non-detection state.
【００５９】[0059]
【発明の効果】以上説明したように本発明のエッジ検出
回路によれば、任意にパルス信号発生間隔を設定した一
定期間を示す測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上り及び立
下りのうちの少なくとも一方を検出するエッジ検出回路
において、各々異なるリセット時間を有する第１及び第
２のエッジ検出手段を持ち、測定基準パルスの入力で第
１のエッジ検出手段がクリアされた時に入力信号の立上
り及び立下りのうちの少なくとも一方を第２のエッジ検
出手段で検出することによって、測定基準パルス入力に
よるエッジ検出回路のリセット時の入力信号の立上りま
たは立下りエッジの未検出期間であるデット・タイムを
除去することができるという効果がある。As described above, according to the edge detection circuit of the present invention, the input of the measurement reference pulse signal indicating the fixed period in which the pulse signal generation interval is arbitrarily set is input at each pulse interval of the measurement reference pulse signal. An edge detection circuit for detecting at least one of a rising edge and a falling edge of a signal has first and second edge detecting means each having a different reset time, and the first edge detecting means receives an input of a measurement reference pulse. By detecting at least one of the rising edge and the falling edge of the input signal by the second edge detecting means when the input signal is cleared, the rising edge or the falling edge of the input signal at the time of resetting the edge detecting circuit by the input of the measurement reference pulse is detected. There is an effect that dead time which is an undetected period can be removed.
【図１】本発明の一実施例によるエッジ検出回路の構成
を示す図である。FIG. 1 is a diagram showing a configuration of an edge detection circuit according to one embodiment of the present invention.
【図２】図１のエッジ検出回路に入力される入力信号が
測定基準パルス間に入力された時の動作を示すタイミン
グチャートである。FIG. 2 is a timing chart showing an operation when an input signal input to the edge detection circuit of FIG. 1 is input between measurement reference pulses.
【図３】図１のエッジ検出回路において一定期間の測定
制御を行う測定基準パルスをまたぐ、入力信号からの立
上りエッジを持ったパルスが入力された時の動作を示す
タイミングチャートである。FIG. 3 is a timing chart showing an operation when a pulse having a rising edge from an input signal is input across a measurement reference pulse for performing measurement control for a certain period in the edge detection circuit of FIG. 1;
【図４】図１のエッジ検出回路において立上りエッジを
持ったパルスが入力信号より入力され、アンド回路から
微分整形された出力パルスが一定期間の測定制御を行う
測定基準パルスと一致する時の動作を示すタイミングチ
ャートである。4 is a diagram showing an operation when a pulse having a rising edge is input from an input signal in the edge detection circuit of FIG. 1 and an output pulse obtained by differential shaping from an AND circuit coincides with a measurement reference pulse for performing measurement control for a certain period; FIG.
【図５】図１のｎ段カウンタ及びデコーダによって生成
出力される測定基準パルスの例を示すタイミングチャー
トである。FIG. 5 is a timing chart showing an example of a measurement reference pulse generated and output by an n-stage counter and a decoder in FIG. 1;
【図６】本発明の他の実施例によるエッジ検出回路の構
成を示す図である。FIG. 6 is a diagram showing a configuration of an edge detection circuit according to another embodiment of the present invention.
【図７】本発明の別の実施例によるエッジ検出回路の構
成を示す図である。FIG. 7 is a diagram showing a configuration of an edge detection circuit according to another embodiment of the present invention.
【図８】本発明の別の実施例によるエッジ検出回路の動
作を示すタイムチャートである。FIG. 8 is a time chart showing the operation of the edge detection circuit according to another embodiment of the present invention.
【図９】従来例によるエッジ検出回路の構成を示す図で
ある。FIG. 9 is a diagram showing a configuration of an edge detection circuit according to a conventional example.
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２，Ｊ１ Ｄ−フリ
ップフロップ Ｄ１，Ｄ２，Ｄ３，Ｄ４ オア回路 Ｅ１，Ｅ２，Ｅ３ アンド回路 Ｆ１，Ｆ２ ｎ段カウンタ Ｇ１ デコーダ Ｈ１ インバータ Ｋ１ ｎｂｉｔＤ−フリップフロップA1, A2, B1, B2, C1, C2, J1 D-flip-flop D1, D2, D3, D4 OR circuit E1, E2, E3 AND circuit F1, F2 n-stage counter G1 decoder H1 inverter K1 nbit D-flip-flop
Claims (5)
定期間を示す測定基準パルス信号の入力によって前記測
定基準パルス信号のパルス間隔毎に入力信号の立上り及
び立下りのうちの少なくとも一方を検出するエッジ検出
回路であって、各々異なるリセット時間を有する第１及
び第２のエッジ検出手段を有し、前記測定基準パルスの
入力で前記第１のエッジ検出手段がリセットされた時に
前記入力信号の立上り及び立下りのうちの少なくとも一
方を前記第２のエッジ検出手段で検出するよう構成した
ことを特徴とするエッジ検出回路。At least one of a rising edge and a falling edge of an input signal is detected at each pulse interval of the measurement reference pulse signal by inputting a measurement reference pulse signal indicating a predetermined period in which a pulse signal generation interval is arbitrarily set. An edge detection circuit, comprising first and second edge detection means each having a different reset time, wherein a rise of the input signal when the first edge detection means is reset by input of the measurement reference pulse; And an edge detection circuit configured to detect at least one of a falling edge and a falling edge by the second edge detection means.
前記第１のエッジ検出手段に入力する手段を含むことを
特徴とする請求項１記載のエッジ検出回路。2. The edge detection circuit according to claim 1, further comprising means for inputting a detection result of said second edge detection means to said first edge detection means.
Ｄ−フリップフロップ回路からなることを特徴とする請
求項１または請求項２記載のエッジ検出回路。3. The first and second edge detecting means,
3. The edge detecting circuit according to claim 1, comprising a D-flip-flop circuit.
エッジ検出手段におけるエッジ検出／エッジ非検出を制
御する手段を含むことを特徴とする請求項１から請求項
３のいずれか記載のエッジ検出回路。4. The apparatus according to claim 1, further comprising means for controlling edge detection / non-edge detection in said first and second edge detection means in response to an external signal. Edge detection circuit.
前記第１のエッジ検出手段に入力することで形成される
帰還ループを前記エッジ検出時にリセットする手段を含
むことを特徴とする請求項２記載のエッジ検出回路。5. The apparatus according to claim 1, further comprising means for resetting a feedback loop formed by inputting a detection result of said second edge detection means to said first edge detection means when said edge is detected. 2. The edge detection circuit according to 2.
Priority Applications (1)
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| Application Number | Title | Priority Date | Filing Date |
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- 1999-02-01 JP JP02413599A patent/JP3586578B2/en not_active Expired - Fee Related
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| US12135345B2 (en) * | 2020-03-31 | 2024-11-05 | Denso Corporation | Pulse edge detection circuit |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| R150 | Certificate of patent or registration of utility model |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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