JP2000224014A - エッジ検出回路 - Google Patents
エッジ検出回路Info
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- 230000000630 rising effect Effects 0.000 claims abstract description 41
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- 238000010586 diagram Methods 0.000 description 8
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 測定基準パルス入力によるエッジ検出回路の
リセット時の入力信号の立上りまたは立下りエッジの未
検出期間であるデット・タイムを除去可能なエッジ検出
回路を提供する。 【解決手段】 測定基準パルス信号のパルス間隔毎に入
力信号の立上りまたは立下りのエッジ検出を行うエッジ
検出回路を、リセット条件の異なる２系統のＤ−フリッ
プフロップＡ１，Ａ２，Ｂ１，Ｂ２で構成している。測
定基準パルス信号によってＤ−フリップフロップＡ１を
クリアする時に、他方のＤ−フリップフロップＢ１を動
作させ、クリア状態から正常動作状態に復帰したＤ−フ
リップフロップＡ１にクリア時のエッジ検出結果を反映
させている。
リセット時の入力信号の立上りまたは立下りエッジの未
検出期間であるデット・タイムを除去可能なエッジ検出
回路を提供する。 【解決手段】 測定基準パルス信号のパルス間隔毎に入
力信号の立上りまたは立下りのエッジ検出を行うエッジ
検出回路を、リセット条件の異なる２系統のＤ−フリッ
プフロップＡ１，Ａ２，Ｂ１，Ｂ２で構成している。測
定基準パルス信号によってＤ−フリップフロップＡ１を
クリアする時に、他方のＤ−フリップフロップＢ１を動
作させ、クリア状態から正常動作状態に復帰したＤ−フ
リップフロップＡ１にクリア時のエッジ検出結果を反映
させている。
Description
【０００１】
【発明の属する技術分野】本発明はエッジ検出回路に関
し、特にクロック断検出回路やアラーム（エラー）検出
回路等に用いられるエッジ検出回路に関する。
し、特にクロック断検出回路やアラーム（エラー）検出
回路等に用いられるエッジ検出回路に関する。
【０００２】
【従来の技術】従来、エッジ検出回路においては、入力
した信号の立上りまたは立下りのエッジを検出してお
り、クロック断検出やエラーパルス検出等の検出回路に
用いられている。
した信号の立上りまたは立下りのエッジを検出してお
り、クロック断検出やエラーパルス検出等の検出回路に
用いられている。
【０００３】このエッジ検出回路としては、特開平９−
９３０９９号公報に記載された回路例がある。図９はこ
の公報に記載されたエッジ検出回路の一例を示してい
る。図９において、エッジ検出回路は４個のＤ−フリッ
プフロップ（以下、ＦＦとする）１１〜１４を直列に接
続しかつ入力信号が１番目のＤ−ＦＦ１１に入力される
第１のＤ−ＦＦ群と、エッジ検出を行うか否かを指示す
るエッジ検出制御信号を受けかつ２個のＤ−ＦＦ２１，
２２を直列に接続した第２のＤ−ＦＦ群と、第１のＤ−
ＦＦ群の１段目の出力と第２のＤ−ＦＦ群の１段目の反
転出力及びその２段目の出力とを入力とするアンド（Ａ
ＮＤ）回路５１と、このアンド回路５１の出力を受ける
第３のＤ−ＦＦ３１と、第１のＤ−ＦＦ群の正転及び反
転各出力を入力とするアンド回路４１，４２と、アンド
回路４１，４２の出力を入力とするオア（ＯＲ）回路６
１とから構成されている。
９３０９９号公報に記載された回路例がある。図９はこ
の公報に記載されたエッジ検出回路の一例を示してい
る。図９において、エッジ検出回路は４個のＤ−フリッ
プフロップ（以下、ＦＦとする）１１〜１４を直列に接
続しかつ入力信号が１番目のＤ−ＦＦ１１に入力される
第１のＤ−ＦＦ群と、エッジ検出を行うか否かを指示す
るエッジ検出制御信号を受けかつ２個のＤ−ＦＦ２１，
２２を直列に接続した第２のＤ−ＦＦ群と、第１のＤ−
ＦＦ群の１段目の出力と第２のＤ−ＦＦ群の１段目の反
転出力及びその２段目の出力とを入力とするアンド（Ａ
ＮＤ）回路５１と、このアンド回路５１の出力を受ける
第３のＤ−ＦＦ３１と、第１のＤ−ＦＦ群の正転及び反
転各出力を入力とするアンド回路４１，４２と、アンド
回路４１，４２の出力を入力とするオア（ＯＲ）回路６
１とから構成されている。
【０００４】Ｄ−ＦＦ１１〜１４，２１，２２はクロッ
クＣＬＫの立上り同期で、Ｄ−ＦＦ３１はクロックＣＬ
Ｋの立下り同期で動作し、またＤ−ＦＦ１１はリセット
付きＦＦ、Ｄ−ＦＦ１３はセット付きＦＦ、Ｄ−ＦＦ１
４はセット、リセット付きＦＦである。
クＣＬＫの立上り同期で、Ｄ−ＦＦ３１はクロックＣＬ
Ｋの立下り同期で動作し、またＤ−ＦＦ１１はリセット
付きＦＦ、Ｄ−ＦＦ１３はセット付きＦＦ、Ｄ−ＦＦ１
４はセット、リセット付きＦＦである。
【０００５】次に、上記のエッジ検出回路の動作につい
て説明する。Ｄ−ＦＦ１１〜１４は入力信号ＩＮを受
け、クロックＣＬＫの立上りに同期してＤ−ＦＦ１１か
らＤ−ＦＦ１４へと順次入力信号ＩＮをシフトする。ア
ンド回路４１はＤ−ＦＦ１１〜１３の出力とＤ−ＦＦ１
４の反転出力とを入力し、入力信号ＩＮの立上りエッジ
の検出を行う。アンド回路４２はＤ−ＦＦ１１〜１３の
反転出力とＤ−ＦＦ１４の出力とを入力することで、入
力信号ＩＮの立下りエッジ検出を行う。
て説明する。Ｄ−ＦＦ１１〜１４は入力信号ＩＮを受
け、クロックＣＬＫの立上りに同期してＤ−ＦＦ１１か
らＤ−ＦＦ１４へと順次入力信号ＩＮをシフトする。ア
ンド回路４１はＤ−ＦＦ１１〜１３の出力とＤ−ＦＦ１
４の反転出力とを入力し、入力信号ＩＮの立上りエッジ
の検出を行う。アンド回路４２はＤ−ＦＦ１１〜１３の
反転出力とＤ−ＦＦ１４の出力とを入力することで、入
力信号ＩＮの立下りエッジ検出を行う。
【０００６】Ｄ−ＦＦ２１，２２はエッジ検出制御信号
ＥＮＢを受け、アンド回路５１はＤ−ＦＦ１１，２２の
出力とＤ−ＦＦ２１の反転出力とを入力し、Ｄ−ＦＦ３
１はアンド回路５１の出力を入力する。また、エッジ検
出信号ＥＮＢをＤ−ＦＦ１１のリセット端子に入力し、
Ｄ−ＦＦ２１の出力をＤ−ＦＦ１４のリセット端子に入
力し、Ｄ−ＦＦ３１の出力をＤ−ＦＦ１３，１４のセッ
ト端子に入力する。
ＥＮＢを受け、アンド回路５１はＤ−ＦＦ１１，２２の
出力とＤ−ＦＦ２１の反転出力とを入力し、Ｄ−ＦＦ３
１はアンド回路５１の出力を入力する。また、エッジ検
出信号ＥＮＢをＤ−ＦＦ１１のリセット端子に入力し、
Ｄ−ＦＦ２１の出力をＤ−ＦＦ１４のリセット端子に入
力し、Ｄ−ＦＦ３１の出力をＤ−ＦＦ１３，１４のセッ
ト端子に入力する。
【０００７】エッジ検出制御信号ＥＮＢはクロックＣＬ
Ｋに同期した信号で、これがロウ・レベルの時にエッジ
検出状態、ハイ・レベルの時にエッジ非検出状態をそれ
ぞれ示す信号である。エッジ検出制御信号ＥＮＢがハイ
・レベルになるとＤ−ＦＦ１１がリセットされ、次のク
ロックＣＬＫの立上りに同期してＤ−ＦＦ１４がリセッ
トされる。
Ｋに同期した信号で、これがロウ・レベルの時にエッジ
検出状態、ハイ・レベルの時にエッジ非検出状態をそれ
ぞれ示す信号である。エッジ検出制御信号ＥＮＢがハイ
・レベルになるとＤ−ＦＦ１１がリセットされ、次のク
ロックＣＬＫの立上りに同期してＤ−ＦＦ１４がリセッ
トされる。
【０００８】Ｄ−ＦＦ１１の出力がハイ・レベルの時、
エッジ検出制御信号ＥＮＢの立下りエッジをＤ−ＦＦ２
１，２２及びアンド回路５１で検出し、クロックＣＬＫ
の立下りでＤ−ＦＦ３１の出力がハイ・レベルになって
Ｄ−ＦＦ１３，１４をセットする。
エッジ検出制御信号ＥＮＢの立下りエッジをＤ−ＦＦ２
１，２２及びアンド回路５１で検出し、クロックＣＬＫ
の立下りでＤ−ＦＦ３１の出力がハイ・レベルになって
Ｄ−ＦＦ１３，１４をセットする。
【０００９】
【発明が解決しようとする課題】上述した従来のエッジ
検出回路では、任意に設定した測定基準パルス信号を基
にパルス間隔毎の立上りまたは立下りのエッジ検出を行
うため、測定基準パルス信号をエッジ検出制御信号ＥＮ
Ｂに入力すると、測定基準パルス信号入力がロウ・レベ
ルの区間ではエッジ検出を行うが、測定基準パルス信号
入力がハイ・レベルとなる区間では入力信号が入力され
るＤ−ＦＦ１１がリセット状態となり、入力信号を受付
けなくなってしまう。
検出回路では、任意に設定した測定基準パルス信号を基
にパルス間隔毎の立上りまたは立下りのエッジ検出を行
うため、測定基準パルス信号をエッジ検出制御信号ＥＮ
Ｂに入力すると、測定基準パルス信号入力がロウ・レベ
ルの区間ではエッジ検出を行うが、測定基準パルス信号
入力がハイ・レベルとなる区間では入力信号が入力され
るＤ−ＦＦ１１がリセット状態となり、入力信号を受付
けなくなってしまう。
【００１０】このため、エッジ検出制御信号ＥＮＢがハ
イ・レベルとなる区間はエッジ非検出区間であると同時
に、エッジ未検出となるデット・タイム区間となってし
まうという問題がある。
イ・レベルとなる区間はエッジ非検出区間であると同時
に、エッジ未検出となるデット・タイム区間となってし
まうという問題がある。
【００１１】また、入力信号ＩＮをクロックＣＬＫの立
上りに同期してＤ−ＦＦ１１からＤ−ＦＦ１４へと順次
シフトし、各Ｄ−ＦＦ１１〜１４の正転及び反転出力を
アンド回路４１，４２に入力することで入力信号のエッ
ジ検出を行うようになっているため、入力信号のパルス
幅がクロックＣＬＫ入力の４周期以上でないと、シフト
した入力信号がアンド回路４１，４２で相互に打ち消し
合い、入力信号の立上り及び立下りのエッジが無くな
る。このため、入力信号のパルス幅がクロックＣＬＫの
３周期以内であると、立上りまたは立下りのエッジ検出
ができないという問題もある。
上りに同期してＤ−ＦＦ１１からＤ−ＦＦ１４へと順次
シフトし、各Ｄ−ＦＦ１１〜１４の正転及び反転出力を
アンド回路４１，４２に入力することで入力信号のエッ
ジ検出を行うようになっているため、入力信号のパルス
幅がクロックＣＬＫ入力の４周期以上でないと、シフト
した入力信号がアンド回路４１，４２で相互に打ち消し
合い、入力信号の立上り及び立下りのエッジが無くな
る。このため、入力信号のパルス幅がクロックＣＬＫの
３周期以内であると、立上りまたは立下りのエッジ検出
ができないという問題もある。
【００１２】そこで、本発明の目的は上記の問題点を解
消し、測定基準パルス入力によるエッジ検出回路のリセ
ット時の入力信号の立上りまたは立下りエッジの未検出
期間であるデット・タイムを除去することができるエッ
ジ検出回路を提供することにある。
消し、測定基準パルス入力によるエッジ検出回路のリセ
ット時の入力信号の立上りまたは立下りエッジの未検出
期間であるデット・タイムを除去することができるエッ
ジ検出回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明によるエッジ検出
回路は、任意にパルス信号発生間隔を設定した一定期間
を示す測定基準パルス信号の入力によって前記測定基準
パルス信号のパルス間隔毎に入力信号の立上り及び立下
りのうちの少なくとも一方を検出するエッジ検出回路で
あって、各々異なるリセット時間を有する第１及び第２
のエッジ検出手段を備え、前記測定基準パルスの入力で
前記第１のエッジ検出手段がリセットされた時に前記入
力信号の立上り及び立下りのうちの少なくとも一方を前
記第２のエッジ検出手段で検出するよう構成している。
回路は、任意にパルス信号発生間隔を設定した一定期間
を示す測定基準パルス信号の入力によって前記測定基準
パルス信号のパルス間隔毎に入力信号の立上り及び立下
りのうちの少なくとも一方を検出するエッジ検出回路で
あって、各々異なるリセット時間を有する第１及び第２
のエッジ検出手段を備え、前記測定基準パルスの入力で
前記第１のエッジ検出手段がリセットされた時に前記入
力信号の立上り及び立下りのうちの少なくとも一方を前
記第２のエッジ検出手段で検出するよう構成している。
【００１４】すなわち、本発明のエッジ検出回路は、任
意に設定した測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上りまたは
立下りのエッジ検出を行うエッジ検出回路において、測
定基準パルス信号のパルス間隔毎に入力信号の立上りま
たは立下りのエッジ検出を行うエッジ検出回路を、リセ
ット時間の異なる２系統のＤ−ＦＦで構成している。
意に設定した測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上りまたは
立下りのエッジ検出を行うエッジ検出回路において、測
定基準パルス信号のパルス間隔毎に入力信号の立上りま
たは立下りのエッジ検出を行うエッジ検出回路を、リセ
ット時間の異なる２系統のＤ−ＦＦで構成している。
【００１５】このリセット時間の異なる２系統のエッジ
検出回路において、第１のエッジ検出回路は入力信号の
エッジでセットされ、測定基準パルスの立上りでリセッ
トされる。一方、第２のエッジ検出回路は第１のエッジ
検出回路がリセットされる時に検出可能状態となり、入
力信号のエッジ検出を行う。
検出回路において、第１のエッジ検出回路は入力信号の
エッジでセットされ、測定基準パルスの立上りでリセッ
トされる。一方、第２のエッジ検出回路は第１のエッジ
検出回路がリセットされる時に検出可能状態となり、入
力信号のエッジ検出を行う。
【００１６】第２のエッジ検出回路のリセットは測定基
準パルスの立下りで行う。これによって、第１のエッジ
検出回路が未検出期間に見逃した入力信号のエッジを第
２のエッジ検出回路が検出し、これを検出期間にある第
１のエッジ検出回路に再び入力させて検出させることが
可能となる。
準パルスの立下りで行う。これによって、第１のエッジ
検出回路が未検出期間に見逃した入力信号のエッジを第
２のエッジ検出回路が検出し、これを検出期間にある第
１のエッジ検出回路に再び入力させて検出させることが
可能となる。
【００１７】したがって、測定基準パルス入力によるエ
ッジ検出回路クリア時の入力信号の立上りまたは立下り
エッジの未検出期間であるデット・タイム期間を除去す
るという効果が得られる。また、測定基準パルスをクロ
ックＣＬＫの二倍の周期にすることで、一定期間の制限
を無くし、入力信号ＩＮのエッジを検出したら常に検出
パルスを出力するエッジ検出回路に切換えることが可能
となる。
ッジ検出回路クリア時の入力信号の立上りまたは立下り
エッジの未検出期間であるデット・タイム期間を除去す
るという効果が得られる。また、測定基準パルスをクロ
ックＣＬＫの二倍の周期にすることで、一定期間の制限
を無くし、入力信号ＩＮのエッジを検出したら常に検出
パルスを出力するエッジ検出回路に切換えることが可能
となる。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
エッジ検出回路の構成を示す図である。図において、本
発明の一実施例によるエッジ検出回路はＤ−フリップフ
ロップ（以下、ＦＦとする）Ａ１，Ａ２，Ｂ１，Ｂ２，
Ｃ１，Ｃ２と、オア（ＯＲ）回路Ｄ１〜Ｄ３と、アンド
（ＡＮＤ）回路Ｅ１と、ｎ段カウンタＦ１と、デコーダ
Ｇ１とから構成されている。
面を参照して説明する。図１は本発明の一実施例による
エッジ検出回路の構成を示す図である。図において、本
発明の一実施例によるエッジ検出回路はＤ−フリップフ
ロップ（以下、ＦＦとする）Ａ１，Ａ２，Ｂ１，Ｂ２，
Ｃ１，Ｃ２と、オア（ＯＲ）回路Ｄ１〜Ｄ３と、アンド
（ＡＮＤ）回路Ｅ１と、ｎ段カウンタＦ１と、デコーダ
Ｇ１とから構成されている。
【００１９】Ｄ−ＦＦＡ１，Ｂ１はクロックＣＬＫの立
下り同期、Ｄ−ＦＦＡ２，Ｂ２，Ｃ１，Ｃ２はクロック
ＣＬＫの立上り同期で動作するＤ−ＦＦである。また、
Ｄ−ＦＦＡ１，Ｂ１はリセット付きのＤ−ＦＦである。
下り同期、Ｄ−ＦＦＡ２，Ｂ２，Ｃ１，Ｃ２はクロック
ＣＬＫの立上り同期で動作するＤ−ＦＦである。また、
Ｄ−ＦＦＡ１，Ｂ１はリセット付きのＤ−ＦＦである。
【００２０】ｎ段カウンタＦ１はクロックの立上り同期
で、０値から（２n −１）値までのカウント・アップ動
作するカウンタ回路である。また、ｎ段カウンタＦ１は
（２n −１）値までカウント・アップしたら０値に戻
り、再度カウント・アップを開始するカウンタ回路であ
る。
で、０値から（２n −１）値までのカウント・アップ動
作するカウンタ回路である。また、ｎ段カウンタＦ１は
（２n −１）値までカウント・アップしたら０値に戻
り、再度カウント・アップを開始するカウンタ回路であ
る。
【００２１】デコーダＧ１はｎ本のデータ入力で表せら
れる２n 値から、１値または複数値をデコードして出力
するデコーダ回路である。また、デコーダＧ１はｍ本の
デコーダ制御信号入力ＣＮＴによって２m 通りの出力が
得られる。
れる２n 値から、１値または複数値をデコードして出力
するデコーダ回路である。また、デコーダＧ１はｍ本の
デコーダ制御信号入力ＣＮＴによって２m 通りの出力が
得られる。
【００２２】入力信号ＩＮはＤ−ＦＦＣ１に入力され、
シフト・レジスタ動作のＤ−ＦＦＣ１，Ｃ２でクロック
ＣＬＫの立上りに同期して順次シフトされる。アンド回
路Ｅ１はＤ−ＦＦＣ１の正転出力とＤ−ＦＦＣ２の反転
出力とが入力され、入力信号ＩＮから入力される立上り
エッジを持ったパルスがクロックＣＬＫの周期の２倍以
上になっても、常に入力信号ＩＮの立上りエッジを基に
クロックＣＬＫの１周期のハイ・レベルのパルスを微分
整形して出力する。
シフト・レジスタ動作のＤ−ＦＦＣ１，Ｃ２でクロック
ＣＬＫの立上りに同期して順次シフトされる。アンド回
路Ｅ１はＤ−ＦＦＣ１の正転出力とＤ−ＦＦＣ２の反転
出力とが入力され、入力信号ＩＮから入力される立上り
エッジを持ったパルスがクロックＣＬＫの周期の２倍以
上になっても、常に入力信号ＩＮの立上りエッジを基に
クロックＣＬＫの１周期のハイ・レベルのパルスを微分
整形して出力する。
【００２３】オア回路Ｄ１はＤ−ＦＦＡ１，Ｂ２の出力
とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＡ１は
オア回路Ｄ１の出力が入力される。また、デコーダＧ１
の出力をＤ−ＦＦＡ１のリセット端子に入力する。
とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＡ１は
オア回路Ｄ１の出力が入力される。また、デコーダＧ１
の出力をＤ−ＦＦＡ１のリセット端子に入力する。
【００２４】同様に、オア回路Ｄ２はＤ−ＦＦＢ１の出
力とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＢ１
はオア回路Ｄ２の出力が入力される。また、デコーダＧ
１の反転出力をＤ−ＦＦＢ１のリセット端子に入力す
る。
力とアンド回路Ｅ１の出力とが入力され、Ｄ−ＦＦＢ１
はオア回路Ｄ２の出力が入力される。また、デコーダＧ
１の反転出力をＤ−ＦＦＢ１のリセット端子に入力す
る。
【００２５】このため、アンド回路Ｅ１からの入力信号
ＩＮのパルスがオア回路Ｄ１を通ってＤ−ＦＦＡ１に入
力されると、Ｄ−ＦＦＡ１からオア回路Ｄ１への帰還ル
ープによって、デコーダＧ１からの測定基準パルスがリ
セット端子に入力されない限り、Ｄ−ＦＦＡ１はハイ・
レベルを保持し続けることとなる。オア回路Ｄ２及びＤ
−ＦＦＢ１の構成も上記のオア回路Ｄ１及びＤ−ＦＦＡ
１の構成と同様であり、同様の動作となる。
ＩＮのパルスがオア回路Ｄ１を通ってＤ−ＦＦＡ１に入
力されると、Ｄ−ＦＦＡ１からオア回路Ｄ１への帰還ル
ープによって、デコーダＧ１からの測定基準パルスがリ
セット端子に入力されない限り、Ｄ−ＦＦＡ１はハイ・
レベルを保持し続けることとなる。オア回路Ｄ２及びＤ
−ＦＦＢ１の構成も上記のオア回路Ｄ１及びＤ−ＦＦＡ
１の構成と同様であり、同様の動作となる。
【００２６】Ｄ−ＦＦＡ１，Ｂ１のリセット条件はＤ−
ＦＦＡ１がデコードＧ１から出力される測定基準パルス
のハイ・レベルでリセット状態とし、Ｄ−ＦＦＢ１は測
定基準パルスのロウ・レベルでリセット状態となる。
ＦＦＡ１がデコードＧ１から出力される測定基準パルス
のハイ・レベルでリセット状態とし、Ｄ−ＦＦＢ１は測
定基準パルスのロウ・レベルでリセット状態となる。
【００２７】Ｄ−ＦＦＡ１，Ｂ１のリセット条件を上記
のような異なったリセット条件とするのは、一定間隔に
Ｄ−ＦＦＡ１のリセット端子に入力されるデコードＧ１
からの測定基準パルス出力によるＤ−ＦＦＡ１のリセッ
ト状態時に、アンド回路Ｅ１からの入力信号ＩＮのパル
スが入力されてもリセット条件の異なるＤ−ＦＦＢ１で
アンド回路Ｅ１からの入力ＩＮのパルスを検出するため
である。
のような異なったリセット条件とするのは、一定間隔に
Ｄ−ＦＦＡ１のリセット端子に入力されるデコードＧ１
からの測定基準パルス出力によるＤ−ＦＦＡ１のリセッ
ト状態時に、アンド回路Ｅ１からの入力信号ＩＮのパル
スが入力されてもリセット条件の異なるＤ−ＦＦＢ１で
アンド回路Ｅ１からの入力ＩＮのパルスを検出するため
である。
【００２８】Ｄ−ＦＦＢ２はＤ−ＦＦＢ１の出力を入力
とし、クロックＣＬＫに同期してＤ−ＦＦＢ１の出力を
シフト出力し、Ｄ−ＦＦＡ１のリセット状態の解除後に
Ｄ−ＦＦＢ１のエッジ検出結果をＤ−ＦＦＡ１に反映さ
せるために設けられている。
とし、クロックＣＬＫに同期してＤ−ＦＦＢ１の出力を
シフト出力し、Ｄ−ＦＦＡ１のリセット状態の解除後に
Ｄ−ＦＦＢ１のエッジ検出結果をＤ−ＦＦＡ１に反映さ
せるために設けられている。
【００２９】したがって、任意に設定した一定期間での
エッジ検出における入力信号ＩＮのエッジ未検出となる
デット・タイムを除去することができる。また、デコー
ダＧ１のデコード値を奇数値または偶数値に設定し、測
定基準パルスをクロックＣＬＫの二倍の周期にすること
で一定期間の制限を無くし、入力信号ＩＮのエッジを検
出したら常に検出パルスを出力するエッジ検出に切換え
ることができる。
エッジ検出における入力信号ＩＮのエッジ未検出となる
デット・タイムを除去することができる。また、デコー
ダＧ１のデコード値を奇数値または偶数値に設定し、測
定基準パルスをクロックＣＬＫの二倍の周期にすること
で一定期間の制限を無くし、入力信号ＩＮのエッジを検
出したら常に検出パルスを出力するエッジ検出に切換え
ることができる。
【００３０】オア回路Ｄ３はエッジ検出を行うＤ−ＦＦ
を、異なるリセット条件でＤ−ＦＦＡ１とＤ−ＦＦＢ１
との２系統に分けているため、Ｄ−ＦＦＡ１，Ｂ１夫々
の出力を入力として２つのエッジ検出信号を１つのエッ
ジ検出信号にする。Ｄ−ＦＦＡ２はオア回路Ｄ３で１つ
にまとめたエッジ検出信号をクロックＣＬＫに同期して
シフトし、エッジ検出信号出力ＯＵＴとする。
を、異なるリセット条件でＤ−ＦＦＡ１とＤ−ＦＦＢ１
との２系統に分けているため、Ｄ−ＦＦＡ１，Ｂ１夫々
の出力を入力として２つのエッジ検出信号を１つのエッ
ジ検出信号にする。Ｄ−ＦＦＡ２はオア回路Ｄ３で１つ
にまとめたエッジ検出信号をクロックＣＬＫに同期して
シフトし、エッジ検出信号出力ＯＵＴとする。
【００３１】ｎ段カウンタＦ１はｎ本の出力を持ち、ク
ロックＣＬＫの立上りに同期してカウント・アップした
値を出力する。デコーダＧ１はｎ段カウンタＦ１からの
カウント・アップ値出力ｎ本が入力され、設定した値が
入力された時にのみハイ・パルスを出力する。したがっ
て、（ｎ段カウンタＦ１）＋（デコーダＧ１）の回路に
よって、一定間隔の測定基準パルスを生成する。また、
デコーダＧ１に入力するｍ本のデコード制御信号ＣＮＴ
によって、デコーダＧ１は２m 通りの測定基準パルスを
出力することができる。上記のｎ段カウンタＦ１及びデ
コーダＧ１については当業者にとってよく知られている
ので、その詳細な構成及び動作についての説明は省略す
る。
ロックＣＬＫの立上りに同期してカウント・アップした
値を出力する。デコーダＧ１はｎ段カウンタＦ１からの
カウント・アップ値出力ｎ本が入力され、設定した値が
入力された時にのみハイ・パルスを出力する。したがっ
て、（ｎ段カウンタＦ１）＋（デコーダＧ１）の回路に
よって、一定間隔の測定基準パルスを生成する。また、
デコーダＧ１に入力するｍ本のデコード制御信号ＣＮＴ
によって、デコーダＧ１は２m 通りの測定基準パルスを
出力することができる。上記のｎ段カウンタＦ１及びデ
コーダＧ１については当業者にとってよく知られている
ので、その詳細な構成及び動作についての説明は省略す
る。
【００３２】図２は図１のエッジ検出回路に入力される
入力信号が測定基準パルス間に入力された時の動作を示
すタイミングチャートである。これら図１及び図２を参
照して本発明の一実施例の動作について説明する。
入力信号が測定基準パルス間に入力された時の動作を示
すタイミングチャートである。これら図１及び図２を参
照して本発明の一実施例の動作について説明する。
【００３３】以下、デコーダＧ１のデコード値によって
任意に設定した一定期間に、立上りエッジを持ったパル
スが入力信号ＩＮから入力された時のエッジ検出動作に
ついて説明する。
任意に設定した一定期間に、立上りエッジを持ったパル
スが入力信号ＩＮから入力された時のエッジ検出動作に
ついて説明する。
【００３４】任意に設定可能な入力信号ＩＮの立上りエ
ッジ検出測定期間ｔ１，ｔ２，・・・において、立上り
エッジを持ったパルスが入力信号ＩＮから入力される
と、クロックＣＬＫに同期してＤ−ＦＦＣ１，Ｃ２でシ
フトされ、Ｄ−ＦＦＣ１の出力及びＤ−ＦＦＣ２の反転
出力を入力とするアンド回路Ｅ１でクロックＣＬＫに同
期したクロックＣＬＫの１周期幅のパルスに微分整形し
て出力する。
ッジ検出測定期間ｔ１，ｔ２，・・・において、立上り
エッジを持ったパルスが入力信号ＩＮから入力される
と、クロックＣＬＫに同期してＤ−ＦＦＣ１，Ｃ２でシ
フトされ、Ｄ−ＦＦＣ１の出力及びＤ−ＦＦＣ２の反転
出力を入力とするアンド回路Ｅ１でクロックＣＬＫに同
期したクロックＣＬＫの１周期幅のパルスに微分整形し
て出力する。
【００３５】Ｄ−ＦＦＡ１はオア回路Ｄ１を介して、こ
のアンド回路Ｅ１から出力された入力信号ＩＮのパルス
をクロックＣＬＫの反転に同期して取込み、デコードＧ
１からの測定基準パルスのハイ・パルスが出力されるま
で、Ｄ−ＦＦＡ１はハイ・レベルを保持し続ける。Ｄ−
ＦＦＡ１の出力がオア回路Ｄ３を介してＤ−ＦＦＡ２に
入力され、入力されたＤ−ＦＦＡ１の出力がクロックＣ
ＬＫの正転に同期してシフト出力され、エッジ検出信号
ＯＵＴとして出力される。
のアンド回路Ｅ１から出力された入力信号ＩＮのパルス
をクロックＣＬＫの反転に同期して取込み、デコードＧ
１からの測定基準パルスのハイ・パルスが出力されるま
で、Ｄ−ＦＦＡ１はハイ・レベルを保持し続ける。Ｄ−
ＦＦＡ１の出力がオア回路Ｄ３を介してＤ−ＦＦＡ２に
入力され、入力されたＤ−ＦＦＡ１の出力がクロックＣ
ＬＫの正転に同期してシフト出力され、エッジ検出信号
ＯＵＴとして出力される。
【００３６】尚、測定基準パルスはハイ・パルスである
ため、Ｄ−ＦＦＢ１はリセット状態であり、Ｄ−ＦＦＢ
１及びＤ−ＦＦＢ１の出力をクロックＣＬＫの正転に同
期してシフトするＤ−ＦＦＢ２は共にロウ・レベルを出
力する。
ため、Ｄ−ＦＦＢ１はリセット状態であり、Ｄ−ＦＦＢ
１及びＤ−ＦＦＢ１の出力をクロックＣＬＫの正転に同
期してシフトするＤ−ＦＦＢ２は共にロウ・レベルを出
力する。
【００３７】図３は図１のエッジ検出回路において一定
期間の測定制御を行う測定基準パルスをまたぐ、入力信
号ＩＮからの立上りエッジを持ったパルスが入力された
時の動作を示すタイミングチャートである。
期間の測定制御を行う測定基準パルスをまたぐ、入力信
号ＩＮからの立上りエッジを持ったパルスが入力された
時の動作を示すタイミングチャートである。
【００３８】この図３に示すように、入力信号ＩＮから
入力される立上りエッジを持ったパルスが測定期間を示
す測定基準パルス周期より長いパルスであった場合等に
よって、測定基準パルスをまたいで立上りエッジを持っ
たパルスが入力信号ＩＮから入力されてもＤ−ＦＦＣ
１，Ｃ２及びアンド回路Ｅ１によって、最小パルス幅と
なるクロックＣＬＫの１周期幅のパルスに微分整形する
ため、エッジ検出信号出力は入力信号ＩＮの立上りエッ
ジのあった測定期間でのみ出力され、次の測定期間に誤
ってエッジ検出信号を出力することはない。
入力される立上りエッジを持ったパルスが測定期間を示
す測定基準パルス周期より長いパルスであった場合等に
よって、測定基準パルスをまたいで立上りエッジを持っ
たパルスが入力信号ＩＮから入力されてもＤ−ＦＦＣ
１，Ｃ２及びアンド回路Ｅ１によって、最小パルス幅と
なるクロックＣＬＫの１周期幅のパルスに微分整形する
ため、エッジ検出信号出力は入力信号ＩＮの立上りエッ
ジのあった測定期間でのみ出力され、次の測定期間に誤
ってエッジ検出信号を出力することはない。
【００３９】図４は図１のエッジ検出回路において立上
りエッジを持ったパルスが入力信号ＩＮより入力され、
アンド回路Ｅ１から微分整形された出力パルスが一定期
間の測定制御を行う測定基準パルスと一致する時の動作
を示すタイミングチャートである。
りエッジを持ったパルスが入力信号ＩＮより入力され、
アンド回路Ｅ１から微分整形された出力パルスが一定期
間の測定制御を行う測定基準パルスと一致する時の動作
を示すタイミングチャートである。
【００４０】この図４に示すように、Ｄ−ＦＦＡ１は測
定基準パルスのハイ・レベルでリセット状態となり、測
定基準パルスのハイ・レベル内にアンド回路Ｅ１からの
入力信号ＩＮの微分整形パルスが入力されても受付けな
いが、Ｄ−ＦＦＡ１のリセット条件と異なる（正反対
の）リセット条件であるＤ−ＦＦＢ１が測定基準パルス
のハイ・レベルで動作状態となり、アンド回路Ｅ１から
の入力信号ＩＮの微分整形パルスを受付ける。
定基準パルスのハイ・レベルでリセット状態となり、測
定基準パルスのハイ・レベル内にアンド回路Ｅ１からの
入力信号ＩＮの微分整形パルスが入力されても受付けな
いが、Ｄ−ＦＦＡ１のリセット条件と異なる（正反対
の）リセット条件であるＤ−ＦＦＢ１が測定基準パルス
のハイ・レベルで動作状態となり、アンド回路Ｅ１から
の入力信号ＩＮの微分整形パルスを受付ける。
【００４１】このため、Ｄ−ＦＦＡ１がリセット状態と
なる測定基準パルスのハイ・レベル時に入力信号ＩＮか
ら立上りエッジを持ったパルスが入力されても、立上り
エッジの未検出を防ぐことができる。
なる測定基準パルスのハイ・レベル時に入力信号ＩＮか
ら立上りエッジを持ったパルスが入力されても、立上り
エッジの未検出を防ぐことができる。
【００４２】また、Ｄ−ＦＦＢ１の出力をクロックＣＬ
Ｋに同期してシフトするＤ−ＦＦＢ２の出力がオア回路
Ｄ１を介してＤ−ＦＦＡ１に入力されるため、測定基準
パルスがハイ・レベル（Ｄ−ＦＦＡ１がリセット状態）
の時に、Ｄ−ＦＦＢ１で行ったエッジ検出結果を測定基
準パルスがロウ・レベルとなり、リセット状態から正常
動作状態へ復帰したＤ−ＦＦＡ１に反映させることがで
きる。
Ｋに同期してシフトするＤ−ＦＦＢ２の出力がオア回路
Ｄ１を介してＤ−ＦＦＡ１に入力されるため、測定基準
パルスがハイ・レベル（Ｄ−ＦＦＡ１がリセット状態）
の時に、Ｄ−ＦＦＢ１で行ったエッジ検出結果を測定基
準パルスがロウ・レベルとなり、リセット状態から正常
動作状態へ復帰したＤ−ＦＦＡ１に反映させることがで
きる。
【００４３】図５は図１のｎ段カウンタＦ１及びデコー
ダＧ１によって生成出力される測定基準パルスの例を示
すタイミングチャートである。仮に、ｎ段カウンタＦ１
の段数を４段とすると、この４段カウンタのカウント値
出力は図５のタイミングチャートに示すように、クロッ
クＣＬＫに同期して０〜Ｆｈｅｘの値を出力する。
ダＧ１によって生成出力される測定基準パルスの例を示
すタイミングチャートである。仮に、ｎ段カウンタＦ１
の段数を４段とすると、この４段カウンタのカウント値
出力は図５のタイミングチャートに示すように、クロッ
クＣＬＫに同期して０〜Ｆｈｅｘの値を出力する。
【００４４】デコーダＧ１はこのカウント値出力を受
け、任意の値をデコードすることによって、任意に一定
間隔の測定基準パルスを生成出力することができる。図
５の測定基準パルス＃１はデコーダＧ１のデコード値を
Ｆｈｅｘにした時に生成出力される測定基準パルスであ
る。また、測定基準パルス＃２はデコーダＧ１のデコー
ド値を奇数値にした場合の測定基準パルスであり、測定
基準パルス＃３はデコード値を０〜２ｈｅｘと連続した
値にした場合の測定基準パルスである。
け、任意の値をデコードすることによって、任意に一定
間隔の測定基準パルスを生成出力することができる。図
５の測定基準パルス＃１はデコーダＧ１のデコード値を
Ｆｈｅｘにした時に生成出力される測定基準パルスであ
る。また、測定基準パルス＃２はデコーダＧ１のデコー
ド値を奇数値にした場合の測定基準パルスであり、測定
基準パルス＃３はデコード値を０〜２ｈｅｘと連続した
値にした場合の測定基準パルスである。
【００４５】図６は本発明の他の実施例によるエッジ検
出回路の構成を示す図である。図において、本発明の他
の実施例によるエッジ検出回路はエッジ検出／エッジ非
検出制御入力とするＥＮＢ入力を増やし、インバータＨ
１及びデコードＧ１の出力とＤ−ＦＦＡ１，Ｂ１のリセ
ット入力間にオア回路Ｄ４，アンド回路Ｅ２を追加した
以外は図１に示す本発明の一実施例と同様の構成となっ
ており、同一構成要素には同一符号を付してある。
出回路の構成を示す図である。図において、本発明の他
の実施例によるエッジ検出回路はエッジ検出／エッジ非
検出制御入力とするＥＮＢ入力を増やし、インバータＨ
１及びデコードＧ１の出力とＤ−ＦＦＡ１，Ｂ１のリセ
ット入力間にオア回路Ｄ４，アンド回路Ｅ２を追加した
以外は図１に示す本発明の一実施例と同様の構成となっ
ており、同一構成要素には同一符号を付してある。
【００４６】追加したオア回路Ｄ４にはデコードＧ１の
出力と、新たに増やしたエッジ検出／エッジ非検出制御
入力ＥＮＢを入力し、このオア回路Ｄ４の出力をＤ−Ｆ
ＦＡ１のリセット入力とする。同様に、追加したアンド
回路Ｅ２にもデコードＧ１の出力と、追加したインバー
タＨ１に入力して反転としたエッジ検出／エッジ非検出
制御入力ＥＮＢとを入力し、このアンド回路Ｅ２の出力
をＤ−ＦＦＢ１のリセット入力とする。
出力と、新たに増やしたエッジ検出／エッジ非検出制御
入力ＥＮＢを入力し、このオア回路Ｄ４の出力をＤ−Ｆ
ＦＡ１のリセット入力とする。同様に、追加したアンド
回路Ｅ２にもデコードＧ１の出力と、追加したインバー
タＨ１に入力して反転としたエッジ検出／エッジ非検出
制御入力ＥＮＢとを入力し、このアンド回路Ｅ２の出力
をＤ−ＦＦＢ１のリセット入力とする。
【００４７】したがって、新たに増やしたエッジ検出／
エッジ非検出制御入力ＥＮＢがロウ・レベルの時はＤ−
ＦＦＡ１，Ｂ１が正常動作するが、エッジ検出／エッジ
非検出制御入力ＥＮＢをハイ・レベルにすると、Ｄ−Ｆ
ＦＡ１，Ｂ１は共にリセット状態となり、入力信号ＩＮ
のパルスであるアンド回路Ｅ１の出力を受付けなくな
る。すなわち、エッジ検出／エッジ非検出制御入力ＥＮ
Ｂによって、入力信号ＩＮのエッジ検出動作を行うか
（検出）／行わないか（非検出）の制御が可能となる。
エッジ非検出制御入力ＥＮＢがロウ・レベルの時はＤ−
ＦＦＡ１，Ｂ１が正常動作するが、エッジ検出／エッジ
非検出制御入力ＥＮＢをハイ・レベルにすると、Ｄ−Ｆ
ＦＡ１，Ｂ１は共にリセット状態となり、入力信号ＩＮ
のパルスであるアンド回路Ｅ１の出力を受付けなくな
る。すなわち、エッジ検出／エッジ非検出制御入力ＥＮ
Ｂによって、入力信号ＩＮのエッジ検出動作を行うか
（検出）／行わないか（非検出）の制御が可能となる。
【００４８】図７は本発明の別の実施例によるエッジ検
出回路の構成を示す図である。図において、本発明の別
の実施例によるエッジ検出回路はＤ−ＦＦＪ１とアンド
回路Ｅ３とｎ段カウンタＦ２とｎｂｉｔＤ−ＦＦＫ１と
を追加し、Ｄ−ＦＦＡ１，Ｂ１のリセット入力をデコー
ダＧ１の出力から追加したアンド回路Ｅ３の出力に変更
し、デコードＧ１の出力を追加したｎ段カウンタＦ２の
同期リセット端子及びｎｂｉｔＤ−ＦＦＫ１のイネーブ
ル端子に入力するようにした以外は図１に示す本発明の
一実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。
出回路の構成を示す図である。図において、本発明の別
の実施例によるエッジ検出回路はＤ−ＦＦＪ１とアンド
回路Ｅ３とｎ段カウンタＦ２とｎｂｉｔＤ−ＦＦＫ１と
を追加し、Ｄ−ＦＦＡ１，Ｂ１のリセット入力をデコー
ダＧ１の出力から追加したアンド回路Ｅ３の出力に変更
し、デコードＧ１の出力を追加したｎ段カウンタＦ２の
同期リセット端子及びｎｂｉｔＤ−ＦＦＫ１のイネーブ
ル端子に入力するようにした以外は図１に示す本発明の
一実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。
【００４９】図８は本発明の別の実施例によるエッジ検
出回路の動作を示すタイムチャートである。これら図７
及び図８を参照して本発明の別の実施例によるエッジ検
出回路で、一定期間内で複数のエッジ検出を行い、その
都度エッジ検出パルスを出力する場合の動作について説
明する。
出回路の動作を示すタイムチャートである。これら図７
及び図８を参照して本発明の別の実施例によるエッジ検
出回路で、一定期間内で複数のエッジ検出を行い、その
都度エッジ検出パルスを出力する場合の動作について説
明する。
【００５０】本発明の一実施例によるエッジ検出回路の
動作説明で説明したように、Ｄ−ＦＦＡ２から出力され
るエッジ検出信号とＤ−ＦＦＡ１から出力されるエッジ
検出信号とをクロックＣＬＫに同期してシフト出力する
Ｄ−ＦＦＪ１の出力をアンド回路Ｅ３に入力すること
で、Ｄ−ＦＦＡ２から出力されたエッジ検出信号を微分
整形する。
動作説明で説明したように、Ｄ−ＦＦＡ２から出力され
るエッジ検出信号とＤ−ＦＦＡ１から出力されるエッジ
検出信号とをクロックＣＬＫに同期してシフト出力する
Ｄ−ＦＦＪ１の出力をアンド回路Ｅ３に入力すること
で、Ｄ−ＦＦＡ２から出力されたエッジ検出信号を微分
整形する。
【００５１】このアンド回路Ｅ３から出力された微分整
形パルスをＤ−ＦＦＡ１，Ｂ１のリセット端子に入力
し、エッジ検出時にハイ・レべルを保持するための（Ｄ
−ＦＦＡ１とオア回路Ｄ１との間）及び（Ｄ−ＦＦＢ１
とオア回路Ｄ２との間）の帰還ループをクリアする。し
たがって、アンド回路Ｅ３は入力信号ＩＮの立上りエッ
ジ毎に検出されたエッジ検出信号を出力することができ
る。
形パルスをＤ−ＦＦＡ１，Ｂ１のリセット端子に入力
し、エッジ検出時にハイ・レべルを保持するための（Ｄ
−ＦＦＡ１とオア回路Ｄ１との間）及び（Ｄ−ＦＦＢ１
とオア回路Ｄ２との間）の帰還ループをクリアする。し
たがって、アンド回路Ｅ３は入力信号ＩＮの立上りエッ
ジ毎に検出されたエッジ検出信号を出力することができ
る。
【００５２】ｎ段カウンタＦ２は入力信号ＩＮの立上り
エッジ検出毎にエッジ検出信号を出力するアンド回路Ｅ
３の出力をカウント・アップ動作イネーブル端子に入力
し、検出されたエッジの数をクロックＣＬＫの反転に同
期してカウントする。また、ｎ段カウンタＦ２はクロッ
クＣＬＫの正転同期リセット端子にデコーダＧ１から出
力される測定基準パルスを入力し、測定基準パルス毎に
エッジ検出カウント値をクリアする。
エッジ検出毎にエッジ検出信号を出力するアンド回路Ｅ
３の出力をカウント・アップ動作イネーブル端子に入力
し、検出されたエッジの数をクロックＣＬＫの反転に同
期してカウントする。また、ｎ段カウンタＦ２はクロッ
クＣＬＫの正転同期リセット端子にデコーダＧ１から出
力される測定基準パルスを入力し、測定基準パルス毎に
エッジ検出カウント値をクリアする。
【００５３】ｎｂｉｔＤ−ＦＦＫ１は動作イネーブル端
子にデコーダＧ１から出力される測定基準パルスが入力
される。このため、ｎ段カウンタＦ２のカウント値がデ
コーダＧ１から出力される測定基準パルスによってクリ
アされる直前に、ｎ段カウンタＦ２のカウント値を取込
み、次の測定基準パルスが入力されるまで保持し続け
る。
子にデコーダＧ１から出力される測定基準パルスが入力
される。このため、ｎ段カウンタＦ２のカウント値がデ
コーダＧ１から出力される測定基準パルスによってクリ
アされる直前に、ｎ段カウンタＦ２のカウント値を取込
み、次の測定基準パルスが入力されるまで保持し続け
る。
【００５４】尚、上述した実施例では立上りエッジのみ
を検出しているが、立下りエッジのみを検出する場合や
両エッジを検出する場合にも適用可能である。つまり、
立下りエッジ検出をする場合にはアンド回路Ｅ１をノア
（ＮＯＲ）回路に変更すればよく、両エッジを検出する
場合にはアンド回路Ｅ１を排他的論理和（ＥＸ−ＯＲ）
回路に変更し、Ｄ−ＦＦＣ２の反転出力を正転出力にす
ればよい。
を検出しているが、立下りエッジのみを検出する場合や
両エッジを検出する場合にも適用可能である。つまり、
立下りエッジ検出をする場合にはアンド回路Ｅ１をノア
（ＮＯＲ）回路に変更すればよく、両エッジを検出する
場合にはアンド回路Ｅ１を排他的論理和（ＥＸ−ＯＲ）
回路に変更し、Ｄ−ＦＦＣ２の反転出力を正転出力にす
ればよい。
【００５５】このように、任意に設定した測定基準パル
ス信号の入力によって、測定基準パルス信号のパルス間
隔毎に入力信号の立上りまたは立下りのエッジ検出を行
うエッジ検出回路を、リセット条件の異なる２系統のＤ
−ＦＦＡ１，Ａ２，Ｂ１，Ｂ２で構成することで、測定
基準パルス入力によるエッジ検出回路クリア時の入力信
号の立上りまたは立下りエッジの未検出期間であるデッ
ト・タイム期間を除去することができる。
ス信号の入力によって、測定基準パルス信号のパルス間
隔毎に入力信号の立上りまたは立下りのエッジ検出を行
うエッジ検出回路を、リセット条件の異なる２系統のＤ
−ＦＦＡ１，Ａ２，Ｂ１，Ｂ２で構成することで、測定
基準パルス入力によるエッジ検出回路クリア時の入力信
号の立上りまたは立下りエッジの未検出期間であるデッ
ト・タイム期間を除去することができる。
【００５６】また、測定基準パルスをクロックＣＬＫの
二倍の周期にすることで、一定期間の制限を無くし、入
力信号ＩＮのエッジを検出したら常に検出パルスを出力
するエッジ検出回路に切換えることができる。
二倍の周期にすることで、一定期間の制限を無くし、入
力信号ＩＮのエッジを検出したら常に検出パルスを出力
するエッジ検出回路に切換えることができる。
【００５７】さらに、エッジ検出回路の回路規模を小さ
くすることができ、測定基準パルス間で一度立上りまた
は立下りのエッジを検出した後に、エッジ検出回路を構
成するＤ−ＦＦのデータ入力を固定することができ、消
費電力を抑えることができるという効果がある。
くすることができ、測定基準パルス間で一度立上りまた
は立下りのエッジを検出した後に、エッジ検出回路を構
成するＤ−ＦＦのデータ入力を固定することができ、消
費電力を抑えることができるという効果がある。
【００５８】さらにまた、入力信号が割込み信号と入力
データ信号とを兼用する場合のように２つ以上の機能を
持たせる場合にも有効であり、割込み信号として使う時
にはエッジ検出状態にし、入力データ信号として使う時
にはエッジ非検出状態とすることによって、上記と同様
の効果が得られる。
データ信号とを兼用する場合のように２つ以上の機能を
持たせる場合にも有効であり、割込み信号として使う時
にはエッジ検出状態にし、入力データ信号として使う時
にはエッジ非検出状態とすることによって、上記と同様
の効果が得られる。
【００５９】
【発明の効果】以上説明したように本発明のエッジ検出
回路によれば、任意にパルス信号発生間隔を設定した一
定期間を示す測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上り及び立
下りのうちの少なくとも一方を検出するエッジ検出回路
において、各々異なるリセット時間を有する第１及び第
２のエッジ検出手段を持ち、測定基準パルスの入力で第
１のエッジ検出手段がクリアされた時に入力信号の立上
り及び立下りのうちの少なくとも一方を第２のエッジ検
出手段で検出することによって、測定基準パルス入力に
よるエッジ検出回路のリセット時の入力信号の立上りま
たは立下りエッジの未検出期間であるデット・タイムを
除去することができるという効果がある。
回路によれば、任意にパルス信号発生間隔を設定した一
定期間を示す測定基準パルス信号の入力によって測定基
準パルス信号のパルス間隔毎に入力信号の立上り及び立
下りのうちの少なくとも一方を検出するエッジ検出回路
において、各々異なるリセット時間を有する第１及び第
２のエッジ検出手段を持ち、測定基準パルスの入力で第
１のエッジ検出手段がクリアされた時に入力信号の立上
り及び立下りのうちの少なくとも一方を第２のエッジ検
出手段で検出することによって、測定基準パルス入力に
よるエッジ検出回路のリセット時の入力信号の立上りま
たは立下りエッジの未検出期間であるデット・タイムを
除去することができるという効果がある。
【図１】本発明の一実施例によるエッジ検出回路の構成
を示す図である。
を示す図である。
【図２】図１のエッジ検出回路に入力される入力信号が
測定基準パルス間に入力された時の動作を示すタイミン
グチャートである。
測定基準パルス間に入力された時の動作を示すタイミン
グチャートである。
【図３】図１のエッジ検出回路において一定期間の測定
制御を行う測定基準パルスをまたぐ、入力信号からの立
上りエッジを持ったパルスが入力された時の動作を示す
タイミングチャートである。
制御を行う測定基準パルスをまたぐ、入力信号からの立
上りエッジを持ったパルスが入力された時の動作を示す
タイミングチャートである。
【図４】図１のエッジ検出回路において立上りエッジを
持ったパルスが入力信号より入力され、アンド回路から
微分整形された出力パルスが一定期間の測定制御を行う
測定基準パルスと一致する時の動作を示すタイミングチ
ャートである。
持ったパルスが入力信号より入力され、アンド回路から
微分整形された出力パルスが一定期間の測定制御を行う
測定基準パルスと一致する時の動作を示すタイミングチ
ャートである。
【図５】図１のｎ段カウンタ及びデコーダによって生成
出力される測定基準パルスの例を示すタイミングチャー
トである。
出力される測定基準パルスの例を示すタイミングチャー
トである。
【図６】本発明の他の実施例によるエッジ検出回路の構
成を示す図である。
成を示す図である。
【図７】本発明の別の実施例によるエッジ検出回路の構
成を示す図である。
成を示す図である。
【図８】本発明の別の実施例によるエッジ検出回路の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図９】従来例によるエッジ検出回路の構成を示す図で
ある。
ある。
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２，Ｊ１ Ｄ−フリ
ップフロップ Ｄ１，Ｄ２，Ｄ３，Ｄ４ オア回路 Ｅ１，Ｅ２，Ｅ３ アンド回路 Ｆ１，Ｆ２ ｎ段カウンタ Ｇ１ デコーダ Ｈ１ インバータ Ｋ１ ｎｂｉｔＤ−フリップフロップ
ップフロップ Ｄ１，Ｄ２，Ｄ３，Ｄ４ オア回路 Ｅ１，Ｅ２，Ｅ３ アンド回路 Ｆ１，Ｆ２ ｎ段カウンタ Ｇ１ デコーダ Ｈ１ インバータ Ｋ１ ｎｂｉｔＤ−フリップフロップ
Claims (5)
- 【請求項１】 任意にパルス信号発生間隔を設定した一
定期間を示す測定基準パルス信号の入力によって前記測
定基準パルス信号のパルス間隔毎に入力信号の立上り及
び立下りのうちの少なくとも一方を検出するエッジ検出
回路であって、各々異なるリセット時間を有する第１及
び第２のエッジ検出手段を有し、前記測定基準パルスの
入力で前記第１のエッジ検出手段がリセットされた時に
前記入力信号の立上り及び立下りのうちの少なくとも一
方を前記第２のエッジ検出手段で検出するよう構成した
ことを特徴とするエッジ検出回路。 - 【請求項２】 前記第２のエッジ検出手段の検出結果を
前記第１のエッジ検出手段に入力する手段を含むことを
特徴とする請求項１記載のエッジ検出回路。 - 【請求項３】 前記第１及び第２のエッジ検出手段は、
Ｄ−フリップフロップ回路からなることを特徴とする請
求項１または請求項２記載のエッジ検出回路。 - 【請求項４】 外部信号に応答して前記第１及び第２の
エッジ検出手段におけるエッジ検出／エッジ非検出を制
御する手段を含むことを特徴とする請求項１から請求項
３のいずれか記載のエッジ検出回路。 - 【請求項５】 前記第２のエッジ検出手段の検出結果を
前記第１のエッジ検出手段に入力することで形成される
帰還ループを前記エッジ検出時にリセットする手段を含
むことを特徴とする請求項２記載のエッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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1999
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