JP2000224131A

JP2000224131A - 伝送装置

Info

Publication number: JP2000224131A
Application number: JP11023163A
Authority: JP
Inventors: Yuji Ito; 祐二伊藤
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】入力フレームの速度によらず、並び替えられ
たタイムスロットデータを出力フレームの速度に変換で
きる伝送装置を提供する。【解決手段】メモリ１１，１２は時分割多重されたフ
レームのデータＤＴを記憶する。ＭＥＮＳＥＬ信号のレ
ベルはフレーム毎に切り替わり、同信号が“Ｈ”レベル
であればメモリ１１が書き込み専用，メモリ１２が読み
出し専用となり、セレクタ１３は入力フレームを出力フ
レームに並べ替えるための所定順で入力される格納アド
レスＳＡをメモリ１１に与えてデータＤＴを書き込む。
セレクタ１４は順次増加する読出アドレスＲＡをメモリ
１２に与えて読み出されたデータをセレクタ１５から速
度変換部６に供給する。速度変換部６は入力フレームの
速度を出力フレームの速度に変換する。ＭＥＮＳＥＬ信
号が“Ｌ”レベルであればメモリ１１が読み出し専用，
メモリ１２が書き込み専用となって“Ｈ”レベルの場合
と逆の動作がなされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号を多
重・分離しながら伝送してゆく伝送装置に関し、特に、
伝送路上を流れる多重化ディジタル信号のタイムスロッ
トを並び替える機能を具備した伝送装置に関するもので
ある。

【０００２】

【従来の技術】ディジタル信号をフレーム等の形で伝送
させてゆく過程では、伝送路から送られてくるフレーム
を加入者端末などの送信先に振り分けるため、あるい
は、複数の加入者端末が送信するフレームをまとめて伝
送路へ送出するために、ディジタル信号の分離・時分割
多重が行われる。こうした処理を実現するために、多重
化装置等といった伝送装置は送られてくるフレームを構
成しているタイムスロットの並べ替えを行っている。こ
うした並べ替えを行う伝送装置内の機能ブロックをＴＳ
Ｉ（Time Slot Interchanger；タイムスロット入れ替
え）部などと呼んでいる。斯かるＴＳＩ部はいわゆるク
ロスコネクト機能を実現するためのものであって、こう
したタイムスロットの並べ替えの手順は、伝送インタフ
ェース毎に固有のフレームフォーマットによって予め個
々に定められている。

【０００３】図３は伝送装置内に設けられたＴＳＩ部の
従来の構成を示したブロック図であって、当該ＴＳＩ部
は伝送されてくるフレームを構成する各タイムスロット
のデータをフレームフォーマットに従ったメモリの番地
に順次格納してゆき、その後にこれらデータをメモリか
ら順次読み出すことで並び替えを行う手法を採用してい
る。そこで以下この手法の詳細について説明する。図
中、メモリ１はいま述べた通り、フレームを構成するタ
イムスロットのデータを一時的に記憶するための記憶手
段である。同図に示したように、メモリ１は論理的に同
一容量を持った２つの領域であるエリアＡ，エリアＢに
分割されている。

【０００４】これら各エリアはフレームフォーマットに
よって決まる１フレーム分のデータを格納できるだけの
容量を有している。説明の都合上、ここではメモリ１の
容量が２５６バイト（１０進数）であり、ｘ“０”〜ｘ
“７Ｆ”番地（以下、先頭に“ｘ”を付記した場合は１
６進数を表すものとする）がエリアＡ，ｘ“８０”〜ｘ
“ＦＦ”番地がエリアＢであるものとする。また、同図
ではデータ入力端子Ｄｉｎ，アドレス入力端子ＡＤＲ，
データ出力端子Ｄｏｕｔ，端子Ｗ／Ｒが何れもエリア毎
に設けられているかのように表記してあるが、実際には
これら端子はいずれも通常用いられているメモリ素子と
同じになっており、物理的にはそれぞれ１系統だけ設け
られている。

【０００５】メモリ１のデータ入力端子Ｄｉｎに入力さ
れるデータＤＴは伝送路から入力されるフレームのデー
タである。一方、格納アドレスＳＡはメモリ１のエリア
Ａ又はエリアＢ内におけるデータＤＴの格納位置を指定
するアドレス信号であり、同様に、読出アドレスＲＡは
メモリ１のエリアＡ又はエリアＢ内におけるデータの読
み出し位置を指定するアドレス信号である。上述したよ
うに、エリアＡ，エリアＢの容量は何れも１２８バイト
であることから、格納アドレスＳＡ，読出アドレスＲＡ
は何れも７ビット幅の信号になる。また、ＭＥＮＳＥＬ
信号はフレーム毎に出力されるフレームパルス（図３で
は図示省略）をトリガにして“Ｈ”（ハイ）レベル，
“Ｌ”（ロー）レベルが交互に切り替えられる信号であ
って、エリアＡ，エリアＢの何れに対して読み出し又は
書き込みを行うのかを指定するための信号である。

【０００６】なお、フレームパルスはフレーム内に含ま
れる同期パターンを検出することによって得られるもの
であって、各フレームの始まりすなわち先頭のタイムス
ロットのタイミングを表している。ここでは、ＭＥＮＳ
ＥＬ信号が“Ｌ”レベルの場合はエリアＡに書き込みを
行うとともにエリアＢから読み出しを行うものとし、Ｍ
ＥＮＳＥＬ信号が“Ｈ”レベルの場合にはこれとは逆に
エリアＡから読み出しを行うとともにエリアＢに書き込
みを行うものとする。そのために、インバータ２は連結
部３に供給されるＭＥＮＳＥＬ信号の反転信号を連結部
４に供給して、書き込みアドレスと読み出しアドレスが
それぞれエリアＡ，エリアＢまたはその逆を指し示すよ
うにしている。

【０００７】連結部３は格納アドレスＳＡとＭＥＮＳＥ
Ｌ信号を２進値と見なしたビット値とを連結すること
で、ＭＥＮＳＥＬ信号をＭＳＢ（Most Significant Bi
t）とした８ビットのアドレス信号を生成する。また、
連結部４は連結部３と同一の構成であって、読出アドレ
スＲＡとＭＥＮＳＥＬ信号を２進値と見なしたビット値
とを連結することで、ＭＥＮＳＥＬ信号をＭＳＢとした
８ビットのアドレス信号を生成する。なお、図３ではＭ
ＳＢを［Ａｎ＋１］で表現するとともにＭＳＢ以外の部
分を［Ａｎ．．Ａ０］で表現している。したがって、同
図の場合はｎ＝６になっている。

【０００８】Ｗ／Ｒ信号はメモリ１に対する書き込み／
読み出しの期間を指定するための信号であって、データ
ＤＴに同期した信号である。後掲する図４のタイミング
チャートから明らかなように、各周期の前半ではＷ／Ｒ
信号が“Ｈ”レベルとなっており、この期間はメモリ１
に対する書き込みのための期間である。一方、各周期の
後半ではＷ／Ｒ信号が“Ｌ”レベルとなっており、この
期間はメモリ１からの読み出しのための期間である。な
お、Ｗ／Ｒ信号が“Ｈ”レベルである期間を当該信号が
“Ｌ”レベルである期間よりも長くしてあるが、これは
メモリ１から読み出されたデータＤＯを速度変換部６が
ラッチするタイミングを考慮していることによるもので
ある。そして、セレクタ５は端子Ｓに入力されるＷ／Ｒ
信号に従って、端子Ａに入力される連結部３の出力また
は端子Ｂに入力される連結部４の出力の何れかを選択
し、選択された方のアドレス信号をメモリ１に入力する
アドレスＭＡとして端子Ｙから出力する。すなわち、セ
レクタ５はＷ／Ｒ信号が“Ｈ”レベルであれば端子Ａ側
に入力される書き込み用のアドレスを選択し、同信号が
“Ｌ”レベルであれば端子Ｂに入力される読み出し用の
アドレスを選択する。

【０００９】他方、速度変換部６はメモリ１から出力さ
れるデータＤＯに対して速度変換を行ったデータを出力
するものである。つまり、速度変換部６はＴＳＩ部に入
力された多重化信号をこれとは異なる速度の多重化信号
に変換するための機能ブロックであって、例えば図５に
示すような６．３メガビット／秒の速度で伝送されるデ
ータと図６に示すような１９．４４メガビット／秒の速
度で伝送されるデータ（以下、「１９メガインタフェー
ス」という場合がある）との間を互いに変換することが
できる。なお、速度変換部６の出力先は図示していない
が、フレーム中のデータに対して警報状態といた情報を
付加するための機能ブロックなど、伝送装置内に設けら
れている後続の機能ブロックがその出力先となる。速度
変換部６は例えばデュアルポートメモリとその制御回路
で実現されており、メモリ１から出力されるデータＤＯ
をデュアルポートメモリの一方のポートから順次書き込
むとともに、変換されるフレームの持つ速度に合わせて
書き込みのときとは異なる速度でデュアルポートメモリ
の他方のポートから順次読み出しを行ってゆくようにし
てある。

【００１０】次に、図４のタイミングチャートを参照し
て図３に示したＴＳＩ部の動作について説明する。な
お、図４において図３に示したものと同一の信号につい
ては同じ名称を付してある。また、図中に示したフレー
ムパルスＦＰが図３では図示を省略したフレームパルス
のことである。この図４に示したように、データＤＴに
は伝送路から供給されるフレーム信号が入力されるよう
になっており、各フレーム信号はいずれも複数のタイム
スロットＴＳ１，ＴＳ２，…，ＴＳ７，…ＴＳ９５，Ｔ
Ｓ９６…，に分割されている。なお、これら９６個のタ
イムスロットがデータを伝送するためのものであって、
これら以外にもタイムスロットＴＳ９６の後ろに制御用
の信号が併せて伝送される。

【００１１】ここで、図５及び図６はタイムスロットの
並べ替え対象となるフレームの一例を示したものであ
る。なお、以下では図５のフレームから図６のフレーム
にタイムスロットの並べ替えを行う場合について説明す
るが、この逆の場合も当然ありうる。図５は並べ替え前
のフレームについてその要部のフォーマットを示したも
のであって、６．３メガビット／秒の速度（フレーム周
期１２５μｓ，フレーム長７８９ビット）を持つフレー
ムのフォーマットについて例示してある。図示したよう
に、タイムスロットＴＳ１〜ＴＳ９８およびフィールド
Ｆがこの順でフレーム毎に伝送されてゆくことになる。
各タイムスロットは８ビット，フィールドＦは５ビット
で構成されており、これらのうち、タイムスロットＦは
フレーム同期や警報などに用いられるビット列であり、
タイムスロットＴＳ９７及びタイムスロットＴＳ９８は
ステータスを通知するためのビット列である。

【００１２】ここで、ネットワークの運用単位は６回線
（図中の「ＣＨ１」〜「ＣＨ６」）であって、これを一
つのハンドリンググループ（図中の「ＨＧ」）として多
重化している。また、４つのＨＧが一つの単位となって
ＨＷを構成しており、例えばＨＧ１〜ＨＧ４が図６に示
すＨＷ１又はＨＷ５に対応している。以上のことから、
図示したように、まずはＣＨ１についてＨＧ１〜ＨＧ１
６のデータがタイムスロットＴＳ１〜ＴＳ１６として伝
送され、次いでＣＨ２についてＨＧ１〜ＨＧ１６のデー
タがタイムスロットＴＳ１７〜ＴＳ３２として伝送さ
れ、以下同様にＣＨ３〜ＣＨ６に属する各データがタイ
ムスロットＴＳ３３〜ＴＳ９６で伝送されてゆく。な
お、図中のデータＢ１〜Ｂ２４およびＨＷ１〜ＨＷ８は
図６に示す符号にそれぞれ対応している。

【００１３】一方、図６は並べ替え後のフレームについ
てその要部のフォーマットを示したものであって、１９
メガインタフェース（フレーム周期１２５μｓ，フレー
ム長２４３０ビット）のフレームフォーマットについて
例示してある。図中、フレーム先頭にあるＯＨ部はパス
パターンチェックに用いられる８ビットの固定値であ
る。これに続く２０４８ビットのデータ部は図５にも示
した８個のフィールドＨＷ１〜ＨＷ８で構成されてい
る。各ＨＷはいずれも２５６ビットからなっており、こ
のうちの「＊０」で示した先頭部は空きバイトである。
また、データＢ１〜Ｂ２４は図５に示したものと同一で
あって、図示したＨＷ２の場合には、ＨＧｎ〜ＨＧｎ＋
３が図５のＨＧ５〜ＨＧ８に相当している。

【００１４】つまり、データＢ１はタイムスロットＴＳ
５に対応し、データＢ２はタイムスロットＴＳ２１に対
応し、以下同様にしてデータＢ２４はタイムスロットＴ
Ｓ８８に対応している。また、データＢ１〜Ｂ２４に続
く「＊１」〜「＊７」は何れも空きバイトである。ま
た、データ部の後ろには１２８ビットのＯＨ部および２
４６ビットの空きフィールドが続いている。図５と図６
を対比すれば分かるように、伝送路から入力されてくる
フレーム中のタイムスロットＴＳ１〜ＴＳ９６は各ＨＷ
１〜ＨＷ８についてデータＢ１〜Ｂ２４の順番に並べ替
えられて送出される。つまり、タイムスロットＴＳ１，
ＴＳ１７，ＴＳ３３，ＴＳ４９，……，の順にこれらタ
イムスロットが送出されてゆくことになる。

【００１５】図４において、まず時刻ｔ１でＴＳＩ部に
対して新たなフレームが供給されると、フレームの先頭
を示すフレームパルスＦＰが出力され、同時に、先頭の
タイムスロットＴＳ１のデータが出力されるようにな
る。また、フレームパルスＦＰの立ち下がりに同期して
ＭＥＮＳＥＬ信号が“Ｈ”レベルから“Ｌ”レベルに切
り替わる。このため、連結部３にはアドレスのＭＳＢと
して“０”が供給され、連結部４にはインバータ２を通
じてアドレスのＭＳＢとして“１”が供給されるように
なる。このとき、格納アドレスＳＡにはｘ“００”が供
給されているため連結部３からは書き込みアドレスとし
てｘ“００”が出力される。ここで、Ｗ／Ｒ信号は
“Ｈ”レベルであって書き込み（図中の「Ｗ」）を指示
しているため、セレクタ５は端子Ａに供給されている書
き込みアドレスｘ“００”を選択し、これをアドレスＭ
Ａとして端子Ｙからメモリ１のアドレス入力端子ＡＤＲ
に出力する。以上によって、メモリ１のｘ“００”番地
（即ち、エリアＡ）に対してタイムスロットＴＳ１のデ
ータが書き込まれる。

【００１６】次に、時刻ｔ２でＷ／Ｒ信号が“Ｌ”レベ
ルに切り替わって読み出し（図中の「Ｒ」）を指示する
ようになると、セレクタ５は端子Ｂ側を選択するように
なる。このとき、読出アドレスＲＡにはｘ“００”が与
えられているため連結部４からはアドレスとしてｘ“８
０”が出力され、このアドレス値がアドレスＭＡとして
メモリ１のアドレス入力端子ＡＤＲに供給される。この
結果、メモリ１のｘ“８０”（即ち、エリアＢ）番地か
らデータＤＯとしてタイムスロットＴＳ１が読み出され
て速度変換部６に出力される。そして、これ以降の時刻
ｔ３〜時刻ｔ２０においては、いま説明した時刻ｔ１〜
時刻ｔ２における動作に準じた動作となる。すなわち、
時刻ｔ３では時刻ｔ１における格納アドレスＳＡの値に
対してｘ“１０”を加算した値が入力されてメモリ１上
の当該番地（エリアＡ）に対してタイムスロットＴＳ２
のデータが書き込まれ、時刻ｔ４では時刻ｔ２における
読出アドレスＲＡの値に対してｘ“０１”を加算した値
が入力されてメモリ１のｘ“８１”番地からタイムスロ
ットＴＳ１７のデータが読み出される。

【００１７】以後同様に、格納アドレスＳＡがｘ“１
０”ずつ増やされるとともに読出アドレスＲＡがｘ“０
１”ずつ増やされてゆく。その結果、時刻ｔ５，ｔ７，
ｔ９，ｔ１１においてメモリ１のｘ“２０”，ｘ“３
０”，ｘ“４０”，ｘ“５０”番地に対してそれぞれタ
イムスロットＴＳ３〜ＴＳ６のデータがそれぞれ書き込
まれる。また、時刻ｔ６，ｔ８，ｔ１０，ｔ１２におい
てメモリ１のｘ“８１”〜ｘ“８４”番地からタイムス
ロットＴＳ１７，ＴＳ３３，ＴＳ４９，ＴＳ６５のデー
タがそれぞれ読み出される。その後、時刻ｔ１３では格
納アドレスＳＡとしてｘ“０１”が入力されてメモリ１
上の当該番地に対してタイムスロットＴＳ７のデータが
書き込まれる。さらに、時刻ｔ１５，時刻ｔ１７になる
と格納アドレスＳＡとしてそれぞれｘ“４Ｆ”，ｘ“５
Ｆ”が入力されてメモリ１上のこれら番地に対してタイ
ムスロットＴＳ９５，ＴＳ９６のデータがそれぞれ書き
込まれる。このほか、時刻ｔ１６，ｔ１８では読出アド
レスＲＡとしてｘ“５Ｅ”，ｘ“５Ｆ”がそれぞれ入力
されてタイムスロットＴＳ８０，ＴＳ９６のデータがそ
れぞれ読み出されることになる。

【００１８】この後、時刻ｔ２０になるとフレームパル
スＦＰが再び生成されて、次フレームに関するデータＤ
Ｔが入力されるようになり、同時に、ＭＥＮＳＥＬ信号
が“Ｌ”レベルから“Ｈ”レベルに切り替わる。この結
果、エリアＡ，エリアＢに対する書き込みと読み出しの
関係が互いに入れ替わる。この場合、格納アドレスＳＡ
と読出アドレスＲＡの変化は時刻ｔ１〜時刻ｔ１９の場
合と同様であるが、連結部３，連結部４に供給されるア
ドレスのＭＳＢが先の場合と逆になっている。このた
め、時刻ｔ２０，ｔ２２，ｔ２４，ｔ２６，ｔ２８でそ
れぞれメモリ１のｘ“８０”，ｘ“９０”，ｘ“Ａ
０”，ｘ“Ｂ０”，ｘ“Ｃ０”番地（エリアＢ）に書き
込みが行われるほか、時刻ｔ２１，ｔ２３，ｔ２５，ｔ
２７，ｔ２９でそれぞれメモリ１のｘ“００”〜ｘ“０
４”番地（エリアＡ）からデータが読み出される。そし
て、以上述べたメモリ１のエリアＡ又はエリアＢからの
データ読み出し動作と並行して、速度変換部６による速
度変換処理が行われる。

【００１９】このように、従来は１個のメモリに対して
書き込み動作と読み出し動作を交互に繰り返すようにし
ており、エリアＡに書き込む場合にはこれに続いてエリ
アＢから読み出しを行い、一方で、エリアＢに書き込む
場合にはこれに続いてエリアＡから読み出しを行ってい
る。また、あるフレームについてエリアＡに書き込みを
行うとともにエリアＢから読み出しを行った場合、次の
フレームではエリアＢに書き込みを行うとともにエリア
Ａから読み出しを行うようにしている。このとき、エリ
アＡ上のタイムスロットデータは直前のフレームにおけ
るエリアＡへの書き込みで並べ替えが済んでいるため、
当該フレームでエリアＡから順次読み出しを行ってゆく
ことで並べ替えられたタイムスロットデータが順次速度
変換部６へ出力されることになる。このことはエリアＢ
についても全く同様である。こうして、現フレームにお
けるタイムスロットのデータ格納処理と直前のフレーム
で並べ替えられているタイムスロットのデータ読み出し
処理を１個のメモリを用いてタイムスロット毎に並行し
て行うことができる。

【００２０】

【発明が解決しようとする課題】以上のような手法を用
いた場合、フレーム内の全てのタイムスロットのデータ
をメモリ１から読み出すために必要となる時間は、フレ
ーム内の全タイムスロットのデータをメモリ１へ書き込
むのに要する時間と同じになる。こうしたことから、従
来手法を用いると以下のような問題が生じることにな
る。すなわち、従来手法ではメモリ１に対するデータの
読み出し動作と書き込み動作がタイムスロット毎に一体
となっており、メモリ１からデータＤＯが読み出される
タイミングはＴＳＩ部から出力される多重化信号のデー
タ転送速度によらず固定されたものになってしまう。換
言するならば、速度変換部６に対してはメモリ１から必
ず一定の速度でデータＤＯが出力されることになる。

【００２１】このため、メモリ１から出力されるデータ
ＤＯの読み出しタイミングを変えないのであれば、速度
変換部６がデータＤＯの読み出し速度をより高速の多重
化信号に対応した速度に変換することになる。ところ
が、速度変換部６を構成しているデュアルポートメモリ
からデータを読み出すときの速度が速すぎると、当該読
み出し動作がデュアルポートメモリに対するデータＤＯ
の書き込み動作を追い越してしまう事態が生じうる。ま
たこれとは逆に、デュアルポートメモリからデータ読み
出しを完了していないにも拘わらず、フレームパルスＦ
Ｐが生成されてメモリ１におけるエリアＡ，エリアＢの
切り替えが発生してしまうことも考えられる。そうする
と、速度変換部６が例えばメモリ１のエリアＡから出力
されるデータＤＯを読み出している最中に、メモリ１の
エリアＡに対して書き込み動作が開始されてしまう。そ
の結果、メモリ１に格納されていたタイムスロットのデ
ータを速度変換部６が全て取り込めなくなるといった状
況が生じることになる。

【００２２】以上のように、従来のＴＳＩ部に採用され
ていたような手法では、多様な速度を持つ様々な多重化
信号に対して同一のＴＳＩ部を共有して用いることは困
難である。そのため、こうした多様な速度を持つ多重化
信号に対応するには、ある特定の範囲のフレーム速度に
のみ対応可能なＴＳＩ部を複数種類設ける必要が出てく
ることになる。本発明は上記の問題点に鑑みてなされた
ものであり、その目的は、ＴＳＩ部に入力されるフレー
ムの速度によらず、並び替えられたタイムスロットのデ
ータを変換すべきフレームの速度に変換することがで
き、速度の異なる様々な多重化信号に容易に対応できる
ＴＳＩ部を備えた伝送装置を提供することにある。

【００２３】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、入力フレーム及び出力フ
レームの各フォーマットから定まる順番で前記入力フレ
ームのタイムスロットを並べ替えて得られる生成フレー
ムの速度を前記出力フレームの速度に変換して送出する
伝送装置において、前記入力フレームのタイムスロット
を前記順番に従って記憶してゆく動作と、該記憶されて
いる前記入力フレームのタイムスロットを順次読み出し
て前記生成フレームを生成してゆく動作を互いに独立し
て行って前記タイムスロットの並べ替えをフレーム毎に
行うことを特徴としている。また、請求項２記載の発明
は、入力フレーム及び出力フレームの各フォーマットか
ら定まる順番で前記入力フレームのタイムスロットを並
べ替えて得られる生成フレームの速度を前記出力フレー
ムの速度に変換して送出する伝送装置において、前記入
力フレームのタイムスロットを記憶する第１及び第２の
記憶手段と、前記第１の記憶手段に書き込みを行ってい
る期間中は前記第２の記憶手段から読み出しを行い、前
記第２の記憶手段に書き込みを行っている期間中は前記
第１の記憶手段から読み出しを行うように、前記第１の
記憶手段及び前記第２の記憶手段に対する書き込み指示
及び読み出し指示をフレーム毎に制御する制御手段とを
具備することを特徴としている。また、請求項３記載の
発明は、請求項２記載の発明において、前記制御手段
は、各フレームの先頭で有効になるフレームパルスをト
リガとして前記第１の記憶手段と前記第２の記憶手段に
対する書き込み及び読み出しの関係を切り替えることを
特徴としている。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態による
伝送装置に備えられているＴＳＩ部の構成を示すブロッ
ク図であって、図３に示したものと同じ構成要素，信号
についてはそれぞれ同一の符号，名称を付してある。図
１において、メモリ１１〜１２は互いに同一の構成を有
する記憶手段である。すなわち、これら各メモリは端子
Ｗ／Ｒに入力される信号が“Ｈ”レベルであればアドレ
ス入力端子ＡＤＲで指定される番地に対して、データ入
力端子ＤＡＴＡに供給されているデータＤＴを書き込
む。これに対し、端子Ｗ／Ｒに入力される信号が“Ｌ”
レベルであれば、これら各メモリはアドレス入力端子Ａ
ＤＲに供給されているアドレスに格納されているタイム
スロットのデータを出力端子Ｑからセレクタ１５の端子
Ａ，端子Ｂへそれぞれ出力する。

【００２５】セレクタ１３〜１５は何れも２−１セレク
タであって、これらセレクタの構成は図３に示したセレ
クタ５と同じものである。このほか符号１６〜１８は何
れもインバータである。そして、セレクタ１３はＭＥＮ
ＳＥＬ信号が“Ｈ”レベルであれば格納アドレスＳＡを
アドレスＭＡ１としてメモリ１１のアドレス入力端子Ａ
ＤＲに供給し、ＭＥＮＳＥＬ信号が“Ｌ”レベルであれ
ば読出アドレスＲＡをアドレスＭＡ１として出力する。
これとは逆に、セレクタ１４はＭＥＮＳＥＬ信号が
“Ｌ”レベルであれば格納アドレスＳＡをアドレスＭＡ
２としてメモリ１２のアドレス入力端子ＡＤＲに供給
し、ＭＥＮＳＥＬ信号が“Ｈ”レベルであれば読出アド
レスＲＡをアドレスＭＡ２として出力する。

【００２６】また、セレクタ１５はインバータ１８の出
力が“Ｈ”レベル（ＭＥＮＳＥＬ信号が“Ｌ”レベル）
であればメモリ１１から出力されるデータＤＯ１を選択
してこれをデータＤＯとして速度変換部６に出力し、そ
の一方で、インバータ１８の出力が“Ｌ”レベル（ＭＥ
ＮＳＥＬ信号が“Ｈ”レベル）であればメモリ１２から
出力されるデータＤＯ２をデータＤＯとして速度変換部
６に出力する。インバータ１７はメモリ１１及びメモリ
１２が書き込み動作と読み出し動作を交互に行うように
これらメモリの端子Ｗ／Ｒを制御するものである。した
がって、メモリ１１が書き込み動作を行うときにはメモ
リ１２が読み出し動作を行い、メモリ１１が読み出し動
作を行うときにはメモリ１２が書き込み動作を行うよう
になる。

【００２７】次に、図２のタイミングチャートを参照し
て上記構成によるＴＳＩ部の動作について説明する。な
お、図２において図１に示したものと同一の信号につい
ては同じ名称を付してある。また、図２では、メモリ１
１，メモリ１２の各々についてアドレス入力端子ＡＤ
Ｒ，データ入力端子ＤＡＴＡ，端子Ｗ／Ｒにそれぞれ入
力される信号を示してある。さらに、格納アドレスＳ
Ａ，読出アドレスＳＡの値については特に図示していな
いが、図中「ライトモード」で示される部分に相当する
アドレスＭＡ１又はアドレスＭＡ２が格納アドレスＳＡ
であり、また、図中「リードモード」で示される部分に
相当するアドレスＭＡ２又はアドレスＭＡ１が読出アド
レスＲＡである。

【００２８】まず、時刻ｔ３１でフレームパルスＦＰが
生成されると、このフレームパルスＦＰの立ち下がりに
伴ってＭＥＮＮＳＥＬ信号が“Ｌ”レベルから“Ｈ”レ
ベルに切り替わる。これによって、セレクタ１３は格納
アドレスＳＡを選択してこれをアドレスＭＡ１として出
力するようになる。また、インバータ１６の出力が
“Ｌ”レベルとなるため、セレクタ１４は読出アドレス
ＲＡを選択してこれをアドレスＭＡ２として出力するよ
うになる。これらと平仄を合わせるように、メモリ１１
のＷ／Ｒ端子に“Ｈ”レベルが与えられてメモリ１１が
書き込みモードになるとともに、メモリ１２のＷ／Ｒ端
子に“Ｌ”レベルが与えられてメモリ１２が読み出しモ
ードとなる。さらに、インバータ１８の出力が“Ｌ”レ
ベルとなるため、セレクタ１５は読み出しモードになっ
たメモリ１２から出力されるデータＤＯ２をデータＤＯ
として出力するようになる。

【００２９】これらの一連の動作によって、データＤＴ
上に与えられるタイムスロットＴＳ１のデータが、格納
アドレスＳＡに等価なアドレスＭＡ１で指定されるメモ
リ１１のｘ“００”番地に書き込まれる。また、読出ア
ドレスＲＡに等価なアドレスＭＡ２で指定されるメモリ
１２のｘ“００”番地からタイムスロットＴＳ１のデー
タがデータＤＯ２として読み出され、これがそのままデ
ータＤＯとして速度変換部６に供給される。そしてこれ
以降の時刻ｔ３２〜時刻ｔ４１では時刻ｔ３１〜時刻ｔ
３２におけるのに準じて動作する。すなわち、時刻ｔ３
２では時刻ｔ３１における格納アドレスＳＡの値に対し
てｘ“１０”を加算した値が入力され、メモリ１１の当
該番地に対してタイムスロットＴＳ２のデータが書き込
まれる。

【００３０】このとき同時に、時刻ｔ３１における読出
アドレスＲＡの値に対してｘ“０１”を加算した値が入
力され、メモリ１２のｘ“０１”番地からタイムスロッ
トＴＳ１７のデータが読み出され、これがセレクタ１５
を介して速度変換部６に出力される。以後同様に、アド
レスＭＡ１がｘ“１０”ずつ増やされるとともにアドレ
スＭＡ２がｘ“０１”ずつ増やされてゆく。その結果、
時刻ｔ３３〜時刻ｔ３６においてメモリ１１のｘ“２
０”，ｘ“３０”，ｘ“４０”，ｘ“５０”番地に対し
てそれぞれタイムスロットＴＳ３〜ＴＳ６のデータが書
き込まれる。また、これら同時刻においてメモリ１２の
ｘ“０２”〜ｘ“０５”番地からタイムスロットＴＳ３
３，ＴＳ４９，ＴＳ６５，ＴＳ８１のデータが読み出さ
れる。

【００３１】この後、時刻ｔ３７になるとアドレスＭＡ
１としてｘ“０１”が入力されてメモリ１１の当該番地
に対してタイムスロットＴＳ７のデータが書き込まれ
る。一方、アドレスＭＡ２には上記に準じてｘ“０６”
が入力され、データＤＯとしてタイムスロットＴＳ２が
読み出されることになる。こののち、時刻ｔ３９，時刻
ｔ４０になるとアドレスＭＡ１にｘ“４Ｆ”，ｘ“５
Ｆ”がそれぞれ入力されてメモリ１１の当該番地に対し
てタイムスロットＴＳ９５，ＴＳ９６のデータがそれぞ
れ書き込まれる。また、これら同時刻では上記に準じて
アドレスＭＡ２にｘ“５Ｅ”，ｘ“５Ｆ”が与えられて
タイムスロットＴＳ８０，ＴＳ９６のデータがデータＤ
Ｏとして読み出される。

【００３２】そして、時刻ｔ４２になってフレームパル
スＦＰが生成されて次フレームになると、ＭＥＮＳＥＬ
信号が“Ｈ”レベルから“Ｌ”レベルに切り替わるとと
もに、先頭のタイムスロットＴＳ１のデータが入力され
てくるほか、格納アドレスＳＡ及び出アドレスＲＡに順
次アドレス値が入力されるようになる。この結果、時刻
ｔ３１におけるのとは逆の動作となり、セレクタ１３は
読出アドレスＲＡをアドレスＭＡ１として出力し、セレ
クタ１４は格納アドレスＳＡをアドレスＭＡ２として出
力するようになる。また、メモリ１１が読み出しモード
になるのに対してメモリ１２は書き込みモードとなるほ
か、セレクタ１５は読み出しモードになったメモリ１１
から出力されるデータＤＯ１をデータＤＯとして出力す
るようになる。

【００３３】これら一連の動作によって、アドレスＭＡ
１で指定されるメモリ１１のｘ“００”番地からタイム
スロットＴＳ１のデータがデータＤＯ１として読み出さ
れ、そのままデータＤＯとして速度変換部６に供給され
る。また、データＤＴ上に与えられるタイムスロットＴ
Ｓ１のデータがアドレスＭＡ２で指定されるメモリ１２
のｘ“００”番地に書き込まれる。これ以後はいま述べ
たのと同様であって、時刻ｔ４３〜時刻ｔ４７において
は時刻ｔ４２〜時刻ｔ４３に準じた動作がなされる。す
なわち、当該期間ではそれぞれメモリ１１のｘ“０１”
〜ｘ“０４”番地からタイムスロットＴＳ１７，ＴＳ３
３，ＴＳ４９，ＴＳ６５のデータが読み出され、これら
データがセレクタ１５を介して速度変換部６に供給され
る。また、これら同時刻においてアドレスＭＡ２が順次
ｘ“１０”ずつ増やされてゆくため、メモリ１２のｘ
“１０”，ｘ“２０”，ｘ“３０”，ｘ“４０”番地に
対してそれぞれタイムスロットＴＳ２〜ＴＳ５のデータ
がそれぞれ書き込まれてゆく。そしてこの後の時刻ｔ４
７以降も同様であり、次フレーム以降の各フレームにつ
いても上述した一連の動作が繰り返し行われることにな
る。なお、以上述べたメモリ２（時刻ｔ３１から時刻ｔ
４１まで）又はメモリ１（時刻ｔ４２以降）からのデー
タ読み出し動作と並行して、従来の場合と同様に、速度
変換部６による速度変換処理が行われる。

【００３４】以上のように、本実施形態では、ＭＥＮＳ
ＥＬ信号のレベルがフレーム毎に切り替えられるので、
このＭＥＮＳＥＬ信号が“Ｈ”レベルの期間はメモリ１
１を書き込み専用，メモリ１２を読み出し専用とする一
方で、ＭＥＮＳＥＬ信号が“Ｌ”レベルの期間はメモリ
１１を読み出し専用，メモリ１２を書き込み専用として
いる。そして、ある特定の１フレーム期間中は、データ
ＤＴとして一定時間間隔で順次入力されるタイムスロッ
トのデータを格納アドレスＳＡで指定されるメモリ１１
又はメモリ１２の番地に順に格納してゆく。その一方
で、同フレーム期間中において、読出アドレスＲＡで指
定されるメモリ１２又はメモリ１１の番地からタイムス
ロットのデータを順次読み出して速度変換部６による速
度変換処理を行っている。

【００３５】このように、タイムスロットの並べ替えを
行うためのメモリを物理的に２つ設け、それらのうちの
一方を書き込み処理用とし他方を読み出し処理用とする
ことで、タイムスロットの並び替えのためにメモリへ格
納する処理と、並び替えられたタイムスロットのデータ
をメモリから読み出す処理を互いに独自のタイミングで
行えるようになる。このため、速度変換のために必要と
なるタイムスロットデータの読み出しタイミングを算出
することが容易になるほか、従来のように複数のＴＳＩ
部を用いることなく、単一のＴＳＩ部だけを用いて多様
な速度を持つ複数種類の多重化信号に対応することが可
能となる。

【００３６】

【発明の効果】以上説明したように、本発明では、入出
力フレームの各フォーマットから定まる順番で入力フレ
ームのタイムスロットを並べ替えて出力フレームの速度
に変換するにあたって、入力フレームのタイムスロット
を上記順番に従って記憶する動作と、記憶されている入
力フレームのタイムスロットを順次読み出す動作を互い
に独立して行っている。そのために、請求項２記載の発
明では、入力フレームのタイムスロットを記憶するため
に２つの記憶手段を設け、一方の記憶手段に書き込みを
行っている期間中は他方の記憶手段から読み出しを行う
ように構成している。また、請求項３記載の発明では、
フレームパルスをトリガとして２つの記憶手段に対する
書き込み及び読み出しの関係を切り替えるようにしてい
る。これにより、従来のように１個のメモリに対する書
き込み動作と読み出し動作を互いに重ならないように制
御する必要がなくなって、これら動作を並行して行える
ようになるため、タイムスロットの並べ替え動作を高速
に行うことができる。また、一方の記憶手段への書き込
み動作とは独立に、並べ替えられたタイムスロットのデ
ータを他方の記憶手段から読み出すことができる。この
ため、従来のように読み出し動作が書き込み動作を追い
越したり追い越されたりしたときのような問題が発生す
ることがなく、タイムスロット並べ替えのために単一の
回路を設けるだけであっても、速度の異なる多様な多重
化信号に対応可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態による伝送装置に設けら
れたＴＳＩ部の構成を示すブロック図である。

【図２】同実施形態によるＴＳＩ部の動作を示したタ
イミングチャートである。

【図３】従来の技術による伝送装置に設けられたＴＳ
Ｉ部の構成を示すブロック図である。

【図４】従来の技術によるＴＳＩ部の動作を示したタ
イミングチャートである。

【図５】タイムスロットの並べ替えの対象となるフレ
ームのフレームフォーマットについて一例を示した説明
図であって、６．３メガビット／秒の速度を持つフレー
ムのフォーマットである。

【図６】タイムスロットの並べ替えの対象となるフレ
ームのフレームフォーマットについて一例を示した説明
図であって、１９．４４メガビット／秒の速度を持つフ
レームのフォーマットである。

【符号の説明】

６…速度変換部、１１，１２…メモリ、１３〜１５…セ
レクタ、１６〜１８…インバータ

Claims

【特許請求の範囲】

【請求項１】入力フレーム及び出力フレームの各フォ
ーマットから定まる順番で前記入力フレームのタイムス
ロットを並べ替えて得られる生成フレームの速度を前記
出力フレームの速度に変換して送出する伝送装置におい
て、前記入力フレームのタイムスロットを前記順番に従って
記憶してゆく動作と、該記憶されている前記入力フレー
ムのタイムスロットを順次読み出して前記生成フレーム
を生成してゆく動作を互いに独立して行って前記タイム
スロットの並べ替えをフレーム毎に行うことを特徴とす
る伝送装置。
【請求項２】入力フレーム及び出力フレームの各フォ
ーマットから定まる順番で前記入力フレームのタイムス
ロットを並べ替えて得られる生成フレームの速度を前記
出力フレームの速度に変換して送出する伝送装置におい
て、前記入力フレームのタイムスロットを記憶する第１及び
第２の記憶手段と、前記第１の記憶手段に書き込みを行っている期間中は前
記第２の記憶手段から読み出しを行い、前記第２の記憶
手段に書き込みを行っている期間中は前記第１の記憶手
段から読み出しを行うように、前記第１の記憶手段及び
前記第２の記憶手段に対する書き込み指示及び読み出し
指示をフレーム毎に制御する制御手段とを具備すること
を特徴とする伝送装置。
【請求項３】前記制御手段は、各フレームの先頭で有
効になるフレームパルスをトリガとして前記第１の記憶
手段と前記第２の記憶手段に対する書き込み及び読み出
しの関係を切り替えることを特徴とする請求項２記載の
伝送装置。