JP2000224143A - Ｗｃｄｍａのための擬似ランダム雑音生成器 - Google Patents
Ｗｃｄｍａのための擬似ランダム雑音生成器Info
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Abstract
(57)【要約】
【課題】 初期状態ベクトルから任意のオフセットを作
成し、最小記憶容量で、消費電力とゲート遅延が少ない
状態ベクトルを作成する。 【解決手段】 オフセット状態行列を作成する複数の論
理回路（３７０〜３７４）で回路を設計する。この回路
は、移行行列の各行のＮ個の要素及び入力状態行列の列
のＮ個の要素とを受け取るように連結した第１の論理回
路（３８０〜３８３）で構成する。第１の論理回路は、
各行と列の対応するビットの複数ビット論理組合せを作
成する。第２の論理回路（３９０）は、複数ビット論理
組合せを受け取るように連結され、オフセット状態行列
の各要素を出力する。
成し、最小記憶容量で、消費電力とゲート遅延が少ない
状態ベクトルを作成する。 【解決手段】 オフセット状態行列を作成する複数の論
理回路（３７０〜３７４）で回路を設計する。この回路
は、移行行列の各行のＮ個の要素及び入力状態行列の列
のＮ個の要素とを受け取るように連結した第１の論理回
路（３８０〜３８３）で構成する。第１の論理回路は、
各行と列の対応するビットの複数ビット論理組合せを作
成する。第２の論理回路（３９０）は、複数ビット論理
組合せを受け取るように連結され、オフセット状態行列
の各要素を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムの広
帯域符号分割多元接続（ＷＣＤＭＡ）に関し、特に、任
意の遅れを有する長コードを生成するための擬似ランダ
ム雑音生成器に関する。
帯域符号分割多元接続（ＷＣＤＭＡ）に関し、特に、任
意の遅れを有する長コードを生成するための擬似ランダ
ム雑音生成器に関する。
【０００２】
【従来の技術】現在の広帯域符号分割多元接続（ＷＣＤ
ＭＡ）システムの特徴は、各信号に固有なコードを割り
当て、共通チャネルを介し各種データ信号を同時に送る
ことである。この固有なコードを特定の受信機のコード
と付き合わせ、データ信号の正しい受信者を判別する。
隣接セルまたは送信域の基地局にも、送信データに関連
付けられた固有な擬似ランダム雑音（ＰＮ）コードが割
り当てられている。通常、このＰＮコード、つまり長コ
ード、はリニアシーケンスシフトレジスタとも呼ばれる
リニアフィードバックシフトレジスタ（ＬＦＳＲ）によ
り生成される。セル内の移動局は、目的の信号と他の基
地局からの干渉信号とをこのコードで区別している。移
動局がＰＮコードを識別するためには、受信したＰＮシ
ーケンスの任意部分を正しく識別する必要がある。この
識別は、ローカルに生成したＰＮシーケンスと受信した
ＰＮシーケンス部分とのスライドウィンドウ比較により
行われることがある。ただし、このスライドウィンドウ
アルゴリズムでは、移動局は受信したシーケンスを突き
止めるために、ＬＦＳＲからの複数のオフセットを効果
的に計算しなければならない場合がある。
ＭＡ）システムの特徴は、各信号に固有なコードを割り
当て、共通チャネルを介し各種データ信号を同時に送る
ことである。この固有なコードを特定の受信機のコード
と付き合わせ、データ信号の正しい受信者を判別する。
隣接セルまたは送信域の基地局にも、送信データに関連
付けられた固有な擬似ランダム雑音（ＰＮ）コードが割
り当てられている。通常、このＰＮコード、つまり長コ
ード、はリニアシーケンスシフトレジスタとも呼ばれる
リニアフィードバックシフトレジスタ（ＬＦＳＲ）によ
り生成される。セル内の移動局は、目的の信号と他の基
地局からの干渉信号とをこのコードで区別している。移
動局がＰＮコードを識別するためには、受信したＰＮシ
ーケンスの任意部分を正しく識別する必要がある。この
識別は、ローカルに生成したＰＮシーケンスと受信した
ＰＮシーケンス部分とのスライドウィンドウ比較により
行われることがある。ただし、このスライドウィンドウ
アルゴリズムでは、移動局は受信したシーケンスを突き
止めるために、ＬＦＳＲからの複数のオフセットを効果
的に計算しなければならない場合がある。
【０００３】ＬＦＳＲの別の応用例では、基地局は、通
常、図１のように１つまたは複数のＬＦＳＲ １００、
１２０を組み合わせることで、順方向リンクのＰＮシー
ケンスを生成する。移動局も、図２に示すように、ＬＦ
ＳＲ回路２００、２２０により逆方向リンクのＰＮシー
ケンスを生成する。このＰＮシーケンスは、直交位相シ
フトキーイング（ＱＰＳＫ）逆方向リンク送信に使用さ
れる。この送信の場合、ＰＮシーケンスを２５０マイク
ロ秒に相当するチップ数だけ任意にシフトし、同相分と
直角分とを送信できるようにする必要がある。この任意
シフトは、データ送信速度により変わる可能性がある。
常、図１のように１つまたは複数のＬＦＳＲ １００、
１２０を組み合わせることで、順方向リンクのＰＮシー
ケンスを生成する。移動局も、図２に示すように、ＬＦ
ＳＲ回路２００、２２０により逆方向リンクのＰＮシー
ケンスを生成する。このＰＮシーケンスは、直交位相シ
フトキーイング（ＱＰＳＫ）逆方向リンク送信に使用さ
れる。この送信の場合、ＰＮシーケンスを２５０マイク
ロ秒に相当するチップ数だけ任意にシフトし、同相分と
直角分とを送信できるようにする必要がある。この任意
シフトは、データ送信速度により変わる可能性がある。
【０００４】任意オフセットＬＦＳＲの別の応用例は、
Ｔｉｍｏｔｈｙ Ｉ． Ｒｕｅｔｈによる米国特許第
５，２２８，０５４号で開示し本願に引用して援用して
いる送信信号の拡散及び非拡散である。Ｒｕｅｔｈは、
送信データ速度がさまざまに変わっても、定速チップ速
度で各データビットを変調することで得られる利点を開
示している。例えば、定速チップ速度では、９６００ビ
ット／秒の場合は各ビットごとに１２８チップ作成し、
４８００／ビット秒の場合は各ビットごとに２５６チッ
プ作成する。このように、データ速度は基地局からの速
度情報に基づいて変わっても、チップ速度は定速のまま
である。また、Ｒｕｅｔｈは、基地局と移動局の同期化
はＰＮシーケンスにゼロを挿入することで簡素化され、
状態数を２ N−１から２Nへ増やすことができることも教
えている。同期化は、ＬＦＳＲ用の任意オフセット回路
を組み込むことで、さらに簡素化される。Ｒｕｅｔｈ
は、ＬＦＳＲ状態からのＰＮオフセットを作成するため
に、ＮビットＬＦＳＲ １０（図２）と組み合わせたマ
スク回路３０を提示している。このマスク回路３０は、
バス３２から送られてくるマスク信号ＭＡＳＫに応答し
て所望のオフセットを作成する。Ｒｕｅｔｈは、例示し
た４ビットＬＦＳＲの１０チップオフセットのための特
定マスク信号の具体例を示している（７列、３７〜４０
行）。
Ｔｉｍｏｔｈｙ Ｉ． Ｒｕｅｔｈによる米国特許第
５，２２８，０５４号で開示し本願に引用して援用して
いる送信信号の拡散及び非拡散である。Ｒｕｅｔｈは、
送信データ速度がさまざまに変わっても、定速チップ速
度で各データビットを変調することで得られる利点を開
示している。例えば、定速チップ速度では、９６００ビ
ット／秒の場合は各ビットごとに１２８チップ作成し、
４８００／ビット秒の場合は各ビットごとに２５６チッ
プ作成する。このように、データ速度は基地局からの速
度情報に基づいて変わっても、チップ速度は定速のまま
である。また、Ｒｕｅｔｈは、基地局と移動局の同期化
はＰＮシーケンスにゼロを挿入することで簡素化され、
状態数を２ N−１から２Nへ増やすことができることも教
えている。同期化は、ＬＦＳＲ用の任意オフセット回路
を組み込むことで、さらに簡素化される。Ｒｕｅｔｈ
は、ＬＦＳＲ状態からのＰＮオフセットを作成するため
に、ＮビットＬＦＳＲ １０（図２）と組み合わせたマ
スク回路３０を提示している。このマスク回路３０は、
バス３２から送られてくるマスク信号ＭＡＳＫに応答し
て所望のオフセットを作成する。Ｒｕｅｔｈは、例示し
た４ビットＬＦＳＲの１０チップオフセットのための特
定マスク信号の具体例を示している（７列、３７〜４０
行）。
【０００５】
【発明が解決しようとする課題】しかし、Ｒｕｅｔｈ
は、この具体的なケースについてどのようにマスク信号
を生成するか、及び任意の長さのＬＦＳＲについてどの
ようにマスク信号を生成するかついては提示も示唆もし
ていない。Ｒｕｅｔｈは、「ＯＦＦＳＥＴとＭＡＳＫの
対の値を事前に計算し図示していない読取専用メモリー
（ＲＯＭ）に記憶させておくと簡単に実現できる」と述
べている（８列、６３〜６６行）。しかし、１５ビット
のＬＦＳＲの場合、この方法では１５ビットマスクが２
N−２（３２，７２２）個も必要になることになる。し
たがって、このマスク信号を生成する場合に特に問題に
なるのは、あるＬＦＳＲ状態から任意のオフセットを持
つ状態を生成するための単純な回路が必要になることで
ある。これ以外にも、移動体電話機のメモリーには実際
には制限があること、オフセット判別の計算が複雑であ
ること、及びオフセットを生成するための速度と電源要
件なども問題である。
は、この具体的なケースについてどのようにマスク信号
を生成するか、及び任意の長さのＬＦＳＲについてどの
ようにマスク信号を生成するかついては提示も示唆もし
ていない。Ｒｕｅｔｈは、「ＯＦＦＳＥＴとＭＡＳＫの
対の値を事前に計算し図示していない読取専用メモリー
（ＲＯＭ）に記憶させておくと簡単に実現できる」と述
べている（８列、６３〜６６行）。しかし、１５ビット
のＬＦＳＲの場合、この方法では１５ビットマスクが２
N−２（３２，７２２）個も必要になることになる。し
たがって、このマスク信号を生成する場合に特に問題に
なるのは、あるＬＦＳＲ状態から任意のオフセットを持
つ状態を生成するための単純な回路が必要になることで
ある。これ以外にも、移動体電話機のメモリーには実際
には制限があること、オフセット判別の計算が複雑であ
ること、及びオフセットを生成するための速度と電源要
件なども問題である。
【０００６】
【課題を解決するための手段】これらの問題を解決する
ために、オフセット状態行列を作成する複数の論理回路
を使用して回路を設計する。この回路は、移行行列の各
行で構成されるＮ要素と入力状態行列の列で構成される
Ｎ要素を受け取るように結合された第１の論理回路を含
んでいる。第１の論理回路は、各行と列の対応するビッ
トで構成される複数ビット論理組合せを作成する。第２
の論理回路は、複数ビットの論理組合せを受け取るよう
に結合され、オフセット状態行列の各要素を作成する。
ために、オフセット状態行列を作成する複数の論理回路
を使用して回路を設計する。この回路は、移行行列の各
行で構成されるＮ要素と入力状態行列の列で構成される
Ｎ要素を受け取るように結合された第１の論理回路を含
んでいる。第１の論理回路は、各行と列の対応するビッ
トで構成される複数ビット論理組合せを作成する。第２
の論理回路は、複数ビットの論理組合せを受け取るよう
に結合され、オフセット状態行列の各要素を作成する。
【０００７】本発明は、初期状態ベクトルから任意のオ
フセットを作成し、しかも消費電力とゲート遅延が少な
い状態ベクトルを作成する。移行行列のための記憶要件
も少なくて済む。
フセットを作成し、しかも消費電力とゲート遅延が少な
い状態ベクトルを作成する。移行行列のための記憶要件
も少なくて済む。
【０００８】
【実施例】図３Ａは本発明のＰＮ生成器回路のブロック
図で、図２のＬＦＳＲ ２２０に対応するＮビットＰＮ
シーケンスを生成するために使用するものである。Ｎ段
で構成されるＰＮ生成器回路では、２N−１の状態、つ
まり約２．２ｘ１０12の状態を表すことができる。ＰＮ
生成器回路は複数の行列生成器回路があり、これらが直
列に接続されている。最初の行列生成器回路は、バス３
００から入力状態行列Ｓ0を受け取る。直列に接続され
た最後の行列生成器回路は、バス３４０に出力状態行列
Ｓnを出力する。各行列生成器回路、例えば最初の行列
生成器回路には、行列乗算回路３０２と多重化回路３０
６とが含まれている。行列乗算回路は、入力行列と記憶
行列との行列積を生成するように構成する。多重化回路
は、リード線３０８を介してカウント信号を受け取る
と、入力状態行列と行列積のいずれかを出力する。
図で、図２のＬＦＳＲ ２２０に対応するＮビットＰＮ
シーケンスを生成するために使用するものである。Ｎ段
で構成されるＰＮ生成器回路では、２N−１の状態、つ
まり約２．２ｘ１０12の状態を表すことができる。ＰＮ
生成器回路は複数の行列生成器回路があり、これらが直
列に接続されている。最初の行列生成器回路は、バス３
００から入力状態行列Ｓ0を受け取る。直列に接続され
た最後の行列生成器回路は、バス３４０に出力状態行列
Ｓnを出力する。各行列生成器回路、例えば最初の行列
生成器回路には、行列乗算回路３０２と多重化回路３０
６とが含まれている。行列乗算回路は、入力行列と記憶
行列との行列積を生成するように構成する。多重化回路
は、リード線３０８を介してカウント信号を受け取る
と、入力状態行列と行列積のいずれかを出力する。
【０００９】動作を説明すると、ＰＮ生成器回路のバス
３４０に出力される出力状態行列Ｓ nは、バス３００か
ら入力された初期状態行列Ｓ0と記憶移行行列との行列
乗算積である。また、記憶移行行列は、ハードワイヤー
ド組合せ論理として行列乗算回路に組み込むこともでき
る。好ましくは、この行列乗算は初期状態行列からオフ
セット値だけオフセットされた、つまり遅延された、状
態行列つまりベクトルを作成するモジュロ２の行列乗算
であることが望ましい。一般的に、この新しい状態Ｓn
は、次に示す式［１］で決定される。
３４０に出力される出力状態行列Ｓ nは、バス３００か
ら入力された初期状態行列Ｓ0と記憶移行行列との行列
乗算積である。また、記憶移行行列は、ハードワイヤー
ド組合せ論理として行列乗算回路に組み込むこともでき
る。好ましくは、この行列乗算は初期状態行列からオフ
セット値だけオフセットされた、つまり遅延された、状
態行列つまりベクトルを作成するモジュロ２の行列乗算
であることが望ましい。一般的に、この新しい状態Ｓn
は、次に示す式［１］で決定される。
【数１】 状態行列Ｓnは、初期状態行列Ｓ0からＰＮシーケンスの
ｎ状態だけオフセットつまり遅延される。移行行列Ｍn
は、初期移行行列Ｍ1をｎ乗したものである。この移行
行列の形式は、後で説明するＰＮシーケンス多項式によ
り決まる。オフセット値の最大長は、後で詳細に説明す
るように、全ＰＮシーケンスの実際の長さにより決ま
る。しかし、本発明の概念は、対応するＮ段のＬＦＳＲ
について任意のＮビットオフセット値まで拡張可能であ
る。リード線３０８、３１８、３２８、及び３３８のオ
フセット値ｃは、次の式［２］で示す２進形式で表現で
きる。
ｎ状態だけオフセットつまり遅延される。移行行列Ｍn
は、初期移行行列Ｍ1をｎ乗したものである。この移行
行列の形式は、後で説明するＰＮシーケンス多項式によ
り決まる。オフセット値の最大長は、後で詳細に説明す
るように、全ＰＮシーケンスの実際の長さにより決ま
る。しかし、本発明の概念は、対応するＮ段のＬＦＳＲ
について任意のＮビットオフセット値まで拡張可能であ
る。リード線３０８、３１８、３２８、及び３３８のオ
フセット値ｃは、次の式［２］で示す２進形式で表現で
きる。
【数２】 初期状態Ｓ0からの任意のオフセットｎを作成するため
の移行行列は、次の式［３］で表される。
の移行行列は、次の式［３］で表される。
【数３】 したがって、任意のｎが指数である移行行列は、行列乗
算回路３０２、３１２、３２２、及び３３２のメモリー
回路に式［３］の行列を記憶させることで計算できる。
オフセット値のビット、例えばリード線３０８のビット
ｃ0、が０の値の場合、出力バス３１０には入力状態行
列Ｓ0が出力される。また、リード線３０８の遅延値と
してのビットｃ0の値が１の場合、バス３０４に出力さ
れる移行行列と入力行列との行列積を出力行列バス３１
０に適用する。この選択行列乗算処理は、オフセット信
号の各ビットの値に応答し、各行列生成器の段で続行さ
れる。バス３４０の出力される最終状態行列Ｓnは、オ
フセット値に応答した入力状態行列Ｓ0からの任意のオ
フセットとなる。
算回路３０２、３１２、３２２、及び３３２のメモリー
回路に式［３］の行列を記憶させることで計算できる。
オフセット値のビット、例えばリード線３０８のビット
ｃ0、が０の値の場合、出力バス３１０には入力状態行
列Ｓ0が出力される。また、リード線３０８の遅延値と
してのビットｃ0の値が１の場合、バス３０４に出力さ
れる移行行列と入力行列との行列積を出力行列バス３１
０に適用する。この選択行列乗算処理は、オフセット信
号の各ビットの値に応答し、各行列生成器の段で続行さ
れる。バス３４０の出力される最終状態行列Ｓnは、オ
フセット値に応答した入力状態行列Ｓ0からの任意のオ
フセットとなる。
【００１０】この回路は、初期状態ベクトルから任意の
オフセットを持つ状態ベクトルを効果的に作成する場合
に非常に有利である。目的のオフセットごとに行列を記
憶する代わりに指数加重行列だけを記憶すれば良いた
め、メモリーの必要容量も大幅に減少する。さらに、組
合せ論理を使用してモジュロ２の行列乗算を実行するた
め、計算時間が短縮され、消費電力も少なくて済む。
オフセットを持つ状態ベクトルを効果的に作成する場合
に非常に有利である。目的のオフセットごとに行列を記
憶する代わりに指数加重行列だけを記憶すれば良いた
め、メモリーの必要容量も大幅に減少する。さらに、組
合せ論理を使用してモジュロ２の行列乗算を実行するた
め、計算時間が短縮され、消費電力も少なくて済む。
【００１１】図３Ｂは、図３Ａの行列生成器回路で使用
できる本発明の行列乗算回路である。行列乗算回路に
は、ｎ個の論理回路３７０〜３７４が含まれていて、状
態ベクトルｓ11−ｓ1nの各要素に対応している。各論理
回路、例えば論理回路３７０は、移行行列の行要素ｍ11
〜ｍ1nと入力状態行列の列要素ｓ01〜ｓ0nとを受け取
る。行列乗算回路には第１の論理回路３８０〜３８３が
含まれていて、それぞれ、移行行列と状態行列の対応す
る行要素と列要素との論理積（ＡＮＤ）を計算する。第
２の論理回路３９０は、各状態行列要素ｓ11の複数ビッ
ト論理積（ＡＮＤ）信号の排他論理和（ＸＯＲ）を作成
する。この回路は、ゲート伝播遅延が少ない行列積を計
算する場合に非常に有利である。上記で説明したよう
に、移行行列はメモリー回路（図示せず）に記憶できる
ため、プログラム性が向上している。
できる本発明の行列乗算回路である。行列乗算回路に
は、ｎ個の論理回路３７０〜３７４が含まれていて、状
態ベクトルｓ11−ｓ1nの各要素に対応している。各論理
回路、例えば論理回路３７０は、移行行列の行要素ｍ11
〜ｍ1nと入力状態行列の列要素ｓ01〜ｓ0nとを受け取
る。行列乗算回路には第１の論理回路３８０〜３８３が
含まれていて、それぞれ、移行行列と状態行列の対応す
る行要素と列要素との論理積（ＡＮＤ）を計算する。第
２の論理回路３９０は、各状態行列要素ｓ11の複数ビッ
ト論理積（ＡＮＤ）信号の排他論理和（ＸＯＲ）を作成
する。この回路は、ゲート伝播遅延が少ない行列積を計
算する場合に非常に有利である。上記で説明したよう
に、移行行列はメモリー回路（図示せず）に記憶できる
ため、プログラム性が向上している。
【００１２】また、状態出力行列の各要素は、ブール最
小化演算を実行することで生成できる。例えば、従来技
術の１８ビットＬＦＳＲ １００（図１）の場合、式
［４］に示すようなＰＮ多項式を生成する。オフセット
値ｃ7はフィードバックタップ１０６を表している。
小化演算を実行することで生成できる。例えば、従来技
術の１８ビットＬＦＳＲ １００（図１）の場合、式
［４］に示すようなＰＮ多項式を生成する。オフセット
値ｃ7はフィードバックタップ１０６を表している。
【数４】 このＰＮ多項式の初期移行行列Ｍ1の形式は、式［５］
である。初期移行行列の左側の列は、ゼロ要素ｍ0,0〜
ｍ17,0と要素ｍ18,0の１とを含んでいる。式［５］のＩ
は１７ｘ１７の正方恒等行列を表していて、左上のｍ
0,1要素から対角線に沿って右下のｍ17,18要素の値が１
で、他の値がゼロである。１８個の要素を持つベクトル
ｃは要素ｍ18,1〜ｍ18,18で、式［４］のＰＮ多項式の
係数に対応している。この場合、係数ｃ7に対応する要
素ｍ18,7の値だけが非ゼロである。
である。初期移行行列の左側の列は、ゼロ要素ｍ0,0〜
ｍ17,0と要素ｍ18,0の１とを含んでいる。式［５］のＩ
は１７ｘ１７の正方恒等行列を表していて、左上のｍ
0,1要素から対角線に沿って右下のｍ17,18要素の値が１
で、他の値がゼロである。１８個の要素を持つベクトル
ｃは要素ｍ18,1〜ｍ18,18で、式［４］のＰＮ多項式の
係数に対応している。この場合、係数ｃ7に対応する要
素ｍ18,7の値だけが非ゼロである。
【数５】 図３Ｂの行列演算積の各要素の論理式の一般形式は、次
の式［６］で表される。
の式［６］で表される。
【数６】 したがって、式［５］の疎移行行列の所定の形式は、行
列乗算回路として非常に有利である。例えば、式［４］
のＰＮ多項式のオフセット状態ベクトルの最初の要素
は、単に列要素ｓ01だけである。これは、行要素ｍ01が
初期移行行列の最初の行の唯一の非ゼロ要素であるから
である。各移行行列も比較的疎であるため、他の行列積
も最小論理で実現できる。したがって、ハードワイヤー
ド組合せ論理回路として実現する移行行列記憶は、非常
に高速かつ簡素化されていて、プログラマブルメモリー
の必要もない。
列乗算回路として非常に有利である。例えば、式［４］
のＰＮ多項式のオフセット状態ベクトルの最初の要素
は、単に列要素ｓ01だけである。これは、行要素ｍ01が
初期移行行列の最初の行の唯一の非ゼロ要素であるから
である。各移行行列も比較的疎であるため、他の行列積
も最小論理で実現できる。したがって、ハードワイヤー
ド組合せ論理回路として実現する移行行列記憶は、非常
に高速かつ簡素化されていて、プログラマブルメモリー
の必要もない。
【００１３】図４は、本発明の状態生成器回路のブロッ
ク図で、所定のカウントつまりオフセットで区切った複
数の状態行列を作成するためのものである。この回路に
は、図３Ａですでに説明した状態行列生成器回路が含ま
れている。状態行列生成器回路はバス４０２から状態入
力行列Ｓ0を受け取り、バス４０４からカウント信号ｃ
ki+jを受け取る。状態行列生成器回路は、状態入力行列
Ｓ0からカウント信号で示された状態数だけ遅延したｋ
ビット状態行列Ｓnを生成し、バス４１０に出力する。
回路３０２、３１２、３２２、及び３３２（図３Ａ）と
同様に、ｍ個の移行行列乗算回路が直列に接続されてい
る。各行列乗算行列回路４０６〜４０８には、所定の位
数ｎを持つ移行行列乗算回路が含まれている。各行列乗
算回路４０６〜４０８は、各状態入力行列からこの所定
の位数だけ遅延した状態行列を作成する。
ク図で、所定のカウントつまりオフセットで区切った複
数の状態行列を作成するためのものである。この回路に
は、図３Ａですでに説明した状態行列生成器回路が含ま
れている。状態行列生成器回路はバス４０２から状態入
力行列Ｓ0を受け取り、バス４０４からカウント信号ｃ
ki+jを受け取る。状態行列生成器回路は、状態入力行列
Ｓ0からカウント信号で示された状態数だけ遅延したｋ
ビット状態行列Ｓnを生成し、バス４１０に出力する。
回路３０２、３１２、３２２、及び３３２（図３Ａ）と
同様に、ｍ個の移行行列乗算回路が直列に接続されてい
る。各行列乗算行列回路４０６〜４０８には、所定の位
数ｎを持つ移行行列乗算回路が含まれている。各行列乗
算回路４０６〜４０８は、各状態入力行列からこの所定
の位数だけ遅延した状態行列を作成する。
【００１４】動作を説明すると、バス４０４のカウント
信号ｃki+jを、所望のオフセットｊで初期化する。この
初期カウント信号は、バス４１０、４１２、及び４１４
にｍ個の出力状態行列を作成するための信号である。各
出力状態行列は、各入力状態行列から移行行列Ｍnの所
定の位数ｎだけ遅延される。指数ｉの値を大きくすれ
ば、初期オフセットｊからｋの倍数で増加するカウント
信号を作成できる（ただし、ｋはｎより小さい）。した
がって、一連のｍ個の状態行列セットが並列に作成さ
れ、各セットの隣接セットからのオフセットは、移行行
列Ｍnの位数に従い所定のオフセットになる。この一連
のシーケンスの各セットには、さらに、一連のｋビット
状態行列が含まれる。この回路は、受信信号と付き合わ
せるための複数のＰＮシーケンスを作成する場合に非常
に有利である。必要なロジックは最小で済み、単一のク
ロックサイクルで複数のセットを並列に生成できる。
信号ｃki+jを、所望のオフセットｊで初期化する。この
初期カウント信号は、バス４１０、４１２、及び４１４
にｍ個の出力状態行列を作成するための信号である。各
出力状態行列は、各入力状態行列から移行行列Ｍnの所
定の位数ｎだけ遅延される。指数ｉの値を大きくすれ
ば、初期オフセットｊからｋの倍数で増加するカウント
信号を作成できる（ただし、ｋはｎより小さい）。した
がって、一連のｍ個の状態行列セットが並列に作成さ
れ、各セットの隣接セットからのオフセットは、移行行
列Ｍnの位数に従い所定のオフセットになる。この一連
のシーケンスの各セットには、さらに、一連のｋビット
状態行列が含まれる。この回路は、受信信号と付き合わ
せるための複数のＰＮシーケンスを作成する場合に非常
に有利である。必要なロジックは最小で済み、単一のク
ロックサイクルで複数のセットを並列に生成できる。
【００１５】図５は、本発明のＰＮ生成器の別の実施例
のブロック図で、図１または図２の従来技術の回路に代
わって使用できる。このＰＮ生成器回路は、並列に配列
した第１及び第２の行列生成器回路系列で構成する。各
行列生成器回路系列は、できれば、２N−１の固有な状
態を表すＮ個の段で構成することが望ましい。各行列生
成器回路は、図３Ａで以前に説明した回路と同じであ
る。各行列生成器回路には、行列乗算回路５０２及び多
重化回路５０６などが含まれる。行列乗算回路は、入力
行列と記憶行列との行列積を作成するように配置されて
いる。多重化回路は、リード線５３５から送られてくる
カウント信号ｃ0に応じ、入力状態行列Ｓ0と行列積のい
ずれかを出力する。
のブロック図で、図１または図２の従来技術の回路に代
わって使用できる。このＰＮ生成器回路は、並列に配列
した第１及び第２の行列生成器回路系列で構成する。各
行列生成器回路系列は、できれば、２N−１の固有な状
態を表すＮ個の段で構成することが望ましい。各行列生
成器回路は、図３Ａで以前に説明した回路と同じであ
る。各行列生成器回路には、行列乗算回路５０２及び多
重化回路５０６などが含まれる。行列乗算回路は、入力
行列と記憶行列との行列積を作成するように配置されて
いる。多重化回路は、リード線５３５から送られてくる
カウント信号ｃ0に応じ、入力状態行列Ｓ0と行列積のい
ずれかを出力する。
【００１６】動作を説明すると、第１の系列の各行列生
成器回路は、式［５］に従って各ＰＮ多項式で決まる形
式の指数加重移行行列Ｎ1−Ｎ2n-1で構成する。同様
に、第２の対応する系列も、式［５］に従ってＰＮ多項
式で決まる形式の指数加重移行行列Ｍ1−Ｍ2n-1で構成
する。好ましくは、行列乗算回路の第１の系列の入力状
態行列Ｓ0は、すべて１のベクトルである。好ましく
は、行列乗算回路の第２の系列の入力状態行列Ｇ0は、
特定の基地局に割り当てたゴールドコードシーケンスで
ある。第１の系列と第２の系列のそれぞれの対応する行
列乗算回路は、指数加重カウント信号を受け取る。この
加重カウント信号は、上記で説明したように、入力状態
行列と行列積のいずれかを各出力バスに出力する。第１
及び第２の各行列生成器回路の系列は、リード線５３５
〜５３８のカウント信号に従い、出力状態行列をバス５
３２及び５７２にそれぞれ出力する。バス５３２及び５
７２に出力されたこれらの各出力状態行列はＸＯＲ回路
５７４に入力され、バス５７６にＰＮシーケンスを生成
する。このシーケンスは、割り当てられているゴールド
コードに固有で、受信域で他の基地局のゴールドコード
と区別される。したがって、本発明のＰＮ生成器回路
は、単一のクロックサイクルで各カウント信号に応答し
てＰＮ状態を作成する場合に非常に有利である。さら
に、速度と消費電力が、ハードワイヤード移行行列回路
に関し最適である。
成器回路は、式［５］に従って各ＰＮ多項式で決まる形
式の指数加重移行行列Ｎ1−Ｎ2n-1で構成する。同様
に、第２の対応する系列も、式［５］に従ってＰＮ多項
式で決まる形式の指数加重移行行列Ｍ1−Ｍ2n-1で構成
する。好ましくは、行列乗算回路の第１の系列の入力状
態行列Ｓ0は、すべて１のベクトルである。好ましく
は、行列乗算回路の第２の系列の入力状態行列Ｇ0は、
特定の基地局に割り当てたゴールドコードシーケンスで
ある。第１の系列と第２の系列のそれぞれの対応する行
列乗算回路は、指数加重カウント信号を受け取る。この
加重カウント信号は、上記で説明したように、入力状態
行列と行列積のいずれかを各出力バスに出力する。第１
及び第２の各行列生成器回路の系列は、リード線５３５
〜５３８のカウント信号に従い、出力状態行列をバス５
３２及び５７２にそれぞれ出力する。バス５３２及び５
７２に出力されたこれらの各出力状態行列はＸＯＲ回路
５７４に入力され、バス５７６にＰＮシーケンスを生成
する。このシーケンスは、割り当てられているゴールド
コードに固有で、受信域で他の基地局のゴールドコード
と区別される。したがって、本発明のＰＮ生成器回路
は、単一のクロックサイクルで各カウント信号に応答し
てＰＮ状態を作成する場合に非常に有利である。さら
に、速度と消費電力が、ハードワイヤード移行行列回路
に関し最適である。
【００１７】好ましい実施例を参照して本発明を説明し
たが、この説明はあくまで例であり、その解釈を限定し
てはならない。本発明の概念は、移動体通信システム及
び移動体通信システム内の回路で具体化できる。また、
本発明の実施例の詳細部分の各種変更は、この説明を参
照する当業者にとって明らかである。そのような変更及
び追加実施例は、以下に述べる本発明の主旨と範囲に含
まれるものと考えられる。
たが、この説明はあくまで例であり、その解釈を限定し
てはならない。本発明の概念は、移動体通信システム及
び移動体通信システム内の回路で具体化できる。また、
本発明の実施例の詳細部分の各種変更は、この説明を参
照する当業者にとって明らかである。そのような変更及
び追加実施例は、以下に述べる本発明の主旨と範囲に含
まれるものと考えられる。
【００１８】以上の説明に関して更に以下の項を開示す
る。 （１） オフセット状態行列を作成する複数論理回路で
あって、各論理回路は、移行行列の各行のＮ個の要素と
入力状態行列の列のＮ個の要素とを受け取るように連結
された第１の論理回路であって、各行と列の対応するビ
ットの複数ビット論理組合せを作成する第１の論理回路
と、複数ビット論理組合せを受け取るように連結された
第２の論理回路であって、オフセット状態行列の各要素
を作成する第２の論理回路と、を備えることを特徴とす
る複数の論理回路。 （２） 第１項に記載の複数論理回路であって、入力状
態行列はベクトルでありオフセット状態行列はベクトル
であることを特徴とする複数論理回路。 （３） 第２項に記載の複数論理回路であって、オフセ
ット状態行列は移行行列の各行のＮ個の要素と入力状態
ベクトルの列のＮ個の要素のモジュロ２の行列乗算積で
あることを特徴とする複数論理回路。 （４） 第項３に記載の複数論理回路であって、各行の
Ｎ個の要素はハードワイヤード組合せ論理で構成される
ことを特徴とする複数論理回路。 （５） 第項３に記載の複数論理回路であって、複数ビ
ット論理組合せの各ビットは移行行列の各行と入力状態
ベクトルの列の対応するビットの論理積で、オフセット
状態ベクトルの各要素は複数ビット論理組合せの排他論
理和であることを特徴とする複数論理回路。 （６） 回路であって、行列生成器回路の系列を備え、
系列内の第１の行列生成器回路は入力状態行列を受け取
るように連結され、系列内の最後の行列生成器回路は出
力状態行列を作成するように配置され、系列内の各行列
生成器回路は、各入力行列を受け取るように連結された
行列乗算回路であって、各入力行列と各記憶行列との積
を作成するように配置された行列乗算回路と、各入力行
列、各積、及び各カウント信号を受け取るように連結さ
れた多重化回路であって、各カウント信号に応答して各
入力行列と各積のいずれかを選択的に作成する多重化回
路と、を備えることを特徴とする回路。 （７） 第６項に記載の回路であって、積は擬似ランダ
ム雑音シーケンスであることを特徴とする回路。 （８） 第７項に記載の回路であって、各入力行列は長
さがＮのベクトルで、各記憶行列はＮｘＮ行列であるこ
とを特徴とする回路。 （９） 第８項に記載の回路であって、行列生成器回路
の系列の前記各記憶行列は指数加重行列で、各指数は異
なった値を持つことを特徴とする回路。 （１０） 第９項に記載の回路であって、前記各指数は
各カウント信号に対応する値を持つことを特徴とする回
路。 （１１） 第８項に記載の回路であって、各記憶行列の
ＮｘＮ行列要素のそれぞれはハードワイヤード組合せ回
路であることを特徴とする回路。
る。 （１） オフセット状態行列を作成する複数論理回路で
あって、各論理回路は、移行行列の各行のＮ個の要素と
入力状態行列の列のＮ個の要素とを受け取るように連結
された第１の論理回路であって、各行と列の対応するビ
ットの複数ビット論理組合せを作成する第１の論理回路
と、複数ビット論理組合せを受け取るように連結された
第２の論理回路であって、オフセット状態行列の各要素
を作成する第２の論理回路と、を備えることを特徴とす
る複数の論理回路。 （２） 第１項に記載の複数論理回路であって、入力状
態行列はベクトルでありオフセット状態行列はベクトル
であることを特徴とする複数論理回路。 （３） 第２項に記載の複数論理回路であって、オフセ
ット状態行列は移行行列の各行のＮ個の要素と入力状態
ベクトルの列のＮ個の要素のモジュロ２の行列乗算積で
あることを特徴とする複数論理回路。 （４） 第項３に記載の複数論理回路であって、各行の
Ｎ個の要素はハードワイヤード組合せ論理で構成される
ことを特徴とする複数論理回路。 （５） 第項３に記載の複数論理回路であって、複数ビ
ット論理組合せの各ビットは移行行列の各行と入力状態
ベクトルの列の対応するビットの論理積で、オフセット
状態ベクトルの各要素は複数ビット論理組合せの排他論
理和であることを特徴とする複数論理回路。 （６） 回路であって、行列生成器回路の系列を備え、
系列内の第１の行列生成器回路は入力状態行列を受け取
るように連結され、系列内の最後の行列生成器回路は出
力状態行列を作成するように配置され、系列内の各行列
生成器回路は、各入力行列を受け取るように連結された
行列乗算回路であって、各入力行列と各記憶行列との積
を作成するように配置された行列乗算回路と、各入力行
列、各積、及び各カウント信号を受け取るように連結さ
れた多重化回路であって、各カウント信号に応答して各
入力行列と各積のいずれかを選択的に作成する多重化回
路と、を備えることを特徴とする回路。 （７） 第６項に記載の回路であって、積は擬似ランダ
ム雑音シーケンスであることを特徴とする回路。 （８） 第７項に記載の回路であって、各入力行列は長
さがＮのベクトルで、各記憶行列はＮｘＮ行列であるこ
とを特徴とする回路。 （９） 第８項に記載の回路であって、行列生成器回路
の系列の前記各記憶行列は指数加重行列で、各指数は異
なった値を持つことを特徴とする回路。 （１０） 第９項に記載の回路であって、前記各指数は
各カウント信号に対応する値を持つことを特徴とする回
路。 （１１） 第８項に記載の回路であって、各記憶行列の
ＮｘＮ行列要素のそれぞれはハードワイヤード組合せ回
路であることを特徴とする回路。
【００１９】（１２） 回路であって、第１の入力状態
行列とカウント信号とを受け取るように連結された第１
の行列生成器回路であって、第１の行列生成器はカウン
ト信号に応じて入力状態行列からのオフセットを有する
第１の出力状態行列を作成するように配列された第１の
行列生成器回路と、直列に連結された複数の第２の行列
生成器回路であって、第２の行列生成器回路の直列系列
の最初の回路は第１の出力状態行列を受け取るように連
結され、第２の行列生成器回路のそれぞれは各入力状態
行列からの所定のオフセットを有する各出力状態行列を
作成する複数の第２の行列生成器回路と、を備えること
を特徴とする回路。 （１３） 第１２項に記載の回路であって、第１の入力
状態行列と第１の出力状態行列はそれぞれ長さがＮのベ
クトルであることを特徴とする回路。 （１４） 第１３項に記載の回路であって、第１の出力
状態ベクトルは移行行列の各行のＮ個の要素と第１の入
力状態ベクトルのＮ個の要素とのモジュロ２の行列乗算
積であることを特徴とする回路。 （１５） 第１４項に記載の回路であって、各行のＮ個
の要素はハードワイヤード組合せ論理を含むことを特徴
とする回路。 （１６） 第１２項に記載の回路であって、前記第２の
行列生成器回路のそれぞれは記憶移行行列を受け取るよ
うに連結され、各出力状態行列は記憶移行行列と入力状
態行列とのモジュロ２の行列積であることを特徴とする
回路。 （１７） 第１２項に記載の回路であって、第１の行列
生成器回路は、行列生成器回路の系列をさらに備え、系
列内の最初の行列生成器回路は第１の入力状態行列を受
け取るように連結され、系列内の最後の行列生成器回路
は第１の出力状態行列を作成するように配置され、系列
内の各行列生成器回路は、各入力行列を受け取るように
連結された行列乗算回路であって、各入力行列と各記憶
行列との積を作成するように配置された行列乗算回路
と、各入力行列、各積、及び各カウント信号を受け取る
ように連結された多重化回路であって、各カウント信号
に応じて各入力行列と各積のいずれかを選択的に作成す
る多重化回路と、を備えることを特徴とする回路。 （１８） 第１７項に記載の回路であって、前記第２の
行列生成器回路はそれぞれハードワイヤード組合せ論理
回路として記憶移行行列をさらに含み、各出力状態行列
は記憶移行行列と各入力状態行列とのモジュロ２の行列
積であることを特徴とする回路。
行列とカウント信号とを受け取るように連結された第１
の行列生成器回路であって、第１の行列生成器はカウン
ト信号に応じて入力状態行列からのオフセットを有する
第１の出力状態行列を作成するように配列された第１の
行列生成器回路と、直列に連結された複数の第２の行列
生成器回路であって、第２の行列生成器回路の直列系列
の最初の回路は第１の出力状態行列を受け取るように連
結され、第２の行列生成器回路のそれぞれは各入力状態
行列からの所定のオフセットを有する各出力状態行列を
作成する複数の第２の行列生成器回路と、を備えること
を特徴とする回路。 （１３） 第１２項に記載の回路であって、第１の入力
状態行列と第１の出力状態行列はそれぞれ長さがＮのベ
クトルであることを特徴とする回路。 （１４） 第１３項に記載の回路であって、第１の出力
状態ベクトルは移行行列の各行のＮ個の要素と第１の入
力状態ベクトルのＮ個の要素とのモジュロ２の行列乗算
積であることを特徴とする回路。 （１５） 第１４項に記載の回路であって、各行のＮ個
の要素はハードワイヤード組合せ論理を含むことを特徴
とする回路。 （１６） 第１２項に記載の回路であって、前記第２の
行列生成器回路のそれぞれは記憶移行行列を受け取るよ
うに連結され、各出力状態行列は記憶移行行列と入力状
態行列とのモジュロ２の行列積であることを特徴とする
回路。 （１７） 第１２項に記載の回路であって、第１の行列
生成器回路は、行列生成器回路の系列をさらに備え、系
列内の最初の行列生成器回路は第１の入力状態行列を受
け取るように連結され、系列内の最後の行列生成器回路
は第１の出力状態行列を作成するように配置され、系列
内の各行列生成器回路は、各入力行列を受け取るように
連結された行列乗算回路であって、各入力行列と各記憶
行列との積を作成するように配置された行列乗算回路
と、各入力行列、各積、及び各カウント信号を受け取る
ように連結された多重化回路であって、各カウント信号
に応じて各入力行列と各積のいずれかを選択的に作成す
る多重化回路と、を備えることを特徴とする回路。 （１８） 第１７項に記載の回路であって、前記第２の
行列生成器回路はそれぞれハードワイヤード組合せ論理
回路として記憶移行行列をさらに含み、各出力状態行列
は記憶移行行列と各入力状態行列とのモジュロ２の行列
積であることを特徴とする回路。
【００２０】（１９） 通信システムの回路であって、
第１の行列生成器回路系列であって、第１の系列の最初
の行列生成器回路は第１の入力状態行列を受け取るよう
に連結され、第１の系列の最後の行列生成器回路は第１
の出力状態行列を作成するように配置された第１の行列
生成器回路系列と、第２の行列生成器回路系列であっ
て、第２の系列の最初の行列生成器回路は第２の入力状
態行列を受け取るように連結され、第２の系列の最後の
行列生成器回路は第２の出力状態行列を作成するように
配置された第２の行列生成器回路系列と、第１及び第２
の系列のそれぞれの最後の行列生成器回路に連結された
論理回路であって、第１の出力状態行列と第２の出力状
態行列に応答して擬似ランダム雑音シーケンスを作成す
るように配置された論理回路と、を備えることを特徴と
する回路。 （２０） 第１９項に記載の回路であって、第１の系列
の前記行列生成器回路はそれぞれ、第２の系列の前記各
行列生成器回路に対応することを特徴とする回路。 （２１） 第２０項に記載の回路であって、第１の系列
の前記各行列生成器回路はそれぞれカウント信号を受け
取るように連結され、第２の系列の対応する前記各行列
生成器回路はそれぞれ前記カウント信号を受け取るよう
に連結されていることを特徴とする回路。 （２２） 第２１項に記載の回路であって、第１の系列
の各行列生成器回路には第１の指数加重行列が含まれて
いて第１の各指数加重行列は他の第１の指数加重行列と
は異なる指数を持ち、第２の系列の各行列生成器回路に
は第２の記憶指数加重行列が含まれていて第２の各指数
加重行列は他の第２の指数加重行列とは異なる指数を持
つことを特徴とする回路。 （２３） 第２２項に記載の回路であって、第１及び第
２の系列の各行列生成器回路の前記各指数は前記各カウ
ント信号に対応することを特徴とする回路。 （２４） 第２２項に記載の回路であって、各指数加重
行列はハードワイヤード組合せ論理回路であることを特
徴とする回路。
第１の行列生成器回路系列であって、第１の系列の最初
の行列生成器回路は第１の入力状態行列を受け取るよう
に連結され、第１の系列の最後の行列生成器回路は第１
の出力状態行列を作成するように配置された第１の行列
生成器回路系列と、第２の行列生成器回路系列であっ
て、第２の系列の最初の行列生成器回路は第２の入力状
態行列を受け取るように連結され、第２の系列の最後の
行列生成器回路は第２の出力状態行列を作成するように
配置された第２の行列生成器回路系列と、第１及び第２
の系列のそれぞれの最後の行列生成器回路に連結された
論理回路であって、第１の出力状態行列と第２の出力状
態行列に応答して擬似ランダム雑音シーケンスを作成す
るように配置された論理回路と、を備えることを特徴と
する回路。 （２０） 第１９項に記載の回路であって、第１の系列
の前記行列生成器回路はそれぞれ、第２の系列の前記各
行列生成器回路に対応することを特徴とする回路。 （２１） 第２０項に記載の回路であって、第１の系列
の前記各行列生成器回路はそれぞれカウント信号を受け
取るように連結され、第２の系列の対応する前記各行列
生成器回路はそれぞれ前記カウント信号を受け取るよう
に連結されていることを特徴とする回路。 （２２） 第２１項に記載の回路であって、第１の系列
の各行列生成器回路には第１の指数加重行列が含まれて
いて第１の各指数加重行列は他の第１の指数加重行列と
は異なる指数を持ち、第２の系列の各行列生成器回路に
は第２の記憶指数加重行列が含まれていて第２の各指数
加重行列は他の第２の指数加重行列とは異なる指数を持
つことを特徴とする回路。 （２３） 第２２項に記載の回路であって、第１及び第
２の系列の各行列生成器回路の前記各指数は前記各カウ
ント信号に対応することを特徴とする回路。 （２４） 第２２項に記載の回路であって、各指数加重
行列はハードワイヤード組合せ論理回路であることを特
徴とする回路。
【００２１】（２５） オフセット状態行列を作成する
複数の論理回路（３７０〜３７４）で回路を設計する。
この回路は、移行行列の各行のＮ個の要素及び入力状態
行列の列のＮ個の要素とを受け取るように連結した第１
の論理回路（３８０〜３８３）で構成する。第１の論理
回路は、各行と列の対応するビットの複数ビット論理組
合せを作成する。第２の論理回路（３９０）は、複数ビ
ット論理組合せを受け取るように連結され、オフセット
状態行列の各要素を出力する。
複数の論理回路（３７０〜３７４）で回路を設計する。
この回路は、移行行列の各行のＮ個の要素及び入力状態
行列の列のＮ個の要素とを受け取るように連結した第１
の論理回路（３８０〜３８３）で構成する。第１の論理
回路は、各行と列の対応するビットの複数ビット論理組
合せを作成する。第２の論理回路（３９０）は、複数ビ
ット論理組合せを受け取るように連結され、オフセット
状態行列の各要素を出力する。
【図１】従来技術のリニアフィードバックシフトレジス
タの簡単なブロック図である。
タの簡単なブロック図である。
【図２】従来技術の別のリニアフィードバックシフトレ
ジスタの簡単なブロック図である。
ジスタの簡単なブロック図である。
【図３】Ａは本発明のＰＮ生成器回路のブロック図であ
る。Ｂは本発明の図３Ａの行列乗算回路の実施例の模式
図である。
る。Ｂは本発明の図３Ａの行列乗算回路の実施例の模式
図である。
【図４】所定のオフセットで区切られた複数の状態行列
を作成するための本発明の状態生成器回路のブロック図
である。
を作成するための本発明の状態生成器回路のブロック図
である。
【図５】本発明のＰＮ生成器の別の実施例のブロック図
である。
である。
３００ バス ３０２ 行列乗算回路 ３０４ バス ３０６ 多重化回路 ３０８ リード線 ３１０ 出力バス ３４０ バス ３７０〜３７４ 論理回路 ３８０〜３８３ 第１の論理回路 ３９０ 第２の論理回路 ４００ 状態行列生成器回路 ４０２〜４０４ バス ４０６〜４０８ 行列乗算回路 ４１０〜４１４ バス ５０２ 行列乗算回路 ５０６ 多重化回路 ５３５ リード線 ５４２ 行列乗算回路 ５４６ 多重化回路 ５７６ ＸＯＲ回路
Claims (1)
- 【請求項１】 オフセット状態行列を作成する複数論理
回路であって、各論理回路は、 移行行列の各行のＮ個の要素と入力状態行列の列のＮ個
の要素とを受け取るように連結された第１の論理回路で
あって、各行と列の対応するビットの複数ビット論理組
合せを作成する第１の論理回路と、 複数ビット論理組合せを受け取るように連結された第２
の論理回路であって、オフセット状態行列の各要素を作
成する第２の論理回路と、を備えることを特徴とする複
数の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11434698P | 1998-12-29 | 1998-12-29 | |
| US114346 | 1998-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000224143A true JP2000224143A (ja) | 2000-08-11 |
Family
ID=22354688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11368113A Pending JP2000224143A (ja) | 1998-12-29 | 1999-12-24 | Ｗｃｄｍａのための擬似ランダム雑音生成器 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6636553B1 (ja) |
| EP (1) | EP1016959B1 (ja) |
| JP (1) | JP2000224143A (ja) |
| AT (1) | ATE432493T1 (ja) |
| DE (1) | DE69940920D1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
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