JPS60186942A - デイジタル乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル乗算回路に係り、特に有限体（ガロ
ア体）ＧＦ（２’）の元である２ピツトのデータ・ベク
トルを、任意の型締定数ベクトルと乗算する乗算回路に
関する。

従来技術 ディジタルデータを任意の型締定数と乗算するディジタ
ル乗算回路は従来より種々の用途に使用されている。例
えば、データ通信、ＰＣＭ録音器、ディジタル・オーデ
ィオ・ディスク等でのデータ伝送において、伝送データ
の符号誤りを訂正してもとの正しいデータに復元するた
めに誤り訂正符号が用いられるが、それを構成する検査
ベクトルの生成にあたって上記のディジタル乗算回路が
使用される。上記の検査ベタ１〜ル並びにその生成要素
である伝送すべきデータとからなる誤り訂正符号は従来
より各種知られているが、そのうち誤り訂正能力と伝送
情報の冗長度（検査ベタ１−ルと検査ベクトル及びもと
のデータの割合）において優れているリード・ソロモン
符号の生成回路における乗輝回路を例にとって説明する
。

まず、従来のリード・ソロモン符号の生成原理について
説明する。リード・ソロモン符号の符号ｚｎ（ブロック
）は行マトリクス （ｄ＋　ｄ２−　ｄｍ　Ｐｏ　Ｐ＋−Ｐη）　（１）で
表わされる。ただし、ｄ１〜ｄη１は夫々ｅビットのｍ
ｍの伝送すべきデータ・ベク（〜ル、Ｐａ〜Ｐηは夫々
ｅビットの１１個の検査ベクトルを示す（なお、９．ｍ
、ｎは夫々自然数）。有限体くガロア体）ＧＦ　（２’
　）土で定義したリード・ソロモン符号では、上記の各
ベクトルはＧＦ（２＋！＞の元であり、ｅ、ｍ　、ｎの
間には ２北−１≧ｍ→−ｎ＋ｉ　（２） なる条件が必要であることが知られている。伝送時（記
録時も含む）にはデータ・ベクトルＣ＋＋〜ｄＴＩｌに
対し検査ベクトルＰａ”□Ｐｎを付加するが、検査ベク
トルＰＯ〜Ｐηは次式を満たすように生成される。

ただし、上式中αは有限体ＧＦ　（２’　）の原始元で
ある。

上式を書き改めると ただし、（４）式中■、Ｏは右限体ＧＦ　（２ＩＬ）上
での加算２型締を示す（以下同じ）。この符号において
、検査マトリクスト１０は０式の左辺のｎ＋１行＋ｉ＋
ｎ＋ｉ列のマトリクスであり、次式で表わされる。

（５）式のマトリクスの成る行に成る定数を乗じて、他
の成る行に成る定数を乗じたものと加算することを何度
か行なうと、次式の検査マトリクスＨｏ’　も検査マト
リクスであるから となるから、ＰＯ−ＰＴ＋は（６）、（７）式から次の
ようにめられる。

（８−１）弐〜（８−ｒｌ　＋１　）式のｍｘ（ｎ＋１
）個のβ０　（７ｉ１１　）〜βＴｌ（η＋１）は定数
ベクトルである。

そこで、従来のリード・ソロモン符号生成回路では、上
記の（８−１）〜（８−ｎ−＋ｌ）式に基づいて検査ベ
クトルＰａ”−Ｐηを生成していたが、該回路内には（
８−１）〜（８−ｎ＋１）式における定数ベクトルβ０
　（Ｔｎｌｌ　’Ｉ〜βｉｌ　（ｆｌ＋ｊ　’）とデー
タ・ベクトルｄ１〜ｄ、との型締項を得るために、乗算
回路が用いられていた。第１図はこの従来の乗算回路の
一例のブロック系統図を示す。同図中、入力端子１には
有限体ＧＦ　（２’　）の元である各！ピッ１〜のｍ個
のデータ・ベクトルｄ１〜ｄＴｎがシリアルに入来し、
リード・オンリ・メモリ（ＲＯＭ）２に供給される。Ｒ
ＯＭ２には予めＧＦ（２り）の任意のデータ・ベクトル
の夫々に対してβｋ　（Ｔｉ１ｍ　＞〜βｋ（η÷１）
を乗じたｍ個の値〈ベクトル）がテーブルとして予め記
憶されている（ここで、ｋは０，１．２．・・・、ｎの
うちのいずれか−の値）。」−記のリード・ソロモン符
号生成回路内には、ＲＯＭ２と同様構成のＲＯＭが更に
ｎ個並列に設けられている。ＲＯＭ２は入力端子３より
の列制御信号により上記のテーブルのｍ個のベクトルを
順次に選択出力する構成とされている。

ここで、ｌ記の定数ベクトルβｋ　（Ｔｌ１１ｍ　）〜
βｋ（Ｉｍ　）は０．１　（＝α０）、α、・・・、α
言−２（ただし、（＝２１１Ｈ以下同じ）のう１５のい
ずれか−の値であり、出力端子４には上記の定数ベクト
ルβｋ（冊）〜βｋ（佃）のうち−の値とデータ・ベク
トルｄ、　−、ｄｒｎのうちの−のＩＩｒＦどのＧＦ（
２’）上の型締結果（２ビツトの信号）が取り出される
。

また、第２図は従来の乗算回路の他の例のブロック系統
図を示す。同図中、入力端子５にシリアルに入来したデ
ータ・ベクトル（ＩＩ〜ｄｍは対数テーブルが記憶され
ているＲＯＭ７に供給され、ここで入力データ・ベクト
ルに応じた指数値が読み出されて加算回路８に供給され
、ここで入力端子６よりの２ビツトの指数値とモジコロ
（２更−１）の加算が行なわれる。加算回路８の２ビツ
トの出力信号は指数テーブルが記憶されているＲＯＭ９
に供給され、ここでその値に応じたべき乗データが読み
出されて出力端子１０へ出力される。

ここで、上記の入力端子６に入来する指数データは、前
記定数ベクトルβｋ（７１１１１）〜βｋ（冊ンの値に
応じた指数値に定められており、例えば定数ベクトルα
にであるときには、入力端子６にはｋを示すデータが入
力されることにより出力端子１０にはαＫＯｄ（ただし
、ｄは入力端子５の入力データ・ベクトルｄ１〜ｄ、の
うちのいずれか〜のベクトル）で表わされる之ビットの
乗算信号が取り出される。

発明が解決しようとする問題点 しかるに、第１図に示した従来回路はＲＯＭ２として人
容内のメモリが必要となる。例えば、ｅ＝８．　Ｉｌｌ
　＝２８．　ｎ　＝３の場合、すなわち有限体ＧＦ　（
２８’）での（３２，２８）リード・ソＯモン符号を考
えると、この検査マトリクスＨＤ’　は［Ｆ］）式から
れかるように、４行３２列で、またＧＦ（２８）の元で
ある各ベクトルは８ビツトであるから、ＲＯＭはリード
・ソロモン符号生成回路内では全部で４個必要となる。

ぞして、ＲＯＭ２は８ビツトのベクトル入力と、３２列
を識別するために必要な５ピツ１〜の列制御信号の入力
とが供給され、８ビツトのベクトルを出力する構成であ
るから、 ８（ビット）　×２”　＝　６５５３６　（ビット）の
メモリ容量を必要とする。しかして、このような大メモ
リ容量のＲＯＭをＬＳＩ化するのは、現在のＬＳＩ技術
では困難で極めて高価となってしまう。

また、第２図に示す従来回路はＲＯＭが２個と加算回路
ＩｇＩとからなり、馳が８の場合はＬＳＩ化するとＲＯ
Ｍ７．９は夫々２５６Ｘ　Ｆ３ゲートで構成され、加算
回路８は２００ゲ一ト程度ぐらいで構成されるため、や
はりＬＳＩ化が困却であるという問題点があった。

そこで、本発明は外部制御信号により乗算定数を１と（
ＸＺ（ｔ、−タＬｔ、Ｚ＝２（ｒ″ｌ））のいずれが一
方にｇＪ模え制御できる乗算回路部を２個縦続接続する
ことにより、上記の問題点を解決したディジタル乗９回
路を提供することを目的どする。

問題点を解決づるための手段 本発明は、−の乗ｆｉ器とそのＳＩ！粋器の入出力信号
のうちいずれか一方を外部選択信号により選択出力する
−のデータセレクタとよりなる回路部が２個（ただし、
之は自然数）縦続接続されてなる東線回路であって、こ
の２個の回路部のうち初段の回路部の乗算器及びデータ
セレクタには夫々有限体ＧＦ　（２”）の元であるベク
トルを入力信号として供給し、前記２個の回路部のうち
ｒ番目（ただし、ｒは１．２．・・・、２）の乗算器は
その入力信号にαＺ　（ただし、αは有限体ＧＦ（２’
）の原始元、Ｚ　＝　２　（ｒ−１）　）を乗する構成
とし、かつ、２個のデータセレクタのうち少なくともい
ずれか−のデータセレクタはその出力信号の値を外部制
御信号により強制的にＯと覆る制御端子を有する構成と
したものであり、以下その一実施例について第３図と共
に説明する。

実施例 本発明回路について説明するに先立ち、まず本発明回路
に供給されるべきベクトルＱｏ”Ｑｎ等について説明づ
る。まず、次式のマトリクスＨ＋を定義する。

ただし、（９）式においてαは有限体ＧＦ　（２’　）
の原始元であることはａ〜ら）式と同一である。中間演
算ベクトルＱＯ−Ｑηは上記のｎ＋ｉ行ｍ列マトリクス
Ｈ１とデータ・ベクトルｄ１〜ｄ、とを用いて （１１）式と（４）式とを夫々比較すると、（１１）式
は（４）式の一部の演算（ｄ＋〜ｄｍのみの演算）を行
ない、かつ、第１行〜第ｎ行を夫々１．αη）＋。

・・・、α１゛（ηｉ＋　）で除算したものとなってい
る。従（１２）式は検査ベクトルＰｏ〜Ｐηに関する（
ｎ４−１）元連立方程式となっており、これを整理すた
だし、−Ｑｏ　＝Ｑｏ　、−α（Ｔｌ＋１）ＯＱＩ＝α
（ＴＨｌ）　Ｑ　Ｑ　＋　、　、、−、−、、（Ｚ　Ｍ
ｏ（＋１）ＯＱＴ＋＝α１・〈η量１）ＯＱＴ＋である
。

（１３）式を解くと、検査ベクトル［）０〜ＰＴＩは中
間演算ベクトルＱＯ〜Ｑｎの一次結合で表わきこの（１
４−１）〜（’１４−ｎ→−１）式によって検査ベクト
ルＰｅ”□Ｐｙ＋を算出することができるが、本実施例
は、に記の中間演算ベクトルＱｅ〜ＱＴＩと（ｎ−ｖｌ
）２個の定数ベクトル；ｆｌｔ＋　＠　〜ａｔ＋ｎとの
乗幹を行なう＠韓回路を例にとって説明する。

第３図は本発明回路の一実施例のブロック系統図を示す
。同図において、入力端子１１には前記中間演算ベクト
ルＱａ＝Ｑηがシリアルに入来する。このベクトルＱｏ
−ＱＴｌも有限体ＧＦ（２’）の元である。この入力端
子１１と出力端子１６との間には、データセレクタ１２
ｒと乗算器１３「（ただし、ｒは１，２．・・・、Ｉｌ
）とよりなる回路部がｅ　１Ｍ縦続接続されている。デ
ータセレクタ１２１〜１．２Ｌは乗算器１３１〜１３ｔ
の入力ベクトルと出力ベクトルのうちいずれか一方を、
入力端子１４＋〜１４ｔよりの１ビツトの外部選択信号
がそのセレクト端子ＳＬに供給されることにより選択出
力する。データセレクタ１２１〜１２Ｌは上記の外部選
択信号が論理″゛０″のとき例えば乗算器１３１〜１３
Ｌの入力ベクトルを選択出力し、論理＃　Ｉ　ＩＩのと
き乗算器１３１〜１３克の出力ベクトルを選択出力する
。また、初段のデータセレクタ１２１はストローブ端子
Ｓ　Ｔ　Ｒ’Ｂを有しており、入力端子１５よりストロ
ーブ端子５ＴＲＢに供給される１ビツトの制御信号が例
えば論理“０″どなったときにのみデータセレクタ１２
１の出力信号の値が強制的にＯとされる。

また、乗算器１３＋〜１３Ｌのうち１番目の乗算器１３
　ｒはその入力信号に対してαＺ（ただし、αはＧＦ（
２’）（７）原始元、ｚ＝２””）を１する構成とされ
ている。これにより、データセレクタ１２ｒはそのセレ
クト端子ＳＬに入力される選択信号の値に応じて、乗算
器１３ｒの入力ベクトルに対して乗算を行なわないベク
トル（ｔなわち“１″を乗じたベクトル）及び乗算器１
３ｒの入力ベクトルに対してα２を乗じたベクトルのい
ずれか一方を選択出力することにｔ【る。

ここで、有限体ＧＦ　（２’　）の元は０．１　（＝α
０）、α、α２．・・・、α１−２（ただし、１−２／
２）で表わづことができるから、ＧＦ　（２Ｑ　）　−
１゜の乗算はＯ１α０〜α１−２のいずれかとの東粋と
なり、２ト１（これは１である）を乗することは不要と
なる。そこで、本実施例では２ト１を乗するような場合
は入力端子１５にローレベルの信号を入力ＪることにＪ
：す、データセレクタ１２１の出力ベクトルを強制的に
Ｏとし、こねにより０との重（１を行なうように覆る。

なＪ３、ストロ−ブ端子５ＴＲＢを右りるデータセレク
タは１２１に限らず、１２２”１２ｔのいずれか−に設
置プてもよく、まｌご一二以にのア′−タセレクタに設
けてもよい。

前記定数ベクトルＱａｏ−へ１１の夫々はＯ９１、α〜
αト２のうちのいずれか−の値であり、この値（すなわ
ち東線定数）はデータセレクタ１２１〜１２Ｌを制御す
”ることにより、第３図に示−４回路全体で得られる。

すなわち、−例として定数ベクトル（１００がα＊　ａ
　０１がα３．　（ｌａ　２〜ａ＠（ＴＩ−＋）が夫々
１．αｏＴｌがα２であるものとづると、入力端子１１
にまずベクトルＱｏが入来すると、このときにはデータ
セレクタ１２１のみが乗算器１３１の出力ベクトルのみ
を選択出力し、かつ、残りのデータセレクタ１２２〜１
２Ｌは乗算器１３２〜１３ｉの入力ベクトル（データセ
レクタ１２＋〜１２ｔ−＋の出力ベクトル）を選択出力
するように制御される。これにより出力端子１６にはα
○ＱＯなるベクトルが取り出される。

次に入力端子１１にベクトルＱＩが入来すると、これと
共にデータセレクタ１２１及び１２ｚが夫々乗算器１３
＋　、１３２の出力ベクトル選択出力状態に制御され、
かつ、他のデータセレクタ１２３〜１２ｉが夫々乗算器
１３３〜１３１の入力ベクトルを選択出力するように制
御される。これにより、入力端子１１に入〆したベクト
ルＱ＋は乗算器１３１と１３２とにより夫々αとα２と
を乗じられ、出力端子１６よりα３０Ｑ＋なるベクトル
とされて取り出される。次に入力端子１１にはＱ２→Ｑ
３→・・・→Ｑ１−１なる順序で順次に中間演算ベクト
ルが入来するが、前記した如くこれらと乗算を行なわれ
るべき定数ベクトルａＯ２〜ａａ　（ＴＩ−＋）は夫々
１であるから、データセレクタ１２＋〜１２ｔは乗算器
１３１〜１３Ｌの入力ベクトルを夫々選択出力するよう
に制御され、この結果、上記の各入力ベクトル０２〜Ｑ
ｎ−＋はデータセレクタ１２１〜１２ｔを順次に通過し
てそのまま出力端子１６へ出力される。

次に入力端子１１にはベクトルＱηが入来し、これと共
にデータセレクタ１２２のみが乗算器１３２の出力ベク
トルを選択出力するように切換制御される。これにより
、入力端子１１に入来したベクトルＱηはデータセレク
タ１２Ｉ２乗算器１３２、データセレクタ１２２〜１２
Ｌを夫々順次経て出力端子１６へ出力される。すなわち
、べクトルＱηはα２（Ｅ）Ｑηというベクトルに変（
桑されて出力端子１６へ出力される。

以下、上記と同様にして定数ベクトルＱ＋ｏ〜ａｒｌη
とベクトルＱＯ〜ＱＴ＋とを乗算する場合も、各定数ベ
クトルの値に応じてデータセレクタ１２１〜１２Ｌがそ
の都度制御されることにより、所望の乗算結果を得るこ
とができる。また、定数ベクトルがＯの場合は、入力端
子１５にローレベノシ・の制御信号が供給されるから、
そのときの出力９席子１６にはＯの領のベクトルが取り
出される。

次に本実施例をり、ＳＩ化した場合に５＋要となるゲー
ト数について説明する。一般に乗算器（まりＬ（也的論
理和回路（以下ＦＯＲ回路と８［ｌ！す）を用ｔＩＸて
構成することができる。また一般【こ有限イ本ＧＦスで
表わされる（ＧＦ　（２’　）の元【よＧＦ■の２次元
ベクトルＣある。）。ここで、１記のｂｌｌ〜ｂＰＬは
各１ビツトで゛０パ叉は”　１　”の値である。上記の
＠算に必要なＩＥ　６　Ｒ回路の数は（１５）式の各行
毎に（”　１　”の個数）−１個必要であり、また（１
５）式は正則マし・リクスであるから、各行とも１個以
−Ｖの１１１１＋があるため、様々な乗算定数の平均的
な数を考えると、１行あたり１″の値の要素は（ｅ／２
）　＋　０．５１１４１あるから、ＦＯＲ回路は１行当
り（ｅ／２＞−０，５個必要となる。

従って、ＧＦ（２”ｉｔ−の乗算に必要なＥＯＲ回路の
数は、平均的にはｅ　（（ｅ／　２　）−０，５）個必
要どなる。しかし、これは平均舶であって、有限体ＧＦ
　（２”　）上の乗算に必要なＦＯＲ回路の数は、最小
１個から最大ｅ（ｅ−１＞個までの範囲のいずれかであ
る。

さて、本実施例では２個の乗算器１３１〜１３Ｌを用い
ているから、ＥＯＲ回路がｅ　（（ｅ／２）−ｏ、５）
ｘ２個必要となる。ここで、通常ＬＳＩでは概略ＦＯＲ
回路は４ゲートで構成でき、メモリは１ビット当り１ゲ
ートで構成でき、更にデータセレクタは１ビット当り３
ゲ一ト位で構成することができることが知られている。

従って、本実施例では２個の乏ビットのデータセレクタ
１２１〜１２Ｌと２個の乗算器１３＋〜１３Ｌとより構
成しているから、全部で概略４Ｊ！２　（（［／２）−
０，５）＋３２２ゲートで構成することができ、従って
前記した有限体ＧＦ　（２８）上の（３２゜２８）リー
ド・ソロモン符号生成の場合（ｅ＝８゜ｍ　＝２８．ｎ
　＝３）を例にとると、約１０８８ケー　トで構成する
ことができる。

この本実施例におけるゲート数は、第１図に示した従来
回路の６５５３６Ｘ　４ゲートや、第２図に示したゲー
ト数にくらべてはるかに少ない数であり、現在のｌ−Ｓ
　Ｉ技術で十分にＬＳＩ化できるゲート数である。

なお、本発明はリード・ソロモン符号生成回路内の乗算
回路に適用する場合について説明したが、広くディジタ
ル信号一般の乗算回路として使用することができるもの
である。

楠里 上述の如く、本発明によれば、ｒ番目の乗算回路部の乗
算定数が１又はα２　（ただし、２＝２　（ｒ−＋　）
　）のいずれか一方に外部制御信号により選択制御され
る構成どし、それを２個縦続接続するようにしたので、
従来にくらべて極めて少ないゲート数の回路を用いて構
成することができ、よってＬＳＩ化に適した回路構成で
あり、ＬＳＩ化した場合は従来よりも極めて少ないゲー
ト数で小型に構成できると共に、η産化により安価に構
成することができ、また２個の乗算回路部のデータセレ
クタの少なくともいずれか−を、外部制御信号により強
制的にその出力ベクトル（信号）を０にする端子を有す
る構成としたので、０を乗することもできる等の特長を
有するものである。

【図面の簡単な説明】

第１図及び第２図は夫々従来回路の各個を示づブロック
系統図、第３図は本発明回路の一実施例を示すブロック
系統図である。 １．５．１１・・・データ・ベク［〜ル入力端子、２゜
７．９・・・リード・オンリ・メモリ（ＲＯＭ）、６・
・・べき乗データ入力端子、１２１〜１２Ｌ・・・デー
タセレクタ、１３１〜１３Ｌ・・・乗算器、１４１〜１
４Ｌ・・・選択信号入力端子、１５・・・ストローブ信
号入力端子、１６・・・出力端子。 第１図 第２図 第３図 手続ネｍ正書（方式） 、事件の表示 昭和５９年　特許願　第３４７５２号 、発明の名称 ディジタル乗算回路 、補正をする者 事件との関係　特拾出願人 住所　〒２２１　神奈川県横浜市神奈用区守屋町３丁目
１２番地名称　（４３２）　日本ビクター株式会ン１代
表者　取締役社長　宍　道　−部 代理人 住所　〒１０２　東京都千代田区麹町５丁目７番地６、
補正の対象 明細書の発明の詳細な説明の欄。 ７、補正の内容 明細書中、第４頁〜第６頁、第１２頁〜第１４頁、第１
９頁を別紙のとおり補正する（浄書。内容に変更なし）
。 ただし、上式中αは有限体ＧＦ　（２’　）の原始元で
ある。 上式を書き改めると ただし、（４）式中■、○は有限体ＧＦ　（２’　）上
での加算１乗算を示す（以下同じ）。この符号において
、検査マトリクスＨのは０式の左辺のｎ十１行ｎ＋＋ｎ
＋ｉ列のマトリクスであり、次式で表わされる。 ６式のマトリクスの成る行に成る定数を乗じて、他の成
る行に成る定数を乗じたものと加算することを何度か行
なうと、次式の検査マトリクスＨ・′が得られる。 Ｈａ’　も検査マトリクスであるから となるから、Ｐｏ−、−Ｐηはｅ）、（７）式から次の
ようにめられる。 （８−１）弐〜（８−ｎ　＋１　）式の醜ｘ（ｎ＋１）
個のβＧ　（１１１１１）〜βＴｌ　（１１＋＋　）は
定数ベクトルである。 そこで、従来のリード・ソロモン符号生成回路では、上
記の（８−１）〜（８−ｎ＋１）式に基づいて検査ベク
トルＰ・〜Ｐηを生成していたが、該回路内には（８−
１）〜（８−ｎ＋１）式におただし、（９）式において
αは有限体ＧＦ　（２’　）の原始元であることはａ〜
（５）式と同一である。中間演算ベクトルＱＯ−ＱＴＩ
は上記のｎ＋１行−列マトリクスＨ＋　とデータ・ベク
トルｄ＋〜ｄｔｎとを用いて （１１）式と（４）式とを夫々比較すると、（１１）式
は（４）式の一部の演算（ｄ＋〜ｄＴｌｌのみの演算）
を行ない、かつ、第１行〜第ｎ行を夫々１．αＴＩｔ＋
。 ・・・、α１°（η÷１）で除算したものとなっている
。従（１２）式は検査ベクトルＰａ〜Ｐηに関する（ｎ
＋１）元連立方程式となっており、これを整理すただし
、−Ｑａ　＝Ｑｅ　、−α（Ｔｌ＋ｉ　）　□Ｑ、　−
αく１１令１）○Ｑ１９．１０１．．ｌ−α１ｌ−（Ｔ
Ｉ＋１＞ＱＱＴｌヨα１・（朋）○Ｑ１である。 （１３）式を解くと、検査ベクトルＰｏ”Ｐｎは中間演
算ベクトルＱｏ＝ＱＴＩの一次結合で表わさこの（１４
−１）〜（１４−ｎ＋１）式によって検査ベクトルＰｅ
”−Ｐｎを算出することができるが、本実施例は」：記
の中ｍ潰砕ベクトルＱｏ〜Ｑηと（ｎ＋１）２個の定数
ベクトルａＯａ〜ａＴＩｎとの乗算を行なう乗算回路を
例にとって説明する。 第３図は本発明回路の一実施例のブロック系統図を示す
。同図において、入力端子１１には前記中間演算ベクト
ルＱｏ＝ＱＴｌがシリアルに入来する。このベクトルＱ
ｏ−Ｏｎも有限体ＧＦ　（２”）の元である。この入力
端子１１と出力端子１６との間には、データセレクタ１
２「と乗算器１３「（ただし、「は１，２．・・・、Ｉ
ｌ）とよりなる回路クトルＱＴ＋はα２０　Ｑ　ｖとい
うベクトルに変換されて出力端子１６へ出力される。 以下、上記と同様にして定数ベクトルａ＋＋＋〜ａηη
とベクトルに）＋−Ｑｎとを乗算する場合も、各定数ベ
クトルの値に応じてデータセレクタ１２１〜１２ｔがそ
の都度制御されることにより、所望の乗算結果を得るこ
とができる。また、定数ベクトルが００場合は、入力端
子１５にローレベルの制御信号が供給されるから、その
ときの出力端子１６にはＯの値のベクトルが取り出され
る。 次に本実施例をＬＳＩ化した場合に必要となるゲート数
について説明する。一般に乗算器は排他的論理和回路（
以下ＦＯＲ回路と記す）を用いて構成することができる
。また一般に有限体ＧＦ（２兇）上の乗算は のような有限体Ｇ　Ｆ　（２）　、１：０２×２の正方
マトリクスで表わされる（ＧＦ（２’）の元はＧ　Ｆ　
（２）のｅ手続補正書 昭和６０年４月１０日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５９年　特　許　願第　３４７５２　号３、補正を
する者 特　許　出願人 住　所　ψ２２１　神奈川県横浜市神奈用区守屋町３丁
目１２番地名称　（４３２）　日本ビクター株式会社代
表者　取締役社長　宍追一部 ４、代理人 氏名　（７０１５）　弁理士伊　東　忠　彦電話０３　
（２６３）　３２７１番（代表）５、補正命令の日付 自発補正 ６、　補正の対象 明細書の発明の詳細な説明の欄。 ７、　補正の内容 （１）　明細書中、第１６頁第７行〜第８行の「（ただ
し、・・・２）」を削除する。 ■　同、第１６頁第１０行及び同頁第１１行名記載のｒ
　２　＋−’　Ｊを「αＩ−１」と補正する。

Claims (1)

【特許請求の範囲】
1. 一の乗算器と該乗算器の入力信号及び該乗算器の出力信
   号のうちいずれか一方を外部選択信号により選択用ツノ
   するーのデータセレクタとよりなる回路部が２個（ただ
   し、乏は自然数）縦続接続されてなる乗算回路であって
   、該２個の回路部のうち初段の回路部の乗算器及びデー
   タセレクタには夫々有限体ＧＦ　（２’　）の元である
   ベクトルを入力信号として供給し、該２個の回路部のう
   ち１番目（ただし、ｒは１，２．・・・、ｅ）の乗算器
   はその入力信号にαＺ　（ただし、αは有限体ＧＦ（２
   児）の原始元、ｚ　＝２　（ｒ−１）　）を乗する構成
   とし、かつ、２個の該データセレクタのうち少なくとも
   いずれか−のデータセレクタはその出力信号の値を外部
   制御信号により強制的にＯとする制御端子を有する構成
   としたことを特徴とするディジタル乗算回路。