JP2000227874A - コンピュ―タ・システムにおいてディレクトリ構造を含むメイン・メモリの内容にアドレスするための方法および装置 - Google Patents

コンピュ―タ・システムにおいてディレクトリ構造を含むメイン・メモリの内容にアドレスするための方法および装置

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Abstract

(57)【要約】 【課題】 ＣＰＵを有し、メモリに含まれる第１のディ
レクトリ構造を介して間接的にアドレス可能なメイン・
メモリを実装するコンピュータ・システムにおいて、デ
ィレクトリ構造の内容にアクセスするためのシステムを
提供すること。 【解決手段】 このシステムにおいて、ＣＰＵが生成し
た実メモリ・アドレスは、ディレクトリ構造を使用して
１つまたは複数の物理メモリ位置に変換される。第２の
ディレクトリ構造がメイン・メモリ内に設けられ、これ
は１つまたは複数のエントリを含み、各エントリが第１
のディレクトリ構造内にある所定数のエントリへのアド
レス可能性を提供するようにフォーマットされている。
別法として、第２のディレクトリ構造が、メイン・メモ
リのすべての内容にアクセスすることもでき、メイン・
メモリ容量の変化に応じて適応可能である。また別法と
して第２のディレクトリ構造は、メイン・メモリ内のデ
ータにアクセスするためにアドレスを計算するハードウ
ェア装置として実装することもできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、コンピュ
ータ・システムにおけるメモリ・アドレッシング方式に
関する。さらに詳細には、コンピュータ・プロセッサお
よびＣＰＵが、メイン・メモリに格納されたディレクト
リ構造を使用して、メイン・メモリが実アドレスのハー
ドウェア変換手段によってアドレスされるメイン・メモ
リ・システムのデータ内容にアクセスできるようにする
ためのシステムおよび方法に関する。
【０００２】
【従来の技術】コンピュータ組織では、コンピュータ・
システムのメイン・メモリにおいて各キャッシュ・ライ
ンをメイン・メモリに格納する前に圧縮するデータ圧縮
の使用法が新しく開発されている。その結果、メイン・
メモリの圧縮を使用しない従来のコンピュータ・システ
ムではメイン・メモリ内で均一の固定サイズであったキ
ャッシュ・ラインは、メモリ圧縮を使用することによっ
て、占有する空間の量が変化するようになった。可変サ
イズのキャッシュ・ラインをメイン・メモリ内に効率的
に格納しこれにアクセスする技術は、どちらも本発明の
譲受人に譲渡されている米国特許第５７６１５３６号お
よび同時係属中の「Compression Store Addressing」と
いう名称の米国特許出願第０８／６０３９７６号に記載
されており、また、Ｐ．フラナシェク（Franaszek）お
よびＪ．ロビンソン（Robinson）の「Design and Analy
sis of Internal Organizations for Compressed Rando
m Access Memories」（IBM Research Report RC 2114
6、IBM Watson Research Center、１９９８年３月３０
日）と題する参照文献にも記載されている。
【０００３】可変サイズのキャッシュ・ラインを効率的
に格納しこれにアクセスする技術では、ディレクトリ構
造を使用して、コンピュータ・システムのＣＰＵ（また
はプロセッサ）によって生成された実メモリ・アドレス
を使用してディレクトリ中に索引付けし、その後これを
使用して圧縮データを格納しているメイン・メモリ内容
を見つける必要がある。次に、圧縮メイン・メモリ・シ
ステムとディレクトリ構造の例を、図１ないし図３を参
照しながら説明する。
【０００４】図１は、圧縮メイン・メモリを使用するコ
ンピュータ・システム例の全体構造を示す。ＣＰＵ１０
２はキャッシュ１０４からのデータの読取りおよび書込
みを実行する。キャッシュ・ミスおよび格納によって、
圧縮制御装置１０６を使用した圧縮メイン・メモリ１０
８への読取りおよび書込みが行われる。
【０００５】図２は、図１に示したキャッシュ１０４、
圧縮制御装置１０６の構成要素、および圧縮メイン・メ
モリ１０８の構造を詳細に示す。圧縮メイン・メモリ
は、ディレクトリ２２０および複数の固定サイズ・ブロ
ック２３０（２３１〜２３６）を格納するのに使用され
る、従来のＲＡＭメモリ２１０を使用して実装される。
キャッシュ２４０は、従来どおり、１組のキャッシュ・
ライン２４８に対して１つのキャッシュ・ディレクトリ
２４５を使用して実装される。圧縮制御装置１０６は、
圧縮ラインの読取りに使用される圧縮解除装置２５０
と、圧縮ラインの書込みに使用される圧縮装置２６０と
を含む。各キャッシュ・ラインは所与の実メモリ・アド
レス２７０に関連付けられる。ただし従来のメモリとは
異なり、アドレス２７０はメモリ２１０内のアドレスを
指すのではなく、ディレクトリ２２０中に索引付けする
のに使用されるアドレス２７０を指す。各ディレクトリ
・エントリは関連するキャッシュ・ラインを取り出せる
ようにする情報（詳細は図３に記載）を格納している。
たとえば、アドレスＡ１ ２７１に関連するライン１の
ディレクトリ・エントリ２２１は、圧縮されたラインを
ディレクトリ・エントリに完全に格納できる大きさにま
で圧縮したライン用であり、アドレスＡ２ ２７２に関
連するライン２のディレクトリ・エントリ２２２は、第
１のフル・ブロック２３１および第２の部分的に充填さ
れたブロック２３２を使用して、圧縮形式で格納された
ライン用であり、最後に、それぞれアドレスＡ３ ２７
３およびＡ４ ２７４に関連するライン３およびライン
４のディレクトリ・エントリ２２３および２２４は、い
くつかのフル・ブロック（ライン３にはブロック２３３
および２３４、ライン４にはブロック２３５）を使用し
た圧縮形式で格納され、この２つの圧縮されたライン３
および４の残りの部分はブロック２３６で結合されてい
る。
【０００６】図３には、ディレクトリ・エントリ形式の
いくつかの例を示す。この例では、図２の各ブロックは
２５６バイト・サイズであり、図２のキャッシュ・ライ
ン２４８は１０２４バイト・サイズであると想定されて
いる。すなわち、ラインは４つのブロックを使用して非
圧縮形式で格納することができる。この例では、１６バ
イト・サイズのディレクトリ・エントリが使用され、第
１のバイトはいくつかのフラグで構成されており、この
第１のバイト３０５の内容が残りのディレクトリ・エン
トリの形式を決定する。フラグ・ビット３０１は、ライ
ンが圧縮形式と非圧縮形式のどちらで格納されているか
を指定し、非圧縮形式で格納されている場合は、残りの
ディレクトリ・エントリが、ライン１ ３１０用である
と解釈され、その際に４つの３０ビット・アドレスはそ
のラインを格納している４つのブロックのメモリ内のア
ドレスを与える。圧縮形式で格納されている場合、フラ
グ・ビット３０２は、圧縮されたラインがディレクトリ
・エントリ内に完全に格納されているか否かを示し、そ
うである場合、そのディレクトリ・エントリの形式はラ
イン３ ３３０用であり、そこに１２０ビットまでの圧
縮データが格納される。そうでない場合、圧縮されたラ
インが１２０ビットよりも長い場合は、ライン１ ３１
０またはライン２ ３２０用の示された形式を使用する
ことができる。ライン１ ３１０形式の場合、追加のフ
ラグ・ビット３０３が圧縮されたラインを格納するのに
使用されるブロック数を指定し、１から４までの３０ビ
ット・アドレスがブロックの位置を指定し、最後に、最
終ブロックに格納された圧縮ラインの残りの部分または
断片のサイズ（３２バイト単位）は、フラグメントがブ
ロックの先頭または末尾のどちらに格納されているかを
示すビットと共に、４つのフラグメント情報ビット３０
４によって与えられる。ディレクトリ・エントリ形式３
２０は、圧縮されたラインの一部が（圧縮解除の待ち時
間を削減するために）ディレクトリ・エントリに格納さ
れる代替形式を示しており、この場合、圧縮されたライ
ンの残りの部分を格納するために使用される最初のブロ
ックと最後のブロックのアドレスだけがディレクトリ・
エントリに格納され、中間のブロックがある場合、それ
はリンク・リスト技法を使用して見つける。すなわち、
圧縮されたラインを格納するために使用される各ブロッ
クが、必要であれば、所与の圧縮されたラインを格納す
るために使用される次のブロックのアドレスを含むポイ
ンタ・フィールドを有する。
【０００７】これとは対照的に、圧縮メイン・メモリを
使用しない従来のコンピュータ・システムでは、実メモ
リ・アドレスが直接にメイン・メモリ・アドレスとして
使用される。圧縮メイン・メモリ・システムでは、圧縮
キャッシュ・ラインの内容を含むデータへのディレクト
リを使用したマッピングが、圧縮制御装置ハードウェア
を使用して自動的に行われ、ディレクトリはプロセッサ
には「不可視」である。したがって、プロセッサが（従
来のプロセッサ・アーキテクチャを使用して）ディレク
トリ内容にアクセスすることはできない。しかし様々な
理由から、このようなアクセスを提供することが望まし
い。１つの手法は、たとえば圧縮制御装置ハードウェア
を迂回し、メイン・メモリの内容を直接検査できるアド
レッシング・モードが利用できるように、プロセッサ・
アーキテクチャを修正するものである。この手法では問
題は解決されるが、既存のプロセッサ・アーキテクチャ
を使用する「市販の」プロセッサが使用できない場合が
あるなど、いくつかの欠点があることは明白である。
【０００８】ディレクトリ構造を使用した実メモリ・ア
ドレスの物理メモリ位置へのハードウェア変換を迂回す
る、「Ｒ＝Ｐ」（実＝物理）モードと呼ばれる追加のア
ドレッシング・モードが使用できると仮定しても、次の
ような問題がある。すなわち、通常の動作の下でのキャ
ッシュ内容は、ディレクトリ構造を介した実メモリ・ア
ドレスの物理位置への変換を使用してアドレスされたと
きのメイン・メモリの内容を反映しているので、このモ
ードへ切り替えた後、コンピュータ・システムにおける
すべてのキャッシュ・レベルのすべてのキャッシュ内容
が無効になる。したがって、このモードに切り替えるに
は、まずすべてのキャッシュ・レベルの修正されたすべ
てのキャッシュ・ラインを強制的にメイン・メモリに書
き込み、次いですべてのキャッシュ・レベルのすべての
キャッシュ・ラインに無効のマークを付けなければなら
ない。Ｒ＝Ｐモードをオフにする動作にも同様の処理を
行わなければならない。したがって、Ｒ＝Ｐモードと通
常のアドレッシング・モードとの間の切替えには、大き
な処理時間のオーバヘッドを要する。さらに、マルチプ
ロセッサ・システムでは、１つのプロセッサがＲ＝Ｐモ
ードで動作し、残りのプロセッサが通常のアドレッシン
グ・モードで動作している場合、キャッシュ・コヒーレ
ンス・プロトコルに関連する重要な問題が生じることが
ある。
【０００９】
【発明が解決しようとする課題】間接アドレス指定式メ
イン・メモリ・アーキテクチャで、プロセッサおよびＣ
ＰＵが圧縮メイン・メモリ・システムのディレクトリ構
造に直接アクセスできるようにするための装置および方
法、ならびに間接アドレス指定式メイン・メモリ・アー
キテクチャの他のアプリケーション（たとえば、フォー
ルト・トレラントのメイン・メモリ設計）を提供するこ
とが強く望まれる。
【００１０】さらに、既存のプロセッサ・アーキテクチ
ャを修正する必要がなく、新しいアドレッシング・モー
ドを導入する必要もなしに、プロセッサが圧縮メモリ・
システムのメイン・メモリの内容に直接アクセスできる
ようにするシステムおよび方法を提供することも強く望
まれる。
【００１１】
【課題を解決するための手段】本発明は、メイン・メモ
リ階層の最下位レベルが間接的にアドレスされるシステ
ムにおいて、プロセッサまたはＣＰＵが、圧縮メイン・
メモリ（またはフォールト・トレラント・メモリあるい
はその両方）を実装するのに使用されるディレクトリ構
造に直接アクセスできるようにする、２層ディレクトリ
構造およびアドレッシング方式を対象とする。具体的に
は、（第１レベルの）ディレクトリを含むメモリ・ブロ
ックを指すエントリを含む第２レベルのディレクトリが
使用されるため、ハードウェア・デバッグ・アプリケー
ションおよびパフォーマンス監視アプリケーションのた
めにディレクトリ内容が直接検査できるようになる。さ
らにプロセッサが（純粋にハードウェアによって管理さ
れるメモリとは対照的に）ソフトウェアを使用してメモ
リ内容を管理できる設計が実行可能になり、これによっ
て圧縮メイン・メモリ・システムまたはフォールト・ト
レラント・メモリ・システムの費用が削減できる。
【００１２】さらに本発明によれば、第２レベルのディ
レクトリはメモリの一部として所与の１組のメモリ・ア
ドレス位置に論理的に実装されるが、物理的にはメモリ
内に格納されない。すなわち、所与のその１組のメモリ
・アドレスに対するメモリ参照の結果は、このような各
論理メモリ・アドレスの論理的内容を計算するハードウ
ェア手段によって決定される。
【００１３】
【発明の実施の形態】次に、圧縮メイン・メモリ・シス
テムのディレクトリ構造へのアドレッシングを可能にす
るための本発明の一方法について詳細に説明する。再度
図１および図２を参照すると、キャッシュ・ミスの場
合、ＣＰＵ１０２（図１）によって生成された実アドレ
スが、圧縮制御装置１０６により、ディレクトリ２２０
（図２）を使用してディレクトリ・エントリ内の圧縮デ
ータ、１つまたは複数のブロック内の圧縮データ、ある
いはブロック２３０内の非圧縮データにアクセスするた
めに自動的に変換されることに留意されたい。したがっ
て前述のように、ＣＰＵは、メモリ２１０のディレクト
リ２２０を含む部分にはアクセスできない。
【００１４】本発明の第１の実施形態によれば、図４に
示すように、ディレクトリ２２０へのアドレス可能性を
提供する一方法は、非圧縮形式ですべてのディレクトリ
２２０へのアドレス可能性を提供するようにフォーマッ
トされた複数のディレクトリ・エントリを含む第２レベ
ルのディレクトリ（Ｄ２）４１０を使用するものであ
る。すなわち、このような各ディレクトリ・エントリで
は、図３のディレクトリ・エントリに示される圧縮フラ
グ３０１が「非圧縮」に設定され、４つのブロック・ア
ドレス３１０がディレクトリ２２０内にある連続する４
つのメモリ・ブロックのシーケンスを指すように設定さ
れている。図３に示した例に関して述べたような、ディ
レクトリ・エントリ形式、ブロック・サイズなどを使用
して、各ディレクトリ・エントリは１０２４バイトのア
ドレス可能性を提供し、ディレクトリ・エントリはサイ
ズが１６バイトであるため、第２レベルの各ディレクト
リ・エントリは、ディレクトリ２２０内の１０２４／１
６＝６４個のディレクトリ・エントリへのアドレス可能
性を提供する。このことは図４に示されている。図４で
は、ディレクトリ４１０においてアドレスＡ０ ４１４
に対応するディレクトリ・エントリ４１２が、ディレク
トリ２２０においてアドレスＡ１からＡ６４（４３０）
に対応する連続する６４個のディレクトリ・エントリ４
２０のアドレス可能性を提供する。したがって、ＣＰＵ
１０２は、アドレスＡ０ ４１４を使用して、アドレ
スＡ１からＡ６４（４３０）に対応するディレクトリ・
エントリを含む１０２４バイトのメモリにアクセスする
ことができる。
【００１５】前述の例では、第１レベルのディレクトリ
２２０用の静的ディレクトリ構造、すなわちディレクト
リ２２０が事前に割り振られたメモリの連続する区域か
らなる構造を例示した。圧縮メイン・メモリ・システム
のための別の手法は、動的ディレクトリ構造を使用する
ものであり、その際にディレクトリは、たとえば２５６
バイトのブロック２３０をデータとして使用するためで
はなく追加の１６個の１６バイト・ディレクトリ・エン
トリ用に割り振ることによって拡張することができる
（これにより、現在使用されている多くのコンピュータ
・システムで代表的なページ・サイズである４Ｋバイト
のページを４つ、すなわち１６Ｋバイトのデータに対す
るアドレッシングが可能になる）。この方式で追加のメ
モリ・アドレス可能性が提供されるときは、論理メイン
・メモリ・サイズを変更できるように設計されたオペレ
ーティング・システムを使用して、オペレーティング・
システムのページ・テーブルを修正することによってこ
れが記録される。別法として、ディレクトリ・エントリ
を含むブロック２３０を割振り解除し、ページ・テーブ
ルを適切に修正することによって、論理メイン・メモリ
・サイズを減らすことも可能である。このような手法で
は、ディレクトリ２２０は必ずしも予めわかっている所
与のメモリ区域にある必要はなく、メイン・メモリ２１
０全体に割り振られたいくつかのブロックを占めている
可能性もある。この場合に第１レベルのディレクトリへ
のアドレス可能性を提供するための本発明の第２の方法
が、図５に示されている。図５に示したシステムでは、
第１レベルのディレクトリおよび圧縮／圧縮解除を介す
ることなく、メモリ全体への直接アクセス可能性を提供
する。図５は、複数のディレクトリ・エントリ、たとえ
ば１６バイトのエントリからなる第１部分（第２レベル
のディレクトリＤ２）５１０、およびたとえば各１０２
４バイトの複数のメモリ区域からなる第２部分（Ｍ２）
５２０から構成されるメモリの全体を示す。図のよう
に、アドレスＡ０ ５３１に対応するディレクトリ・エ
ントリ５４１は、アドレスＡ３ ５３４にある第１の１
０２４バイトのメモリ区域５４４へのアドレス可能性を
提供し、アドレスＡ１ ５３２に対応するディレクトリ
・エントリ５４２は、アドレスＡ４ ５３５にある１０
２４バイトのメモリ区域５４５へのアドレス可能性を提
供し、アドレスＡ２ ５３３に対応するディレクトリ・
エントリ５４３は、アドレスＡ５ ５３６にある最後の
１０２４バイトのメモリ区域５４６へのアドレス可能性
を提供する。第２部分５２０は、第１レベルのディレク
トリを含み得る。
【００１６】第２レベルのディレクトリは、前述のよう
に、従来のＲＡＭを使用して実装するか、（その場合、
第２レベルのディレクトリの内容はシステムのブート処
理時にロードされる）、または（第２レベルのディレク
トリの内容は変更されないので）ＲＯＭを使用して実装
することができる。別法として、図６に示すように、第
２レベルのディレクトリへのメモリ・アクセスの結果
を、専用ハードウェアによって計算することもできる。
この例では、図５に示される方法を想定し、ディレクト
リ・エントリ形式は図３に示す通りである。図６を参照
すると、読取り専用レジスタ６０２に、「テンプレー
ト」ディレクトリ・エントリがロードされ、フラグ・フ
ィールド６１０は非圧縮にセットされたビットを有し、
ブロック・アドレス・フィールド６１２、６１３、６１
４、６１５には、第１の１０２４バイトのメモリ区域５
４４（図５参照）のアドレスＡ３ ５３４にある連続す
る４つの２５６バイト・ブロックのアドレスがロードさ
れる。メモリ・アドレスＡ ６０５は１６バイトの細分
性であると仮定され、すなわちＡ＋１が次の１６バイト
・エントリを指す等々（この例では話を簡単にするため
に、第１の第２レベル・ディレクトリ・エントリがアド
レスＡ＝０にあると仮定する。他の基底アドレスのため
の修正は簡単である）。連続する各第２レベル・ディレ
クトリ・エントリは連続する４つのブロックを指してい
るため、Ａを４倍する必要があり、これはアドレスＡを
２ビット左へシフトさせるシフト・レジスタ６３０を用
いて実施される。その結果であるＡ' ６３１が、加算
器６３２、６３３、６３４、６３５を使用して、「テン
プレート」ディレクトリ・エントリ・ブロック・アドレ
スの内容に加算され、メモリ出力レジスタ６４０内の対
応するフィールド６２２、６２３、６２４、６２５にロ
ードされる。最後に、フラグ・フィールド６２０の内容
が、ディレクトリ・エントリの「テンプレート」フラグ
・フィールド６１０からメモリ出力レジスタ６４０へ直
接ロードされる。したがって、この例は、第２レベルの
ディレクトリにＲＡＭまたはＲＯＭメモリが必要なく、
その代わりに第２レベルのディレクトリへのメモリ・ア
クセスの結果がハードウェア機構を使用して計算され
る、代替実装を示すものである。
【００１７】本発明により、メイン・メモリ階層の最下
位レベルが間接的にアドレスされるシステムにおいて、
圧縮メイン・メモリ（またはフォールト・トレラント・
メモリあるいはその両方）を実装するために使用される
ディレクトリ構造にプロセッサがアクセスできるように
なる。これによって、ハードウェア・デバッグ・アプリ
ケーションおよびパフォーマンス監視アプリケーション
のためにディレクトリ内容の検査が可能になり、またプ
ロセッサが（純粋にハードウェアによって管理されるメ
モリとは対照的に）ソフトウェアを使用してメモリ内容
を管理するいくつかの設計も実現可能になり、そのため
圧縮メイン・メモリ・システムまたはフォールト・トレ
ラント・メモリ・システムの費用を削減することができ
る。
【００１８】圧縮メイン・メモリ・システムで使用され
るような間接アドレス指定式メイン・メモリの場合につ
いて詳細な説明を行ったが、本発明は、間接アドレス指
定式メイン・メモリの他の適用例にも使用できることを
理解されたい。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２０】（１）ＣＰＵを有し、メイン・メモリに含
まれる第１のディレクトリ構造を使用してアクセス可能
なメイン・メモリを実装しており、ＣＰＵが生成した実
メモリ・アドレスが、前記第１のディレクトリ構造を使
用して１つまたは複数の物理メモリ位置に変換されるコ
ンピュータ・システムにおいて、前記第１のディレクト
リ構造の内容にアクセスするためのシステムであって、
前記メイン・メモリに設けられた第２のディレクトリ構
造を含み、前記第２のディレクトリ構造が１つまたは複
数のエントリを含み、各エントリが前記第１のディレク
トリ構造内の所定数のエントリへのアドレス可能性を与
えるようにフォーマットされており、前記第２のディレ
クトリ構造が前記ＣＰＵの生成した実メモリ・アドレス
に応答するシステム。 （２）前記第１のディレクトリ構造が事前に割り振られ
た連続するメモリ区域を含み、前記第２のディレクトリ
構造の各エントリが前記第１のディレクトリ構造におけ
る連続する複数のエントリへのアドレス可能性を与え
る、上記（１）に記載のコンピュータ・システム。 （３）前記第１のディレクトリ構造のエントリが、当該
エントリ内に残っているデータの形式を指定する１つま
たは複数のフラグ・インジケータを含む、上記（１）に
記載のコンピュータ・システム。 （４）第１のフラグ・インジケータが、前記エントリ内
のデータが圧縮形式と非圧縮形式のどちらで格納されて
いるかを指定する、上記（３）に記載のコンピュータ・
システム。 （５）前記第１のフラグ・インジケータが、前記エント
リ内の前記データが圧縮形式で格納されていることを示
す場合、第２のフラグ・インジケータが、圧縮データが
前記エントリに完全に格納されているか否かを示す、上
記（４）に記載のコンピュータ・システム。 （６）前記第２のフラグ・インジケータが、圧縮データ
が前記エントリに完全には格納されていないことを示す
場合、第３のフラグ・インジケータが、残りの圧縮デー
タのサイズを示す、上記（５）に記載のコンピュータ・
システム。 （７）ＣＰＵを有し、メモリに含まれる第１のディレク
トリ構造を使用してアクセス可能なメモリを実装してお
り、ＣＰＵが生成した実メモリ・アドレスが、前記第１
のディレクトリ構造を使用して１つまたは複数の物理メ
モリ位置に変換されるコンピュータ・システムにおい
て、前記メモリの全体にアクセスするためのシステムで
あって、各々がメイン・メモリの所定のセグメントへの
アドレス可能性を提供するようにフォーマットされてい
る１つまたは複数のエントリを含む第２のディレクトリ
構造を含み、前記第２のディレクトリ構造が、前記第１
のディレクトリ構造を含む前記メモリのすべての内容へ
の直接アドレス可能性を提供するシステム。 （８）前記第２のディレクトリ構造が前記メモリの一部
であり、前記第２のディレクトリ構造の内容がシステム
のブート処理時にロードされる、上記（７）に記載のシ
ステム。 （９）前記第２のディレクトリ構造がＲＯＭに含まれ
る、上記（７）に記載のシステム。 （１０）前記第１のディレクトリ構造のエントリが、残
りのディレクトリ・エントリの形式を指定する１つまた
は複数のフラグ・インジケータを含む、上記（７）に記
載のシステム。 （１１）第１のフラグ・インジケータが、前記エントリ
内のデータが圧縮形式と非圧縮形式のどちらで格納され
ているかを指定する、上記（１０）に記載のシステム。 （１２）前記第１のフラグ・インジケータが、前記エン
トリ内の前記データが圧縮形式で格納されていることを
示す場合、第２のフラグ・インジケータが、圧縮データ
が前記エントリに完全に格納されているか否かを示す、
上記（１１）に記載のシステム。 （１３）前記第２のフラグ・インジケータが、圧縮デー
タが前記エントリに完全には格納されていないことを示
す場合、第３のフラグ・インジケータが、残りの圧縮デ
ータのサイズを示す、上記（１２）に記載のシステム。 （１４）前記第２のディレクトリ構造がハードウェア機
構によって実装され、前記ハードウェア機構が、アクセ
スされる前記メモリ内の連続するブロックに対応し且つ
所定の細分性を有するブロック・アドレス・フィールド
を含む、所定の基底アドレス・ディレクトリ・テンプレ
ートをロードされた読取り専用レジスタ装置と、前記Ｃ
ＰＵから前記メモリをアドレスするためにメモリ・アド
レスを受け取る手段と、前記アドレスに前記所定の細分
性に応じた数を乗算する手段と、アドレスの乗算結果を
前記ディレクトリ・テンプレートのそれぞれのブロック
・アドレス・フィールドに加算するための、１つまたは
複数の加算器と、前記加算の連続する結果を受け取るた
めのメモリ出力レジスタとを含み、前記メモリ出力レジ
スタにより前記メモリ内のメモリ位置へのアドレスが可
能になる、上記（７）に記載のシステム。（１５）前記
乗算手段がビット・シフト装置を含む、上記（１４）に
記載のシステム。
【図面の簡単な説明】
【図１】圧縮メイン・メモリを実装する従来のコンピュ
ータ・システムを全体的に示す図である。
【図２】従来の圧縮メイン・メモリ・システム構造を示
す図である。
【図３】図２の圧縮メイン・メモリ・システム用のディ
レクトリ・エントリ形式の例を示す図である。
【図４】本発明の第１の実施形態による圧縮メイン・メ
モリ内容をアドレスするための装置を示す図である。
【図５】本発明の第２の実施形態による圧縮メイン・メ
モリ内容をアドレスするための装置を示す図である。
【図６】コンピュータ・システムの圧縮メイン・メモリ
内容にアクセスするためのハードウェア手法を示す図で
ある。
【符号の説明】
２１０ メモリ ２２０ ディレクトリ ２３０ ブロック ４１０ ディレクトリ（Ｄ２） ４１２ ディレクトリ・エントリ ４１４ アドレスＡ０ ４２０ ディレクトリ・エントリ ４３０ アドレスＡ１〜Ａ６４
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・エイ・フラナシェク アメリカ合衆国10549 ニューヨーク州マ ウント・キスコ クロウ・ヒル・ロード 355 (72)発明者 ジョン・ティー・ロビンソン アメリカ合衆国10579 ニューヨーク州ヨ ークタウン・ハイツ ノース・ディアフィ ールド・アベニュー3314

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】ＣＰＵを有し、メイン・メモリに含まれる
    第１のディレクトリ構造を使用してアクセス可能なメイ
    ン・メモリを実装しており、ＣＰＵが生成した実メモリ
    ・アドレスが、前記第１のディレクトリ構造を使用して
    １つまたは複数の物理メモリ位置に変換されるコンピュ
    ータ・システムにおいて、前記第１のディレクトリ構造
    の内容にアクセスするためのシステムであって、前記メ
    イン・メモリに設けられた第２のディレクトリ構造を含
    み、前記第２のディレクトリ構造が１つまたは複数のエ
    ントリを含み、各エントリが前記第１のディレクトリ構
    造内の所定数のエントリへのアドレス可能性を与えるよ
    うにフォーマットされており、前記第２のディレクトリ
    構造が前記ＣＰＵの生成した実メモリ・アドレスに応答
    するシステム。
  2. 【請求項２】前記第１のディレクトリ構造が事前に割り
    振られた連続するメモリ区域を含み、前記第２のディレ
    クトリ構造の各エントリが前記第１のディレクトリ構造
    における連続する複数のエントリへのアドレス可能性を
    与える、請求項１に記載のコンピュータ・システム。
  3. 【請求項３】前記第１のディレクトリ構造のエントリ
    が、当該エントリ内に残っているデータの形式を指定す
    る１つまたは複数のフラグ・インジケータを含む、請求
    項１に記載のコンピュータ・システム。
  4. 【請求項４】第１のフラグ・インジケータが、前記エン
    トリ内のデータが圧縮形式と非圧縮形式のどちらで格納
    されているかを指定する、請求項３に記載のコンピュー
    タ・システム。
  5. 【請求項５】前記第１のフラグ・インジケータが、前記
    エントリ内の前記データが圧縮形式で格納されているこ
    とを示す場合、第２のフラグ・インジケータが、圧縮デ
    ータが前記エントリに完全に格納されているか否かを示
    す、請求項４に記載のコンピュータ・システム。
  6. 【請求項６】前記第２のフラグ・インジケータが、圧縮
    データが前記エントリに完全には格納されていないこと
    を示す場合、第３のフラグ・インジケータが、残りの圧
    縮データのサイズを示す、請求項５に記載のコンピュー
    タ・システム。
  7. 【請求項７】ＣＰＵを有し、メモリに含まれる第１のデ
    ィレクトリ構造を使用してアクセス可能なメモリを実装
    しており、ＣＰＵが生成した実メモリ・アドレスが、前
    記第１のディレクトリ構造を使用して１つまたは複数の
    物理メモリ位置に変換されるコンピュータ・システムに
    おいて、前記メモリの全体にアクセスするためのシステ
    ムであって、各々がメイン・メモリの所定のセグメント
    へのアドレス可能性を提供するようにフォーマットされ
    ている１つまたは複数のエントリを含む第２のディレク
    トリ構造を含み、前記第２のディレクトリ構造が、前記
    第１のディレクトリ構造を含む前記メモリのすべての内
    容への直接アドレス可能性を提供するシステム。
  8. 【請求項８】前記第２のディレクトリ構造が前記メモリ
    の一部であり、前記第２のディレクトリ構造の内容がシ
    ステムのブート処理時にロードされる、請求項７に記載
    のシステム。
  9. 【請求項９】前記第２のディレクトリ構造がＲＯＭに含
    まれる、請求項７に記載のシステム。
  10. 【請求項１０】前記第１のディレクトリ構造のエントリ
    が、残りのディレクトリ・エントリの形式を指定する１
    つまたは複数のフラグ・インジケータを含む、請求項７
    に記載のシステム。
  11. 【請求項１１】第１のフラグ・インジケータが、前記エ
    ントリ内のデータが圧縮形式と非圧縮形式のどちらで格
    納されているかを指定する、請求項１０に記載のシステ
    ム。
  12. 【請求項１２】前記第１のフラグ・インジケータが、前
    記エントリ内の前記データが圧縮形式で格納されている
    ことを示す場合、第２のフラグ・インジケータが、圧縮
    データが前記エントリに完全に格納されているか否かを
    示す、請求項１１に記載のシステム。
  13. 【請求項１３】前記第２のフラグ・インジケータが、圧
    縮データが前記エントリに完全には格納されていないこ
    とを示す場合、第３のフラグ・インジケータが、残りの
    圧縮データのサイズを示す、請求項１２に記載のシステ
    ム。
  14. 【請求項１４】前記第２のディレクトリ構造がハードウ
    ェア機構によって実装され、前記ハードウェア機構が、 アクセスされる前記メモリ内の連続するブロックに対応
    し且つ所定の細分性を有するブロック・アドレス・フィ
    ールドを含む、所定の基底アドレス・ディレクトリ・テ
    ンプレートをロードされた読取り専用レジスタ装置と、 前記ＣＰＵから前記メモリをアドレスするためにメモリ
    ・アドレスを受け取る手段と、 前記アドレスに前記所定の細分性に応じた数を乗算する
    手段と、 アドレスの乗算結果を前記ディレクトリ・テンプレート
    のそれぞれのブロック・アドレス・フィールドに加算す
    るための、１つまたは複数の加算器と、 前記加算の連続する結果を受け取るためのメモリ出力レ
    ジスタとを含み、 前記メモリ出力レジスタにより前記メモリ内のメモリ位
    置へのアドレスが可能になる、請求項７に記載のシステ
    ム。
  15. 【請求項１５】前記乗算手段がビット・シフト装置を含
    む、請求項１４に記載のシステム。
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