JPH04320553A - アドレス変換機構 - Google Patents
アドレス変換機構Info
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- JPH04320553A JPH04320553A JP4050171A JP5017192A JPH04320553A JP H04320553 A JPH04320553 A JP H04320553A JP 4050171 A JP4050171 A JP 4050171A JP 5017192 A JP5017192 A JP 5017192A JP H04320553 A JPH04320553 A JP H04320553A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/652—Page size control
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/681—Multi-level TLB, e.g. microTLB and main TLB
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、全般的にはデータ処理
システム用の仮想記憶機構に関し、具体的には既存のハ
ードウェアをわずかに変更するだけで異なるページ・サ
イズをサポートする技法に関する。
システム用の仮想記憶機構に関し、具体的には既存のハ
ードウェアをわずかに変更するだけで異なるページ・サ
イズをサポートする技法に関する。
【０００２】
【従来の技術】データ処理システム用の仮想記憶機構の
編成と管理は、たとえばハーベイ・Ｍ・ディーテル（Ｈ
ａｒｖｅｙ Ｍ． Ｄｅｉｔｅｌ）著 ”Ａｎ Ｉｎｔ
ｒｏｄｕｃｔｉｏｎ ｔｏ Ｏｐｅｒａｔｉｎｇ Ｓｙ
ｓｔｅｍｓ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９８
４年）、ハロルド・ロリン（Ｈａｒｏｌｄ Ｌｏｒｉｎ
）およびハーベイ・Ｍ・ディーテル著 ”Ｏｐｅｒａｔ
ｉｎｇ Ｓｙｓｔｅｍｓ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌ
ｅｙ（１９８１年）、およびハロルド・Ｓ・ストーン（
Ｈａｒｏｌｄ Ｓ． Ｓｔｏｎｅ）著 ”Ｈｉｇｈ−Ｐ
ｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１
９８７年）に記載されている。仮想記憶システムにおい
て、ページングは、そのシステムのユーザに、実際に使
用可能な空間よりもかなり大きく見えるメモリ空間を提
供する、再配置とアドレス対物理位置の結合とを行なう
機構である。仮想記憶という概念の主要な特徴は、走行
中のプロセス内で参照されるアドレスを、主記憶装置内
で使用可能なアドレスから切り離すことである。走行中
のプロセスによって参照されるアドレスを仮想アドレス
と称し、主記憶装置内で使用可能なアドレスを実アドレ
スと称する。プロセス実行の際に仮想アドレスを実アド
レスにマッピングしなければならず、これは、動的アド
レス変換（ＤＡＴ）機構の機能である。このような機構
の１つは、最近の仮想アドレス変換を記憶するディレク
トリ・ルックアサイド（索引）・テーブル（ＤＬＡＴ）
（変換索引緩衝機構（ＴＬＢ）とも称する）を使用する
ものである。ＤＬＡＴ内に記憶された仮想アドレスの変
換プロセスは、１つまたは多くとも２つのマシン・サイ
クルしか要しない。ＤＬＡＴ内に記憶されていないアド
レスでは、ＤＡＴプロセスは、１５〜６０サイクルを要
することがある。
編成と管理は、たとえばハーベイ・Ｍ・ディーテル（Ｈ
ａｒｖｅｙ Ｍ． Ｄｅｉｔｅｌ）著 ”Ａｎ Ｉｎｔ
ｒｏｄｕｃｔｉｏｎ ｔｏ Ｏｐｅｒａｔｉｎｇ Ｓｙ
ｓｔｅｍｓ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９８
４年）、ハロルド・ロリン（Ｈａｒｏｌｄ Ｌｏｒｉｎ
）およびハーベイ・Ｍ・ディーテル著 ”Ｏｐｅｒａｔ
ｉｎｇ Ｓｙｓｔｅｍｓ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌ
ｅｙ（１９８１年）、およびハロルド・Ｓ・ストーン（
Ｈａｒｏｌｄ Ｓ． Ｓｔｏｎｅ）著 ”Ｈｉｇｈ−Ｐ
ｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ”、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１
９８７年）に記載されている。仮想記憶システムにおい
て、ページングは、そのシステムのユーザに、実際に使
用可能な空間よりもかなり大きく見えるメモリ空間を提
供する、再配置とアドレス対物理位置の結合とを行なう
機構である。仮想記憶という概念の主要な特徴は、走行
中のプロセス内で参照されるアドレスを、主記憶装置内
で使用可能なアドレスから切り離すことである。走行中
のプロセスによって参照されるアドレスを仮想アドレス
と称し、主記憶装置内で使用可能なアドレスを実アドレ
スと称する。プロセス実行の際に仮想アドレスを実アド
レスにマッピングしなければならず、これは、動的アド
レス変換（ＤＡＴ）機構の機能である。このような機構
の１つは、最近の仮想アドレス変換を記憶するディレク
トリ・ルックアサイド（索引）・テーブル（ＤＬＡＴ）
（変換索引緩衝機構（ＴＬＢ）とも称する）を使用する
ものである。ＤＬＡＴ内に記憶された仮想アドレスの変
換プロセスは、１つまたは多くとも２つのマシン・サイ
クルしか要しない。ＤＬＡＴ内に記憶されていないアド
レスでは、ＤＡＴプロセスは、１５〜６０サイクルを要
することがある。
【０００３】アドレスされた命令またはデータが主記憶
装置内のどこにあるかを発見するためには、仮想アドレ
スから実アドレスへの変換を行なわなければならない。 これは、通常はページに基づいて行なわれる。実際、Ｄ
ＬＡＴに記憶される変換は、ページ変換のみであり、ア
ドレスの最後の数ビットはそのページ内の位置であるか
ら、変換しなければならないのはページ・アドレスだけ
である。
装置内のどこにあるかを発見するためには、仮想アドレ
スから実アドレスへの変換を行なわなければならない。 これは、通常はページに基づいて行なわれる。実際、Ｄ
ＬＡＴに記憶される変換は、ページ変換のみであり、ア
ドレスの最後の数ビットはそのページ内の位置であるか
ら、変換しなければならないのはページ・アドレスだけ
である。
【０００４】ページ・サイズを１種だけサポートするア
ーキテクチャでは、ページの最適サイズは、小さなペー
ジと大きなページの相対的利点のトレード・オフによっ
て選択される。大きなページを用いると、ページング・
オーバーヘッドの償却がより良くなり、所与のＤＬＡＴ
サイズに対する仮想空間のカバー範囲がより大きくなる
。一方、小さなページを用いると、所与の実記憶サイズ
に対して多くの異なる場所を維持でき、無駄になる実記
憶空間が最小になる。小さな（４ＫＢ）ページは、コー
ド・セグメント（命令）に適しているが、高性能の科学
技術コンピュータでは、しばしば大きな（１ＭＢ）ペー
ジが有利である。たとえば、単に可能なページ・クロッ
シングの数とＤＬＡＴミスの数を減少させることによっ
て、大きなページから利益が得られる。したがって、こ
のようなコンピュータの最適設計のためには、複数のペ
ージ・サイズをサポートすることが望ましい。
ーキテクチャでは、ページの最適サイズは、小さなペー
ジと大きなページの相対的利点のトレード・オフによっ
て選択される。大きなページを用いると、ページング・
オーバーヘッドの償却がより良くなり、所与のＤＬＡＴ
サイズに対する仮想空間のカバー範囲がより大きくなる
。一方、小さなページを用いると、所与の実記憶サイズ
に対して多くの異なる場所を維持でき、無駄になる実記
憶空間が最小になる。小さな（４ＫＢ）ページは、コー
ド・セグメント（命令）に適しているが、高性能の科学
技術コンピュータでは、しばしば大きな（１ＭＢ）ペー
ジが有利である。たとえば、単に可能なページ・クロッ
シングの数とＤＬＡＴミスの数を減少させることによっ
て、大きなページから利益が得られる。したがって、こ
のようなコンピュータの最適設計のためには、複数のペ
ージ・サイズをサポートすることが望ましい。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、ハードウェアおよび設計に対する影響が最小の
、異なるサイズの仮想メモリ・ページをサポートする動
的アドレス変換機構を提供することである。
目的は、ハードウェアおよび設計に対する影響が最小の
、異なるサイズの仮想メモリ・ページをサポートする動
的アドレス変換機構を提供することである。
【０００６】
【課題を解決するための手段】本発明の好ましい実施例
によれば、動的ルックアサイド・テーブル（ＤＬＡＴ）
を、システム・アーキテクチャに第２のページ・サイズ
が追加できるように変更する。本発明の１手法では、Ｄ
ＬＡＴを、小さな（４ＫＢ）ページ用と大きな（１ＭＢ
）ページ用の２つのセグメントに分割する。ステアリン
グ・テーブルが、セグメントが最後に含んだのが４ＫＢ
ページか１ＭＢページかを示す。各セグメントがＤＡＴ
機構によって変換される際に、そのセグメントに含まれ
るページ・サイズ（１ＭＢまたは４ＫＢ）が知られ、こ
の情報を使用して、ＤＬＡＴのインデクシングに使用す
るアドレス・バスを選択する。代替手法では、ＤＬＡＴ
を分割せず、任意のエントリ中の２つの異なるページ・
フォーマットのいずれかを交互に保持／試験／選択でき
る。ステアリング・テーブルは、ＤＬＡＴがアドレスさ
れる方式を動的に変更し、変換に使用されるそのエント
リのビットを選択する。
によれば、動的ルックアサイド・テーブル（ＤＬＡＴ）
を、システム・アーキテクチャに第２のページ・サイズ
が追加できるように変更する。本発明の１手法では、Ｄ
ＬＡＴを、小さな（４ＫＢ）ページ用と大きな（１ＭＢ
）ページ用の２つのセグメントに分割する。ステアリン
グ・テーブルが、セグメントが最後に含んだのが４ＫＢ
ページか１ＭＢページかを示す。各セグメントがＤＡＴ
機構によって変換される際に、そのセグメントに含まれ
るページ・サイズ（１ＭＢまたは４ＫＢ）が知られ、こ
の情報を使用して、ＤＬＡＴのインデクシングに使用す
るアドレス・バスを選択する。代替手法では、ＤＬＡＴ
を分割せず、任意のエントリ中の２つの異なるページ・
フォーマットのいずれかを交互に保持／試験／選択でき
る。ステアリング・テーブルは、ＤＬＡＴがアドレスさ
れる方式を動的に変更し、変換に使用されるそのエント
リのビットを選択する。
【０００７】本発明の好ましい実施例では、４ＫＢと１
ＭＢの２つの仮想アドレス・ページ・サイズをサポート
するものとして説明し、具体的な３１ビット仮想アドレ
ス・フォーマットと２５６個の合同クラスを有するＤＬ
ＡＴとを仮定するが、以下の説明から、教示の原理を直
接に拡張することにより、異なるページ・サイズ、異な
る仮想アドレス・フォーマット、および異なる数の合同
クラスを有するＤＬＡＴをサポートするように本発明を
実施できることが理解されよう。
ＭＢの２つの仮想アドレス・ページ・サイズをサポート
するものとして説明し、具体的な３１ビット仮想アドレ
ス・フォーマットと２５６個の合同クラスを有するＤＬ
ＡＴとを仮定するが、以下の説明から、教示の原理を直
接に拡張することにより、異なるページ・サイズ、異な
る仮想アドレス・フォーマット、および異なる数の合同
クラスを有するＤＬＡＴをサポートするように本発明を
実施できることが理解されよう。
【０００８】
【実施例】まず、従来式のページング／セグメンテーシ
ョン仮想アドレス・システムについて説明する。この説
明では、用語ＤＬＡＴを動的ルックアサイド・テーブル
に対して使用するが、この用語は、変換ルックアサイド
・バッファを指すＴＬＢと同義に使用できることが、当
業者には理解されよう。従来式のページング／セグメン
テーション仮想アドレス・システムでは、仮想アドレス
・フォーマットは、図１に示すようなもので、セグメン
ト・インデックス（ＳＸ）用のｓ−ビット、ページ・イ
ンデックス（ＰＸ）用のｐ−ビット、および変位インデ
ックス（ＤＸ）用のｄ−ビットを含む。仮想アドレスは
、たとえば３２ビットで、そのうちのビットＡ１〜Ａ１
１がセグメント・ビットを含み、ビットＡ１２〜Ａ１９
がページ・ビットを含み、ビットＡ２０〜Ａ３１が変位
ビットを含む。
ョン仮想アドレス・システムについて説明する。この説
明では、用語ＤＬＡＴを動的ルックアサイド・テーブル
に対して使用するが、この用語は、変換ルックアサイド
・バッファを指すＴＬＢと同義に使用できることが、当
業者には理解されよう。従来式のページング／セグメン
テーション仮想アドレス・システムでは、仮想アドレス
・フォーマットは、図１に示すようなもので、セグメン
ト・インデックス（ＳＸ）用のｓ−ビット、ページ・イ
ンデックス（ＰＸ）用のｐ−ビット、および変位インデ
ックス（ＤＸ）用のｄ−ビットを含む。仮想アドレスは
、たとえば３２ビットで、そのうちのビットＡ１〜Ａ１
１がセグメント・ビットを含み、ビットＡ１２〜Ａ１９
がページ・ビットを含み、ビットＡ２０〜Ａ３１が変位
ビットを含む。
【０００９】図２に示すように、仮想アドレスはアドレ
ス・ジェネレータ２０によって生成される。アドレス・
ジェネレータ２０は、中央演算処理装置（ＣＰＵ）（図
示せず）の一部である。最も最近に参照されたページは
、ＤＬＡＴ２１内にエントリを有する。２５６の合同ク
ラスを有するＤＬＡＴの場合、仮想アドレスのビットＡ
１２〜Ａ１９を使用して、ＤＬＡＴ２１をアドレスする
。ＤＬＡＴ２１から読み取られたアドレスされたエント
リからの仮想ページ識別ビットが、コンパレータ２２内
で、仮想アドレスのビットＡ１〜Ａ１１と比較される。 一致しない場合、ＤＬＡＴミスが発生している。ＤＬＡ
Ｔミス時には、アドレス変換は、たとえばセグメント／
ページ・テーブル探索を介して得られ、ＤＬＡＴ内に置
かれる。
ス・ジェネレータ２０によって生成される。アドレス・
ジェネレータ２０は、中央演算処理装置（ＣＰＵ）（図
示せず）の一部である。最も最近に参照されたページは
、ＤＬＡＴ２１内にエントリを有する。２５６の合同ク
ラスを有するＤＬＡＴの場合、仮想アドレスのビットＡ
１２〜Ａ１９を使用して、ＤＬＡＴ２１をアドレスする
。ＤＬＡＴ２１から読み取られたアドレスされたエント
リからの仮想ページ識別ビットが、コンパレータ２２内
で、仮想アドレスのビットＡ１〜Ａ１１と比較される。 一致しない場合、ＤＬＡＴミスが発生している。ＤＬＡ
Ｔミス時には、アドレス変換は、たとえばセグメント／
ページ・テーブル探索を介して得られ、ＤＬＡＴ内に置
かれる。
【００１０】セグメント／ページ・テーブル探索は、セ
グメント・テーブル原点レジスタ２３内の値と仮想アド
レスのビットＡ１〜Ａ１１を加算器２４内で加算して、
セグメント・マップ・テーブル２５用のインデックス値
を得ることから始まる。各セグメントごとに別々のペー
ジ・マップ・テーブルがあるので、セグメント・マップ
・テーブル２５から出力されたエントリを仮想アドレス
のビットＡ１２〜Ａ１９に加算して、ページ・マップ・
テーブル２６のエントリのアドレスを得る。ページ・マ
ップ・テーブル２６から出力されたエントリは、この仮
想ページが常駐する実記憶域内のページ・フレームを提
供し、ＯＲゲート２７によって渡され、アドレス・ジェ
ネレータ２０の変位ビットＡ２０〜Ａ３１と連結されて
、実アドレス・レジスタ２８内の実アドレスを形成する
。
グメント・テーブル原点レジスタ２３内の値と仮想アド
レスのビットＡ１〜Ａ１１を加算器２４内で加算して、
セグメント・マップ・テーブル２５用のインデックス値
を得ることから始まる。各セグメントごとに別々のペー
ジ・マップ・テーブルがあるので、セグメント・マップ
・テーブル２５から出力されたエントリを仮想アドレス
のビットＡ１２〜Ａ１９に加算して、ページ・マップ・
テーブル２６のエントリのアドレスを得る。ページ・マ
ップ・テーブル２６から出力されたエントリは、この仮
想ページが常駐する実記憶域内のページ・フレームを提
供し、ＯＲゲート２７によって渡され、アドレス・ジェ
ネレータ２０の変位ビットＡ２０〜Ａ３１と連結されて
、実アドレス・レジスタ２８内の実アドレスを形成する
。
【００１１】一方、ＤＬＡＴ２１内で一致が存在する場
合、コンパレータ２２がＡＮＤゲート２９をイネーブル
し、ＡＮＤゲート２９はＤＬＡＴ２１から出力されたエ
ントリをＯＲゲート２７に渡す。この場合、ＤＬＡＴ２
１から出力されたエントリは、連想実アドレス・フィー
ルドであり、変位ビットＡ２０〜Ａ３１に連結されて、
実アドレス・レジスタ２８内で実記憶アドレスを形成す
る。明らかに、このアドレス変換の処理は、ＤＬＡＴミ
ス時に発生するセグメント／ページ・テーブル探索より
もかなり高速である。
合、コンパレータ２２がＡＮＤゲート２９をイネーブル
し、ＡＮＤゲート２９はＤＬＡＴ２１から出力されたエ
ントリをＯＲゲート２７に渡す。この場合、ＤＬＡＴ２
１から出力されたエントリは、連想実アドレス・フィー
ルドであり、変位ビットＡ２０〜Ａ３１に連結されて、
実アドレス・レジスタ２８内で実記憶アドレスを形成す
る。明らかに、このアドレス変換の処理は、ＤＬＡＴミ
ス時に発生するセグメント／ページ・テーブル探索より
もかなり高速である。
【００１２】しかし、セグメント／ページ・テーブル探
索が実行される時でも、そのセグメント／ページ・テー
ブル探索によって、そのセグメントが一次記憶装置内ま
たは主記憶装置内に存在しないことが示され、その結果
、オペレーティング・システムが、二次記憶装置すなわ
ち直接アクセス記憶装置（ＤＡＳＤ）（図示せず）上の
セグメントを突きとめ、そのセグメント用のページ・テ
ーブルを生成し、適当なページを主記憶装置にロードす
ることがあることが理解されよう。そのセグメントが主
記憶装置内にある場合でも、所望のページが主記憶装置
内になく、その結果、オペレーティング・システムが二
次記憶装置上のページを突きとめ、そのページを主記憶
装置内にロードすることがある。
索が実行される時でも、そのセグメント／ページ・テー
ブル探索によって、そのセグメントが一次記憶装置内ま
たは主記憶装置内に存在しないことが示され、その結果
、オペレーティング・システムが、二次記憶装置すなわ
ち直接アクセス記憶装置（ＤＡＳＤ）（図示せず）上の
セグメントを突きとめ、そのセグメント用のページ・テ
ーブルを生成し、適当なページを主記憶装置にロードす
ることがあることが理解されよう。そのセグメントが主
記憶装置内にある場合でも、所望のページが主記憶装置
内になく、その結果、オペレーティング・システムが二
次記憶装置上のページを突きとめ、そのページを主記憶
装置内にロードすることがある。
【００１３】前述の説明は、従来式のＤＬＡＴ構造に関
するものである。このようなＤＬＡＴ構造は、単一の仮
想アドレス・ページ・サイズしかサポートしない。本発
明では、複数の仮想アドレス・ページ・サイズがサポー
トされるようにこの構造を変更する。本発明の好ましい
実施例は、このアーキテクチャに第２のページ・サイズ
が追加できるように、ＩＢＭシステム／３７０−ＸＡ（
拡張アーキテクチャ）を実施するプロセッサのＤＬＡＴ
の変更に関して説明する。ＩＢＭシステム／３７０−Ｘ
Ａは、ＩＢＭシステム／３７０アーキテクチャから、後
者が２４ビット・メモリ・アドレスを使用するのに対し
て３１ビット・メモリ・アドレスを使用する点で区別さ
れる。したがって、システム／３７０−ＸＡは、２ギガ
・バイト（ＧＢ）までのメモリをアドレスすることがで
きる。この例では、追加されるページ・サイズは１ＭＢ
であり、既存のページ・サイズは４ＫＢである。ＩＢＭ
システム／３７０アーキテクチャの動的アドレス変換の
説明は、ＩＢＭ刊行物 Ｎｏ．ＧＡ２２−７０００−１
０ ”ＩＢＭ Ｓｙｓｔｅｍ／３７０， Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ” の ｐｐ．３
−２０〜３−２２に出ている。この説明は、例示的なも
のであり、一般性を失うことなしに、本発明を他の異な
るアーキテクチャに適用できることが、当業者には理解
されよう。
するものである。このようなＤＬＡＴ構造は、単一の仮
想アドレス・ページ・サイズしかサポートしない。本発
明では、複数の仮想アドレス・ページ・サイズがサポー
トされるようにこの構造を変更する。本発明の好ましい
実施例は、このアーキテクチャに第２のページ・サイズ
が追加できるように、ＩＢＭシステム／３７０−ＸＡ（
拡張アーキテクチャ）を実施するプロセッサのＤＬＡＴ
の変更に関して説明する。ＩＢＭシステム／３７０−Ｘ
Ａは、ＩＢＭシステム／３７０アーキテクチャから、後
者が２４ビット・メモリ・アドレスを使用するのに対し
て３１ビット・メモリ・アドレスを使用する点で区別さ
れる。したがって、システム／３７０−ＸＡは、２ギガ
・バイト（ＧＢ）までのメモリをアドレスすることがで
きる。この例では、追加されるページ・サイズは１ＭＢ
であり、既存のページ・サイズは４ＫＢである。ＩＢＭ
システム／３７０アーキテクチャの動的アドレス変換の
説明は、ＩＢＭ刊行物 Ｎｏ．ＧＡ２２−７０００−１
０ ”ＩＢＭ Ｓｙｓｔｅｍ／３７０， Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ” の ｐｐ．３
−２０〜３−２２に出ている。この説明は、例示的なも
のであり、一般性を失うことなしに、本発明を他の異な
るアーキテクチャに適用できることが、当業者には理解
されよう。
【００１４】以下の説明では、１ＭＢの「大きい」ペー
ジを追加して、システム／３７０−ＸＡのベクトル・プ
ロセッサの性能を向上させる。ここで図３を参照すると
、このアーキテクチャ用の１ＭＢページと４ＫＢページ
の間の関係が示されている。大きい１ＭＢページ３１は
、対応する１ＭＢキー３２によって識別される。サイズ
に関しては、１ＭＢページ３１は、２５６個の小さい４
ＫＢページ３５からなり、各４ＫＢページ３５は、対応
する４ＫＢキー３６によって識別される。
ジを追加して、システム／３７０−ＸＡのベクトル・プ
ロセッサの性能を向上させる。ここで図３を参照すると
、このアーキテクチャ用の１ＭＢページと４ＫＢページ
の間の関係が示されている。大きい１ＭＢページ３１は
、対応する１ＭＢキー３２によって識別される。サイズ
に関しては、１ＭＢページ３１は、２５６個の小さい４
ＫＢページ３５からなり、各４ＫＢページ３５は、対応
する４ＫＢキー３６によって識別される。
【００１５】図２に示した４ＫＢページ用の既存のＤＬ
ＡＴアーキテクチャの一部を、図４に示す。たとえば、
コンパレータ４２の出力がＤＬＡＴ「ヒット」を示すと
、ＤＬＡＴ４１から出力されたエントリを、実アドレス
・レジスタ４８に入れられるようになることを理解され
たい。図２を参照して説明したように、ＩＢＭシステム
／３７０−ＸＡの仮想アドレスは、仮想アドレス・ジェ
ネレータ４０に記憶されるアドレス・ビットＡ１〜Ａ３
１を含む。アドレス・ビットＡ１〜Ａ１１は、セグメン
ト・インデックス（ＳＸ）・ビットであり、アドレス・
ビットＡ１２〜Ａ１９は、ページ・インデックス（ＰＸ
）・ビットであり、アドレス・ビットＡ２０〜Ａ３１は
、変位インデックス（ＤＸ）・ビットである。２５６個
の合同クラスを有するＤＬＡＴの場合、仮想アドレスの
ビットＡ１２〜Ａ１９を使用して、ＤＬＡＴ４１をアド
レスする。ＤＬＡＴ４１から読み取られるアドレスされ
たエントリの仮想ページ識別部分は、コンパレータ４２
内で仮想アドレス・ビットＡ１〜Ａ１１と比較される。 一致すなわち「ヒット」とコンパレータ４２が判定する
場合、ＤＬＡＴ４１から読み取られるアドレスされたエ
ントリは、実アドレス・レジスタ４８のビットＲＡ１〜
ＲＡ１９に入力される。この仮想アドレスの仮想アドレ
ス変位インデックス・ビットＡ２０〜Ａ３１が、実アド
レス・レジスタのビットＲＡ２０〜ＲＡ３１に渡されて
、実アドレスが完成する。
ＡＴアーキテクチャの一部を、図４に示す。たとえば、
コンパレータ４２の出力がＤＬＡＴ「ヒット」を示すと
、ＤＬＡＴ４１から出力されたエントリを、実アドレス
・レジスタ４８に入れられるようになることを理解され
たい。図２を参照して説明したように、ＩＢＭシステム
／３７０−ＸＡの仮想アドレスは、仮想アドレス・ジェ
ネレータ４０に記憶されるアドレス・ビットＡ１〜Ａ３
１を含む。アドレス・ビットＡ１〜Ａ１１は、セグメン
ト・インデックス（ＳＸ）・ビットであり、アドレス・
ビットＡ１２〜Ａ１９は、ページ・インデックス（ＰＸ
）・ビットであり、アドレス・ビットＡ２０〜Ａ３１は
、変位インデックス（ＤＸ）・ビットである。２５６個
の合同クラスを有するＤＬＡＴの場合、仮想アドレスの
ビットＡ１２〜Ａ１９を使用して、ＤＬＡＴ４１をアド
レスする。ＤＬＡＴ４１から読み取られるアドレスされ
たエントリの仮想ページ識別部分は、コンパレータ４２
内で仮想アドレス・ビットＡ１〜Ａ１１と比較される。 一致すなわち「ヒット」とコンパレータ４２が判定する
場合、ＤＬＡＴ４１から読み取られるアドレスされたエ
ントリは、実アドレス・レジスタ４８のビットＲＡ１〜
ＲＡ１９に入力される。この仮想アドレスの仮想アドレ
ス変位インデックス・ビットＡ２０〜Ａ３１が、実アド
レス・レジスタのビットＲＡ２０〜ＲＡ３１に渡されて
、実アドレスが完成する。
【００１６】大きなページに必要なＤＬＡＴを図５に示
す。これは、図４に示したＤＬＡＴに類似しているが、
仮想アドレス・ジェネレータ５０のビットＡ４〜Ａ１１
を使用してＤＬＡＴ５１をアドレスし、仮想アドレスの
ビットＡ１〜Ａ３を、コンパレータ５２内で、ＤＬＡＴ
５１から読み取られるアドレスされたエントリの対応す
る仮想ページ識別ビットと比較し、実アドレス・レジス
タ５８内の実アドレスが、ＤＬＡＴ５１から読み取られ
たセグメント・アドレス・ビットＲＡ１〜ＲＡ１１と、
仮想アドレス・ビットＡ１２〜Ａ３１から渡されたペー
ジと、変位インデックス・ビットＲＡ１２〜ＲＡ３１か
らなる点が異なっている。
す。これは、図４に示したＤＬＡＴに類似しているが、
仮想アドレス・ジェネレータ５０のビットＡ４〜Ａ１１
を使用してＤＬＡＴ５１をアドレスし、仮想アドレスの
ビットＡ１〜Ａ３を、コンパレータ５２内で、ＤＬＡＴ
５１から読み取られるアドレスされたエントリの対応す
る仮想ページ識別ビットと比較し、実アドレス・レジス
タ５８内の実アドレスが、ＤＬＡＴ５１から読み取られ
たセグメント・アドレス・ビットＲＡ１〜ＲＡ１１と、
仮想アドレス・ビットＡ１２〜Ａ３１から渡されたペー
ジと、変位インデックス・ビットＲＡ１２〜ＲＡ３１か
らなる点が異なっている。
【００１７】図４及び図５では、ＤＬＡＴ４１および５
１は共に、２ウェイ・セット連想式で２５６個の合同ク
ラスをもたらす５１２個のエントリを有する。したがっ
て、ＤＬＡＴをアドレスするには８ビット（すなわち、
Ａ１２〜Ａ１９、またはＡ４〜Ａ１１）のアドレスが必
要であり、同じセットから２つのエントリが、比較のた
めに取り出される。
１は共に、２ウェイ・セット連想式で２５６個の合同ク
ラスをもたらす５１２個のエントリを有する。したがっ
て、ＤＬＡＴをアドレスするには８ビット（すなわち、
Ａ１２〜Ａ１９、またはＡ４〜Ａ１１）のアドレスが必
要であり、同じセットから２つのエントリが、比較のた
めに取り出される。
【００１８】複数のサイズのページをサポートするＤＬ
ＡＴ機構を実施する手法は３つあり、これらを以下で詳
細に説明する。第１は、大きなページ用のＤＬＡＴを追
加することである。第２は、既存のＤＬＡＴを４ＫＢペ
ージ用と１ＭＢページ用の２つのセクションに区分する
ことである。第３は、任意のエントリ中の２つの異なる
ページ・フォーマットのいずれかを交互に保持／試験／
選択できる、異なるタイプのＤＬＡＴを創造することで
ある。もちろん、これらの手法はそれぞれ、３種以上の
ページをサポートするように適当に変更できることを理
解されたい。
ＡＴ機構を実施する手法は３つあり、これらを以下で詳
細に説明する。第１は、大きなページ用のＤＬＡＴを追
加することである。第２は、既存のＤＬＡＴを４ＫＢペ
ージ用と１ＭＢページ用の２つのセクションに区分する
ことである。第３は、任意のエントリ中の２つの異なる
ページ・フォーマットのいずれかを交互に保持／試験／
選択できる、異なるタイプのＤＬＡＴを創造することで
ある。もちろん、これらの手法はそれぞれ、３種以上の
ページをサポートするように適当に変更できることを理
解されたい。
【００１９】４ＫＢと１ＭＢのページ・エントリは、完
全に異なるフォーマットを有するので、図６に示すよう
に第２のＤＬＡＴを追加することができる。この配置構
成は、仮想アドレスのビットＡ１２〜Ａ１９によってア
ドレスされる４ＫＢページＤＬＡＴ６１と、仮想アドレ
スのビットＡ４〜Ａ１１によってアドレスされる１ＭＢ
ページＤＬＡＴ６５を含む。アドレス変換が必要な時に
は、両方のＤＬＡＴがアクセスされ、各ＤＬＡＴが仮想
アドレス・ジェネレータ６０からの適当なビットを使用
する。ＤＬＡＴの１つが有効な変換エントリを保持する
場合には、ヒットが１つだけ存在し、そのことがコンパ
レータ６２および６６によって判定される。したがって
、どちらかの実アドレス・レジスタが正しい場合には、
コンパレータの出力が、どちらの実アドレスが正しいか
を示し、正しい実アドレスが実アドレス・レジスタ６８
または６９のどちらか一方から読み取られる。
全に異なるフォーマットを有するので、図６に示すよう
に第２のＤＬＡＴを追加することができる。この配置構
成は、仮想アドレスのビットＡ１２〜Ａ１９によってア
ドレスされる４ＫＢページＤＬＡＴ６１と、仮想アドレ
スのビットＡ４〜Ａ１１によってアドレスされる１ＭＢ
ページＤＬＡＴ６５を含む。アドレス変換が必要な時に
は、両方のＤＬＡＴがアクセスされ、各ＤＬＡＴが仮想
アドレス・ジェネレータ６０からの適当なビットを使用
する。ＤＬＡＴの１つが有効な変換エントリを保持する
場合には、ヒットが１つだけ存在し、そのことがコンパ
レータ６２および６６によって判定される。したがって
、どちらかの実アドレス・レジスタが正しい場合には、
コンパレータの出力が、どちらの実アドレスが正しいか
を示し、正しい実アドレスが実アドレス・レジスタ６８
または６９のどちらか一方から読み取られる。
【００２０】この手法は、１ＭＢという第２のページ・
サイズをもサポートするための、最も単純な方法である
。しかし、必要なハードウェア・オーバーヘッドが大き
く、図４および図５に示した単一ページ・サイズＤＬＡ
Ｔに必要なハードウェアの約２倍になる。さらに、アド
レス・チップ上に必要な入出力ピンの数が増え、多重チ
ップ・モジュール上でより大きなチップ空間を要する。 これは、米国特許出願第２８５１７６号で採用された手
法である。
サイズをもサポートするための、最も単純な方法である
。しかし、必要なハードウェア・オーバーヘッドが大き
く、図４および図５に示した単一ページ・サイズＤＬＡ
Ｔに必要なハードウェアの約２倍になる。さらに、アド
レス・チップ上に必要な入出力ピンの数が増え、多重チ
ップ・モジュール上でより大きなチップ空間を要する。 これは、米国特許出願第２８５１７６号で採用された手
法である。
【００２１】図７は、第２の手法を示し、本発明の２つ
の好ましい代替実施例のうちの１つを示す図である。こ
の手法では、既存のＤＬＡＴ７１を、４ＫＢページ用の
セクション７１ａと、１ＭＢページ用のセクション７１
ｂの２セクションに分離する。仮想アドレスのセグメン
ト・インデックス・ビットＡ１〜Ａ１１を使用して、ス
テアリング・テーブル７４をアドレスする。ステアリン
グ・テーブル７４は、１セグメント当り１ビット、２ギ
ガ・バイト（ＧＢ）の仮想メモリでは２０４８ビットの
情報からなる。ステアリング・テーブル７４の各ビット
は、そのセグメントが最後に含んだのが４ＫＢページか
１ＭＢページかを示す。
の好ましい代替実施例のうちの１つを示す図である。こ
の手法では、既存のＤＬＡＴ７１を、４ＫＢページ用の
セクション７１ａと、１ＭＢページ用のセクション７１
ｂの２セクションに分離する。仮想アドレスのセグメン
ト・インデックス・ビットＡ１〜Ａ１１を使用して、ス
テアリング・テーブル７４をアドレスする。ステアリン
グ・テーブル７４は、１セグメント当り１ビット、２ギ
ガ・バイト（ＧＢ）の仮想メモリでは２０４８ビットの
情報からなる。ステアリング・テーブル７４の各ビット
は、そのセグメントが最後に含んだのが４ＫＢページか
１ＭＢページかを示す。
【００２２】当初は、全てのビットが“０”にセットさ
れる。これは、そのセグメントに４ＫＢページが含まれ
ることを意味する。各セグメントが動的アドレス変換（
ＤＡＴ）機構によって変換される際に、そのセグメント
に含まれるページ・サイズ（１ＭＢまたは４ＫＢ）が知
られる。このビットは、そのセグメントが１ＭＢの「大
きい」ページだけを含む場合には“１”にセットされ、
そうでない場合には“０”にセットされる。セグメント
の履歴を知ることによって、ＤＬＡＴ７１のインデクシ
ングにアドレス・バスＡ５〜Ａ１１とＡ１３〜Ａ１９の
どちらを使用するかを、セレクタ７５を介して選択する
ことができる。
れる。これは、そのセグメントに４ＫＢページが含まれ
ることを意味する。各セグメントが動的アドレス変換（
ＤＡＴ）機構によって変換される際に、そのセグメント
に含まれるページ・サイズ（１ＭＢまたは４ＫＢ）が知
られる。このビットは、そのセグメントが１ＭＢの「大
きい」ページだけを含む場合には“１”にセットされ、
そうでない場合には“０”にセットされる。セグメント
の履歴を知ることによって、ＤＬＡＴ７１のインデクシ
ングにアドレス・バスＡ５〜Ａ１１とＡ１３〜Ａ１９の
どちらを使用するかを、セレクタ７５を介して選択する
ことができる。
【００２３】この例示的な実施例のＤＬＡＴ７１の２つ
のセクション７１ａと７１ｂは、簡単にするために等し
いセクションになっているが、これは必要条件ではない
。４ＫＢページ用のＤＬＡＴ７１は１２８個の合同クラ
スしか有さないので、エントリ・フォーマットが変更さ
れる。仮想アドレスからの余分のビットは、４ＫＢペー
ジのＤＬＡＴエントリに記憶される。仮想アドレス・ジ
ェネレータ７０からの仮想アドレス・ビットＡ１〜Ａ１
２は、そのセグメントが４ＫＢページを含んだことをス
テアリング・テーブル７４が示す場合には、コンパレー
タ７２内でのＤＬＡＴとの比較のために選択される。 仮想アドレス・ビットＡ１３〜Ａ１９は、４ＫＢ Ｄ
ＬＡＴエントリをアドレスするために選択され、「ヒッ
ト」とコンパレータ７２が判定したときは、ＤＬＡＴ７
１から出力されたエントリが、実アドレス・レジスタ７
８に読み込まれる。１ＭＢページの場合、仮想アドレス
・ビットＡ５〜Ａ１１が、ＤＬＡＴエントリをアドレス
するために選択され、仮想アドレス・ビットＡ１〜Ａ４
が、１ＭＢのＤＬＡＴエントリとの比較のために選択さ
れる。この場合、「ヒット」の結果、ＤＬＡＴ７１から
出力されるエントリが、実アドレス・レジスタ７９に読
み込まれる。
のセクション７１ａと７１ｂは、簡単にするために等し
いセクションになっているが、これは必要条件ではない
。４ＫＢページ用のＤＬＡＴ７１は１２８個の合同クラ
スしか有さないので、エントリ・フォーマットが変更さ
れる。仮想アドレスからの余分のビットは、４ＫＢペー
ジのＤＬＡＴエントリに記憶される。仮想アドレス・ジ
ェネレータ７０からの仮想アドレス・ビットＡ１〜Ａ１
２は、そのセグメントが４ＫＢページを含んだことをス
テアリング・テーブル７４が示す場合には、コンパレー
タ７２内でのＤＬＡＴとの比較のために選択される。 仮想アドレス・ビットＡ１３〜Ａ１９は、４ＫＢ Ｄ
ＬＡＴエントリをアドレスするために選択され、「ヒッ
ト」とコンパレータ７２が判定したときは、ＤＬＡＴ７
１から出力されたエントリが、実アドレス・レジスタ７
８に読み込まれる。１ＭＢページの場合、仮想アドレス
・ビットＡ５〜Ａ１１が、ＤＬＡＴエントリをアドレス
するために選択され、仮想アドレス・ビットＡ１〜Ａ４
が、１ＭＢのＤＬＡＴエントリとの比較のために選択さ
れる。この場合、「ヒット」の結果、ＤＬＡＴ７１から
出力されるエントリが、実アドレス・レジスタ７９に読
み込まれる。
【００２４】この方法では、４ＫＢ変換の性能ならびに
１ＭＢページの性能が保たれる。追加されるハードウェ
アは最小限で、この例の場合には、ステアリング・テー
ブル７４用の２０４８ビット、すなわちたった１個の論
理チップである。これによって、ハードウェアに対する
影響を最小限に抑えて、大きなページのサポートが実現
される。この手法の部分実施または変形も可能である。 たとえば、１組または１クラスのセグメントを１ビット
でグループ化する、より小さなステアリング・テーブル
を作ることができる。これによって、そのセグメントの
サイズを推測することができる。これは、チップ数の増
加を要しない。これは推測であるから、誤った推測の際
には、その後に他のＤＬＡＴ部分をアクセスしなければ
ならないので、性能の低下が伴う。
１ＭＢページの性能が保たれる。追加されるハードウェ
アは最小限で、この例の場合には、ステアリング・テー
ブル７４用の２０４８ビット、すなわちたった１個の論
理チップである。これによって、ハードウェアに対する
影響を最小限に抑えて、大きなページのサポートが実現
される。この手法の部分実施または変形も可能である。 たとえば、１組または１クラスのセグメントを１ビット
でグループ化する、より小さなステアリング・テーブル
を作ることができる。これによって、そのセグメントの
サイズを推測することができる。これは、チップ数の増
加を要しない。これは推測であるから、誤った推測の際
には、その後に他のＤＬＡＴ部分をアクセスしなければ
ならないので、性能の低下が伴う。
【００２５】図８に第３の手法を示す。ステアリング・
テーブル８４は、やはりこの設計の欠くことのできない
部分である。しかし、このテーブルは、ＤＬＡＴ８１の
どのセクションを使用するかを選択するのに使用される
のではなく、ＤＬＡＴがアドレスされる方式を動的に変
更し、変換に使用されるエントリのビットを選択するの
に使用される。ステアリング・テーブルのビットが“０
”で、４ＫＢページを示す場合には、仮想アドレス・ジ
ェネレータ８０からの仮想アドレス・ビットＡ１２〜Ａ
１９が、ＤＬＡＴエントリ選択のためにマルチプレクサ
８６によって渡される。ステアリング・テーブルのビッ
トが“１”で、１ＭＢページを示す場合には、仮想アド
レスの８ビット、ビットＡ４〜Ａ１１が、ＤＬＡＴエン
トリ選択のためにマルチプレクサ８６によって渡される
。いずれの場合でも、エントリの１１ビットの仮想ペー
ジ識別フィールドが、コンパレータ８２内で仮想アドレ
ス・ビットＡ１〜Ａ１１と比較される。仮想アドレスの
ビットＡ１〜Ａ１１が有効なＤＬＡＴエントリ内の仮想
ページ識別ビットと一致すると、そのエントリがその仮
想アドレスに対する変換を含むことを示す。次に、この
ステアリング・テーブル・ビットを使用して、実アドレ
ス・レジスタ８８内の実アドレスのビットＲＡ１２〜Ｒ
Ａ１９のソースを、マルチプレクサ８７を介して選択す
る。このテーブル・ビットが“０”の場合、そのＤＬＡ
Ｔエントリが、実アドレスのビットＲＡ１２〜ＲＡ１９
を供給する。このテーブル・ビットが“１”の場合、仮
想アドレスのビットＡ１２〜Ａ１９が、変更なしに使用
される。実アドレス（セグメント）・ビットＡ１〜Ａ１
１は、ステアリング・テーブル・ビットの値とは無関係
に、必ずＤＬＡＴエントリから来、ビットＡ２０〜Ａ３
１（バイト・インデックス）は、必ず仮想アドレスから
来る。
テーブル８４は、やはりこの設計の欠くことのできない
部分である。しかし、このテーブルは、ＤＬＡＴ８１の
どのセクションを使用するかを選択するのに使用される
のではなく、ＤＬＡＴがアドレスされる方式を動的に変
更し、変換に使用されるエントリのビットを選択するの
に使用される。ステアリング・テーブルのビットが“０
”で、４ＫＢページを示す場合には、仮想アドレス・ジ
ェネレータ８０からの仮想アドレス・ビットＡ１２〜Ａ
１９が、ＤＬＡＴエントリ選択のためにマルチプレクサ
８６によって渡される。ステアリング・テーブルのビッ
トが“１”で、１ＭＢページを示す場合には、仮想アド
レスの８ビット、ビットＡ４〜Ａ１１が、ＤＬＡＴエン
トリ選択のためにマルチプレクサ８６によって渡される
。いずれの場合でも、エントリの１１ビットの仮想ペー
ジ識別フィールドが、コンパレータ８２内で仮想アドレ
ス・ビットＡ１〜Ａ１１と比較される。仮想アドレスの
ビットＡ１〜Ａ１１が有効なＤＬＡＴエントリ内の仮想
ページ識別ビットと一致すると、そのエントリがその仮
想アドレスに対する変換を含むことを示す。次に、この
ステアリング・テーブル・ビットを使用して、実アドレ
ス・レジスタ８８内の実アドレスのビットＲＡ１２〜Ｒ
Ａ１９のソースを、マルチプレクサ８７を介して選択す
る。このテーブル・ビットが“０”の場合、そのＤＬＡ
Ｔエントリが、実アドレスのビットＲＡ１２〜ＲＡ１９
を供給する。このテーブル・ビットが“１”の場合、仮
想アドレスのビットＡ１２〜Ａ１９が、変更なしに使用
される。実アドレス（セグメント）・ビットＡ１〜Ａ１
１は、ステアリング・テーブル・ビットの値とは無関係
に、必ずＤＬＡＴエントリから来、ビットＡ２０〜Ａ３
１（バイト・インデックス）は、必ず仮想アドレスから
来る。
【００２６】この手法を用いると、４ＫＢページ用と１
ＭＢページ用のＤＬＡＴエントリの、それらの相対的使
用頻度に基づく動的割振りが可能になる。したがって、
異なるタイプのタスクに対して最適の性能が得られる。 さらに、この手法では、必要なハードウェアの増加は大
きくなく、４ＫＢページと１ＭＢページの両方に対して
最良の性能が得られる。ただし、ＤＬＡＴエントリのア
ドレッシング用および有効アドレスとの比較用に選択さ
れるビットは、異なる仮想アドレス・フォーマットおよ
び異なるＤＬＡＴサイズと編成をサポートするように適
当に選択できることを理解されたい。したがって、上記
で説明した特定のビットは、例示的なものであって、変
更可能である。
ＭＢページ用のＤＬＡＴエントリの、それらの相対的使
用頻度に基づく動的割振りが可能になる。したがって、
異なるタイプのタスクに対して最適の性能が得られる。 さらに、この手法では、必要なハードウェアの増加は大
きくなく、４ＫＢページと１ＭＢページの両方に対して
最良の性能が得られる。ただし、ＤＬＡＴエントリのア
ドレッシング用および有効アドレスとの比較用に選択さ
れるビットは、異なる仮想アドレス・フォーマットおよ
び異なるＤＬＡＴサイズと編成をサポートするように適
当に選択できることを理解されたい。したがって、上記
で説明した特定のビットは、例示的なものであって、変
更可能である。
【００２７】
【図１】４ＫＢページ・サイズを用いる仮想アドレス用
の可能なフォーマットを示すブロック図である。
の可能なフォーマットを示すブロック図である。
【図２】上記の仮想アドレス用の、２５６個の合同クラ
スを有するＤＬＡＴを使用する従来式の動的アドレス変
換構造のブロック図である。
スを有するＤＬＡＴを使用する従来式の動的アドレス変
換構造のブロック図である。
【図３】１ＭＢページと４ＭＢページの間の関係および
それぞれのアクセス・キーを示すメモリ・マップである
。
それぞれのアクセス・キーを示すメモリ・マップである
。
【図４】４ＫＢページ用の既存のＤＬＡＴハードウェア
を示すブロック図である。
を示すブロック図である。
【図５】１ＭＢページ用に必要なＤＬＡＴを示すブロッ
ク図である。
ク図である。
【図６】４ＫＢページ用と１ＭＢページ用に別々のＤＬ
ＡＴを有する動的アドレス変換構造のブロック図である
。
ＡＴを有する動的アドレス変換構造のブロック図である
。
【図７】２つのセクションに分離された単一のＤＬＡＴ
と、最初にアクセスすべきセクションを選択する機構を
示すブロック図である。
と、最初にアクセスすべきセクションを選択する機構を
示すブロック図である。
【図８】４ＫＢと１ＭＢのページがＤＬＡＴ内で混合さ
れ、ＤＬＡＴのアドレス方式がページのサイズに応じて
動的に変更される代替実施例を示す、ブロック図である
。
れ、ＤＬＡＴのアドレス方式がページのサイズに応じて
動的に変更される代替実施例を示す、ブロック図である
。
３１ １ＭＢページ
３２ １ＭＢキー
３５ ４ＫＢページ
３６ ４ＫＢキー
５０ 仮想アドレス・ジェネレータ
５１ ＤＬＡＴ
５２ コンパレータ
５８ 実アドレス・レジスタ
６０ 仮想アドレス・ジェネレータ
６１ ４ＫＢページＤＬＡＴ
６２ コンパレータ
６５ １ＭＢページＤＬＡＴ
６６ コンパレータ
６８ 実アドレス・レジスタ
６９ 実アドレス・レジスタ
７４ ステアリング・テーブル
７５ セレクタ
Claims (5)
- 【請求項１】少なくとも２つのサイズのページをサポー
トする、データ処理システム内の仮想記憶システム用ア
ドレス変換機構であって、セグメント・インデックス・
ビットとページ・インデックス・ビットと変位インデッ
クス・ビットからなる、変換すべき仮想アドレスを記憶
する手段と、前記の少なくとも２つのサイズのページす
べて用の変換情報を記憶するための単一の動的ルックア
サイド・テーブルと、前記の変換すべき仮想アドレスの
セグメント・インデックス・ビットによってアドレスさ
れる、ページ・サイズの履歴を記憶するためのステアリ
ング・テーブル手段と、前記動的ルックアサイド・テー
ブルをアドレスするために、前記ステアリング・テーブ
ル手段に応答して、前記仮想アドレスのビットの少なく
とも第１または第２の部分集合のうちの１つを選択する
手段とを含む、アドレス変換機構。 - 【請求項２】前記動的ルックアサイド・テーブルが、前
記少なくとも２つのサイズのテーブルに対応する少なく
とも２つのセクションに分割されており、前記選択手段
が、前記ステアリング・テーブル手段に記憶されている
前記の変換すべき仮想アドレスのセグメント・インデッ
クス・ビット用の履歴が、そのセグメントが第１または
第２のページ・サイズのどちらを含むことを示している
かに応じて、前記動的ルックアサイド・テーブルをアド
レスするために、少なくとも仮想アドレス・ビットの選
択されたグループを渡す、前記ステアリング・テーブル
手段によって制御されるセレクタを含むことを特徴とす
る、請求項１に記載のアドレス変換機構。 - 【請求項３】前記機構が、前記仮想アドレスの選択され
たビットを、前記動的ルックアサイド・テーブルによっ
て出力されるエントリの対応する仮想ページ識別ビット
と比較して、前記動的ルックアサイド・テーブル内で一
致が見出されるか否かを判定するためのコンパレータ手
段を含んでおり、前記セレクタが、前記ステアリング・
テーブル手段内に記憶された、前記の変換すべき仮想ア
ドレスのセグメント・インデックス・ビット用の履歴が
、そのセグメントが第１または第２のページ・サイズの
どちらを含むことを示しているかに応じて、前記コンパ
レータ手段に前記仮想アドレス・ビットの第１のサブセ
ットまたは第２のサブセットを渡すことを特徴とする、
請求項２に記載のアドレス変換機構。 - 【請求項４】前記動的ルックアサイド・テーブルが、前
記の少なくとも２つのサイズのページに対応する変換デ
ータを、前記動的ルックアサイド・テーブル内で混合し
て交互に記憶しており、前記選択手段が、前記動的ルッ
クアサイド・テーブルがアドレスされる方式を動的に変
更し、変換に使用されるエントリのビットを選択するた
めの、前記ステアリング・テーブル手段によって制御さ
れる手段を含むことを特徴とする、請求項１に記載のア
ドレス変換機構。 - 【請求項５】前記の動的ルックアサイド・テーブルがア
ドレスされる方式を動的に変更し、変換に使用されるエ
ントリのビットを選択するための前記手段が、前記ステ
アリング・テーブル手段に記憶されている、前記の変換
すべき仮想アドレスのセグメント・インデックス・ビッ
トの履歴が、そのセグメントが第１または第２のページ
・サイズのどちらを含むことを示しているかに応じて、
前記動的ルックアサイド・テーブルをアドレスするため
に、少なくとも選択された仮想アドレス・ビットのグル
ープまたは異なる選択された仮想アドレス・ビットのグ
ループを渡すための第１マルチプレクサと、前記ステア
リング・テーブル手段に記憶されている、前記の変換す
べき仮想アドレスのセグメント・インデックス・ビット
の履歴が、そのセグメントが第１または第２のページ・
サイズのどちらを含むことを示しているかに応じて、前
記動的ルックアサイド・テーブルから出力されるエント
リからのページ・インデックス・ビット、または変換す
べき仮想アドレスを記憶するための前記手段からの前記
ページ・インデックス・ビットを渡すための第２マルチ
プレクサとを含むことを特徴とする、請求項４に記載の
アドレス変換機構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US66856891A | 1991-03-13 | 1991-03-13 | |
| US668568 | 1991-03-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320553A true JPH04320553A (ja) | 1992-11-11 |
Family
ID=24682854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050171A Pending JPH04320553A (ja) | 1991-03-13 | 1992-03-09 | アドレス変換機構 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5475827A (ja) |
| EP (1) | EP0506236A1 (ja) |
| JP (1) | JPH04320553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525607A (ja) * | 2003-04-30 | 2006-11-09 | シリコン・グラフィックス・インコーポレイテッド | コンピュータシステムにおいてアドレス変換を実行するシステム及び方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617554A (en) * | 1992-02-10 | 1997-04-01 | Intel Corporation | Physical address size selection and page size selection in an address translator |
| US5479627A (en) * | 1993-09-08 | 1995-12-26 | Sun Microsystems, Inc. | Virtual address to physical address translation cache that supports multiple page sizes |
| US5907867A (en) * | 1994-09-09 | 1999-05-25 | Hitachi, Ltd. | Translation lookaside buffer supporting multiple page sizes |
| DE19526960A1 (de) * | 1994-09-27 | 1996-03-28 | Hewlett Packard Co | Eine Übersetzungs-Querzuordnungs-Puffer-Organisation mit variabler Seitengrößenabbildung und Opfer-Cache-Speicherung |
| US5630088A (en) * | 1995-03-09 | 1997-05-13 | Hewlett-Packard Company | Virtual to physical address translation |
| US5752275A (en) * | 1995-03-31 | 1998-05-12 | Intel Corporation | Translation look-aside buffer including a single page size translation unit |
| US5946716A (en) * | 1996-05-30 | 1999-08-31 | Hewlett-Packard Company | Sectored virtual memory management system and translation look-aside buffer (TLB) for the same |
| US5860147A (en) * | 1996-09-16 | 1999-01-12 | Intel Corporation | Method and apparatus for replacement of entries in a translation look-aside buffer |
| US5918251A (en) * | 1996-12-23 | 1999-06-29 | Intel Corporation | Method and apparatus for preloading different default address translation attributes |
| US6012132A (en) | 1997-03-31 | 2000-01-04 | Intel Corporation | Method and apparatus for implementing a page table walker that uses a sliding field in the virtual addresses to identify entries in a page table |
| US6088780A (en) * | 1997-03-31 | 2000-07-11 | Institute For The Development Of Emerging Architecture, L.L.C. | Page table walker that uses at least one of a default page size and a page size selected for a virtual address space to position a sliding field in a virtual address |
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