JP2000228779A - 画像処理装置およびその方法 - Google Patents
画像処理装置およびその方法Info
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- JP2000228779A JP2000228779A JP11029020A JP2902099A JP2000228779A JP 2000228779 A JP2000228779 A JP 2000228779A JP 11029020 A JP11029020 A JP 11029020A JP 2902099 A JP2902099 A JP 2902099A JP 2000228779 A JP2000228779 A JP 2000228779A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—Three-dimensional [3D] image rendering
- G06T15/005—General purpose rendering architectures
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- Computer Graphics (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
- Image Processing (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【課題】 撮像装置で得られたビデオ信号を用いた多様
なグラフィック処理を行うことができる画像処理装置を
提供する。 【解決手段】 第１の画像データおよび第１のｚデータ
を生成するＤＤＡセットアップ回路１０、トライアング
ルＤＤＡ回路１１およびテクスチャエンジン回路１２
と、前記第１の画像データおよび前記第１のｚデータを
それぞれディスプレイバッファメモリ２１およびｚバッ
ファメモリ２２にに書き込み、撮像装置の撮像結果に応
じた第２の画像データおよび前記第２の画像データに対
応した第２のｚデータをビデオ信号生成装置３０から入
力したときに、前記第２の画像データおよび前記第２の
ｚデータをそれぞれディスプレイバッファメモリ２１お
よびｚバッファメモリ２２に書き込むメモリＩ／Ｆ回路
１３とを有する。
なグラフィック処理を行うことができる画像処理装置を
提供する。 【解決手段】 第１の画像データおよび第１のｚデータ
を生成するＤＤＡセットアップ回路１０、トライアング
ルＤＤＡ回路１１およびテクスチャエンジン回路１２
と、前記第１の画像データおよび前記第１のｚデータを
それぞれディスプレイバッファメモリ２１およびｚバッ
ファメモリ２２にに書き込み、撮像装置の撮像結果に応
じた第２の画像データおよび前記第２の画像データに対
応した第２のｚデータをビデオ信号生成装置３０から入
力したときに、前記第２の画像データおよび前記第２の
ｚデータをそれぞれディスプレイバッファメモリ２１お
よびｚバッファメモリ２２に書き込むメモリＩ／Ｆ回路
１３とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオカメラなど
で得られたビデオ信号に対して陰面処理などのグラフィ
ック（図形）処理を行うことができる画像処理装置およ
びその方法に関する。
で得られたビデオ信号に対して陰面処理などのグラフィ
ック（図形）処理を行うことができる画像処理装置およ
びその方法に関する。
【０００２】
【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファメモリ（フレ
ームバッファメモリ）のアドレスに書き込むレンダリン
グ(Rendering) 処理を行う。レンダリング処理の手法の
一つに、ポリゴン（Polygon)レンダリングがある。この
手法では、立体モデルを三角形の単位図形（ポリゴン）
の組み合わせとして表現しておき、このポリゴンを単位
として描画を行なうことで、表示画面の色を決定する。
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファメモリ（フレ
ームバッファメモリ）のアドレスに書き込むレンダリン
グ(Rendering) 処理を行う。レンダリング処理の手法の
一つに、ポリゴン（Polygon)レンダリングがある。この
手法では、立体モデルを三角形の単位図形（ポリゴン）
の組み合わせとして表現しておき、このポリゴンを単位
として描画を行なうことで、表示画面の色を決定する。
【０００３】また、３次元コンピュータグラフィックス
では、ｚバッファメモリを用いた陰面処理が行われる。
すなわち、ディスプレイバッファメモリに既に記憶され
ている第１の画像データ（色データ）とグラフィック処
理された第２の画像データとを合成しようとする場合
に、ｚバッファメモリに記憶されている第１のｚデータ
と、第２の画像データに対応する第２のｚデータとを比
較することで、第２の画像データに応じた画像が第１の
画像データに応じた画像の手前に位置するか否かを判断
する。そして、手前に位置すると判断したときに、ｚバ
ッファメモリに記憶されている第１のｚデータを第２の
ｚデータで更新すると共に、ディスプレイバッファメモ
リに記憶されている第１の画像データを第２の画像デー
タで更新する。
では、ｚバッファメモリを用いた陰面処理が行われる。
すなわち、ディスプレイバッファメモリに既に記憶され
ている第１の画像データ（色データ）とグラフィック処
理された第２の画像データとを合成しようとする場合
に、ｚバッファメモリに記憶されている第１のｚデータ
と、第２の画像データに対応する第２のｚデータとを比
較することで、第２の画像データに応じた画像が第１の
画像データに応じた画像の手前に位置するか否かを判断
する。そして、手前に位置すると判断したときに、ｚバ
ッファメモリに記憶されている第１のｚデータを第２の
ｚデータで更新すると共に、ディスプレイバッファメモ
リに記憶されている第１の画像データを第２の画像デー
タで更新する。
【０００４】そして、ディスプレイバッファメモリから
画像データを読み出してＣＲＴ(Cathode Ray Tube)など
のディスプレイに出力する。
画像データを読み出してＣＲＴ(Cathode Ray Tube)など
のディスプレイに出力する。
【０００５】
【発明が解決しようとする課題】ところで、ビデオカメ
ラなどの撮像装置で自然画などを撮像して得られたビデ
オ信号を３次元コンピュータグラフィックスシステムで
用いて処理を行いたいという要請がある。しかしなが
ら、ビデオ信号はｚデータを持っていないため、撮像装
置で得られたビデオ信号を３次元コンピュータグラフィ
ックシステムにそのまま入力したのでは、当該入力した
ビデオ信号を、通常のグラフィック処理を経て得られた
画像信号と同様に扱うことはできないという問題があ
る。例えば、当該ビデオ信号については、陰面処理など
を行うことができないという問題がある。
ラなどの撮像装置で自然画などを撮像して得られたビデ
オ信号を３次元コンピュータグラフィックスシステムで
用いて処理を行いたいという要請がある。しかしなが
ら、ビデオ信号はｚデータを持っていないため、撮像装
置で得られたビデオ信号を３次元コンピュータグラフィ
ックシステムにそのまま入力したのでは、当該入力した
ビデオ信号を、通常のグラフィック処理を経て得られた
画像信号と同様に扱うことはできないという問題があ
る。例えば、当該ビデオ信号については、陰面処理など
を行うことができないという問題がある。
【０００６】本発明は上述した従来技術に鑑みてなさ
れ、撮像装置で得られたビデオ信号を用いた多様なグラ
フィック処理を行うことができる画像処理装置およびそ
の方法を提供することを目的とする。
れ、撮像装置で得られたビデオ信号を用いた多様なグラ
フィック処理を行うことができる画像処理装置およびそ
の方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
画像処理装置は、ディスプレイに出力する画像データを
記憶する第１のメモリと、前記画像データの奥行きデー
タを記憶する第２のメモリと、３次元図形処理を行って
第１の画像データおよび前記第１の画像データに対応し
た第１の奥行きデータを生成する画像処理回路と、前記
第１の画像データおよび前記第１の奥行きデータをそれ
ぞれ前記画像データおよび前記奥行きデータとして前記
第１のメモリおよび前記第２のメモリに書き込み、撮像
データに応じた第２の画像データおよび前記第２の画像
データに対応した第２の奥行きデータを入力したとき
に、前記第２の画像データおよび前記第２の奥行きデー
タをそれぞれ前記画像データおよび前記奥行きデータと
して前記第１のメモリおよび前記第２のメモリに書き込
む書き込み回路とを有する。
点を解決し、上述した目的を達成するために、本発明の
画像処理装置は、ディスプレイに出力する画像データを
記憶する第１のメモリと、前記画像データの奥行きデー
タを記憶する第２のメモリと、３次元図形処理を行って
第１の画像データおよび前記第１の画像データに対応し
た第１の奥行きデータを生成する画像処理回路と、前記
第１の画像データおよび前記第１の奥行きデータをそれ
ぞれ前記画像データおよび前記奥行きデータとして前記
第１のメモリおよび前記第２のメモリに書き込み、撮像
データに応じた第２の画像データおよび前記第２の画像
データに対応した第２の奥行きデータを入力したとき
に、前記第２の画像データおよび前記第２の奥行きデー
タをそれぞれ前記画像データおよび前記奥行きデータと
して前記第１のメモリおよび前記第２のメモリに書き込
む書き込み回路とを有する。
【０００８】本発明の画像処理装置では、書き込み回路
によって、例えば撮像装置の撮像データに応じた第２の
画像データおよび前記第２の画像データに対応した第２
の奥行きデータが入力されたときに、前記第２の画像デ
ータおよび前記第２の奥行きデータがそれぞれ前記第１
のメモリおよび前記第２のメモリに書き込まれる。その
ため、以後、画像処理装置において、第１のメモリに記
憶された第２の画像データを、第２のメモリに記憶され
た第２の奥行きデータを用いて通常の３次元図形処理さ
れた第１の画像データと同様に扱うことが可能になる。
によって、例えば撮像装置の撮像データに応じた第２の
画像データおよび前記第２の画像データに対応した第２
の奥行きデータが入力されたときに、前記第２の画像デ
ータおよび前記第２の奥行きデータがそれぞれ前記第１
のメモリおよび前記第２のメモリに書き込まれる。その
ため、以後、画像処理装置において、第１のメモリに記
憶された第２の画像データを、第２のメモリに記憶され
た第２の奥行きデータを用いて通常の３次元図形処理さ
れた第１の画像データと同様に扱うことが可能になる。
【０００９】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記第２の画像データを示す
フレームデータと、前記第２の奥行きデータを示すフレ
ームデータとを交互に入力し、前記第２の画像データを
示すフレームデータを前記第１のメモリに書き込み、前
記第２の奥行きデータを示すフレームデータを前記第２
のメモリに書き込む。
は、前記書き込み回路は、前記第２の画像データを示す
フレームデータと、前記第２の奥行きデータを示すフレ
ームデータとを交互に入力し、前記第２の画像データを
示すフレームデータを前記第１のメモリに書き込み、前
記第２の奥行きデータを示すフレームデータを前記第２
のメモリに書き込む。
【００１０】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、１水平同期期間毎に、前記第
２の画像データを示すラインデータと、前記第２の奥行
きデータを示すラインデータとを交互に入力し、前記第
２の画像データを示すラインデータを前記第１のメモリ
に書き込み、前記第２の奥行きデータを示すラインデー
タを前記第２のメモリに書き込む。
は、前記書き込み回路は、１水平同期期間毎に、前記第
２の画像データを示すラインデータと、前記第２の奥行
きデータを示すラインデータとを交互に入力し、前記第
２の画像データを示すラインデータを前記第１のメモリ
に書き込み、前記第２の奥行きデータを示すラインデー
タを前記第２のメモリに書き込む。
【００１１】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記第２の画像データと前記
第２の奥行きデータとを各々含む複数のデータブロック
を順次に入力し、前記複数のデータブロックを入力する
毎に、当該入力したデータブロックに含まれる前記第２
の画像データを前記第１のメモリに書き込み、前記第２
の奥行きデータを前記第２のメモリに書き込む。
は、前記書き込み回路は、前記第２の画像データと前記
第２の奥行きデータとを各々含む複数のデータブロック
を順次に入力し、前記複数のデータブロックを入力する
毎に、当該入力したデータブロックに含まれる前記第２
の画像データを前記第１のメモリに書き込み、前記第２
の奥行きデータを前記第２のメモリに書き込む。
【００１２】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記第２の画像データに前記
第２のｚデータをクロマキー合成した第３の画像データ
を入力し、前記第３の画像データから前記第２のｚデー
タを抽出し、当該抽出したｚデータを前記第２のメモリ
に書き込む。
は、前記書き込み回路は、前記第２の画像データに前記
第２のｚデータをクロマキー合成した第３の画像データ
を入力し、前記第３の画像データから前記第２のｚデー
タを抽出し、当該抽出したｚデータを前記第２のメモリ
に書き込む。
【００１３】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを、前記第１のメ
モリおよび前記第２のメモリにそれぞれ直接書き込む。
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを、前記第１のメ
モリおよび前記第２のメモリにそれぞれ直接書き込む。
【００１４】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを前記第１のメモ
リに書き込み、前記第１のメモリから前記第２の奥行き
データを読み出して前記第２のメモリに書き込む。
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを前記第１のメモ
リに書き込み、前記第１のメモリから前記第２の奥行き
データを読み出して前記第２のメモリに書き込む。
【００１５】また、本発明の画像処理装置は、好ましく
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを前記第２のメモ
リに書き込み、前記第２のメモリから前記第１の画像デ
ータを読み出して前記第１のメモリに書き込む。
は、前記書き込み回路は、前記入力した前記第２の画像
データおよび前記第２の奥行きデータを前記第２のメモ
リに書き込み、前記第２のメモリから前記第１の画像デ
ータを読み出して前記第１のメモリに書き込む。
【００１６】また、本発明の画像処理方法は、３次元図
形処理を行って第１の画像データおよび前記第１の画像
データに対応した第１の奥行きデータを生成し、前記第
１の画像データおよび前記第１の奥行きデータを、それ
ぞれディスプレイに出力する画像データを記憶する第１
のメモリおよび前記第１のメモリに記憶された画像デー
タの奥行きデータを記憶する第２のメモリに書き込み、
撮像データに応じた第２の画像データおよび前記第２の
画像データに対応した第２の奥行きデータを生成し、前
記第２の画像データおよび前記第２の奥行きデータをそ
れぞれ前記第１のメモリおよび前記第２のメモリに書き
込む。
形処理を行って第１の画像データおよび前記第１の画像
データに対応した第１の奥行きデータを生成し、前記第
１の画像データおよび前記第１の奥行きデータを、それ
ぞれディスプレイに出力する画像データを記憶する第１
のメモリおよび前記第１のメモリに記憶された画像デー
タの奥行きデータを記憶する第２のメモリに書き込み、
撮像データに応じた第２の画像データおよび前記第２の
画像データに対応した第２の奥行きデータを生成し、前
記第２の画像データおよび前記第２の奥行きデータをそ
れぞれ前記第１のメモリおよび前記第２のメモリに書き
込む。
【００１７】
【発明の実施の形態】第１実施形態 以下、本実施形態においては、任意の３次元物体モデル
に対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)
などのディスプレイ上に高速に表示する３次元コンピュ
ータグラフィックシステムに、本発明を適用した場合に
ついて説明する。図１は、本実施形態の３次元コンピュ
ータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モ
デルを単位図形である三角形（ポリゴン）の組み合わせ
として表現し、このポリゴンを描画することで表示画面
の各画素の色を決定し、ディスプレイに表示するポリゴ
ンレンダリング処理を行うシステムである。また、３次
元コンピュータグラフィックシステム１では、平面上の
位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ
座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の
３つの座標で３次元空間の任意の一点を特定する。
に対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)
などのディスプレイ上に高速に表示する３次元コンピュ
ータグラフィックシステムに、本発明を適用した場合に
ついて説明する。図１は、本実施形態の３次元コンピュ
ータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モ
デルを単位図形である三角形（ポリゴン）の組み合わせ
として表現し、このポリゴンを描画することで表示画面
の各画素の色を決定し、ディスプレイに表示するポリゴ
ンレンダリング処理を行うシステムである。また、３次
元コンピュータグラフィックシステム１では、平面上の
位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ
座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の
３つの座標で３次元空間の任意の一点を特定する。
【００１８】図１に示すように、３次元コンピュータグ
ラフィックシステム１では、メインメモリ２、Ｉ／Ｏイ
ンタフェース回路３、メインプロセッサ４およびレンダ
リング回路５が、メインバス６を介して接続されてい
る。また、３次元コンピュータグラフィックシステム１
は、ビデオ信号生成装置３０およびＣＲＴ３１を有す
る。
ラフィックシステム１では、メインメモリ２、Ｉ／Ｏイ
ンタフェース回路３、メインプロセッサ４およびレンダ
リング回路５が、メインバス６を介して接続されてい
る。また、３次元コンピュータグラフィックシステム１
は、ビデオ信号生成装置３０およびＣＲＴ３１を有す
る。
【００１９】以下、各構成要素の機能について説明す
る。 〔メインプロセッサ４〕メインプロセッサ４は、例え
ば、プログラムの実行に応じて、レンダリング回路５内
の構成要素を制御するための制御信号を生成し、当該制
御信号をメインバス６を介してレンダリング回路５に出
力する。
る。 〔メインプロセッサ４〕メインプロセッサ４は、例え
ば、プログラムの実行に応じて、レンダリング回路５内
の構成要素を制御するための制御信号を生成し、当該制
御信号をメインバス６を介してレンダリング回路５に出
力する。
【００２０】また、メインプロセッサ４は、プログラム
内の所定の命令を実行すると、メインメモリ２から必要
なグラフィックデータを読み出し、このグラフィックデ
ータに対してクリッピング(Clipping)処理、ライティン
グ(Lighting)処理およびジオメトリ(Geometry)処理など
を行い、ポリゴンレンダリングデータを生成する。メイ
ンプロセッサ４は、ポリゴンレンダリングデータＳ４ａ
を、メインバス６を介してレンダリング回路５に出力す
る。
内の所定の命令を実行すると、メインメモリ２から必要
なグラフィックデータを読み出し、このグラフィックデ
ータに対してクリッピング(Clipping)処理、ライティン
グ(Lighting)処理およびジオメトリ(Geometry)処理など
を行い、ポリゴンレンダリングデータを生成する。メイ
ンプロセッサ４は、ポリゴンレンダリングデータＳ４ａ
を、メインバス６を介してレンダリング回路５に出力す
る。
【００２１】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
メモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデ
ータのブレンド（混合）係数を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファメモリ２０に記憶されたテクスチャデータへのアク
セスは、テクスチャ座標データ（ｕ，ｖ）を用いて行わ
れる。ここで、テクスチャデータとは、３次元グラフィ
ックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。すなわち、ポ
リゴンレンダリングデータは、三角形（単位図形）の各
頂点の物理座標値と、それぞれの頂点の色とテクスチャ
およびフォグの値のデータを示している。
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
メモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデ
ータのブレンド（混合）係数を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファメモリ２０に記憶されたテクスチャデータへのアク
セスは、テクスチャ座標データ（ｕ，ｖ）を用いて行わ
れる。ここで、テクスチャデータとは、３次元グラフィ
ックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。すなわち、ポ
リゴンレンダリングデータは、三角形（単位図形）の各
頂点の物理座標値と、それぞれの頂点の色とテクスチャ
およびフォグの値のデータを示している。
【００２２】〔Ｉ／Ｏインタフェース回路３〕Ｉ／Ｏイ
ンタフェース回路３は、必要に応じて、外部からポリゴ
ンレンダリングデータを入力し、これをメインバス６を
介してレンダリング回路５に出力する。
ンタフェース回路３は、必要に応じて、外部からポリゴ
ンレンダリングデータを入力し、これをメインバス６を
介してレンダリング回路５に出力する。
【００２３】〔ビデオ信号生成装置３０〕ビデオ信号生
成装置３０は、ｎを１以上の整数とした場合に、ビデオ
カメラなどの撮像装置から得た自然画像などのビデオ信
号にｚデータを付加してフレームデータ１００n を生成
し、当該フレームデータ１００n をフレーム（垂直）同
期信号ＦＳｙｎｃに同期させてメモリＩ／Ｆ回路１３に
出力する。ここで、図２に示すように、ｎが奇数のフレ
ームデータ１００2k-1は、画像データを示しており、ｎ
が偶数のフレームデータ１００2kは、フレームデータ１
００2k-1が示す画像データのｚデータ（奥行きデータ）
を示している。このとき、例えば、６０フレームのフレ
ームデータ１００n をメモリＩ／Ｆ回路１３に出力する
ことで、３０フレーム分のｚデータ付きのビデオ信号を
レンダリング回路５に供給できる。
成装置３０は、ｎを１以上の整数とした場合に、ビデオ
カメラなどの撮像装置から得た自然画像などのビデオ信
号にｚデータを付加してフレームデータ１００n を生成
し、当該フレームデータ１００n をフレーム（垂直）同
期信号ＦＳｙｎｃに同期させてメモリＩ／Ｆ回路１３に
出力する。ここで、図２に示すように、ｎが奇数のフレ
ームデータ１００2k-1は、画像データを示しており、ｎ
が偶数のフレームデータ１００2kは、フレームデータ１
００2k-1が示す画像データのｚデータ（奥行きデータ）
を示している。このとき、例えば、６０フレームのフレ
ームデータ１００n をメモリＩ／Ｆ回路１３に出力する
ことで、３０フレーム分のｚデータ付きのビデオ信号を
レンダリング回路５に供給できる。
【００２４】〔レンダリング回路５〕以下、レンダリン
グ回路５について詳細に説明する。図７に示すように、
レンダリング回路５は、ＤＤＡ(Digital Differential
Anarizer) セットアップ回路１０、トライアングルＤＤ
Ａ回路１１、テクスチャエンジン回路１２（画像処理回
路）、メモリＩ／Ｆ回路１３（書き込み回路）、ＣＲＴ
コントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡ
Ｍ１６およびＳＲＡＭ１７を有し、これらがメインプロ
セッサ４からの制御信号に基づいて動作する。ＤＲＡＭ
１６は、テクスチャバッファメモリ２０、ディスプレイ
バッファメモリ２１（第１のメモリ）、ｚバッファメモ
リ２２（第２のメモリ）およびテクスチャＣＬＵＴバッ
ファメモリ２３として機能し、例えば、ディスプレイバ
ッファメモリ２１としては、フレームバッファメモリが
用いられる。
グ回路５について詳細に説明する。図７に示すように、
レンダリング回路５は、ＤＤＡ(Digital Differential
Anarizer) セットアップ回路１０、トライアングルＤＤ
Ａ回路１１、テクスチャエンジン回路１２（画像処理回
路）、メモリＩ／Ｆ回路１３（書き込み回路）、ＣＲＴ
コントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡ
Ｍ１６およびＳＲＡＭ１７を有し、これらがメインプロ
セッサ４からの制御信号に基づいて動作する。ＤＲＡＭ
１６は、テクスチャバッファメモリ２０、ディスプレイ
バッファメモリ２１（第１のメモリ）、ｚバッファメモ
リ２２（第２のメモリ）およびテクスチャＣＬＵＴバッ
ファメモリ２３として機能し、例えば、ディスプレイバ
ッファメモリ２１としては、フレームバッファメモリが
用いられる。
【００２５】＜ＤＤＡセットアップ回路１０＞ＤＤＡセ
ットアップ回路１０は、後段のトライアングルＤＤＡ回
路１１において物理座標系上の三角形の各頂点の値を線
形補間して、三角形の内部の各画素の色と深さ情報を求
めるに先立ち、ポリゴンレンダリングデータＳ４ａが示
す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データにつ
いて、三角形の辺と水平方向の差分などを求めるセット
アップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。ＤＤＡセットアップ回路１
０は、算出した差分を、変分データＳ１０としてトライ
アングルＤＤＡ回路１１に出力する。
ットアップ回路１０は、後段のトライアングルＤＤＡ回
路１１において物理座標系上の三角形の各頂点の値を線
形補間して、三角形の内部の各画素の色と深さ情報を求
めるに先立ち、ポリゴンレンダリングデータＳ４ａが示
す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データにつ
いて、三角形の辺と水平方向の差分などを求めるセット
アップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。ＤＤＡセットアップ回路１
０は、算出した差分を、変分データＳ１０としてトライ
アングルＤＤＡ回路１１に出力する。
【００２６】＜トライアングルＤＤＡ回路１１＞トライ
アングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１
０から入力した変分データＳ１０を用いて、三角形内部
の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライアング
ルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当
該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）
Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並
行して処理を行う矩形内に位置する８（＝２×４）画素
分のＤＤＡデータＳ１１をテクスチャエンジン回路１２
に出力する。
アングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１
０から入力した変分データＳ１０を用いて、三角形内部
の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライアング
ルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当
該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）
Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並
行して処理を行う矩形内に位置する８（＝２×４）画素
分のＤＤＡデータＳ１１をテクスチャエンジン回路１２
に出力する。
【００２７】＜テクスチャエンジン回路１２＞テクスチ
ャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の
算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処
理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（テ
クスチャαブレンディング処理）を順にパイプライン方
式で行う。なお、テクスチャエンジン回路１２は、所定
の矩形内に位置する８画素についての処理を同時に並行
して行う。
ャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の
算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処
理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（テ
クスチャαブレンディング処理）を順にパイプライン方
式で行う。なお、テクスチャエンジン回路１２は、所定
の矩形内に位置する８画素についての処理を同時に並行
して行う。
【００２８】また、テクスチャエンジン回路１２は、Ｄ
ＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについ
て、ｓデータをｑデータで除算する演算と、ｔデータを
ｑデータで除算する演算とを行う。
ＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについ
て、ｓデータをｑデータで除算する演算と、ｔデータを
ｑデータで除算する演算とを行う。
【００２９】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７に、前記生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ
（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレ
スから読み出されたテクスチャデータである（Ｒ，Ｇ，
Ｂ，α）データＳ１７を得る。ここで、テクスチャバッ
ファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクス
チャ）などの複数の縮小率に対応したテクスチャデータ
が記憶されており、ＳＲＡＭ１７には、テクスチャバッ
ファメモリ２０に記憶されているテクスチャデータのコ
ピーが記憶されている。本実施形態では、上述したよう
にテクスチャ座標（ｕ，ｖ）を生成することで、単位図
形である三角形を単位として、所望の縮小率のテクスチ
ャデータをＳＲＡＭ１７から読み出すことができる。
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７に、前記生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ
（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレ
スから読み出されたテクスチャデータである（Ｒ，Ｇ，
Ｂ，α）データＳ１７を得る。ここで、テクスチャバッ
ファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクス
チャ）などの複数の縮小率に対応したテクスチャデータ
が記憶されており、ＳＲＡＭ１７には、テクスチャバッ
ファメモリ２０に記憶されているテクスチャデータのコ
ピーが記憶されている。本実施形態では、上述したよう
にテクスチャ座標（ｕ，ｖ）を生成することで、単位図
形である三角形を単位として、所望の縮小率のテクスチ
ャデータをＳＲＡＭ１７から読み出すことができる。
【００３０】テクスチャエンジン回路１２は、ＳＲＡＭ
１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，
Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７
に含まれるαデータ（テクスチャα）が示す割合で混合
し（テクスチャαブレンディング処理を行い）、画素デ
ータＳ１２を生成する。テクスチャエンジン回路１２
は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に
出力する。
１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，
Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７
に含まれるαデータ（テクスチャα）が示す割合で混合
し（テクスチャαブレンディング処理を行い）、画素デ
ータＳ１２を生成する。テクスチャエンジン回路１２
は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に
出力する。
【００３１】テクスチャエンジン回路１２は、フルカラ
ー方式の場合には、テクスチャバッファメモリ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモ
リ２３から読み出して、内蔵するＳＲＡＭに転送および
記憶し、このカラールックアップテーブルを用いて、テ
クスチャバッファメモリ２０から読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
ー方式の場合には、テクスチャバッファメモリ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモ
リ２３から読み出して、内蔵するＳＲＡＭに転送および
記憶し、このカラールックアップテーブルを用いて、テ
クスチャバッファメモリ２０から読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３２】＜メモリＩ／Ｆ回路１３＞メモリＩ／Ｆ回
路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイ
バッファメモリ２１から読み出した表示データＳ２１を
ＣＲＴコントローラ回路１４に出力する。また、メモリ
Ｉ／Ｆ回路１３は、テクスチャエンジン回路１２から入
力した画素データＳ１２に対応するｚデータと、ｚバッ
ファメモリ２２に記憶されているｚデータとの比較を行
い、入力した画素データＳ１２によって描画される画像
が、ディスプレイバッファメモリ２１に記憶されている
画像より、手前（視点側）に位置するか否かを判断し、
手前に位置する場合には、画素データＳ１２に対応する
ｚデータでｚバッファメモリ２２に記憶されたｚデータ
を更新する。また、メモリＩ／Ｆ回路１３は、必要に応
じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）デー
タと、既にディスプレイバッファメモリ２１に記憶され
ている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に
対応するαデータが示す混合値で混合する、いわゆるα
ブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）デ
ータを表示データとしてディスプレイバッファメモリ２
１に書き込む。なお、メモリＩ／Ｆ回路１３によるＤＲ
ＡＭ１６に対してのアクセスは、１６画素分のデータに
ついて同時に行なわれる。
路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイ
バッファメモリ２１から読み出した表示データＳ２１を
ＣＲＴコントローラ回路１４に出力する。また、メモリ
Ｉ／Ｆ回路１３は、テクスチャエンジン回路１２から入
力した画素データＳ１２に対応するｚデータと、ｚバッ
ファメモリ２２に記憶されているｚデータとの比較を行
い、入力した画素データＳ１２によって描画される画像
が、ディスプレイバッファメモリ２１に記憶されている
画像より、手前（視点側）に位置するか否かを判断し、
手前に位置する場合には、画素データＳ１２に対応する
ｚデータでｚバッファメモリ２２に記憶されたｚデータ
を更新する。また、メモリＩ／Ｆ回路１３は、必要に応
じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）デー
タと、既にディスプレイバッファメモリ２１に記憶され
ている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に
対応するαデータが示す混合値で混合する、いわゆるα
ブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）デ
ータを表示データとしてディスプレイバッファメモリ２
１に書き込む。なお、メモリＩ／Ｆ回路１３によるＤＲ
ＡＭ１６に対してのアクセスは、１６画素分のデータに
ついて同時に行なわれる。
【００３３】また、メモリＩ／Ｆ回路１３は、図３に示
すように、ビデオ信号生成装置３０から入力したフレー
ム同期信号ＦＳｙｎｃに含まれるパルスを検出すると
（ステップＳ１）、入力したフレームデータ１００n が
奇数番目であるか否かを判断し（ステップＳ２）、奇数
番目であると判断したときに、画像データを示すｎが奇
数のフレームデータ１００2k-1をＤＲＡＭ１６のディス
プレイバッファメモリ２１に当該メモリ２１で定義され
たデータフォーマットで書き込み（ステップＳ３）、奇
数番目ではないと判断したときに、ｚデータを示すｎが
偶数のフレームデータ１００2kをｚバッファメモリ２２
に当該メモリ２２で定義されたデータフォーマットで書
き込む（ステップＳ４）。これにより、以後、画像デー
タを示すフレームデータ１００2k-1が、通常のグラッフ
ィック処理を経てディスプレイバッファメモリ２１に書
き込まれた画素データと同様に扱われる。すなわち、ビ
デオ信号から得られた画像データについて、ｚデータを
用いた陰面処理、αブレンディング処理およびクロマキ
ー処理などが行われる。
すように、ビデオ信号生成装置３０から入力したフレー
ム同期信号ＦＳｙｎｃに含まれるパルスを検出すると
（ステップＳ１）、入力したフレームデータ１００n が
奇数番目であるか否かを判断し（ステップＳ２）、奇数
番目であると判断したときに、画像データを示すｎが奇
数のフレームデータ１００2k-1をＤＲＡＭ１６のディス
プレイバッファメモリ２１に当該メモリ２１で定義され
たデータフォーマットで書き込み（ステップＳ３）、奇
数番目ではないと判断したときに、ｚデータを示すｎが
偶数のフレームデータ１００2kをｚバッファメモリ２２
に当該メモリ２２で定義されたデータフォーマットで書
き込む（ステップＳ４）。これにより、以後、画像デー
タを示すフレームデータ１００2k-1が、通常のグラッフ
ィック処理を経てディスプレイバッファメモリ２１に書
き込まれた画素データと同様に扱われる。すなわち、ビ
デオ信号から得られた画像データについて、ｚデータを
用いた陰面処理、αブレンディング処理およびクロマキ
ー処理などが行われる。
【００３４】＜ＣＲＴコントローラ回路１４＞ＣＲＴコ
ントローラ回路１４は、タイミング発生回路７から入力
した水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂに同
期して、図示しないＣＲＴ３１に表示するアドレスを発
生し、当該アドレスに記憶された表示データをディスプ
レイバッファメモリ２１から読み出す要求をメモリＩ／
Ｆ回路１３に出力する。この要求に応じて、メモリＩ／
Ｆ回路１３は、ディスプレイバッファメモリ２１から一
定の固まりで表示データを読み出す。ＣＲＴコントロー
ラ回路１４は、ディスプレイバッファメモリ２１から読
み出した表示データを記憶するＦＩＦＯ(First In Firs
t Out)回路を内蔵し、当該記憶した表示データを一定の
時間間隔で読み出して表示データＳ１４ａとしてＲＡＭ
ＤＡＣ回路１５に出力する。
ントローラ回路１４は、タイミング発生回路７から入力
した水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂに同
期して、図示しないＣＲＴ３１に表示するアドレスを発
生し、当該アドレスに記憶された表示データをディスプ
レイバッファメモリ２１から読み出す要求をメモリＩ／
Ｆ回路１３に出力する。この要求に応じて、メモリＩ／
Ｆ回路１３は、ディスプレイバッファメモリ２１から一
定の固まりで表示データを読み出す。ＣＲＴコントロー
ラ回路１４は、ディスプレイバッファメモリ２１から読
み出した表示データを記憶するＦＩＦＯ(First In Firs
t Out)回路を内蔵し、当該記憶した表示データを一定の
時間間隔で読み出して表示データＳ１４ａとしてＲＡＭ
ＤＡＣ回路１５に出力する。
【００３５】ＤＲＡＭ１６ ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディ
スプレイバッファメモリ２１、Ｚバッファメモリ２２お
よびテクスチャＣＬＵＴバッファメモリ２３を有する。
ここで、テクスチャバッファメモリ２０は、前述したよ
うに、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複
数の縮小率に対応したテクスチャデータを記憶する。デ
ィスプレイバッファメモリ２１は、各画素のＲ，Ｇ，Ｂ
値を示す表示データを所定のデータフォーマットで記憶
する。また、ディスプレイバッファメモリ２１は、前述
したように、メモリＩ／Ｆ回路１３を介してビデオ信号
生成装置３０から入力した画像データを示すフレームデ
ータ１００2k-1を記憶する。ｚバッファメモリ２２は、
各画素のｚデータを所定のデータフォーマットで記憶す
る。また、ｚバッファメモリ２２は、前述したように、
メモリＩ／Ｆ回路１３を介してビデオ信号生成装置３０
から入力したｚデータを示すフレームデータ１００2kを
記憶する。テクスチャＣＬＵＴバッファメモリ２３は、
カラールックアップテーブル（ＣＬＵＴ）を記憶する。
スプレイバッファメモリ２１、Ｚバッファメモリ２２お
よびテクスチャＣＬＵＴバッファメモリ２３を有する。
ここで、テクスチャバッファメモリ２０は、前述したよ
うに、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複
数の縮小率に対応したテクスチャデータを記憶する。デ
ィスプレイバッファメモリ２１は、各画素のＲ，Ｇ，Ｂ
値を示す表示データを所定のデータフォーマットで記憶
する。また、ディスプレイバッファメモリ２１は、前述
したように、メモリＩ／Ｆ回路１３を介してビデオ信号
生成装置３０から入力した画像データを示すフレームデ
ータ１００2k-1を記憶する。ｚバッファメモリ２２は、
各画素のｚデータを所定のデータフォーマットで記憶す
る。また、ｚバッファメモリ２２は、前述したように、
メモリＩ／Ｆ回路１３を介してビデオ信号生成装置３０
から入力したｚデータを示すフレームデータ１００2kを
記憶する。テクスチャＣＬＵＴバッファメモリ２３は、
カラールックアップテーブル（ＣＬＵＴ）を記憶する。
【００３６】＜ＲＡＭＤＡＣ回路１５＞ＲＡＭＤＡＣ回
路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデー
タを記憶しており、ＣＲＴコントローラ回路１４から入
力した表示データＳ１４を、Ｄ／Ａコンバータに転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１５は、当該生成したＲ，Ｇ，ＢデータＳ
１５をＣＲＴ３１に出力する。
路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデー
タを記憶しており、ＣＲＴコントローラ回路１４から入
力した表示データＳ１４を、Ｄ／Ａコンバータに転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１５は、当該生成したＲ，Ｇ，ＢデータＳ
１５をＣＲＴ３１に出力する。
【００３７】以下、３次元コンピュータグラフィックシ
ステム１の動作例について説明する。３次元コンピュー
タグラフィックシステム１では、ビデオ信号生成装置３
０において、画像データを示すフレームデータ１００
2k-1と、フレームデータ１００2k-1が示す画像データの
ｚデータを示すフレームデータ１００2kとが生成され、
これらがフレーム同期信号ＦＳｙｎｃに同期してメモリ
Ｉ／Ｆ回路１３に出力される。
ステム１の動作例について説明する。３次元コンピュー
タグラフィックシステム１では、ビデオ信号生成装置３
０において、画像データを示すフレームデータ１００
2k-1と、フレームデータ１００2k-1が示す画像データの
ｚデータを示すフレームデータ１００2kとが生成され、
これらがフレーム同期信号ＦＳｙｎｃに同期してメモリ
Ｉ／Ｆ回路１３に出力される。
【００３８】次に、メモリＩ／Ｆ回路１３において、図
３に示すように、ビデオ信号生成装置３０から入力した
フレーム同期信号ＦＳｙｎｃに含まれるパルスが検出さ
れると（ステップＳ１）、入力したフレームデータ１０
０n が奇数番目であるか否かが判断され（ステップＳ
２）、奇数番目であると判断されたときに、画像データ
を示すｎが奇数のフレームデータ１００2k-1がＤＲＡＭ
１６のディスプレイバッファメモリ２１に書き込まれ
（ステップＳ３）、奇数番目ではないと判断したとき
に、ｚデータを示すｎが偶数のフレームデータ１００2k
がｚバッファメモリ２２に書き込まれる（ステップＳ
４）。
３に示すように、ビデオ信号生成装置３０から入力した
フレーム同期信号ＦＳｙｎｃに含まれるパルスが検出さ
れると（ステップＳ１）、入力したフレームデータ１０
０n が奇数番目であるか否かが判断され（ステップＳ
２）、奇数番目であると判断されたときに、画像データ
を示すｎが奇数のフレームデータ１００2k-1がＤＲＡＭ
１６のディスプレイバッファメモリ２１に書き込まれ
（ステップＳ３）、奇数番目ではないと判断したとき
に、ｚデータを示すｎが偶数のフレームデータ１００2k
がｚバッファメモリ２２に書き込まれる（ステップＳ
４）。
【００３９】これにより、以後、ビデオ信号から得られ
た画像データを示すフレームデータ１００2k-1が、通常
のグラッフィック処理を経てディスプレイバッファメモ
リ２１に書き込まれた画像データと同様に扱われる。す
なわち、ビデオ信号から得られた画像データについて、
ｚデータを示すフレームデータ１００2kを用いた陰面処
理、αブレンディング処理およびクロマキー処理などが
行われる。
た画像データを示すフレームデータ１００2k-1が、通常
のグラッフィック処理を経てディスプレイバッファメモ
リ２１に書き込まれた画像データと同様に扱われる。す
なわち、ビデオ信号から得られた画像データについて、
ｚデータを示すフレームデータ１００2kを用いた陰面処
理、αブレンディング処理およびクロマキー処理などが
行われる。
【００４０】また、例えば、上述した処理が終了した後
に、ポリゴンレンダリングデータＳ４ａが、メインバス
６を介してメインプロセッサ４からＤＤＡセットアップ
回路１０に出力され、ＤＤＡセットアップ回路１０にお
いて、三角形の辺と水平方向の差分などを示す変分デー
タＳ１０が生成される。この変分データＳ１０は、トラ
イアングルＤＤＡ回路１１に出力され、トライアングル
ＤＤＡ回路１１において、三角形内部の各画素における
線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，
Ｆ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三
角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ
１１として、トライアングルＤＤＡ回路１１からテクス
チャエンジン回路１２に出力される。
に、ポリゴンレンダリングデータＳ４ａが、メインバス
６を介してメインプロセッサ４からＤＤＡセットアップ
回路１０に出力され、ＤＤＡセットアップ回路１０にお
いて、三角形の辺と水平方向の差分などを示す変分デー
タＳ１０が生成される。この変分データＳ１０は、トラ
イアングルＤＤＡ回路１１に出力され、トライアングル
ＤＤＡ回路１１において、三角形内部の各画素における
線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，
Ｆ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三
角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ
１１として、トライアングルＤＤＡ回路１１からテクス
チャエンジン回路１２に出力される。
【００４１】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、ｓデータをｑデータで除算する演算と、ｔデー
タをｑデータで除算する演算とが行われる。このとき、
８個の図１に示す除算回路４００によって、８画素分の
除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そ
して、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算
され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエン
ジン回路１２からＳＲＡＭ１７に、前記生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力
され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に
記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）
データＳ１７が読み出される。次に、テクスチャエンジ
ン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライア
ングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含ま
れる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７に含まれるαデータ（テクスチャα）が示す
割合で混合され、画素データＳ１２が生成される。この
画素データＳ１２は、テクスチャエンジン回路１２から
メモリＩ／Ｆ回路１３に出力される。
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、ｓデータをｑデータで除算する演算と、ｔデー
タをｑデータで除算する演算とが行われる。このとき、
８個の図１に示す除算回路４００によって、８画素分の
除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そ
して、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算
され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエン
ジン回路１２からＳＲＡＭ１７に、前記生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力
され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に
記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）
データＳ１７が読み出される。次に、テクスチャエンジ
ン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライア
ングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含ま
れる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７に含まれるαデータ（テクスチャα）が示す
割合で混合され、画素データＳ１２が生成される。この
画素データＳ１２は、テクスチャエンジン回路１２から
メモリＩ／Ｆ回路１３に出力される。
【００４２】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファメモリ２２に記
憶されているｚデータ（例えばフレームデータ１００2k
が示すｚデータ）との比較が行なわれ、入力した画素デ
ータＳ１２によって描画される画像が、前回、ディスプ
レイバッファメモリ２１に記憶されているフレームデー
タ１００2k-1が示す画像データに応じた画像より、手前
（視点側）に位置するか否かが判断され、手前に位置す
る場合には、画像データＳ１２に対応するｚデータでｚ
バッファメモリ２２に記憶されているｚデータが更新さ
れる。
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファメモリ２２に記
憶されているｚデータ（例えばフレームデータ１００2k
が示すｚデータ）との比較が行なわれ、入力した画素デ
ータＳ１２によって描画される画像が、前回、ディスプ
レイバッファメモリ２１に記憶されているフレームデー
タ１００2k-1が示す画像データに応じた画像より、手前
（視点側）に位置するか否かが判断され、手前に位置す
る場合には、画像データＳ１２に対応するｚデータでｚ
バッファメモリ２２に記憶されているｚデータが更新さ
れる。
【００４３】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファメモリ２１に
記憶されているフレームデータ１００2k-1が示す（Ｒ，
Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデ
ータ（ＤＤＡデータＳ１１に含まれるαデータ）が示す
混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表
示データとしてディスプレイバッファメモリ２１に書き
込まれる。そして、メモリＩ／Ｆ回路１３によって、デ
ィスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，
Ｂ）データが、表示データＳ２１として読み出されてＣ
ＲＴコントローラ回路１４に出力される。そして、当該
表示データＳ２１が、ＣＲＴコントローラ回路１４にお
いてタイミング調整された後に、表示データＳ１４とし
てＲＡＭＤＡＣ回路１５に出力される。そして、表示デ
ータＳ１４が、ＲＡＭＤＡＣ回路１５において、Ｒ，
Ｇ，ＢデータＳ１５に変換され、当該Ｒ，Ｇ，Ｂデータ
Ｓ１５がＣＲＴ３１に出力される。第２実施形態 本発明は前述した第１実施形態の図１に示す３次元コン
ピュータグラフィックシステム１と比べて、図１に示す
メモリＩ／Ｆ回路１３およびビデオ信号生成装置３０の
機能が異なる点を除いて基本的に同じである。図４は、
本実施形態の３次元コンピュータグラフィックシステム
２０１のシステム構成図である。図４において、図１と
同じ符号を付した構成要素は前述した第１実施形態で説
明したものと同じである。すなわち、３次元コンピュー
タグラフィックシステム２０１は、メモリＩ／Ｆ回路２
１３およびビデオ信号生成装置２３０が、前述した第１
実施形態の対応する構成要素と異なる。
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファメモリ２１に
記憶されているフレームデータ１００2k-1が示す（Ｒ，
Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデ
ータ（ＤＤＡデータＳ１１に含まれるαデータ）が示す
混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表
示データとしてディスプレイバッファメモリ２１に書き
込まれる。そして、メモリＩ／Ｆ回路１３によって、デ
ィスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，
Ｂ）データが、表示データＳ２１として読み出されてＣ
ＲＴコントローラ回路１４に出力される。そして、当該
表示データＳ２１が、ＣＲＴコントローラ回路１４にお
いてタイミング調整された後に、表示データＳ１４とし
てＲＡＭＤＡＣ回路１５に出力される。そして、表示デ
ータＳ１４が、ＲＡＭＤＡＣ回路１５において、Ｒ，
Ｇ，ＢデータＳ１５に変換され、当該Ｒ，Ｇ，Ｂデータ
Ｓ１５がＣＲＴ３１に出力される。第２実施形態 本発明は前述した第１実施形態の図１に示す３次元コン
ピュータグラフィックシステム１と比べて、図１に示す
メモリＩ／Ｆ回路１３およびビデオ信号生成装置３０の
機能が異なる点を除いて基本的に同じである。図４は、
本実施形態の３次元コンピュータグラフィックシステム
２０１のシステム構成図である。図４において、図１と
同じ符号を付した構成要素は前述した第１実施形態で説
明したものと同じである。すなわち、３次元コンピュー
タグラフィックシステム２０１は、メモリＩ／Ｆ回路２
１３およびビデオ信号生成装置２３０が、前述した第１
実施形態の対応する構成要素と異なる。
【００４４】ビデオ信号生成装置２３０は、ｎを１以上
の整数とした場合に、ビデオカメラなどの撮像装置から
得た画像信号にｚデータを付加してラインデータ２００
n を生成し、図５（Ａ），（Ｂ）に示すように、ライン
データ２００n を水平同期信号ＨＳｙｎｃに同期させて
メモリＩ／Ｆ回路１３に出力する。ここで、図５に示す
ように、ｎが奇数のラインデータ２００2k-1は、画像デ
ータを示しており、ｎが偶数のラインデータ２００
2kは、ラインデータ２００2k-1が示す画像データのｚデ
ータを示している。すなわち、ビデオ信号生成装置２３
０は、１水平同期期間毎に、画像データと、当該画像デ
ータに対応するｚデータとを交互にメモリＩ／Ｆ回路２
１３に出力する。
の整数とした場合に、ビデオカメラなどの撮像装置から
得た画像信号にｚデータを付加してラインデータ２００
n を生成し、図５（Ａ），（Ｂ）に示すように、ライン
データ２００n を水平同期信号ＨＳｙｎｃに同期させて
メモリＩ／Ｆ回路１３に出力する。ここで、図５に示す
ように、ｎが奇数のラインデータ２００2k-1は、画像デ
ータを示しており、ｎが偶数のラインデータ２００
2kは、ラインデータ２００2k-1が示す画像データのｚデ
ータを示している。すなわち、ビデオ信号生成装置２３
０は、１水平同期期間毎に、画像データと、当該画像デ
ータに対応するｚデータとを交互にメモリＩ／Ｆ回路２
１３に出力する。
【００４５】また、メモリＩ／Ｆ回路２１３は、図６に
示すように、ビデオ信号生成装置３０から入力した水平
同期信号ＨＳｙｎｃに含まれるパルスを検出すると（ス
テップＳ１１）、入力したラインデータ２００n が奇数
番目であるか否かを判断し（ステップＳ１２）、奇数番
目であると判断したときに、画像データを示すｎが奇数
のラインデータ２００2k-1をＤＲＡＭ１６のディスプレ
イバッファメモリ２１に書き込み（ステップＳ１３）、
奇数番目ではないと判断したときに、ｚデータを示すｎ
が偶数のラインデータ２００2kをｚバッファメモリ２２
に書き込む（ステップＳ１４）。本実施形態によって
も、前述した第１実施形態と同様に、ビデオ信号から得
られた画像データを示すラインデータ２００2k-1が、通
常のグラッフィック処理を経てディスプレイバッファメ
モリ２１に書き込まれた画像データと同様に扱われる。
すなわち、ビデオ信号から得られた画像データについ
て、ｚデータを用いた陰面処理、αブレンディング処理
およびクロマキー処理などが行われる。
示すように、ビデオ信号生成装置３０から入力した水平
同期信号ＨＳｙｎｃに含まれるパルスを検出すると（ス
テップＳ１１）、入力したラインデータ２００n が奇数
番目であるか否かを判断し（ステップＳ１２）、奇数番
目であると判断したときに、画像データを示すｎが奇数
のラインデータ２００2k-1をＤＲＡＭ１６のディスプレ
イバッファメモリ２１に書き込み（ステップＳ１３）、
奇数番目ではないと判断したときに、ｚデータを示すｎ
が偶数のラインデータ２００2kをｚバッファメモリ２２
に書き込む（ステップＳ１４）。本実施形態によって
も、前述した第１実施形態と同様に、ビデオ信号から得
られた画像データを示すラインデータ２００2k-1が、通
常のグラッフィック処理を経てディスプレイバッファメ
モリ２１に書き込まれた画像データと同様に扱われる。
すなわち、ビデオ信号から得られた画像データについ
て、ｚデータを用いた陰面処理、αブレンディング処理
およびクロマキー処理などが行われる。
【００４６】第３実施形態 本発明は前述した第１実施形態の図１に示す３次元コン
ピュータグラフィックシステム１と比べて、図１に示す
メモリＩ／Ｆ回路１３およびビデオ信号生成装置３０の
機能が異なる点を除いて基本的に同じである。図７は、
本実施形態の３次元コンピュータグラフィックシステム
３０１のシステム構成図である。図７において、図１と
同じ符号を付した構成要素は前述した第１実施形態で説
明したものと同じである。すなわち、３次元コンピュー
タグラフィックシステム３０１は、メモリＩ／Ｆ回路３
１３およびビデオ信号生成装置３３０が、前述した第１
実施形態の対応する構成要素と異なる。
ピュータグラフィックシステム１と比べて、図１に示す
メモリＩ／Ｆ回路１３およびビデオ信号生成装置３０の
機能が異なる点を除いて基本的に同じである。図７は、
本実施形態の３次元コンピュータグラフィックシステム
３０１のシステム構成図である。図７において、図１と
同じ符号を付した構成要素は前述した第１実施形態で説
明したものと同じである。すなわち、３次元コンピュー
タグラフィックシステム３０１は、メモリＩ／Ｆ回路３
１３およびビデオ信号生成装置３３０が、前述した第１
実施形態の対応する構成要素と異なる。
【００４７】ビデオ信号生成装置３３０は、例えば、３
２ビットの幅を持つバスを介してメモリＩ／Ｆ回路３１
３と接続されており、ビデオカメラなどの撮像装置から
得たビデオ信号から得られた画像データおよびｚデータ
を含む３２ビットの複数のデータブロックを生成し、当
該データブロックを構成する３２ビットのデータを同時
にメモリＩ／Ｆ回路３１３に出力する。このとき、図８
に示すように、４０ビットのデータブロック内の上位２
４ビットには画像データが格納され、下位１６ビットに
は当該画像データに対応するｚデータが格納されてい
る。また、メモリＩ／Ｆ回路３１３は、ビデオ信号生成
装置３３０から入力したデータブロック毎に、当該デー
タブロック内の上位２４ビットに格納された画像データ
をＤＲＡＭ１６のディスプレイバッファメモリ２１に書
き込み、下位１６ビットに格納されたｚデータをｚバッ
ファメモリ２２に書き込む。本実施形態によっても、前
述した第１実施形態と同様に、ビデオ信号から得られた
画像データが、通常のグラッフィック処理を経てディス
プレイバッファメモリ２１に書き込まれた画像データと
同様に扱われる。すなわち、ビデオ信号から得られた画
像データについて、ｚデータを用いた陰面処理およびα
ブレンディング処理などが行われる。
２ビットの幅を持つバスを介してメモリＩ／Ｆ回路３１
３と接続されており、ビデオカメラなどの撮像装置から
得たビデオ信号から得られた画像データおよびｚデータ
を含む３２ビットの複数のデータブロックを生成し、当
該データブロックを構成する３２ビットのデータを同時
にメモリＩ／Ｆ回路３１３に出力する。このとき、図８
に示すように、４０ビットのデータブロック内の上位２
４ビットには画像データが格納され、下位１６ビットに
は当該画像データに対応するｚデータが格納されてい
る。また、メモリＩ／Ｆ回路３１３は、ビデオ信号生成
装置３３０から入力したデータブロック毎に、当該デー
タブロック内の上位２４ビットに格納された画像データ
をＤＲＡＭ１６のディスプレイバッファメモリ２１に書
き込み、下位１６ビットに格納されたｚデータをｚバッ
ファメモリ２２に書き込む。本実施形態によっても、前
述した第１実施形態と同様に、ビデオ信号から得られた
画像データが、通常のグラッフィック処理を経てディス
プレイバッファメモリ２１に書き込まれた画像データと
同様に扱われる。すなわち、ビデオ信号から得られた画
像データについて、ｚデータを用いた陰面処理およびα
ブレンディング処理などが行われる。
【００４８】なお、例えば、図９に示すように、ビデオ
信号生成装置３３０からメモリＩ／Ｆ回路３１３に、各
々８ビットのＲ，Ｇ，Ｂデータおよびｚデータからなる
３２ビットのデータブロックを出力するようにしてもよ
い。このようにすることで、図７に示す各々８ビットか
なるＲ，Ｇ，Ｂ，αデータで構成される画素データＳ１
２と、ビデオ信号生成装置３３０から入力するブロック
データとの間でＲ，Ｇ，Ｂデータについてデータフォー
マットを一致させることができ、画素データＳ１２を入
力した場合とブロックデータを入力した場合とでＲ，
Ｇ，Ｂデータについての処理を共通化できる。
信号生成装置３３０からメモリＩ／Ｆ回路３１３に、各
々８ビットのＲ，Ｇ，Ｂデータおよびｚデータからなる
３２ビットのデータブロックを出力するようにしてもよ
い。このようにすることで、図７に示す各々８ビットか
なるＲ，Ｇ，Ｂ，αデータで構成される画素データＳ１
２と、ビデオ信号生成装置３３０から入力するブロック
データとの間でＲ，Ｇ，Ｂデータについてデータフォー
マットを一致させることができ、画素データＳ１２を入
力した場合とブロックデータを入力した場合とでＲ，
Ｇ，Ｂデータについての処理を共通化できる。
【００４９】また、その他の変形例として、本発明は、
例えば、ビデオ信号生成装置において、ビデオ信号から
得られた画像データにｚデータを所定の色データを用い
てクロマキー(Chroma-key)合成してｚデータを含む画像
データを生成し、例えば、メモリＩ／Ｆ回路において、
ビデオ信号生成装置から入力した画像データから前記所
定の色データを抽出してｚデータを得て、当該ｚデータ
をｚバッファメモリ２２に書き込み、ｚデータを抜いた
後の画像データをｚ比較の結果に基づいてディスプレイ
バッファメモリ２１に書き込むようにしてもよい。
例えば、ビデオ信号生成装置において、ビデオ信号から
得られた画像データにｚデータを所定の色データを用い
てクロマキー(Chroma-key)合成してｚデータを含む画像
データを生成し、例えば、メモリＩ／Ｆ回路において、
ビデオ信号生成装置から入力した画像データから前記所
定の色データを抽出してｚデータを得て、当該ｚデータ
をｚバッファメモリ２２に書き込み、ｚデータを抜いた
後の画像データをｚ比較の結果に基づいてディスプレイ
バッファメモリ２１に書き込むようにしてもよい。
【００５０】第４実施形態 本実施形態の３次元コンピュータグラフィックシステム
は、前述した図１に示す３次元コンピュータグラフィッ
クシステム１と同じ構成をしているが、メモリＩ／Ｆ回
路１３の処理の一部が第１実施形態とは異なる。すなわ
ち、前述した第１実施形態では、メモリＩ／Ｆ回路１３
は、図３を参照して前述したように、ビデオ信号生成装
置３０から入力したフレームデータ１００n のうち、奇
数番目のフレームデータ１００2k-1をＤＲＡＭ１６のデ
ィスプレイバッファメモリ２１に書き込み、偶数番目の
フレームデータ１００2kをｚバッファメモリ２２に書き
込んだ。
は、前述した図１に示す３次元コンピュータグラフィッ
クシステム１と同じ構成をしているが、メモリＩ／Ｆ回
路１３の処理の一部が第１実施形態とは異なる。すなわ
ち、前述した第１実施形態では、メモリＩ／Ｆ回路１３
は、図３を参照して前述したように、ビデオ信号生成装
置３０から入力したフレームデータ１００n のうち、奇
数番目のフレームデータ１００2k-1をＤＲＡＭ１６のデ
ィスプレイバッファメモリ２１に書き込み、偶数番目の
フレームデータ１００2kをｚバッファメモリ２２に書き
込んだ。
【００５１】図１０は、本実施形態の３次元コンピュー
タグラフィックシステムにおけるメモリＩ／Ｆ回路１３
の処理を説明するためのフローチャートである。これに
対して、図１０に示すように、本実施形態では、メモリ
Ｉ／Ｆ回路１３は、ビデオ信号生成装置３０から入力し
たフレームデータ１００n を全て一旦ＤＲＡＭ１６のデ
ィスプレイバッファメモリ２１に当該メモリ２１で定義
されたフォーマットで書き込み（ステップＳ２１）、所
定量のフレームデータ１００n をディスプレイバッファ
メモリ２１に書き込むと（ステップＳ２２）、当該書き
込んだフレームデータ１００n のうち偶数番目のフレー
ムデータ１００2kをバッファ間転送によってｚバッファ
メモリ２２に当該メモリ２２で定義されたフォーマット
で転送して記憶するように制御する（ステップＳ２
３）。
タグラフィックシステムにおけるメモリＩ／Ｆ回路１３
の処理を説明するためのフローチャートである。これに
対して、図１０に示すように、本実施形態では、メモリ
Ｉ／Ｆ回路１３は、ビデオ信号生成装置３０から入力し
たフレームデータ１００n を全て一旦ＤＲＡＭ１６のデ
ィスプレイバッファメモリ２１に当該メモリ２１で定義
されたフォーマットで書き込み（ステップＳ２１）、所
定量のフレームデータ１００n をディスプレイバッファ
メモリ２１に書き込むと（ステップＳ２２）、当該書き
込んだフレームデータ１００n のうち偶数番目のフレー
ムデータ１００2kをバッファ間転送によってｚバッファ
メモリ２２に当該メモリ２２で定義されたフォーマット
で転送して記憶するように制御する（ステップＳ２
３）。
【００５２】本実施形態では、メモリＩ／Ｆ回路１３に
おいて上述した制御を行うことで、ｚデータを示すフレ
ームデータ１００2kをリアルタイムにｚバッファメモリ
２２に書き込むことができなくなるが、メモリＩ／Ｆ回
路１３において、ビデオ信号生成装置３０から入力した
フレームデータ１００n をディスプレイバッファメモリ
２１とｚバッファメモリ２２とにリアルタイムに配分す
る必要がなく、メモリＩ／Ｆ回路１３における処理の負
荷を軽減できる。
おいて上述した制御を行うことで、ｚデータを示すフレ
ームデータ１００2kをリアルタイムにｚバッファメモリ
２２に書き込むことができなくなるが、メモリＩ／Ｆ回
路１３において、ビデオ信号生成装置３０から入力した
フレームデータ１００n をディスプレイバッファメモリ
２１とｚバッファメモリ２２とにリアルタイムに配分す
る必要がなく、メモリＩ／Ｆ回路１３における処理の負
荷を軽減できる。
【００５３】なお、本発明は、例えば、メモリＩ／Ｆ回
路１３は、ビデオ信号生成装置３０から入力したフレー
ムデータ１００n を全て一旦ＤＲＡＭ１６のｚバッファ
メモリ２２に当該メモリ２２で定義されたフォーマット
で書き込み、所定量のフレームデータ１００n をｚバッ
ファメモリ２２に書き込むと、当該書き込んだフレーム
データ１００n のうち奇数番目のフレームデータ１００
2k-1をバッファ間転送によってディスプレイバッファメ
モリ２１に当該メモリ２１で定義されたフォーマットで
転送して記憶するように制御してもよい。
路１３は、ビデオ信号生成装置３０から入力したフレー
ムデータ１００n を全て一旦ＤＲＡＭ１６のｚバッファ
メモリ２２に当該メモリ２２で定義されたフォーマット
で書き込み、所定量のフレームデータ１００n をｚバッ
ファメモリ２２に書き込むと、当該書き込んだフレーム
データ１００n のうち奇数番目のフレームデータ１００
2k-1をバッファ間転送によってディスプレイバッファメ
モリ２１に当該メモリ２１で定義されたフォーマットで
転送して記憶するように制御してもよい。
【００５４】本発明は上述した実施形態には限定されな
い。例えば、上述した図７に示す３次元コンピュータグ
ラフィックシステム１のメモリＩ／Ｆ回路１３に、図１
と同じ構成をした他の３次元コンピュータグラフィック
システムのＤＲＡＭ１６から読み出した画像データおよ
びｚデータを入力し、これらをディスプレイバッファ２
１およびｚバッファ２２に書き込むようにしてもよい。
また、上述した実施形態では、ＳＲＡＭ１７を用いる構
成を例示したが、ＳＲＡＭ１７を設けない構成にしても
よい。また、図７に示すテクスチャバッファメモリ２０
およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲ
ＡＭ１６の外部に設けてもよい。
い。例えば、上述した図７に示す３次元コンピュータグ
ラフィックシステム１のメモリＩ／Ｆ回路１３に、図１
と同じ構成をした他の３次元コンピュータグラフィック
システムのＤＲＡＭ１６から読み出した画像データおよ
びｚデータを入力し、これらをディスプレイバッファ２
１およびｚバッファ２２に書き込むようにしてもよい。
また、上述した実施形態では、ＳＲＡＭ１７を用いる構
成を例示したが、ＳＲＡＭ１７を設けない構成にしても
よい。また、図７に示すテクスチャバッファメモリ２０
およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲ
ＡＭ１６の外部に設けてもよい。
【００５５】さらに、図７に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。
【００５６】
【発明の効果】以上説明したように、本発明の画像処理
装置およびその方法によれば、撮像装置で得られた画像
データ（ビデオ信号）を用いた多様なグラフィック処理
を行うことができる。
装置およびその方法によれば、撮像装置で得られた画像
データ（ビデオ信号）を用いた多様なグラフィック処理
を行うことができる。
【図１】図１は、本発明の第１実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図２】図２は、図１に示す３次元コンピュータグラフ
ィックシステムにおいて、ビデオ信号生成装置から出力
されるフレームデータを説明するための図である。
ィックシステムにおいて、ビデオ信号生成装置から出力
されるフレームデータを説明するための図である。
【図３】図３は、図１に示すメモリＩ／Ｆ回路の処理を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図４】図４は、本発明の第２実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図５】図５は、図４に示す３次元コンピュータグラフ
ィックシステムにおいて、ビデオ信号生成装置から出力
されるラインデータを説明するための図である。
ィックシステムにおいて、ビデオ信号生成装置から出力
されるラインデータを説明するための図である。
【図６】図６は、図４に示すメモリＩ／Ｆ回路の処理を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図７】図７は、本発明の第３実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図８】図８は、図７に示す３次元コンピュータグラフ
ィックシステムにおいて、ビデオ信号生成装置から出力
される画像データおよびｚデータを説明するための図で
ある。
ィックシステムにおいて、ビデオ信号生成装置から出力
される画像データおよびｚデータを説明するための図で
ある。
【図９】図９は、図７に示す３次元コンピュータグラフ
ィックシステムにおいて、ビデオ信号生成装置から出力
される画像データおよびｚデータのその他の例を説明す
るための図である。
ィックシステムにおいて、ビデオ信号生成装置から出力
される画像データおよびｚデータのその他の例を説明す
るための図である。
【図１０】図１０は、本発明の第４実施形態の３次元コ
ンピュータグラフィックシステムにおける図１に示すメ
モリＩ／Ｆ回路の処理を説明するためのフローチャート
である。
ンピュータグラフィックシステムにおける図１に示すメ
モリＩ／Ｆ回路の処理を説明するためのフローチャート
である。
１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、６…メインバ
ス、７…タイミング発生回路、１０…ＤＤＡセットアッ
プ回路、１１…トライアングルＤＤＡ回路、１２…テク
スチャエンジン回路、１３，２１３，３１３…メモリＩ
／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡ
ＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０
…テクスチャバッファメモリ、２１…ディスプレイバッ
ファメモリ、２２…Ｚバッファメモリ、２３…テクスチ
ャＣＬＵＴバッファメモリ、３０，２３０，３３０…ビ
デオ信号生成装置、３１…ＣＲＴ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、６…メインバ
ス、７…タイミング発生回路、１０…ＤＤＡセットアッ
プ回路、１１…トライアングルＤＤＡ回路、１２…テク
スチャエンジン回路、１３，２１３，３１３…メモリＩ
／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡ
ＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０
…テクスチャバッファメモリ、２１…ディスプレイバッ
ファメモリ、２２…Ｚバッファメモリ、２３…テクスチ
ャＣＬＵＴバッファメモリ、３０，２３０，３３０…ビ
デオ信号生成装置、３１…ＣＲＴ
Claims (19)
- 【請求項１】ディスプレイに出力する画像データを記憶
する第１のメモリと、 前記画像データの奥行きデータを記憶する第２のメモリ
と、 ３次元図形処理を行って第１の画像データおよび前記第
１の画像データに対応した第１の奥行きデータを生成す
る画像処理回路と、 前記第１の画像データおよび前記第１の奥行きデータを
それぞれ前記画像データおよび前記奥行きデータとして
前記第１のメモリおよび前記第２のメモリに書き込み、
撮像データに応じた第２の画像データおよび前記第２の
画像データに対応した第２の奥行きデータを入力したと
きに、前記第２の画像データおよび前記第２の奥行きデ
ータをそれぞれ前記画像データおよび前記奥行きデータ
として前記第１のメモリおよび前記第２のメモリに書き
込む書き込み回路とを有する画像処理装置。 - 【請求項２】前記書き込み回路は、 前記第２の画像データを示すフレームデータと、前記第
２の奥行きデータを示すフレームデータとを交互に入力
し、前記第２の画像データを示すフレームデータを前記
第１のメモリに書き込み、前記第２の奥行きデータを示
すフレームデータを前記第２のメモリに書き込む請求項
１に記載の画像処理装置。 - 【請求項３】前記書き込み回路は、 １水平同期期間毎に、前記第２の画像データを示すライ
ンデータと、前記第２の奥行きデータを示すラインデー
タとを交互に入力し、前記第２の画像データを示すライ
ンデータを前記第１のメモリに書き込み、前記第２の奥
行きデータを示すラインデータを前記第２のメモリに書
き込む請求項１に記載の画像処理装置。 - 【請求項４】前記書き込み回路は、 前記第２の画像データと前記第２の奥行きデータとを各
々含む複数のデータブロックを順次に入力し、前記複数
のデータブロックを入力する毎に、当該入力したデータ
ブロックに含まれる前記第２の画像データを前記第１の
メモリに書き込み、前記第２の奥行きデータを前記第２
のメモリに書き込む請求項１に記載の画像処理装置。 - 【請求項５】前記書き込み回路は、 前記第２の画像データに前記第２のｚデータをクロマキ
ー合成した第３の画像データを入力し、前記第３の画像
データから前記第２のｚデータを抽出し、当該抽出した
ｚデータを前記第２のメモリに書き込む請求項１に記載
の画像処理装置。 - 【請求項６】前記書き込み回路は、前記入力した前記第
２の画像データおよび前記第２の奥行きデータを、前記
第１のメモリおよび前記第２のメモリにそれぞれ直接書
き込む請求項１に記載の画像処理装置。 - 【請求項７】前記書き込み回路は、前記入力した前記第
２の画像データおよび前記第２の奥行きデータを前記第
１のメモリに書き込み、前記第１のメモリから前記第２
の奥行きデータを読み出して前記第２のメモリに書き込
む請求項１に記載の画像処理装置。 - 【請求項８】前記書き込み回路は、前記入力した前記第
２の画像データおよび前記第２の奥行きデータを前記第
２のメモリに書き込み、前記第２のメモリから前記第１
の画像データを読み出して前記第１のメモリに書き込む
請求項１に記載の画像処理装置。 - 【請求項９】前記第１のメモリおよび前記第２のメモリ
は、同一の半導体メモリ内の異なるハッファメモリであ
る請求項１に記載の画像処理装置。 - 【請求項１０】前記書き込み回路は、前記第２のメモリ
に記憶されている前記奥行きデータを用いて陰面処理を
行う請求項１に記載の画像処理装置。 - 【請求項１１】３次元図形処理を行って第１の画像デー
タおよび前記第１の画像データに対応した第１の奥行き
データを生成し、 前記第１の画像データおよび前記第１の奥行きデータ
を、それぞれディスプレイに出力する画像データを記憶
する第１のメモリおよび前記第１のメモリに記憶された
画像データの奥行きデータを記憶する第２のメモリに書
き込み、 撮像データに応じた第２の画像データおよび前記第２の
画像データに対応した第２の奥行きデータを生成し、 前記第２の画像データおよび前記第２の奥行きデータを
それぞれ前記第１のメモリおよび前記第２のメモリに書
き込む画像処理方法。 - 【請求項１２】前記第２の画像データを示すフレームデ
ータと、前記第２の奥行きデータを示すフレームデータ
とを生成し、 前記第２の画像データを示すフレームデータの前記第１
のメモリへの書き込みと、前記第２の奥行きデータを示
すフレームデータの前記第２のメモリへの書き込みとを
交互に行う請求項１１に記載の画像処理方法。 - 【請求項１３】前記第２の画像データを示すラインデー
タと、前記第２の奥行きデータを示すラインデータとを
生成し、 前記第２の画像データを示すラインデータの前記第１の
メモリへの書き込みと、前記第２の奥行きデータを示す
ラインデータの前記第２のメモリへの書き込みとを１水
平同期期間毎に交互に行う請求項１１に記載の画像処理
方法。 - 【請求項１４】前記第２の画像データと前記第２の奥行
きデータとを各々含む複数のデータブロックを順次に生
成し、 前記データブロックに含まれる前記第２の画像データを
前記第１のメモリに書き込み、前記第２の奥行きデータ
を前記第２のメモリに書き込む請求項１１に記載の画像
処理方法。 - 【請求項１５】前記第２の画像データに前記第２のｚデ
ータをクロマキー合成した第３の画像データを生成し、 前記第３の画像データから前記第２のｚデータを抽出
し、当該抽出したｚデータを前記第２のメモリに書き込
む請求項１１に記載の画像処理方法。 - 【請求項１６】前記生成した前記第２の画像データおよ
び前記第２の奥行きデータを、前記第１のメモリおよび
前記第２のメモリにそれぞれ直接書き込む請求項１１に
記載の画像処理方法。 - 【請求項１７】前記生成した前記第２の画像データおよ
び前記第２の奥行きデータを前記第１のメモリに書き込
み、前記第１のメモリから前記第２の奥行きデータを読
み出して前記第２のメモリに書き込む請求項１１に記載
の画像処理方法。 - 【請求項１８】前記生成した前記第２の画像データおよ
び前記第２の奥行きデータを前記第２のメモリに書き込
み、前記第２のメモリから前記第１の画像データを読み
出して前記第１のメモリに書き込む請求項１１に記載の
画像処理方法。 - 【請求項１９】前記第２のメモリに記憶されている前記
奥行きデータを用いて陰面処理を行う請求項１１に記載
の画像処理方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02902099A JP4707782B2 (ja) | 1999-02-05 | 1999-02-05 | 画像処理装置およびその方法 |
| DE60033589T DE60033589T2 (de) | 1999-02-05 | 2000-01-28 | Bildverarbeitung |
| EP00300677A EP1026636B1 (en) | 1999-02-05 | 2000-01-28 | Image processing |
| CA2298081A CA2298081C (en) | 1999-02-05 | 2000-02-03 | Image processing apparatus and method of same |
| US09/498,533 US6441818B1 (en) | 1999-02-05 | 2000-02-04 | Image processing apparatus and method of same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02902099A JP4707782B2 (ja) | 1999-02-05 | 1999-02-05 | 画像処理装置およびその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228779A true JP2000228779A (ja) | 2000-08-15 |
| JP4707782B2 JP4707782B2 (ja) | 2011-06-22 |
Family
ID=12264741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02902099A Expired - Lifetime JP4707782B2 (ja) | 1999-02-05 | 1999-02-05 | 画像処理装置およびその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6441818B1 (ja) |
| EP (1) | EP1026636B1 (ja) |
| JP (1) | JP4707782B2 (ja) |
| CA (1) | CA2298081C (ja) |
| DE (1) | DE60033589T2 (ja) |
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| NZ536913A (en) | 2003-12-03 | 2006-09-29 | Safehouse Internat Inc | Displaying graphical output representing the topographical relationship of detectors and their alert status |
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- 1999-02-05 JP JP02902099A patent/JP4707782B2/ja not_active Expired - Lifetime
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- 2000-01-28 EP EP00300677A patent/EP1026636B1/en not_active Expired - Lifetime
- 2000-01-28 DE DE60033589T patent/DE60033589T2/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE60033589T2 (de) | 2007-10-31 |
| DE60033589D1 (de) | 2007-04-12 |
| CA2298081C (en) | 2011-11-15 |
| EP1026636B1 (en) | 2007-02-28 |
| US6441818B1 (en) | 2002-08-27 |
| EP1026636A3 (en) | 2003-05-14 |
| EP1026636A2 (en) | 2000-08-09 |
| CA2298081A1 (en) | 2000-08-05 |
| JP4707782B2 (ja) | 2011-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090204 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090219 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090403 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110126 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |