JP2000232117A - 半導体素子 - Google Patents
半導体素子Info
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Abstract
(57)【要約】
【解決手段】半導体素子形成領域又はその周辺の領域
に、半導体素子１２本来の機能を果たすバンプ８以外
に、接合にかかる応力を緩和する機能を有するバンプ７
を配置する。 【効果】接合時に基板の受けるダメージを未然に防ぎ、
半導体素子の製造歩留りを向上させることができる。ま
た、半導体素子の使用状態においても、当該バンプの接
合部が基板にかかる応力を緩和して半導体素子の信頼性
を保つことができる。
に、半導体素子１２本来の機能を果たすバンプ８以外
に、接合にかかる応力を緩和する機能を有するバンプ７
を配置する。 【効果】接合時に基板の受けるダメージを未然に防ぎ、
半導体素子の製造歩留りを向上させることができる。ま
た、半導体素子の使用状態においても、当該バンプの接
合部が基板にかかる応力を緩和して半導体素子の信頼性
を保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にバンプの構成に関するものである。
し、特にバンプの構成に関するものである。
【０００２】
【従来の技術】最近、複数の半導体素子を２層の重ね合
わせる、チップオンチップ構造の半導体装置が注目され
ている。また、半導体素子をテープキャリアに重ね合わ
せるＴＡＢ(Tape Automated Bonding)技術も、従来から
実用化されている。
わせる、チップオンチップ構造の半導体装置が注目され
ている。また、半導体素子をテープキャリアに重ね合わ
せるＴＡＢ(Tape Automated Bonding)技術も、従来から
実用化されている。
【０００３】前記いずれの場合であっても、半導体素子
にバンプといわれる突起電極を形成して、このバンプ形
成面を、他の半導体素子のバンプ形成面又はパターンフ
ィルムのインナーリード部分に貼り合わせる。
にバンプといわれる突起電極を形成して、このバンプ形
成面を、他の半導体素子のバンプ形成面又はパターンフ
ィルムのインナーリード部分に貼り合わせる。
【０００４】
【発明が解決しようとする課題】この貼り合わせ時に、
バンプ接合部には大きなストレスが加わるので、バンプ
を設けている基板が機械的ダメージを受けるおそれがあ
る。そこで、このダメージを受けないために、従来は、
バンプ自体の持つ弾力によりストレスを吸収しようとし
ている。
バンプ接合部には大きなストレスが加わるので、バンプ
を設けている基板が機械的ダメージを受けるおそれがあ
る。そこで、このダメージを受けないために、従来は、
バンプ自体の持つ弾力によりストレスを吸収しようとし
ている。
【０００５】ところが、ストレスを吸収しきれず、基板
そのものがダメージを受けることが多く、歩留りの低下
を来していた。また、半導体素子を実装している状態
で、環境によっては基板が熱などを受けて反ってくるこ
とがあり、この場合もバンプの接合部に大きな応力がか
かる。したがって、チップを接合するときの機械的ダメ
ージを軽減することができ、もって製造歩留りを向上さ
せることができ、また、悪環境下の使用状態においても
基板にかかる応力を緩和して信頼性を保つことのできる
半導体素子の出現が望まれていた。
そのものがダメージを受けることが多く、歩留りの低下
を来していた。また、半導体素子を実装している状態
で、環境によっては基板が熱などを受けて反ってくるこ
とがあり、この場合もバンプの接合部に大きな応力がか
かる。したがって、チップを接合するときの機械的ダメ
ージを軽減することができ、もって製造歩留りを向上さ
せることができ、また、悪環境下の使用状態においても
基板にかかる応力を緩和して信頼性を保つことのできる
半導体素子の出現が望まれていた。
【０００６】
【課題を解決するための手段及び発明の効果】本発明の
半導体装置は、半導体素子形成領域又はその周辺の領域
に、半導体素子本来の機能を果たすバンプ以外に応力を
緩和する機能を有するバンプを配置している（請求項
１）。ここで、「半導体素子本来の機能を果たすバン
プ」とは、外部の電極と接続されることによって外部と
の信号の授受を行うバンプをいい、「応力を緩和する機
能を有するバンプ」とは、「半導体素子本来の機能を果
たすバンプ」以外のバンプであって、接合部のストレス
を緩和する目的で設けられるバンプをいう（以下「スト
レス緩和バンプ」という）。
半導体装置は、半導体素子形成領域又はその周辺の領域
に、半導体素子本来の機能を果たすバンプ以外に応力を
緩和する機能を有するバンプを配置している（請求項
１）。ここで、「半導体素子本来の機能を果たすバン
プ」とは、外部の電極と接続されることによって外部と
の信号の授受を行うバンプをいい、「応力を緩和する機
能を有するバンプ」とは、「半導体素子本来の機能を果
たすバンプ」以外のバンプであって、接合部のストレス
を緩和する目的で設けられるバンプをいう（以下「スト
レス緩和バンプ」という）。
【０００７】この構成によれば、本来機能するバンプ以
外のバンプが、接合時のショックを吸収する機能を有す
る。したがって、接合時に基板の受けるダメージを未然
に防ぎ、半導体素子の製造歩留りを向上させることがで
きる。また、使用状態においても、バンプの接合部が基
板にかかる応力を緩和して半導体素子の信頼性を保つこ
とができる。
外のバンプが、接合時のショックを吸収する機能を有す
る。したがって、接合時に基板の受けるダメージを未然
に防ぎ、半導体素子の製造歩留りを向上させることがで
きる。また、使用状態においても、バンプの接合部が基
板にかかる応力を緩和して半導体素子の信頼性を保つこ
とができる。
【０００８】前記ストレス緩和バンプは、半導体素子上
のバンプ電極の製造工程において形成すれば（請求項
２）、特に他の工程を設けることなく、形成することが
できる。
のバンプ電極の製造工程において形成すれば（請求項
２）、特に他の工程を設けることなく、形成することが
できる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。図１は、バンプの形成工程を説明
するための、素子形成領域及びその周辺の断面図であ
る。
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。図１は、バンプの形成工程を説明
するための、素子形成領域及びその周辺の断面図であ
る。
【００１０】図１(a)に示すように、Ｓｉ半導体基板１
上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３
が形成されている。Ａｌ電極３の周囲はＳｉＮ，ＰＳＧ
等のパッシベーション膜４に覆われている。また、半導
体基板１の周辺のストレス緩和バンプを形成する領域
（例えばスクライブ線領域）には、オーミック接触又は
絶縁を確保するため、所定極性の不純物１０を高濃度に
注入しておく。不純物の極性は、基板とオーミック接触
させる場合は、基板と同極性、絶縁させる場合は基板と
異極性とする。また、この上にＡｌなどの金属層を蒸着
してもよい。
上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３
が形成されている。Ａｌ電極３の周囲はＳｉＮ，ＰＳＧ
等のパッシベーション膜４に覆われている。また、半導
体基板１の周辺のストレス緩和バンプを形成する領域
（例えばスクライブ線領域）には、オーミック接触又は
絶縁を確保するため、所定極性の不純物１０を高濃度に
注入しておく。不純物の極性は、基板とオーミック接触
させる場合は、基板と同極性、絶縁させる場合は基板と
異極性とする。また、この上にＡｌなどの金属層を蒸着
してもよい。
【００１１】この半導体基板１上に、Ａｌ電極とバンプ
との密着性をよくするためのＴｉＷ合金層、給電のため
のＡｕ，Ｐｔなどの層を積層したシード層５をスパッタ
などの方法で蒸着する（図１(b)）。次に、フォトレジ
スト６を塗布し、バンプメッキ用の孔あけを電極部、及
びストレス緩和バンプ部に行う（図１(c)）。
との密着性をよくするためのＴｉＷ合金層、給電のため
のＡｕ，Ｐｔなどの層を積層したシード層５をスパッタ
などの方法で蒸着する（図１(b)）。次に、フォトレジ
スト６を塗布し、バンプメッキ用の孔あけを電極部、及
びストレス緩和バンプ部に行う（図１(c)）。
【００１２】そして電解メッキ法にてバンプ用金属を厚
くメッキする（図１(d)）。このバンプ用金属として、
Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげ
ることができる。形成されたバンプのうち、Ａｌ電極３
の上に形成されたバンプを番号８で示し、ストレス緩和
バンプを番号７で示す。次に、フォトレジスト６を除去
し表面のシード層５を除去して（図１(e) ）、半導体素
子１２を得る。
くメッキする（図１(d)）。このバンプ用金属として、
Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげ
ることができる。形成されたバンプのうち、Ａｌ電極３
の上に形成されたバンプを番号８で示し、ストレス緩和
バンプを番号７で示す。次に、フォトレジスト６を除去
し表面のシード層５を除去して（図１(e) ）、半導体素
子１２を得る。
【００１３】図２は、バンプを形成するのに、化学反応
による還元作用を利用した金属のメッキ成膜方法である
無電解メッキ法を採用した場合の製造工程図である。図
２(a)に示すように、Ｓｉ半導体基板１の素子形成領域
上には、ＳｉＯ2膜２を介して所定の部位に、Ａｌ電極
３を形成し、Ａｌ電極３以外の部分はパッシベーション
膜４で覆う。また、ストレス緩和バンプの形成領域は、
図１の場合と同様、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１０を高濃度に注入しておく。
そして表面にシード層５ａを積層する。
による還元作用を利用した金属のメッキ成膜方法である
無電解メッキ法を採用した場合の製造工程図である。図
２(a)に示すように、Ｓｉ半導体基板１の素子形成領域
上には、ＳｉＯ2膜２を介して所定の部位に、Ａｌ電極
３を形成し、Ａｌ電極３以外の部分はパッシベーション
膜４で覆う。また、ストレス緩和バンプの形成領域は、
図１の場合と同様、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１０を高濃度に注入しておく。
そして表面にシード層５ａを積層する。
【００１４】次に、フォトレジスト６を塗布し、所定の
部位に孔開けを行い、無電解メッキ法にてバンプ用金属
を厚くメッキする（図２(b)）。そしてフォトレジスト
６を除去し表面のシード層５を除去して半導体素子１２
を得る。以上の図１又は図２の方法により製造された半
導体素子１２は、図３(a)、図３(b)に示すように、半導
体素子１２の上面にバンプ（以下「内部バンプ」とい
う）８が形成され、周囲がバンプ（以下「周囲バンプ」
という）７で取り囲まれている。
部位に孔開けを行い、無電解メッキ法にてバンプ用金属
を厚くメッキする（図２(b)）。そしてフォトレジスト
６を除去し表面のシード層５を除去して半導体素子１２
を得る。以上の図１又は図２の方法により製造された半
導体素子１２は、図３(a)、図３(b)に示すように、半導
体素子１２の上面にバンプ（以下「内部バンプ」とい
う）８が形成され、周囲がバンプ（以下「周囲バンプ」
という）７で取り囲まれている。
【００１５】図４は、周囲バンプ７付きの半導体素子１
２同士を、いわゆるチップオンチップの形で２層構造に
する場合の説明図である。図６(a)は半導体素子１２同
士を接合させる状態を示す斜視図、図６(b)は接合後の
断面図である。内部バンプ８同士を接合させる場合に、
面積の大きな周囲バンプ７同士が接合して内部バンプ８
にかかるショックを緩和して、接合不良を未然に防ぐこ
とができる。また、使用状態における接合部にかかるス
トレスを緩和することができる。
２同士を、いわゆるチップオンチップの形で２層構造に
する場合の説明図である。図６(a)は半導体素子１２同
士を接合させる状態を示す斜視図、図６(b)は接合後の
断面図である。内部バンプ８同士を接合させる場合に、
面積の大きな周囲バンプ７同士が接合して内部バンプ８
にかかるショックを緩和して、接合不良を未然に防ぐこ
とができる。また、使用状態における接合部にかかるス
トレスを緩和することができる。
【００１６】なお、図４において、一方の半導体素子１
２に代えてＴＡＢのパターンフィルムを使用するときに
も、同様にストレス緩和効果が期待できる。この発明
は、以上説明した実施形態に限定されるものではない。
例えばいままでの説明では、ストレス緩和バンプ７は、
半導体素子１２の全周囲に設けられていたが、半導体素
子１２の周囲の一部に設けられたものであってもよい。
また、半導体素子１２の表面内部に設けられたものであ
ってもよい。その他、本発明の範囲内で種々の変更を施
すことが可能である。
２に代えてＴＡＢのパターンフィルムを使用するときに
も、同様にストレス緩和効果が期待できる。この発明
は、以上説明した実施形態に限定されるものではない。
例えばいままでの説明では、ストレス緩和バンプ７は、
半導体素子１２の全周囲に設けられていたが、半導体素
子１２の周囲の一部に設けられたものであってもよい。
また、半導体素子１２の表面内部に設けられたものであ
ってもよい。その他、本発明の範囲内で種々の変更を施
すことが可能である。
【図１】バンプ形成工程を説明するための、半導体素子
領域の断面図である。
領域の断面図である。
【図２】バンプを形成するために無電解メッキを採用し
た場合の製造工程断面図である。
た場合の製造工程断面図である。
【図３】(a)は周囲がストレス緩和バンプ７で取り囲ま
れて製造された半導体素子１２の平面図、(b)は斜視図
である。
れて製造された半導体素子１２の平面図、(b)は斜視図
である。
【図４】周囲バンプ７付きの半導体素子１２同士を、い
わゆるチップオンチップの形で２層構造にする場合の説
明図であり、(a)は半導体素子１２同士を接合させる状
態を示す斜視図、(b)は接合後の断面図である。
わゆるチップオンチップの形で２層構造にする場合の説
明図であり、(a)は半導体素子１２同士を接合させる状
態を示す斜視図、(b)は接合後の断面図である。
１ 半導体基板 ２ ＳｉＯ2膜 ３ Ａｌ電極 ４ パッシベーション膜 ５ シード層 ６ フォトレジスト ７ 周囲バンプ ８ 内部バンプ １０ 不純物層 １２ 半導体素子
Claims (2)
- 【請求項１】半導体素子形成領域又はその周辺の領域
に、半導体素子本来の機能を果たすバンプ以外に、応力
を緩和する機能を有するバンプを配置していることを特
徴とする半導体装置。 - 【請求項２】前記応力を緩和する機能を有するバンプ
は、半導体素子上のバンプ電極の製造工程において形成
されたものであることを特徴とする請求項１記載の半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03311699A JP3321427B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
| US09/499,384 US6724084B1 (en) | 1999-02-08 | 2000-02-07 | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| US10/797,018 US7045900B2 (en) | 1999-02-08 | 2004-03-11 | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03311699A JP3321427B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232117A true JP2000232117A (ja) | 2000-08-22 |
| JP3321427B2 JP3321427B2 (ja) | 2002-09-03 |
Family
ID=12377680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03311699A Expired - Lifetime JP3321427B2 (ja) | 1999-02-08 | 1999-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321427B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103839A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置 |
| CN111987587A (zh) * | 2019-05-21 | 2020-11-24 | 台湾积体电路制造股份有限公司 | 半导体芯片与垂直腔表面发射激光器装置及其形成方法 |
-
1999
- 1999-02-10 JP JP03311699A patent/JP3321427B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103839A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置 |
| US8039969B2 (en) | 2005-10-07 | 2011-10-18 | Nec Electronics Corporation | Semiconductor device |
| CN111987587A (zh) * | 2019-05-21 | 2020-11-24 | 台湾积体电路制造股份有限公司 | 半导体芯片与垂直腔表面发射激光器装置及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3321427B2 (ja) | 2002-09-03 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |