JP2000232171A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 耐久性を向上させる。
【解決手段】 本発明は、Ｐ型半導体基板１と、これの
上部に形成されているプログラミング用Ｎ型拡散層２
と、これの一方の側に位置するようにＰ型半導体基板１
の上部に形成されているＮ型ドレイン拡散層３、４と、
プログラミング用Ｎ型拡散層２の下に位置するようにＰ
型半導体基板１の中間部に形成されている下層Ｎ型拡散
層５と、プログラミング用Ｎ型拡散層２およびＮ型ソー
スドレイン拡散層３、４の上にそれぞれ形成されている
トンネル酸化膜６およびチャネル部ゲーソ酸化膜７と、
これらの上に形成されているフローティングゲート８、
９とを有する。フローティングゲート８からトンネル現
象によりトンネル酸化膜６を通過してくる電子が下層Ｎ
型拡散層５に落ちる。
上部に形成されているプログラミング用Ｎ型拡散層２
と、これの一方の側に位置するようにＰ型半導体基板１
の上部に形成されているＮ型ドレイン拡散層３、４と、
プログラミング用Ｎ型拡散層２の下に位置するようにＰ
型半導体基板１の中間部に形成されている下層Ｎ型拡散
層５と、プログラミング用Ｎ型拡散層２およびＮ型ソー
スドレイン拡散層３、４の上にそれぞれ形成されている
トンネル酸化膜６およびチャネル部ゲーソ酸化膜７と、
これらの上に形成されているフローティングゲート８、
９とを有する。フローティングゲート８からトンネル現
象によりトンネル酸化膜６を通過してくる電子が下層Ｎ
型拡散層５に落ちる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的消去型不揮
発性記録装置（ＥＥＰＲＯＭ）などの半導体装置および
その製造方法に関する。
発性記録装置（ＥＥＰＲＯＭ）などの半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】従来より、この種の半導体装置として、
フローティングゲートに注入する電子を埋め込み拡散層
より半導体基板へ注入しその電子を基板およびソースド
レイン拡散層間の高電界の空乏層により加速し高エネル
ギーにしフローティングゲートへ注入し書込を行うもの
がある。この従来の半導体装置においては、フローティ
ングゲートからプログラミング用Ｎ型拡散層に電子を抽
出する時に、図１０の（１）に示すようにフローティン
グゲートよりトンネリング現象によりトンネル酸化膜を
トンネルしてきた電子がプログラミング用Ｎ型拡散層に
落ち、この時に落ちてきた電子のエネルギーによりプロ
グラミング用Ｎ型拡散層にホールが発生する。図１０の
（１）で発生したホールでプログラミング用Ｎ型拡散層
内で再結合されなかったホールは図１０の（２）に示す
ようにプログラミング用Ｎ型拡散層とＰ型半導体基板間
の空乏層の電界によりＰ型半導体基板側へ加速される。
強い電界により加速されたホールは、空乏層内でインパ
クトイオン化を起こし伝導帯に電子が発生する。発生し
た電子も空乏層内でトンネルゲート酸化膜側へ加速され
る。加速された電子により、インパクトイオン化を起こ
し、価電子帯にホールが発生しそのホールが再度加速さ
れ更に伝導帯に電子が発生し雪崩方式に電子およびホー
ルが発生する。
フローティングゲートに注入する電子を埋め込み拡散層
より半導体基板へ注入しその電子を基板およびソースド
レイン拡散層間の高電界の空乏層により加速し高エネル
ギーにしフローティングゲートへ注入し書込を行うもの
がある。この従来の半導体装置においては、フローティ
ングゲートからプログラミング用Ｎ型拡散層に電子を抽
出する時に、図１０の（１）に示すようにフローティン
グゲートよりトンネリング現象によりトンネル酸化膜を
トンネルしてきた電子がプログラミング用Ｎ型拡散層に
落ち、この時に落ちてきた電子のエネルギーによりプロ
グラミング用Ｎ型拡散層にホールが発生する。図１０の
（１）で発生したホールでプログラミング用Ｎ型拡散層
内で再結合されなかったホールは図１０の（２）に示す
ようにプログラミング用Ｎ型拡散層とＰ型半導体基板間
の空乏層の電界によりＰ型半導体基板側へ加速される。
強い電界により加速されたホールは、空乏層内でインパ
クトイオン化を起こし伝導帯に電子が発生する。発生し
た電子も空乏層内でトンネルゲート酸化膜側へ加速され
る。加速された電子により、インパクトイオン化を起こ
し、価電子帯にホールが発生しそのホールが再度加速さ
れ更に伝導帯に電子が発生し雪崩方式に電子およびホー
ルが発生する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、加速された高エネルギーを持っ
た電子によりトンネル酸化膜へダメージが与えられ界面
準位が発生しプログラミング特性が劣化し耐久性が劣化
するという問題がある。
半導体装置においては、加速された高エネルギーを持っ
た電子によりトンネル酸化膜へダメージが与えられ界面
準位が発生しプログラミング特性が劣化し耐久性が劣化
するという問題がある。
【０００４】本発明の目的は、トンネル酸化膜へダメー
ジを低減して耐久性を向上させることができる半導体装
置およびその製造方法を提供することにある。
ジを低減して耐久性を向上させることができる半導体装
置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、Ｐ型半導体基板と、Ｐ型半
導体基板の上部に形成されているトンネル酸化膜と、ト
ンネル酸化膜の上に形成されているフローティングゲー
トと、トンネル酸化膜と所定間隔をおいてＰ型半導体基
板の上部に形成されているプログラミング用Ｎ型拡散層
と、プログラミング用Ｎ型拡散層の下に位置するように
Ｐ型半導体基板の中間部に形成されている下層Ｎ型拡散
層とを有し、フローティングゲートからトンネル現象に
よりトンネル酸化膜を通過してくる電子が下層Ｎ型拡散
層に落ちることを特徴とする。
に、請求項１記載の発明は、Ｐ型半導体基板と、Ｐ型半
導体基板の上部に形成されているトンネル酸化膜と、ト
ンネル酸化膜の上に形成されているフローティングゲー
トと、トンネル酸化膜と所定間隔をおいてＰ型半導体基
板の上部に形成されているプログラミング用Ｎ型拡散層
と、プログラミング用Ｎ型拡散層の下に位置するように
Ｐ型半導体基板の中間部に形成されている下層Ｎ型拡散
層とを有し、フローティングゲートからトンネル現象に
よりトンネル酸化膜を通過してくる電子が下層Ｎ型拡散
層に落ちることを特徴とする。
【０００６】請求項２記載の発明は、Ｐ型半導体基板
と、Ｐ型半導体基板の上部に形成されているプログラミ
ング用Ｎ型拡散層と、プログラミング用Ｎ型拡散層の一
方の側に位置するようにＰ型半導体基板の上部に形成さ
れている２つのＮ型ドレイン拡散層と、プログラミング
用Ｎ型拡散層の下に位置するように前記Ｐ型半導体基板
の中間部に形成されている下層Ｎ型拡散層と、プログラ
ミング用Ｎ型拡散層およびＮ型ドレイン拡散層の上にそ
れぞれ形成されているトンネル酸化膜およびチャネル部
ゲート酸化膜と、トンネル酸化膜およびチャネル部ゲー
ト酸化膜の上にそれぞれ形成されている２つのフローテ
ィングゲートとを有することを特徴とする。
と、Ｐ型半導体基板の上部に形成されているプログラミ
ング用Ｎ型拡散層と、プログラミング用Ｎ型拡散層の一
方の側に位置するようにＰ型半導体基板の上部に形成さ
れている２つのＮ型ドレイン拡散層と、プログラミング
用Ｎ型拡散層の下に位置するように前記Ｐ型半導体基板
の中間部に形成されている下層Ｎ型拡散層と、プログラ
ミング用Ｎ型拡散層およびＮ型ドレイン拡散層の上にそ
れぞれ形成されているトンネル酸化膜およびチャネル部
ゲート酸化膜と、トンネル酸化膜およびチャネル部ゲー
ト酸化膜の上にそれぞれ形成されている２つのフローテ
ィングゲートとを有することを特徴とする。
【０００７】請求項３記載の発明は、Ｐ型半導体基板
と、Ｐ型半導体基板の上部に所定間隔をおいて形成され
ているプログラミング用Ｎ型拡散層およびセルＮ型ソー
ス拡散層と、プログラミング用Ｎ型拡散層の下に位置す
るようにＰ型半導体基板の中間部に形成されている下層
Ｎ型拡散層と、プログラミング用Ｎ型拡散層の上に形成
されているトンネル酸化膜と、トンネル酸化膜を囲むよ
うにプログラミング用Ｎ型拡散層およびＰ型半導体基板
の上に形成されている第１のゲート酸化膜と、ゲート酸
化膜およびトンネル酸化膜の上に形成されているフロー
ティングゲートと、フローティングゲートの上に形成さ
れている絶縁膜と、絶縁膜の上に形成されているコント
ロールゲートと、プログラミング用Ｎ型拡散層のセルＮ
型ソース拡散層と反対側に位置するようにＰ型半導体基
板の上部に形成されている第２のゲート酸化膜と、第２
のゲート酸化膜とプログラミング用Ｎ型拡散層との間に
位置するようにＰ型半導体基板の上部に形成されている
Ｎ型ソース拡散層と、第２のゲート酸化膜の上に形成さ
れているゲートとを有することを特徴とする。
と、Ｐ型半導体基板の上部に所定間隔をおいて形成され
ているプログラミング用Ｎ型拡散層およびセルＮ型ソー
ス拡散層と、プログラミング用Ｎ型拡散層の下に位置す
るようにＰ型半導体基板の中間部に形成されている下層
Ｎ型拡散層と、プログラミング用Ｎ型拡散層の上に形成
されているトンネル酸化膜と、トンネル酸化膜を囲むよ
うにプログラミング用Ｎ型拡散層およびＰ型半導体基板
の上に形成されている第１のゲート酸化膜と、ゲート酸
化膜およびトンネル酸化膜の上に形成されているフロー
ティングゲートと、フローティングゲートの上に形成さ
れている絶縁膜と、絶縁膜の上に形成されているコント
ロールゲートと、プログラミング用Ｎ型拡散層のセルＮ
型ソース拡散層と反対側に位置するようにＰ型半導体基
板の上部に形成されている第２のゲート酸化膜と、第２
のゲート酸化膜とプログラミング用Ｎ型拡散層との間に
位置するようにＰ型半導体基板の上部に形成されている
Ｎ型ソース拡散層と、第２のゲート酸化膜の上に形成さ
れているゲートとを有することを特徴とする。
【０００８】請求項４記載の発明は、Ｐ型半導体基板の
上部にトンネル酸化膜を形成する工程と、トンネル酸化
膜の上にフローティングゲートを形成する工程と、Ｐ型
半導体基板の中間部に下層Ｎ型拡散層を形成する工程
と、下層Ｎ型拡散層の上に位置するようにトンネル酸化
膜と所定間隔をおいてＰ型半導体基板の上部にプログラ
ミング用Ｎ型拡散層を形成する工程とを有することを特
徴とする。
上部にトンネル酸化膜を形成する工程と、トンネル酸化
膜の上にフローティングゲートを形成する工程と、Ｐ型
半導体基板の中間部に下層Ｎ型拡散層を形成する工程
と、下層Ｎ型拡散層の上に位置するようにトンネル酸化
膜と所定間隔をおいてＰ型半導体基板の上部にプログラ
ミング用Ｎ型拡散層を形成する工程とを有することを特
徴とする。
【０００９】請求項５記載の発明は、Ｐ型半導体基板の
中間部に下層Ｎ型拡散層を形成する工程と、下層Ｎ型拡
散層の上に位置するようにＰ型半導体基板の上部にプロ
グラミング用Ｎ型拡散層を形成する工程と、プログラミ
ング用Ｎ型拡散層の一方の側に位置するようにＰ型半導
体基板の上部に２つのＮ型ドレイン拡散層を形成する工
程と、プログラミング用Ｎ型拡散層およびＮ型ドレイン
拡散層の上にそれぞれトンネル酸化膜およびチャネル部
ゲート酸化膜を形成する工程と、トンネル酸化膜および
チャネル部ゲート酸化膜の上にそれぞれフローティング
ゲートを形成する工程とを有することを特徴とする。
中間部に下層Ｎ型拡散層を形成する工程と、下層Ｎ型拡
散層の上に位置するようにＰ型半導体基板の上部にプロ
グラミング用Ｎ型拡散層を形成する工程と、プログラミ
ング用Ｎ型拡散層の一方の側に位置するようにＰ型半導
体基板の上部に２つのＮ型ドレイン拡散層を形成する工
程と、プログラミング用Ｎ型拡散層およびＮ型ドレイン
拡散層の上にそれぞれトンネル酸化膜およびチャネル部
ゲート酸化膜を形成する工程と、トンネル酸化膜および
チャネル部ゲート酸化膜の上にそれぞれフローティング
ゲートを形成する工程とを有することを特徴とする。
【００１０】請求項６記載の発明は、Ｐ型半導体基板の
中間部に下層Ｎ型拡散層を形成する工程と、下層Ｎ型拡
散層の上にプログラミング用Ｎ型拡散層が位置するよう
にＰ型半導体基板の上部に所定間隔をおいてプログラミ
ング用Ｎ型拡散層およびセルＮ型ソース拡散層を形成す
る工程と、プログラミング用Ｎ型拡散層およびＰ型半導
体基板の上に第１のゲート酸化膜を形成しプログラミン
グ用Ｎ型拡散層のセルＮ型ソース拡散層と反対側に位置
するようにＰ型半導体基板の上部に第２のゲート酸化膜
を形成する工程と、第１のゲート酸化膜にホールを形成
した後にプログラミング用Ｎ型拡散層の上に位置するよ
うにホールにトンネル酸化膜を形成する工程と、第１の
ゲート酸化膜およびトンネル酸化膜の上にフローティン
グゲートを形成し第２のゲート酸化膜の上にゲートを形
成する工程と、フローティングゲートの上に絶縁膜を形
成する工程と、絶縁膜の上にコントロールゲートを形成
する工程と、第２のゲート酸化膜とプログラミング用Ｎ
型拡散層との間に位置するようにＰ型半導体基板の上部
にＮ型ソース拡散層を形成する工程とを有することを特
徴とする。
中間部に下層Ｎ型拡散層を形成する工程と、下層Ｎ型拡
散層の上にプログラミング用Ｎ型拡散層が位置するよう
にＰ型半導体基板の上部に所定間隔をおいてプログラミ
ング用Ｎ型拡散層およびセルＮ型ソース拡散層を形成す
る工程と、プログラミング用Ｎ型拡散層およびＰ型半導
体基板の上に第１のゲート酸化膜を形成しプログラミン
グ用Ｎ型拡散層のセルＮ型ソース拡散層と反対側に位置
するようにＰ型半導体基板の上部に第２のゲート酸化膜
を形成する工程と、第１のゲート酸化膜にホールを形成
した後にプログラミング用Ｎ型拡散層の上に位置するよ
うにホールにトンネル酸化膜を形成する工程と、第１の
ゲート酸化膜およびトンネル酸化膜の上にフローティン
グゲートを形成し第２のゲート酸化膜の上にゲートを形
成する工程と、フローティングゲートの上に絶縁膜を形
成する工程と、絶縁膜の上にコントロールゲートを形成
する工程と、第２のゲート酸化膜とプログラミング用Ｎ
型拡散層との間に位置するようにＰ型半導体基板の上部
にＮ型ソース拡散層を形成する工程とを有することを特
徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としての半導体装置は、Ｐ型半導体基
板１と、このＰ型半導体基板１の上部に形成されている
プログラミング用Ｎ型拡散層２と、このプログラミング
用Ｎ型拡散層２の一方の側に位置するようにＰ型半導体
基板１の上部に形成されている２つのＮ型ドレイン拡散
層３、４と、プログラミング用Ｎ型拡散層２の下に位置
するようにＰ型半導体基板１の中間部に形成されている
下層Ｎ型拡散層５と、プログラミング用Ｎ型拡散層２お
よびＮ型ドレイン拡散層３、４の上にそれぞれ形成され
ているトンネル酸化膜６およびチャネル部ゲート酸化膜
７と、これらのトンネル酸化膜６およびチャネル部ゲー
ト酸化膜７の上にそれぞれ形成されている２つのフロー
ティングゲート８、９とを有している。
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としての半導体装置は、Ｐ型半導体基
板１と、このＰ型半導体基板１の上部に形成されている
プログラミング用Ｎ型拡散層２と、このプログラミング
用Ｎ型拡散層２の一方の側に位置するようにＰ型半導体
基板１の上部に形成されている２つのＮ型ドレイン拡散
層３、４と、プログラミング用Ｎ型拡散層２の下に位置
するようにＰ型半導体基板１の中間部に形成されている
下層Ｎ型拡散層５と、プログラミング用Ｎ型拡散層２お
よびＮ型ドレイン拡散層３、４の上にそれぞれ形成され
ているトンネル酸化膜６およびチャネル部ゲート酸化膜
７と、これらのトンネル酸化膜６およびチャネル部ゲー
ト酸化膜７の上にそれぞれ形成されている２つのフロー
ティングゲート８、９とを有している。
【００１２】また、半導体装置は、プログラミング用Ｎ
型拡散層２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡
散層１０と、Ｐ型半導体基板１の上部に形成されている
素子分離膜１１と、Ｎ型ドレイン拡散層３、４とフロー
ティングゲート８、９および素子分離膜１１の上に形成
されている層間絶縁膜１２と、プログラミング用Ｎ型拡
散層２の上に位置するように層間絶縁膜１２に形成され
ているコンタクトホール１３とを有している。
型拡散層２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡
散層１０と、Ｐ型半導体基板１の上部に形成されている
素子分離膜１１と、Ｎ型ドレイン拡散層３、４とフロー
ティングゲート８、９および素子分離膜１１の上に形成
されている層間絶縁膜１２と、プログラミング用Ｎ型拡
散層２の上に位置するように層間絶縁膜１２に形成され
ているコンタクトホール１３とを有している。
【００１３】次に、図１の半導体装置の動作を説明す
る。フローティングゲート８、９より電子を抽出する場
合には、Ｎ型ソースドレイン拡散層３およびＰ型半導体
基板１を接地し、プログラミング用Ｎ型拡散層２に高電
圧（Ｖｐｐ）を印加し、フローティングゲート８、９か
らプログラミング用Ｎ型拡散層２にＦＮトンネル現象に
より電子を抽出しチャネル領域の閾値をデプレッション
状態にする。また、フローティングゲート８、９に電子
を注入する場合には、プログラミング用Ｎ型拡散層２お
よびＰ型半導体基板１を接地し、Ｎ型ドレイン拡散層３
に高電圧（Ｖｐｐ）を印加する。フローティングゲート
８、９とＮ型ドレイン拡散層３の容量結合によりフロー
ティングゲート８、９の電位がＶｐｐの近くまで持ち上
がりフローティングゲート８、９とプログラミング用Ｎ
型拡散層２の間のトンネル現象によりフローティングゲ
ート８、９に電子が注入されチャネル領域の閾値が上昇
する。このように、１セルにて２値状態を作り出し情報
のプログラミングを行う。
る。フローティングゲート８、９より電子を抽出する場
合には、Ｎ型ソースドレイン拡散層３およびＰ型半導体
基板１を接地し、プログラミング用Ｎ型拡散層２に高電
圧（Ｖｐｐ）を印加し、フローティングゲート８、９か
らプログラミング用Ｎ型拡散層２にＦＮトンネル現象に
より電子を抽出しチャネル領域の閾値をデプレッション
状態にする。また、フローティングゲート８、９に電子
を注入する場合には、プログラミング用Ｎ型拡散層２お
よびＰ型半導体基板１を接地し、Ｎ型ドレイン拡散層３
に高電圧（Ｖｐｐ）を印加する。フローティングゲート
８、９とＮ型ドレイン拡散層３の容量結合によりフロー
ティングゲート８、９の電位がＶｐｐの近くまで持ち上
がりフローティングゲート８、９とプログラミング用Ｎ
型拡散層２の間のトンネル現象によりフローティングゲ
ート８、９に電子が注入されチャネル領域の閾値が上昇
する。このように、１セルにて２値状態を作り出し情報
のプログラミングを行う。
【００１４】次に、図１の半導体装置の製造方法を図面
に基づいて説明する。まず、図２に示すように、Ｐ型半
導体基板１の上部に複数の素子分離膜１１を形成する。
次に、図３に示すように、Ｐ型半導体基板１の中間部に
下層Ｎ型拡散層５をイオン注入法により形成する。次
に、図３に示すように、下層Ｎ型拡散層５の上に位置す
るようにＰ型半導体基板１の上部にプログラミング用Ｎ
型拡散層２をイオン注入法により形成し、プログラミン
グ用Ｎ型拡散層２の一方の側に位置するようにＰ型半導
体基板１の上部に２つのＮ型ドレイン拡散層３、４をイ
オン注入法により形成する。次に、図４に示すように、
プログラミング用Ｎ型拡散層２およびＮ型ドレイン拡散
層３、４の上にそれぞれトンネル酸化膜６およびチャネ
ル部ゲート酸化膜７を形成する。次に、図４に示すよう
に、トンネル酸化膜６およびチャネル部ゲート酸化膜７
の上にそれぞれフローティングゲート８、９を形成す
る。次に、図１に示すように、Ｎ型ドレイン拡散層３、
４とフローティングゲート８、９および素子分離膜１１
の上に層間分離膜１２を形成する。次に、図１に示すよ
うに、プログラミング用Ｎ型拡散層２の上に位置するよ
うに層間分離膜１２にコンタクトホール１３を形成す
る。次に、図１に示すように、コンタクトホール１３を
介してイオン注入法によりプログラミング用Ｎ型拡散層
２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡散層１０
を形成する。
に基づいて説明する。まず、図２に示すように、Ｐ型半
導体基板１の上部に複数の素子分離膜１１を形成する。
次に、図３に示すように、Ｐ型半導体基板１の中間部に
下層Ｎ型拡散層５をイオン注入法により形成する。次
に、図３に示すように、下層Ｎ型拡散層５の上に位置す
るようにＰ型半導体基板１の上部にプログラミング用Ｎ
型拡散層２をイオン注入法により形成し、プログラミン
グ用Ｎ型拡散層２の一方の側に位置するようにＰ型半導
体基板１の上部に２つのＮ型ドレイン拡散層３、４をイ
オン注入法により形成する。次に、図４に示すように、
プログラミング用Ｎ型拡散層２およびＮ型ドレイン拡散
層３、４の上にそれぞれトンネル酸化膜６およびチャネ
ル部ゲート酸化膜７を形成する。次に、図４に示すよう
に、トンネル酸化膜６およびチャネル部ゲート酸化膜７
の上にそれぞれフローティングゲート８、９を形成す
る。次に、図１に示すように、Ｎ型ドレイン拡散層３、
４とフローティングゲート８、９および素子分離膜１１
の上に層間分離膜１２を形成する。次に、図１に示すよ
うに、プログラミング用Ｎ型拡散層２の上に位置するよ
うに層間分離膜１２にコンタクトホール１３を形成す
る。次に、図１に示すように、コンタクトホール１３を
介してイオン注入法によりプログラミング用Ｎ型拡散層
２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡散層１０
を形成する。
【００１５】次に、本発明の第２の実施形態を説明す
る。図５に示すように、本発明の第２の実施形態として
の半導体装置は、Ｐ型半導体基板２１と、このＰ型半導
体基板２１の上部に所定間隔をおいて形成されているプ
ログラミング用Ｎ型拡散層２２およびセルＮ型ソース拡
散層２３と、第１のプログラミング用Ｎ型拡散層２２の
下に位置するようにＰ型半導体基板２１の中間部に形成
されている下層Ｎ型拡散層２４と、プログラミング用Ｎ
型拡散層２２の上に形成されているトンネル酸化膜２５
と、このトンネル酸化膜２５を囲むようにプログラミン
グ用Ｎ型拡散層２２およびＰ型半導体基板１の上に形成
されている第１のゲート酸化膜２６と、この第１のゲー
ト酸化膜２６およびトンネル酸化膜２５の上に形成され
ているフローティングゲート２７と、このフローティン
グゲート２７の上に形成されているＯＮＯ膜（絶縁膜）
２８と、このＯＮＯ膜２８の上に形成されているコント
ロールゲート２９と、プログラミング用Ｎ型拡散層２２
のセルＮ型ソース拡散層２３と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されている第２のゲー
ト酸化膜３０と、この第２のゲート酸化膜３０とプログ
ラミング用Ｎ型拡散層２２との間に位置するようにＰ型
半導体基板２１の上部に形成されているＮ型ソース拡散
層３１と、第２のゲート酸化膜３０の上に形成されてい
るゲート３２とを有する。
る。図５に示すように、本発明の第２の実施形態として
の半導体装置は、Ｐ型半導体基板２１と、このＰ型半導
体基板２１の上部に所定間隔をおいて形成されているプ
ログラミング用Ｎ型拡散層２２およびセルＮ型ソース拡
散層２３と、第１のプログラミング用Ｎ型拡散層２２の
下に位置するようにＰ型半導体基板２１の中間部に形成
されている下層Ｎ型拡散層２４と、プログラミング用Ｎ
型拡散層２２の上に形成されているトンネル酸化膜２５
と、このトンネル酸化膜２５を囲むようにプログラミン
グ用Ｎ型拡散層２２およびＰ型半導体基板１の上に形成
されている第１のゲート酸化膜２６と、この第１のゲー
ト酸化膜２６およびトンネル酸化膜２５の上に形成され
ているフローティングゲート２７と、このフローティン
グゲート２７の上に形成されているＯＮＯ膜（絶縁膜）
２８と、このＯＮＯ膜２８の上に形成されているコント
ロールゲート２９と、プログラミング用Ｎ型拡散層２２
のセルＮ型ソース拡散層２３と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されている第２のゲー
ト酸化膜３０と、この第２のゲート酸化膜３０とプログ
ラミング用Ｎ型拡散層２２との間に位置するようにＰ型
半導体基板２１の上部に形成されているＮ型ソース拡散
層３１と、第２のゲート酸化膜３０の上に形成されてい
るゲート３２とを有する。
【００１６】また、半導体装置は、第２のゲート酸化膜
３０のＮ型ソース拡散層３１と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されているＮ型ドレイ
ン拡散層３３と、このＮ型ドレイン拡散層３３と下層Ｎ
型拡散層２４と接続する接続用Ｎ型拡散層３４と、Ｐ型
半導体基板２１の上部に形成されている素子分離膜３５
と、第２のプログラミング用Ｎ型拡散層２３とコントロ
ールゲート２９と、Ｎ型ソース拡散層３１と、Ｎ型ドレ
イン拡散層３３および素子分離膜３５の上に形成されて
いる層間絶縁膜３６と、Ｎ型ドレイン拡散層３３の上に
位置するように層間絶縁膜３６に形成されているコンタ
クトホール３７とを有している。
３０のＮ型ソース拡散層３１と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されているＮ型ドレイ
ン拡散層３３と、このＮ型ドレイン拡散層３３と下層Ｎ
型拡散層２４と接続する接続用Ｎ型拡散層３４と、Ｐ型
半導体基板２１の上部に形成されている素子分離膜３５
と、第２のプログラミング用Ｎ型拡散層２３とコントロ
ールゲート２９と、Ｎ型ソース拡散層３１と、Ｎ型ドレ
イン拡散層３３および素子分離膜３５の上に形成されて
いる層間絶縁膜３６と、Ｎ型ドレイン拡散層３３の上に
位置するように層間絶縁膜３６に形成されているコンタ
クトホール３７とを有している。
【００１７】次に、図６の半導体装置の製造方法を図面
に基づいて説明する。まず、図６に示すように、Ｐ型半
導体基板２１の中間部に下層Ｎ型拡散層２４をイオン注
入法により形成する。次に、図６に示すように、下層Ｎ
型拡散層２４の上に第１のプログラミング用Ｎ型拡散層
２２が位置するようにＰ型半導体基板２１の上部に所定
間隔をおいてプログラミング用Ｎ型拡散層２２およびセ
ルＮ型拡散層２３をイオン注入法により形成する。次
に、図７に示すように、プログラミング用Ｎ型拡散層２
２およびＰ型半導体基板２１の上にゲート酸化膜２６を
形成しプログラミング用Ｎ型拡散層２２のセルＮ型拡散
層２３と反対側に位置するようにＰ型半導体基板２１の
上部に第２のゲート酸化膜３０を形成する。次に、図７
に示すように、第１のゲート酸化膜２６にホールを形成
した後に第１のプログラミング用Ｎ型拡散層２２の上に
位置するように上記ホールにトンネル酸化膜２５を形成
する。次に、図７に示すように、第１のゲート酸化膜２
６およびトンネル酸化膜２５の上にフローティングゲー
ト２７を形成し第２のゲート酸化膜３０の上にゲート３
２を形成する。次に、図９に示すように、フローティン
グゲート２７の上にＯＮＯ膜（絶縁膜）２８を形成す
る。次に、図８に示すように、ＯＮＯ膜２８の上にコン
トロールゲート２９を形成する。次に、図８に示すよう
に、第２のゲート酸化膜３０とプログラミング用Ｎ型拡
散層２２との間に位置するようにＰ型半導体基板２１の
上部にＮ型ソース拡散層３１をイオン注入法により形成
するとともに第２のゲート酸化膜３０のＮ型ソース拡散
層３１と反対側に位置するようにＰ型半導体基板２１の
上部にＮ型ドレイン拡散層３３を形成する。次に、図５
に示すように、セルＮ型ソース型拡散層２３とコントロ
ールゲート２９とＮ型ソース拡散層３１とＮ型ドレイン
拡散層３３および素子分離膜３５の上に層間絶縁膜３６
を形成する。次に、図５に示すように、Ｎ型ドレイン拡
散層３３の上に位置するように層間絶縁膜３６にコンタ
クトホール３７を形成する。次に、図５に示すように、
Ｎ型ドレイン拡散層３３と下層Ｎ型拡散層２４と接続す
る接続用Ｎ型拡散層３４をコンタクトホール３７を介し
てイオン注入法により形成する。
に基づいて説明する。まず、図６に示すように、Ｐ型半
導体基板２１の中間部に下層Ｎ型拡散層２４をイオン注
入法により形成する。次に、図６に示すように、下層Ｎ
型拡散層２４の上に第１のプログラミング用Ｎ型拡散層
２２が位置するようにＰ型半導体基板２１の上部に所定
間隔をおいてプログラミング用Ｎ型拡散層２２およびセ
ルＮ型拡散層２３をイオン注入法により形成する。次
に、図７に示すように、プログラミング用Ｎ型拡散層２
２およびＰ型半導体基板２１の上にゲート酸化膜２６を
形成しプログラミング用Ｎ型拡散層２２のセルＮ型拡散
層２３と反対側に位置するようにＰ型半導体基板２１の
上部に第２のゲート酸化膜３０を形成する。次に、図７
に示すように、第１のゲート酸化膜２６にホールを形成
した後に第１のプログラミング用Ｎ型拡散層２２の上に
位置するように上記ホールにトンネル酸化膜２５を形成
する。次に、図７に示すように、第１のゲート酸化膜２
６およびトンネル酸化膜２５の上にフローティングゲー
ト２７を形成し第２のゲート酸化膜３０の上にゲート３
２を形成する。次に、図９に示すように、フローティン
グゲート２７の上にＯＮＯ膜（絶縁膜）２８を形成す
る。次に、図８に示すように、ＯＮＯ膜２８の上にコン
トロールゲート２９を形成する。次に、図８に示すよう
に、第２のゲート酸化膜３０とプログラミング用Ｎ型拡
散層２２との間に位置するようにＰ型半導体基板２１の
上部にＮ型ソース拡散層３１をイオン注入法により形成
するとともに第２のゲート酸化膜３０のＮ型ソース拡散
層３１と反対側に位置するようにＰ型半導体基板２１の
上部にＮ型ドレイン拡散層３３を形成する。次に、図５
に示すように、セルＮ型ソース型拡散層２３とコントロ
ールゲート２９とＮ型ソース拡散層３１とＮ型ドレイン
拡散層３３および素子分離膜３５の上に層間絶縁膜３６
を形成する。次に、図５に示すように、Ｎ型ドレイン拡
散層３３の上に位置するように層間絶縁膜３６にコンタ
クトホール３７を形成する。次に、図５に示すように、
Ｎ型ドレイン拡散層３３と下層Ｎ型拡散層２４と接続す
る接続用Ｎ型拡散層３４をコンタクトホール３７を介し
てイオン注入法により形成する。
【００１８】次に、本発明の上記第１および第２の実施
形態としての半導体装置の動作を説明する。トンネル酸
化膜６（２５）よりトンネルしてきた電子によりプログ
ラミング用Ｎ型拡散層２（２２）にホールが発生し、プ
ログラミング用Ｎ型拡散層２（２２）とＰ型半導体基板
１（２１）の間の空乏層により加速される。しかし、下
層Ｎ型拡散層５（２４）を設けてプログラミング用Ｎ型
拡散層２（２２）と同電位にすることにより、図９に示
すようにバンドが曲げられホールはインパクトイオン化
を起こすまで加速されづらくなる。これにより、伝導帯
に電子が発生しないためトンネル酸化膜６（２５）への
ダメージを押さえられる。また、プログラミング用Ｎ型
拡散層２（２２）とＰ型半導体基板１（２１）の間の空
乏層をホールが抜けた場合でも下層Ｎ型拡散層５（２
４）にて再結合されるためホール数は減少する。さら
に、下層Ｎ型拡散層５（２４）でも再結合されずに残っ
たホールは下層Ｎ型拡散層５（２４）とＰ型半導体基板
１（２１）の間の空乏層により加速され従来同様インパ
クトイオン化を起こし、伝導帯に電子が発生するがトン
ネル酸化膜６（２５）より遠い部分で発生するためトン
ネル酸化膜６（２５）へダメージを与えない。
形態としての半導体装置の動作を説明する。トンネル酸
化膜６（２５）よりトンネルしてきた電子によりプログ
ラミング用Ｎ型拡散層２（２２）にホールが発生し、プ
ログラミング用Ｎ型拡散層２（２２）とＰ型半導体基板
１（２１）の間の空乏層により加速される。しかし、下
層Ｎ型拡散層５（２４）を設けてプログラミング用Ｎ型
拡散層２（２２）と同電位にすることにより、図９に示
すようにバンドが曲げられホールはインパクトイオン化
を起こすまで加速されづらくなる。これにより、伝導帯
に電子が発生しないためトンネル酸化膜６（２５）への
ダメージを押さえられる。また、プログラミング用Ｎ型
拡散層２（２２）とＰ型半導体基板１（２１）の間の空
乏層をホールが抜けた場合でも下層Ｎ型拡散層５（２
４）にて再結合されるためホール数は減少する。さら
に、下層Ｎ型拡散層５（２４）でも再結合されずに残っ
たホールは下層Ｎ型拡散層５（２４）とＰ型半導体基板
１（２１）の間の空乏層により加速され従来同様インパ
クトイオン化を起こし、伝導帯に電子が発生するがトン
ネル酸化膜６（２５）より遠い部分で発生するためトン
ネル酸化膜６（２５）へダメージを与えない。
【００１９】なお、本発明は、フローティングゲートよ
りトンネル現象を利用して酸化膜をトンネルしてきた電
子が下層Ｎ型拡散層５（２４）に落ちる半導体装置に適
用できる。
りトンネル現象を利用して酸化膜をトンネルしてきた電
子が下層Ｎ型拡散層５（２４）に落ちる半導体装置に適
用できる。
【００２０】
【発明の効果】本発明によれば、プログラミング用Ｎ型
拡散層の下に下層Ｎ型拡散層を設けることによりトンネ
ル酸化膜へのダメージを低減できるから、耐久性を向上
させることができる。すなわち、本発明によれば、デー
タの書き込みおよび消去の繰り返し回数を増大させるこ
とができる。
拡散層の下に下層Ｎ型拡散層を設けることによりトンネ
ル酸化膜へのダメージを低減できるから、耐久性を向上
させることができる。すなわち、本発明によれば、デー
タの書き込みおよび消去の繰り返し回数を増大させるこ
とができる。
【図１】本発明の第１の実施形態としての半導体装置の
要部を示す部分断面図である。
要部を示す部分断面図である。
【図２】図１の半導体装置を製造する工程を説明するた
めの図である。
めの図である。
【図３】図１の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図４】図１の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図５】本発明の第２の実施形態としての半導体装置の
要部を示す部分断面図である。
要部を示す部分断面図である。
【図６】図５の半導体装置を製造する工程を説明するた
めの図である。
めの図である。
【図７】図５の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図８】図５の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図９】図１および図５の半導体装置の動作を説明する
ための図である。
ための図である。
【図１０】従来の半導体装置の動作を説明するための図
である。
である。
１ Ｐ型半導体基板 ２ プログラミング用Ｎ型拡散層 ３ Ｎ型ドレイン拡散層 ４ Ｎ型ドレイン拡散層 ５ 下層Ｎ型拡散層 ６ トンネル酸化膜 ７ チャネル部ゲート酸化膜 ８、９ フローティングゲート １０ 接続用Ｎ型拡散層 １１ 素子分離膜 １２ 層間絶縁膜 １３ コンタクトホール ２１ Ｐ型半導体基板 ２２ プログラミング用Ｎ型拡散層 ２３ セルＮ型ソース拡散層 ２４ 下層Ｎ型拡散層 ２５ トンネル酸化膜 ２６ 第１のゲート酸化膜 ２７ フローティングゲート ２８ ＯＮＯ膜（絶縁膜） ２９ コントロールゲート ３０ 第２のゲート酸化膜 ３１ Ｎ型ソース拡散層 ３２ ゲート ３３ Ｎ型ドレイン拡散層 ３４ 接続用Ｎ型拡散層 ３５ 素子分離膜 ３６ 層間絶縁膜 ３７ コンタクトホール
【手続補正書】
【提出日】平成１１年１１月８日（１９９９．１１．
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的消去型不揮
発性記録装置（ＥＥＰＲＯＭ）などの半導体装置および
その製造方法に関する。
発性記録装置（ＥＥＰＲＯＭ）などの半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】従来より、この種の半導体装置として、
フローティングゲートに注入する電子を埋め込み拡散層
より半導体基板へ注入しその電子を基板およびソースド
レイン拡散層間の高電界の空乏層により加速し高エネル
ギーにしフローティングゲートへ注入し書込を行うもの
がある。この従来の半導体装置においては、フローティ
ングゲートからプログラミング用Ｎ型拡散層に電子を抽
出する時に、図１０の（１）に示すようにフローティン
グゲートよりトンネリング現象によりトンネル酸化膜を
トンネルしてきた電子がプログラミング用Ｎ型拡散層に
落ち、この時に落ちてきた電子のエネルギーによりプロ
グラミング用Ｎ型拡散層にホールが発生する。図１０の
（１）で発生したホールでプログラミング用Ｎ型拡散層
内で再結合されなかったホールは図１０の（２）に示す
ようにプログラミング用Ｎ型拡散層とＰ型半導体基板間
の空乏層の電界によりＰ型半導体基板側へ加速される。
強い電界により加速されたホールは、空乏層内でインパ
クトイオン化を起こし伝導帯に電子が発生する。発生し
た電子も空乏層内でトンネルゲート酸化膜側へ加速され
る。加速された電子により、インパクトイオン化を起こ
し、価電子帯にホールが発生しそのホールが再度加速さ
れ更に伝導帯に電子が発生し雪崩方式に電子およびホー
ルが発生する。
フローティングゲートに注入する電子を埋め込み拡散層
より半導体基板へ注入しその電子を基板およびソースド
レイン拡散層間の高電界の空乏層により加速し高エネル
ギーにしフローティングゲートへ注入し書込を行うもの
がある。この従来の半導体装置においては、フローティ
ングゲートからプログラミング用Ｎ型拡散層に電子を抽
出する時に、図１０の（１）に示すようにフローティン
グゲートよりトンネリング現象によりトンネル酸化膜を
トンネルしてきた電子がプログラミング用Ｎ型拡散層に
落ち、この時に落ちてきた電子のエネルギーによりプロ
グラミング用Ｎ型拡散層にホールが発生する。図１０の
（１）で発生したホールでプログラミング用Ｎ型拡散層
内で再結合されなかったホールは図１０の（２）に示す
ようにプログラミング用Ｎ型拡散層とＰ型半導体基板間
の空乏層の電界によりＰ型半導体基板側へ加速される。
強い電界により加速されたホールは、空乏層内でインパ
クトイオン化を起こし伝導帯に電子が発生する。発生し
た電子も空乏層内でトンネルゲート酸化膜側へ加速され
る。加速された電子により、インパクトイオン化を起こ
し、価電子帯にホールが発生しそのホールが再度加速さ
れ更に伝導帯に電子が発生し雪崩方式に電子およびホー
ルが発生する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、加速された高エネルギーを持っ
た電子によりトンネル酸化膜へダメージが与えられ界面
準位が発生しプログラミング特性が劣化し耐久性が劣化
するという問題がある。
半導体装置においては、加速された高エネルギーを持っ
た電子によりトンネル酸化膜へダメージが与えられ界面
準位が発生しプログラミング特性が劣化し耐久性が劣化
するという問題がある。
【０００４】本発明の目的は、トンネル酸化膜へダメー
ジを低減して耐久性を向上させることができる半導体装
置およびその製造方法を提供することにある。
ジを低減して耐久性を向上させることができる半導体装
置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、Ｐ型半導体基板と、Ｐ型半
導体基板の上部に形成されているトンネル酸化膜と、こ
のトンネル酸化膜の上に形成されているフローティング
ゲートと、フローティングゲートの下にあるＰ型半導体
基板の上部に形成されているプログラミング用Ｎ型拡散
層と、このプログラミング用Ｎ型拡散層の下に位置する
ようにＰ型半導体基板の中間部に形成されている下層Ｎ
型拡散層とを有し、且つプログラミング用Ｎ効拡散層と
前記下層Ｎ型拡散層を同電位にすることを特微としてい
る。
に、請求項１記載の発明は、Ｐ型半導体基板と、Ｐ型半
導体基板の上部に形成されているトンネル酸化膜と、こ
のトンネル酸化膜の上に形成されているフローティング
ゲートと、フローティングゲートの下にあるＰ型半導体
基板の上部に形成されているプログラミング用Ｎ型拡散
層と、このプログラミング用Ｎ型拡散層の下に位置する
ようにＰ型半導体基板の中間部に形成されている下層Ｎ
型拡散層とを有し、且つプログラミング用Ｎ効拡散層と
前記下層Ｎ型拡散層を同電位にすることを特微としてい
る。
【０００６】請求項２記載の発明は、Ｐ型半導体基板の
上部にトンネル酸化膜を形成する工程と、トンネル酸化
膜の上にフローティングゲートを形成する工程と、Ｐ型
半導体基板の中間部に下層Ｎ型拡散層を形成する工程
と、下層Ｎ型拡散層の上方に位置するようにフローティ
ングゲートの下にあるＰ型半導体基板の上部にプログラ
ミング用Ｎ型拡散層を形成する工程と、プログラミング
用Ｎ型拡扱層と下層Ｎ型拡散層とを直接またはトランジ
スタを介して接続する工程とを有することを特微として
いる。
上部にトンネル酸化膜を形成する工程と、トンネル酸化
膜の上にフローティングゲートを形成する工程と、Ｐ型
半導体基板の中間部に下層Ｎ型拡散層を形成する工程
と、下層Ｎ型拡散層の上方に位置するようにフローティ
ングゲートの下にあるＰ型半導体基板の上部にプログラ
ミング用Ｎ型拡散層を形成する工程と、プログラミング
用Ｎ型拡扱層と下層Ｎ型拡散層とを直接またはトランジ
スタを介して接続する工程とを有することを特微として
いる。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としての半導体装置は、Ｐ型半導体基
板１と、このＰ型半導体基板１の上部に形成されている
プログラミング用Ｎ型拡散層２と、このプログラミング
用Ｎ型拡散層２の一方の側に位置するようにＰ型半導体
基板１の上部に形成されている２つのＮ型ドレイン拡散
層３、４と、プログラミング用Ｎ型拡散層２の下に位置
するようにＰ型半導体基板１の中間部に形成されている
下層Ｎ型拡散層５と、プログラミング用Ｎ型拡散層２お
よびＮ型ドレイン拡散層３、４の上にそれぞれ形成され
ているトンネル酸化膜６およびチャネル部ゲート酸化膜
７と、これらのトンネル酸化膜６およびチャネル部ゲー
ト酸化膜７の上にそれぞれ形成されている２つのフロー
ティングゲート８、９とを有している。
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としての半導体装置は、Ｐ型半導体基
板１と、このＰ型半導体基板１の上部に形成されている
プログラミング用Ｎ型拡散層２と、このプログラミング
用Ｎ型拡散層２の一方の側に位置するようにＰ型半導体
基板１の上部に形成されている２つのＮ型ドレイン拡散
層３、４と、プログラミング用Ｎ型拡散層２の下に位置
するようにＰ型半導体基板１の中間部に形成されている
下層Ｎ型拡散層５と、プログラミング用Ｎ型拡散層２お
よびＮ型ドレイン拡散層３、４の上にそれぞれ形成され
ているトンネル酸化膜６およびチャネル部ゲート酸化膜
７と、これらのトンネル酸化膜６およびチャネル部ゲー
ト酸化膜７の上にそれぞれ形成されている２つのフロー
ティングゲート８、９とを有している。
【０００８】また、半導体装置は、プログラミング用Ｎ
型拡散層２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡
散層１０と、Ｐ型半導体基板１の上部に形成されている
素子分離膜１１と、Ｎ型ドレイン拡散層３、４とフロー
ティングゲート８、９および素子分離膜１１の上に形成
されている層間絶縁膜１２と、プログラミング用Ｎ型拡
散層２の上に位置するように層間絶縁膜１２に形成され
ているコンタクトホール１３とを有している。
型拡散層２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡
散層１０と、Ｐ型半導体基板１の上部に形成されている
素子分離膜１１と、Ｎ型ドレイン拡散層３、４とフロー
ティングゲート８、９および素子分離膜１１の上に形成
されている層間絶縁膜１２と、プログラミング用Ｎ型拡
散層２の上に位置するように層間絶縁膜１２に形成され
ているコンタクトホール１３とを有している。
【０００９】次に、図１の半導体装置の動作を説明す
る。フローティングゲート８、９より電子を抽出する場
合には、Ｎ型ソースドレイン拡散層３およびＰ型半導体
基板１を接地し、プログラミング用Ｎ型拡散層２に高電
圧（Ｖｐｐ）を印加し、フローティングゲート８、９か
らプログラミング用Ｎ型拡散層２にＦＮトンネル現象に
より電子を抽出しチャネル領域の閾値をデプレッション
状態にする。また、フローティングゲート８、９に電子
を注入する場合には、プログラミング用Ｎ型拡散層２お
よびＰ型半導体基板１を接地し、Ｎ型ドレイン拡散層３
に高電圧（Ｖｐｐ）を印加する。フローティングゲート
８、９とＮ型ドレイン拡散層３の容量結合によりフロー
ティングゲート８、９の電位がＶｐｐの近くまで持ち上
がりフローティングゲート８、９とプログラミング用Ｎ
型拡散層２の間のトンネル現象によりフローティングゲ
ート８、９に電子が注入されチャネル領域の閾値が上昇
する。このように、１セルにて２値状態を作り出し情報
のプログラミングを行う。
る。フローティングゲート８、９より電子を抽出する場
合には、Ｎ型ソースドレイン拡散層３およびＰ型半導体
基板１を接地し、プログラミング用Ｎ型拡散層２に高電
圧（Ｖｐｐ）を印加し、フローティングゲート８、９か
らプログラミング用Ｎ型拡散層２にＦＮトンネル現象に
より電子を抽出しチャネル領域の閾値をデプレッション
状態にする。また、フローティングゲート８、９に電子
を注入する場合には、プログラミング用Ｎ型拡散層２お
よびＰ型半導体基板１を接地し、Ｎ型ドレイン拡散層３
に高電圧（Ｖｐｐ）を印加する。フローティングゲート
８、９とＮ型ドレイン拡散層３の容量結合によりフロー
ティングゲート８、９の電位がＶｐｐの近くまで持ち上
がりフローティングゲート８、９とプログラミング用Ｎ
型拡散層２の間のトンネル現象によりフローティングゲ
ート８、９に電子が注入されチャネル領域の閾値が上昇
する。このように、１セルにて２値状態を作り出し情報
のプログラミングを行う。
【００１０】次に、図１の半導体装置の製造方法を図面
に基づいて説明する。まず、図２に示すように、Ｐ型半
導体基板１の上部に複数の素子分離膜１１を形成する。
次に、図３に示すように、Ｐ型半導体基板１の中間部に
下層Ｎ型拡散層５をイオン注入法により形成する。次
に、図３に示すように、下層Ｎ型拡散層５の上に位置す
るようにＰ型半導体基板１の上部にプログラミング用Ｎ
型拡散層２をイオン注入法により形成し、プログラミン
グ用Ｎ型拡散層２の一方の側に位置するようにＰ型半導
体基板１の上部に２つのＮ型ドレイン拡散層３、４をイ
オン注入法により形成する。次に、図４に示すように、
プログラミング用Ｎ型拡散層２およびＮ型ドレイン拡散
層３、４の上にそれぞれトンネル酸化膜６およびチャネ
ル部ゲート酸化膜７を形成する。次に、図４に示すよう
に、トンネル酸化膜６およびチャネル部ゲート酸化膜７
の上にそれぞれフローティングゲート８、９を形成す
る。次に、図１に示すように、Ｎ型ドレイン拡散層３、
４とフローティングゲート８、９および素子分離膜１１
の上に層間分離膜１２を形成する。次に、図１に示すよ
うに、プログラミング用Ｎ型拡散層２の上に位置するよ
うに層間分離膜１２にコンタクトホール１３を形成す
る。次に、図１に示すように、コンタクトホール１３を
介してイオン注入法によりプログラミング用Ｎ型拡散層
２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡散層１０
を形成する。
に基づいて説明する。まず、図２に示すように、Ｐ型半
導体基板１の上部に複数の素子分離膜１１を形成する。
次に、図３に示すように、Ｐ型半導体基板１の中間部に
下層Ｎ型拡散層５をイオン注入法により形成する。次
に、図３に示すように、下層Ｎ型拡散層５の上に位置す
るようにＰ型半導体基板１の上部にプログラミング用Ｎ
型拡散層２をイオン注入法により形成し、プログラミン
グ用Ｎ型拡散層２の一方の側に位置するようにＰ型半導
体基板１の上部に２つのＮ型ドレイン拡散層３、４をイ
オン注入法により形成する。次に、図４に示すように、
プログラミング用Ｎ型拡散層２およびＮ型ドレイン拡散
層３、４の上にそれぞれトンネル酸化膜６およびチャネ
ル部ゲート酸化膜７を形成する。次に、図４に示すよう
に、トンネル酸化膜６およびチャネル部ゲート酸化膜７
の上にそれぞれフローティングゲート８、９を形成す
る。次に、図１に示すように、Ｎ型ドレイン拡散層３、
４とフローティングゲート８、９および素子分離膜１１
の上に層間分離膜１２を形成する。次に、図１に示すよ
うに、プログラミング用Ｎ型拡散層２の上に位置するよ
うに層間分離膜１２にコンタクトホール１３を形成す
る。次に、図１に示すように、コンタクトホール１３を
介してイオン注入法によりプログラミング用Ｎ型拡散層
２と下層Ｎ型拡散層５と接続する接続用Ｎ型拡散層１０
を形成する。
【００１１】次に、本発明の第２の実施形態を説明す
る。図５に示すように、本発明の第２の実施形態として
の半導体装置は、Ｐ型半導体基板２１と、このＰ型半導
体基板２１の上部に所定間隔をおいて形成されているプ
ログラミング用Ｎ型拡散層２２およびセルＮ型ソース拡
散層２３と、第１のプログラミング用Ｎ型拡散層２２の
下に位置するようにＰ型半導体基板２１の中間部に形成
されている下層Ｎ型拡散層２４と、プログラミング用Ｎ
型拡散層２２の上に形成されているトンネル酸化膜２５
と、このトンネル酸化膜２５を囲むようにプログラミン
グ用Ｎ型拡散層２２およびＰ型半導体基板１の上に形成
されている第１のゲート酸化膜２６と、この第１のゲー
ト酸化膜２６およびトンネル酸化膜２５の上に形成され
ているフローティングゲート２７と、このフローティン
グゲート２７の上に形成されているＯＮＯ膜（絶縁膜）
２８と、このＯＮＯ膜２８の上に形成されているコント
ロールゲート２９と、プログラミング用Ｎ型拡散層２２
のセルＮ型ソース拡散層２３と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されている第２のゲー
ト酸化膜３０と、この第２のゲート酸化膜３０とプログ
ラミング用Ｎ型拡散層２２との間に位置するようにＰ型
半導体基板２１の上部に形成されているＮ型ソース拡散
層３１と、第２のゲート酸化膜３０の上に形成されてい
るゲート３２とを有する。
る。図５に示すように、本発明の第２の実施形態として
の半導体装置は、Ｐ型半導体基板２１と、このＰ型半導
体基板２１の上部に所定間隔をおいて形成されているプ
ログラミング用Ｎ型拡散層２２およびセルＮ型ソース拡
散層２３と、第１のプログラミング用Ｎ型拡散層２２の
下に位置するようにＰ型半導体基板２１の中間部に形成
されている下層Ｎ型拡散層２４と、プログラミング用Ｎ
型拡散層２２の上に形成されているトンネル酸化膜２５
と、このトンネル酸化膜２５を囲むようにプログラミン
グ用Ｎ型拡散層２２およびＰ型半導体基板１の上に形成
されている第１のゲート酸化膜２６と、この第１のゲー
ト酸化膜２６およびトンネル酸化膜２５の上に形成され
ているフローティングゲート２７と、このフローティン
グゲート２７の上に形成されているＯＮＯ膜（絶縁膜）
２８と、このＯＮＯ膜２８の上に形成されているコント
ロールゲート２９と、プログラミング用Ｎ型拡散層２２
のセルＮ型ソース拡散層２３と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されている第２のゲー
ト酸化膜３０と、この第２のゲート酸化膜３０とプログ
ラミング用Ｎ型拡散層２２との間に位置するようにＰ型
半導体基板２１の上部に形成されているＮ型ソース拡散
層３１と、第２のゲート酸化膜３０の上に形成されてい
るゲート３２とを有する。
【００１２】また、半導体装置は、第２のゲート酸化膜
３０のＮ型ソース拡散層３１と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されているＮ型ドレイ
ン拡散層３３と、このＮ型ドレイン拡散層３３と下層Ｎ
型拡散層２４と接続する接続用Ｎ型拡散層３４と、Ｐ型
半導体基板２１の上部に形成されている素子分離膜３５
と、第２のプログラミング用Ｎ型拡散層２３とコントロ
ールゲート２９と、Ｎ型ソース拡散層３１と、Ｎ型ドレ
イン拡散層３３および素子分離膜３５の上に形成されて
いる層間絶縁膜３６と、Ｎ型ドレイン拡散層３３の上に
位置するように層間絶縁膜３６に形成されているコンタ
クトホール３７とを有している。
３０のＮ型ソース拡散層３１と反対側に位置するように
Ｐ型半導体基板２１の上部に形成されているＮ型ドレイ
ン拡散層３３と、このＮ型ドレイン拡散層３３と下層Ｎ
型拡散層２４と接続する接続用Ｎ型拡散層３４と、Ｐ型
半導体基板２１の上部に形成されている素子分離膜３５
と、第２のプログラミング用Ｎ型拡散層２３とコントロ
ールゲート２９と、Ｎ型ソース拡散層３１と、Ｎ型ドレ
イン拡散層３３および素子分離膜３５の上に形成されて
いる層間絶縁膜３６と、Ｎ型ドレイン拡散層３３の上に
位置するように層間絶縁膜３６に形成されているコンタ
クトホール３７とを有している。
【００１３】次に、図６の半導体装置の製造方法を図面
に基づいて説明する。まず、図６に示すように、Ｐ型半
導体基板２１の中間部に下層Ｎ型拡散層２４をイオン注
入法により形成する。次に、図６に示すように、下層Ｎ
型拡散層２４の上に第１のプログラミング用Ｎ型拡散層
２２が位置するようにＰ型半導体基板２１の上部に所定
間隔をおいてプログラミング用Ｎ型拡散層２２およびセ
ルＮ型拡散層２３をイオン注入法により形成する。次
に、図７に示すように、プログラミング用Ｎ型拡散層２
２およびＰ型半導体基板２１の上にゲート酸化膜２６を
形成しプログラミング用Ｎ型拡散層２２のセルＮ型拡散
層２３と反対側に位置するようにＰ型半導体基板２１の
上部に第２のゲート酸化膜３０を形成する。次に、図７
に示すように、第１のゲート酸化膜２６にホールを形成
した後に第１のプログラミング用Ｎ型拡散層２２の上に
位置するように上記ホールにトンネル酸化膜２５を形成
する。次に、図７に示すように、第１のゲート酸化膜２
６およびトンネル酸化膜２５の上にフローティングゲー
ト２７を形成し第２のゲート酸化膜３０の上にゲート３
２を形成する。次に、図９に示すように、フローティン
グゲート２７の上にＯＮＯ膜（絶縁膜）２８を形成す
る。次に、図８に示すように、ＯＮＯ膜２８の上にコン
トロールゲート２９を形成する。次に、図８に示すよう
に、第２のゲート酸化膜３０とプログラミング用Ｎ型拡
散層２２との間に位置するようにＰ型半導体基板２１の
上部にＮ型ソース拡散層３１をイオン注入法により形成
するとともに第２のゲート酸化膜３０のＮ型ソース拡散
層３１と反対側に位置するようにＰ型半導体基板２１の
上部にＮ型ドレイン拡散層３３を形成する。次に、図５
に示すように、セルＮ型ソース型拡散層２３とコントロ
ールゲート２９とＮ型ソース拡散層３１とＮ型ドレイン
拡散層３３および素子分離膜３５の上に層間絶縁膜３６
を形成する。次に、図５に示すように、Ｎ型ドレイン拡
散層３３の上に位置するように層間絶縁膜３６にコンタ
クトホール３７を形成する。次に、図５に示すように、
Ｎ型ドレイン拡散層３３と下層Ｎ型拡散層２４と接続す
る接続用Ｎ型拡散層３４をコンタクトホール３７を介し
てイオン注入法により形成する。
に基づいて説明する。まず、図６に示すように、Ｐ型半
導体基板２１の中間部に下層Ｎ型拡散層２４をイオン注
入法により形成する。次に、図６に示すように、下層Ｎ
型拡散層２４の上に第１のプログラミング用Ｎ型拡散層
２２が位置するようにＰ型半導体基板２１の上部に所定
間隔をおいてプログラミング用Ｎ型拡散層２２およびセ
ルＮ型拡散層２３をイオン注入法により形成する。次
に、図７に示すように、プログラミング用Ｎ型拡散層２
２およびＰ型半導体基板２１の上にゲート酸化膜２６を
形成しプログラミング用Ｎ型拡散層２２のセルＮ型拡散
層２３と反対側に位置するようにＰ型半導体基板２１の
上部に第２のゲート酸化膜３０を形成する。次に、図７
に示すように、第１のゲート酸化膜２６にホールを形成
した後に第１のプログラミング用Ｎ型拡散層２２の上に
位置するように上記ホールにトンネル酸化膜２５を形成
する。次に、図７に示すように、第１のゲート酸化膜２
６およびトンネル酸化膜２５の上にフローティングゲー
ト２７を形成し第２のゲート酸化膜３０の上にゲート３
２を形成する。次に、図９に示すように、フローティン
グゲート２７の上にＯＮＯ膜（絶縁膜）２８を形成す
る。次に、図８に示すように、ＯＮＯ膜２８の上にコン
トロールゲート２９を形成する。次に、図８に示すよう
に、第２のゲート酸化膜３０とプログラミング用Ｎ型拡
散層２２との間に位置するようにＰ型半導体基板２１の
上部にＮ型ソース拡散層３１をイオン注入法により形成
するとともに第２のゲート酸化膜３０のＮ型ソース拡散
層３１と反対側に位置するようにＰ型半導体基板２１の
上部にＮ型ドレイン拡散層３３を形成する。次に、図５
に示すように、セルＮ型ソース型拡散層２３とコントロ
ールゲート２９とＮ型ソース拡散層３１とＮ型ドレイン
拡散層３３および素子分離膜３５の上に層間絶縁膜３６
を形成する。次に、図５に示すように、Ｎ型ドレイン拡
散層３３の上に位置するように層間絶縁膜３６にコンタ
クトホール３７を形成する。次に、図５に示すように、
Ｎ型ドレイン拡散層３３と下層Ｎ型拡散層２４と接続す
る接続用Ｎ型拡散層３４をコンタクトホール３７を介し
てイオン注入法により形成する。
【００１４】次に、本発明の上記第１および第２の実施
形態としての半導体装置の動作を説明する。トンネル酸
化膜６（２５）よりトンネルしてきた電子によりプログ
ラミング用Ｎ型拡散層２（２２）にホールが発生し、プ
ログラミング用Ｎ型拡散層２（２２）とＰ型半導体基板
１（２１）の間の空乏層により加速される。しかし、下
層Ｎ型拡散層５（２４）を設けてプログラミング用Ｎ型
拡散層２（２２）と同電位にすることにより、図９に示
すようにバンドが曲げられホールはインパクトイオン化
を起こすまで加速されづらくなる。これにより、伝導帯
に電子が発生しないためトンネル酸化膜６（２５）への
ダメージを押さえられる。また、プログラミング用Ｎ型
拡散層２（２２）とＰ型半導体基板１（２１）の間の空
乏層をホールが抜けた場合でも下層Ｎ型拡散層５（２
４）にて再結合されるためホール数は減少する。さら
に、下層Ｎ型拡散層５（２４）でも再結合されずに残っ
たホールは下層Ｎ型拡散層５（２４）とＰ型半導体基板
１（２１）の間の空乏層により加速され従来同様インパ
クトイオン化を起こし、伝導帯に電子が発生するがトン
ネル酸化膜６（２５）より遠い部分で発生するためトン
ネル酸化膜６（２５）へダメージを与えない。
形態としての半導体装置の動作を説明する。トンネル酸
化膜６（２５）よりトンネルしてきた電子によりプログ
ラミング用Ｎ型拡散層２（２２）にホールが発生し、プ
ログラミング用Ｎ型拡散層２（２２）とＰ型半導体基板
１（２１）の間の空乏層により加速される。しかし、下
層Ｎ型拡散層５（２４）を設けてプログラミング用Ｎ型
拡散層２（２２）と同電位にすることにより、図９に示
すようにバンドが曲げられホールはインパクトイオン化
を起こすまで加速されづらくなる。これにより、伝導帯
に電子が発生しないためトンネル酸化膜６（２５）への
ダメージを押さえられる。また、プログラミング用Ｎ型
拡散層２（２２）とＰ型半導体基板１（２１）の間の空
乏層をホールが抜けた場合でも下層Ｎ型拡散層５（２
４）にて再結合されるためホール数は減少する。さら
に、下層Ｎ型拡散層５（２４）でも再結合されずに残っ
たホールは下層Ｎ型拡散層５（２４）とＰ型半導体基板
１（２１）の間の空乏層により加速され従来同様インパ
クトイオン化を起こし、伝導帯に電子が発生するがトン
ネル酸化膜６（２５）より遠い部分で発生するためトン
ネル酸化膜６（２５）へダメージを与えない。
【００１５】なお、本発明は、フローティングゲートよ
りトンネル現象を利用して酸化膜をトンネルしてきた電
子が下層Ｎ型拡散層５（２４）に落ちる半導体装置に適
用できる。
りトンネル現象を利用して酸化膜をトンネルしてきた電
子が下層Ｎ型拡散層５（２４）に落ちる半導体装置に適
用できる。
【００１６】
【発明の効果】本発明によれば、プログラミング用Ｎ型
拡散層の下に下層Ｎ型拡散層を設けることによりトンネ
ル酸化膜へのダメージを低減できるから、耐久性を向上
させることができる。すなわち、本発明によれば、デー
タの書き込みおよび消去の繰り返し回数を増大させるこ
とができる。
拡散層の下に下層Ｎ型拡散層を設けることによりトンネ
ル酸化膜へのダメージを低減できるから、耐久性を向上
させることができる。すなわち、本発明によれば、デー
タの書き込みおよび消去の繰り返し回数を増大させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態としての半導体装置の
要部を示す部分断面図である。
要部を示す部分断面図である。
【図２】図１の半導体装置を製造する工程を説明するた
めの図である。
めの図である。
【図３】図１の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図４】図１の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図５】本発明の第２の実施形態としての半導体装置の
要部を示す部分断面図である。
要部を示す部分断面図である。
【図６】図５の半導体装置を製造する工程を説明するた
めの図である。
めの図である。
【図７】図５の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図８】図５の半導体装置を製造する他の工程を説明す
るための図である。
るための図である。
【図９】図１および図５の半導体装置の動作を説明する
ための図である。
ための図である。
【図１０】従来の半導体装置の動作を説明するための図
である。
である。
【符号の説明】 １ Ｐ型半導体基板 ２ プログラミング用Ｎ型拡散層 ３ Ｎ型ドレイン拡散層 ４ Ｎ型ドレイン拡散層 ５ 下層Ｎ型拡散層 ６ トンネル酸化膜 ７ チャネル部ゲート酸化膜 ８、９ フローティングゲート １０ 接続用Ｎ型拡散層 １１ 素子分離膜 １２ 層間絶縁膜 １３ コンタクトホール ２１ Ｐ型半導体基板 ２２ プログラミング用Ｎ型拡散層 ２３ セルＮ型ソース拡散層 ２４ 下層Ｎ型拡散層 ２５ トンネル酸化膜 ２６ 第１のゲート酸化膜 ２７ フローティングゲート ２８ ＯＮＯ膜（絶縁膜） ２９ コントロールゲート ３０ 第２のゲート酸化膜 ３１ Ｎ型ソース拡散層 ３２ ゲート ３３ Ｎ型ドレイン拡散層 ３４ 接続用Ｎ型拡散層 ３５ 素子分離膜 ３６ 層間絶縁膜 ３７ コンタクトホール
Claims (6)
- 【請求項１】 Ｐ型半導体基板と、 該Ｐ型半導体基板の上部に形成されているトンネル酸化
膜と、 該トンネル酸化膜の上に形成されているフローティング
ゲートと、 前記トンネル酸化膜と所定間隔をおいて前記Ｐ型半導体
基板の上部に形成されているプログラミング用Ｎ型拡散
層と、 該プログラミング用Ｎ型拡散層の下に位置するように前
記Ｐ型半導体基板の中間部に形成されている下層Ｎ型拡
散層とを有し、 前記フローティングゲートからトンネル現象により前記
トンネル酸化膜を通過してくる電子が前記下層Ｎ型拡散
層に落ちることを特徴とする半導体装置。 - 【請求項２】 Ｐ型半導体基板と、 該Ｐ型半導体基板の上部に形成されているプログラミン
グ用Ｎ型拡散層と、 該プログラミング用Ｎ型拡散層の一方の側に位置するよ
うに前記Ｐ型半導体基板の上部に形成されている２つの
Ｎ型ドレイン拡散層と、 前記プログラミング用Ｎ型拡散層の下に位置するように
前記Ｐ型半導体基板の中間部に形成されている下層Ｎ型
拡散層と、 前記プログラミング用Ｎ型拡散層および前記Ｎ型ドレイ
ン拡散層の上にそれぞれ形成されているトンネル酸化膜
およびチャネル部ゲート酸化膜と、これらのトンネル酸
化膜およびチャネル部ゲート酸化膜の上にそれぞれ形成
されている２つのフローティングゲートとを有すること
を特徴とする半導体装置。 - 【請求項３】 Ｐ型半導体基板と、 該Ｐ型半導体基板の上部に所定間隔をおいて形成されて
いるプログラミング用Ｎ型拡散層およびセルＮ型ソース
拡散層と、 前記プログラミング用Ｎ型拡散層の下に位置するように
前記Ｐ型半導体基板の中間部に形成されている下層Ｎ型
拡散層と、 前記プログラミング用Ｎ型拡散層の上に形成されている
トンネル酸化膜と、 該トンネル酸化膜を囲むように前記プログラミング用Ｎ
型拡散層および前記Ｐ型半導体基板の上に形成されてい
る第１のゲート酸化膜と、 該ゲート酸化膜および前記トンネル酸化膜の上に形成さ
れているフローティングゲートと、 該フローティングゲートの上に形成されている絶縁膜
と、 該絶縁膜の上に形成されているコントロールゲートと、 前記プログラミング用Ｎ型拡散層の前記セルＮ型ソース
拡散層と反対側に位置するように前記Ｐ型半導体基板の
上部に形成されている第２のゲート酸化膜と、 該第２のゲート酸化膜と前記プログラミング用Ｎ型拡散
層との間に位置するように前記Ｐ型半導体基板の上部に
形成されているＮ型ソース拡散層と、 前記第２のゲート酸化膜の上に形成されているゲートと
を有することを特徴とする半導体装置。 - 【請求項４】 Ｐ型半導体基板の上部にトンネル酸化膜
を形成する工程と、 前記トンネル酸化膜の上にフローティングゲートを形成
する工程と、 前記Ｐ型半導体基板の中間部に下層Ｎ型拡散層を形成す
る工程と、 前記下層Ｎ型拡散層の上に位置するように前記トンネル
酸化膜と所定間隔をおいて前記Ｐ型半導体基板の上部に
プログラミング用Ｎ型拡散層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 Ｐ型半導体基板の中間部に下層Ｎ型拡散
層を形成する工程と、 前記下層Ｎ型拡散層の上に位置するように前記Ｐ型半導
体基板の上部にプログラミング用Ｎ型拡散層を形成する
工程と、 前記プログラミング用Ｎ型拡散層の一方の側に位置する
ように前記Ｐ型半導体基板の上部に２つのＮ型ドレイン
拡散層を形成する工程と、 前記プログラミング用Ｎ型拡散層および前記Ｎ型ドレイ
ン拡散層の上にそれぞれトンネル酸化膜およびチャネル
部ゲート酸化膜を形成する工程と、 前記トンネル酸化膜および前記チャネル部ゲート酸化膜
の上にそれぞれフローティングゲートを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 Ｐ型半導体基板の中間部に下層Ｎ型拡散
層を形成する工程と、 前記下層Ｎ型拡散層の上にプログラミング用Ｎ型拡散層
が位置するように前記Ｐ型半導体基板の上部に所定間隔
をおいて前記プログラミング用Ｎ型拡散層およびセルＮ
型ソース拡散層を形成する工程と、 前記プログラミング用Ｎ型拡散層および前記Ｐ型半導体
基板の上に第１のゲート酸化膜を形成し前記プログラミ
ング用Ｎ型拡散層の前記セルＮ型ソース拡散層と反対側
に位置するように前記Ｐ型半導体基板の上部に第２のゲ
ート酸化膜を形成する工程と、 前記第１のゲート酸化膜にホールを形成した後に前記プ
ログラミング用Ｎ型拡散層の上に位置するように前記ホ
ールにトンネル酸化膜を形成する工程と、 前記第１のゲート酸化膜および前記トンネル酸化膜の上
にフローティングゲートを形成し前記第２のゲート酸化
膜の上にゲートを形成する工程と、 前記フローティングゲートの上に絶縁膜を形成する工程
と、 前記絶縁膜の上にコントロールゲートを形成する工程
と、 前記第２のゲート酸化膜と前記プログラミング用Ｎ型拡
散層との間に位置するように前記Ｐ型半導体基板の上部
にＮ型ソース拡散層を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032580A JP2000232171A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032580A JP2000232171A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232171A true JP2000232171A (ja) | 2000-08-22 |
Family
ID=12362826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032580A Pending JP2000232171A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536048A (ja) * | 2002-08-13 | 2005-11-24 | ジェネラル・セミコンダクター・インコーポレーテッド | プログラム可能なしきい値電圧を有するｄｍｏｓ装置 |
-
1999
- 1999-02-10 JP JP11032580A patent/JP2000232171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536048A (ja) * | 2002-08-13 | 2005-11-24 | ジェネラル・セミコンダクター・インコーポレーテッド | プログラム可能なしきい値電圧を有するｄｍｏｓ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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