JP2000232172A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims 2
- 239000010936 titanium Substances 0.000 description 19
- 229910052719 titanium Inorganic materials 0.000 description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910008484 TiSi Inorganic materials 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- -1 phosphorus ion Chemical class 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000059 patterning Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 229910018594 Si-Cu Inorganic materials 0.000 description 4
- 229910008465 Si—Cu Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 シリサイドプロセスを採用した不揮発性半導
体記憶装置とその製造方法。 【解決手段】 シリコン基板１上に形成されたフローテ
ィングゲート４と、このフローティングゲート４を被覆
するトンネル酸化膜３と、このトンネル酸化膜３を介し
て前記フローティングゲート４上に重なる領域を持つよ
うに形成されるコントロールゲート６６と、前記フロー
ティングゲート４及び前記コントロールゲート６６に隣
接する前記シリコン基板１の表面に形成されるＮ型のソ
ース・ドレイン領域７，８と、層間絶縁膜９を介して前
記ソース・ドレイン領域７，８に接続された金属配線１
０とを備えた不揮発性半導体記憶装置において、前記コ
ントロールゲート６６がポリシリコン膜（第２の導電膜
６Ｂ）とチタンシリサイド膜３３Ｂとから構成されてい
ることを特徴とする。
体記憶装置とその製造方法。 【解決手段】 シリコン基板１上に形成されたフローテ
ィングゲート４と、このフローティングゲート４を被覆
するトンネル酸化膜３と、このトンネル酸化膜３を介し
て前記フローティングゲート４上に重なる領域を持つよ
うに形成されるコントロールゲート６６と、前記フロー
ティングゲート４及び前記コントロールゲート６６に隣
接する前記シリコン基板１の表面に形成されるＮ型のソ
ース・ドレイン領域７，８と、層間絶縁膜９を介して前
記ソース・ドレイン領域７，８に接続された金属配線１
０とを備えた不揮発性半導体記憶装置において、前記コ
ントロールゲート６６がポリシリコン膜（第２の導電膜
６Ｂ）とチタンシリサイド膜３３Ｂとから構成されてい
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えば、そのよう
な不揮発性半導体記憶装置におけるシリサイドプロセス
の改良技術に関する。
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えば、そのよう
な不揮発性半導体記憶装置におけるシリサイドプロセス
の改良技術に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。
【０００３】図７はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図で、図８
はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
発性半導体記憶装置のメモリセル部分の平面図で、図８
はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Sil icon）法により選択
的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素
子分離膜２が短冊状に形成され、素子領域が区画され
る。シリコン基板１上に、酸化膜３Ａを介し、隣り合う
素子分離膜２の間に跨るようにしてフローティングゲー
ト４が配置される。このフローティングゲート４は、１
つのメモリセル毎に独立して配置される。また、フロー
ティングゲート４上の選択酸化膜５は、選択酸化法によ
りフローティングゲート４の中央部で厚く形成され、フ
ローティングゲート４の端部には先鋭な角部が形成され
ている。これにより、データの消去動作時にフローティ
ングゲート４の端部で電界集中が生じ易いようにしてい
る。
ＣＯＳ（Local Oxidation Of Sil icon）法により選択
的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素
子分離膜２が短冊状に形成され、素子領域が区画され
る。シリコン基板１上に、酸化膜３Ａを介し、隣り合う
素子分離膜２の間に跨るようにしてフローティングゲー
ト４が配置される。このフローティングゲート４は、１
つのメモリセル毎に独立して配置される。また、フロー
ティングゲート４上の選択酸化膜５は、選択酸化法によ
りフローティングゲート４の中央部で厚く形成され、フ
ローティングゲート４の端部には先鋭な角部が形成され
ている。これにより、データの消去動作時にフローティ
ングゲート４の端部で電界集中が生じ易いようにしてい
る。
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
【０００７】そして、前記コントロールゲート６上に、
層間絶縁膜９を介して、金属配線１０がコントロールゲ
ート６と交差する方向に配置される。この金属配線１０
は、コンタクトホール１１を通して、ドレイン領域７に
接続される。そして、各コントロールゲート６は、ワー
ド線となり、コントロールゲート６と平行に延在するソ
ース領域８は、ソース線となる。また、ドレイン領域７
に接続されるアルミニウム合金等から成る金属配線１０
は、ビット線となる。
層間絶縁膜９を介して、金属配線１０がコントロールゲ
ート６と交差する方向に配置される。この金属配線１０
は、コンタクトホール１１を通して、ドレイン領域７に
接続される。そして、各コントロールゲート６は、ワー
ド線となり、コントロールゲート６と平行に延在するソ
ース領域８は、ソース線となる。また、ドレイン領域７
に接続されるアルミニウム合金等から成る金属配線１０
は、ビット線となる。
【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
【００１２】このような不揮発性半導体記憶装置のメモ
リセルの製造方法について図面を参照しながら説明す
る。
リセルの製造方法について図面を参照しながら説明す
る。
【００１３】先ず、図９（ａ）において、Ｐ型の半導体
基板１の所定の領域に素子分離膜２を形成する（図７参
照）と共に、この素子分離膜２以外の表層におよそ１０
０Åの膜厚のゲート酸化膜３Ａを形成する。そして、前
記ゲート酸化膜３Ａ上におよそ１５００Åの膜厚のポリ
シリコン膜を形成し、このポリシリコン膜にリンドープ
した第１の導電膜４Ａ上に開口部２３Ａを有するシリコ
ン窒化膜２３を形成する。
基板１の所定の領域に素子分離膜２を形成する（図７参
照）と共に、この素子分離膜２以外の表層におよそ１０
０Åの膜厚のゲート酸化膜３Ａを形成する。そして、前
記ゲート酸化膜３Ａ上におよそ１５００Åの膜厚のポリ
シリコン膜を形成し、このポリシリコン膜にリンドープ
した第１の導電膜４Ａ上に開口部２３Ａを有するシリコ
ン窒化膜２３を形成する。
【００１４】次に、図９（ｂ）に示すように、前記シリ
コン窒化膜２３をマスクにして前記第１の導電膜４Ａを
ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選
択酸化して選択酸化膜５を形成する。
コン窒化膜２３をマスクにして前記第１の導電膜４Ａを
ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選
択酸化して選択酸化膜５を形成する。
【００１５】続いて、図１０（ａ）に示すように、前記
選択酸化膜５をマスクにして前記第１の導電膜４Ａを異
方性エッチングして、選択酸化膜５下にフローティング
ゲート４を形成する。このとき、前記選択酸化膜５の形
状を反映して、フローティングゲート４の上部に先鋭な
角部４Ｂが形成される。これにより、消去動作時にこの
角部４Ｂに電界が集中することになり、フローティング
ゲート４に蓄積された電子（電荷）がトンネル酸化膜３
を介してコントロールゲート６に抜け易くして、消去効
率を向上させている。
選択酸化膜５をマスクにして前記第１の導電膜４Ａを異
方性エッチングして、選択酸化膜５下にフローティング
ゲート４を形成する。このとき、前記選択酸化膜５の形
状を反映して、フローティングゲート４の上部に先鋭な
角部４Ｂが形成される。これにより、消去動作時にこの
角部４Ｂに電界が集中することになり、フローティング
ゲート４に蓄積された電子（電荷）がトンネル酸化膜３
を介してコントロールゲート６に抜け易くして、消去効
率を向上させている。
【００１６】次に、図１０（ｂ）に示すように、前記フ
ローティングゲート４を被覆するように前記ゲート酸化
膜３Ａと一体形成されるおよそ３００Åの膜厚の絶縁膜
（以下、トンネル酸化膜３と称す）を形成する。尚、前
記トンネル酸化膜３は、ゲート酸化膜３Ａとそのゲート
酸化膜３Ａ上にＣＶＤ法によりＣＶＤ酸化膜、例えば、
ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ
（High Temperature Oxide）膜等を形成した後に熱酸化
して成るものである。
ローティングゲート４を被覆するように前記ゲート酸化
膜３Ａと一体形成されるおよそ３００Åの膜厚の絶縁膜
（以下、トンネル酸化膜３と称す）を形成する。尚、前
記トンネル酸化膜３は、ゲート酸化膜３Ａとそのゲート
酸化膜３Ａ上にＣＶＤ法によりＣＶＤ酸化膜、例えば、
ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ
（High Temperature Oxide）膜等を形成した後に熱酸化
して成るものである。
【００１７】続いて、図１１（ａ）に示すように、前記
トンネル酸化膜３上に例えば、リンドープされたおよそ
１０００Åの膜厚のポリシリコン膜とおよそ１２００Å
の膜厚のタングステンシリサイド膜（ＷＳｉｘ膜）とか
ら成る２層構造の第２の導電膜６Ａ及びおよそ２５００
Åの膜厚の絶縁膜９Ａを形成する。そして、前記絶縁膜
９Ａ上に不図示のフォトレジスト膜を形成し、このレジ
スト膜をマスクにして前記導電膜６Ａ及び絶縁膜９Ａを
パターニングして、上部に前記絶縁膜９Ｂを積層して成
るコントロールゲート６を前記トンネル酸化膜３を介し
て前記フローティングゲート４の一端部側にその上部か
ら側壁部に跨るように形成する。そして、前記レジスト
膜を除去した後、少なくともドレイン領域形成予定部を
図示しないフォトレジスト膜で被覆して、このフォトレ
ジスト膜をマスクにして基板１の表層にｎ型不純物、例
えばリンイオン（31Ｐ+ ）を注入してアニール処理して
拡散し、ソース領域８を形成する。尚、イオン注入され
る前記ｎ型不純物として、ヒ素イオン（75Ａｓ+ ）等を
用いても良い。
トンネル酸化膜３上に例えば、リンドープされたおよそ
１０００Åの膜厚のポリシリコン膜とおよそ１２００Å
の膜厚のタングステンシリサイド膜（ＷＳｉｘ膜）とか
ら成る２層構造の第２の導電膜６Ａ及びおよそ２５００
Åの膜厚の絶縁膜９Ａを形成する。そして、前記絶縁膜
９Ａ上に不図示のフォトレジスト膜を形成し、このレジ
スト膜をマスクにして前記導電膜６Ａ及び絶縁膜９Ａを
パターニングして、上部に前記絶縁膜９Ｂを積層して成
るコントロールゲート６を前記トンネル酸化膜３を介し
て前記フローティングゲート４の一端部側にその上部か
ら側壁部に跨るように形成する。そして、前記レジスト
膜を除去した後、少なくともドレイン領域形成予定部を
図示しないフォトレジスト膜で被覆して、このフォトレ
ジスト膜をマスクにして基板１の表層にｎ型不純物、例
えばリンイオン（31Ｐ+ ）を注入してアニール処理して
拡散し、ソース領域８を形成する。尚、イオン注入され
る前記ｎ型不純物として、ヒ素イオン（75Ａｓ+ ）等を
用いても良い。
【００１８】次に、図１１（ｂ）に示すように、前記基
板１上の全面にＬＰＣＶＤ法によりＬＰＣＶＤ酸化膜
（例えば、ＴＥＯＳ膜）から成る絶縁膜９Ｃを形成した
後、図１２（ａ）に示すように、前記絶縁膜９Ｃ及びト
ンネル酸化膜３を異方性エッチングして、ソース・ドレ
イン形成領域上面を露出させると共に側壁スペーサ膜９
Ｄを形成する。
板１上の全面にＬＰＣＶＤ法によりＬＰＣＶＤ酸化膜
（例えば、ＴＥＯＳ膜）から成る絶縁膜９Ｃを形成した
後、図１２（ａ）に示すように、前記絶縁膜９Ｃ及びト
ンネル酸化膜３を異方性エッチングして、ソース・ドレ
イン形成領域上面を露出させると共に側壁スペーサ膜９
Ｄを形成する。
【００１９】そして、前記フローティングゲート４及び
コントロールゲート６をマスクにして、基板１の表層に
ｎ型不純物、例えばリン（31Ｐ+ ）イオンを注入し、ア
ニール処理してドレイン領域７を形成する。尚、イオン
注入される前記ｎ型不純物として、ヒ素イオン（75Ａｓ
+ ）等を用いても良い。
コントロールゲート６をマスクにして、基板１の表層に
ｎ型不純物、例えばリン（31Ｐ+ ）イオンを注入し、ア
ニール処理してドレイン領域７を形成する。尚、イオン
注入される前記ｎ型不純物として、ヒ素イオン（75Ａｓ
+ ）等を用いても良い。
【００２０】次に、図１２（ｂ）に示すように、基板１
全面にＬＰＣＶＤ法によりおよそ３５０Åの膜厚のＬＰ
ＴＥＯＳ膜１２Ａを形成し、前記ソース領域８上を被覆
するフォトレジスト膜２５をマスクにして、このＴＥＯ
Ｓ膜１２Ａをパターニングしてソース領域８上にシリサ
イド化防御膜１２を形成する。このシリサイド化防御膜
１２は、フローティングゲート４上部の先鋭な角部４Ｂ
を被覆するサイドウォールスペーサ膜９Ｄによるシリサ
イド化防御作用を助ける働きをするものである。詳しく
は後述するが、フローティングゲート４の角部４Ｂをサ
イドウォールスペーサ膜９Ｄと共に被覆しているため、
後工程で全面にチタン膜が形成され、熱処理が加えられ
ることで、そのチタン膜と下面のＳｉとが反応してシリ
サイド化してチタンシリサイド（ＴｉＳｉ2）膜を形成
する際に、シリサイド化させたくない部分へのシリサイ
ド化を確実に防止することができる。
全面にＬＰＣＶＤ法によりおよそ３５０Åの膜厚のＬＰ
ＴＥＯＳ膜１２Ａを形成し、前記ソース領域８上を被覆
するフォトレジスト膜２５をマスクにして、このＴＥＯ
Ｓ膜１２Ａをパターニングしてソース領域８上にシリサ
イド化防御膜１２を形成する。このシリサイド化防御膜
１２は、フローティングゲート４上部の先鋭な角部４Ｂ
を被覆するサイドウォールスペーサ膜９Ｄによるシリサ
イド化防御作用を助ける働きをするものである。詳しく
は後述するが、フローティングゲート４の角部４Ｂをサ
イドウォールスペーサ膜９Ｄと共に被覆しているため、
後工程で全面にチタン膜が形成され、熱処理が加えられ
ることで、そのチタン膜と下面のＳｉとが反応してシリ
サイド化してチタンシリサイド（ＴｉＳｉ2）膜を形成
する際に、シリサイド化させたくない部分へのシリサイ
ド化を確実に防止することができる。
【００２１】続いて、図１３（ａ）に示すように、基板
１全面に被シリサイド化膜としての金属膜、例えばおよ
そ２５０Å〜３５０Åの膜厚のチタン（Ｔｉ）膜１３Ａ
をスパッタ形成した後に、このチタン膜１３Ａを蒸着し
熱処理（ラピット・サーマル・アニール、以下ＲＴＡと
称す。）を加えることで、シリサイド化を図り、絶縁膜
９Ｂ及びサイドウォールスペーサ膜９Ｄ上に残留したチ
タン膜１３Ａを除去することで、図１３（ｂ）に示すよ
うに、前記ドレイン領域７の表層を選択的、自己整合的
にチタンシリサイド（ＴｉＳｉ2）膜１３を形成する。
尚、ＲＴＡ処理は、過剰なシリサイド化が進まないよう
に２ステップで行っている。即ち、第１回目のＲＴＡ処
理をおよそ６５０℃〜７００℃で、３０秒ほど行い、続
いて第２回目のＲＴＡ処理をおよそ７５０℃〜８５０℃
で、３０秒ほど行っている。
１全面に被シリサイド化膜としての金属膜、例えばおよ
そ２５０Å〜３５０Åの膜厚のチタン（Ｔｉ）膜１３Ａ
をスパッタ形成した後に、このチタン膜１３Ａを蒸着し
熱処理（ラピット・サーマル・アニール、以下ＲＴＡと
称す。）を加えることで、シリサイド化を図り、絶縁膜
９Ｂ及びサイドウォールスペーサ膜９Ｄ上に残留したチ
タン膜１３Ａを除去することで、図１３（ｂ）に示すよ
うに、前記ドレイン領域７の表層を選択的、自己整合的
にチタンシリサイド（ＴｉＳｉ2）膜１３を形成する。
尚、ＲＴＡ処理は、過剰なシリサイド化が進まないよう
に２ステップで行っている。即ち、第１回目のＲＴＡ処
理をおよそ６５０℃〜７００℃で、３０秒ほど行い、続
いて第２回目のＲＴＡ処理をおよそ７５０℃〜８５０℃
で、３０秒ほど行っている。
【００２２】そして、図１４に示すように、全面におよ
そ６０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁膜９
を形成した後に、前記ソース・ドレイン領域７，８上に
コンタクトするコンタクトホール１１を形成し、ソース
・ドレイン領域７，８上に不図示のバリアメタル膜（例
えば、チタン膜及びチタンナイトライド（ＴｉＮ）膜と
の積層膜）を介してコンタクトプラグ（例えば、タング
ステン膜から成る）１０Ａを形成し、このコンタクトプ
ラグ１０Ａ上に金属膜１０Ｂ（例えば、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ）を形成し、金属配線１０を形成
している。尚、バリアメタル膜を介して直接、例えば、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕから成る金属配線
を形成するものであっても良い。ここで、ドレイン領域
７上にはチタンシリサイド膜１３が形成されているた
め、コンタクト部でのコンタクト抵抗の低減化が図られ
ている。
そ６０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁膜９
を形成した後に、前記ソース・ドレイン領域７，８上に
コンタクトするコンタクトホール１１を形成し、ソース
・ドレイン領域７，８上に不図示のバリアメタル膜（例
えば、チタン膜及びチタンナイトライド（ＴｉＮ）膜と
の積層膜）を介してコンタクトプラグ（例えば、タング
ステン膜から成る）１０Ａを形成し、このコンタクトプ
ラグ１０Ａ上に金属膜１０Ｂ（例えば、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ）を形成し、金属配線１０を形成
している。尚、バリアメタル膜を介して直接、例えば、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕから成る金属配線
を形成するものであっても良い。ここで、ドレイン領域
７上にはチタンシリサイド膜１３が形成されているた
め、コンタクト部でのコンタクト抵抗の低減化が図られ
ている。
【００２３】
【発明が解決しようとする課題】しかしながら、上記構
成の従来装置において、コントロールゲート６の配線抵
抗を下げるためにポリシリコン膜の上にタングステンシ
リサイド（ＷＳｉｘ）膜を積層している。そして、この
コントロールゲート６のパターニングする際のハードマ
スクとコントロールゲート６へのダメージを防御するた
めに、コントロールゲート６上に酸化膜から成る絶縁膜
９Ａを形成している（図１１（ａ）参照）。
成の従来装置において、コントロールゲート６の配線抵
抗を下げるためにポリシリコン膜の上にタングステンシ
リサイド（ＷＳｉｘ）膜を積層している。そして、この
コントロールゲート６のパターニングする際のハードマ
スクとコントロールゲート６へのダメージを防御するた
めに、コントロールゲート６上に酸化膜から成る絶縁膜
９Ａを形成している（図１１（ａ）参照）。
【００２４】そのため、このコントロールゲート６をパ
ターニングする際には、先ず絶縁膜９Ａ（パターニング
されて絶縁膜９Ｂ）を酸化膜エッチングし、その後、タ
ングステンシリサイド（ＷＳｉｘ）膜及びポリシリコン
膜をそれぞれエッチングすることになり、製造工数が増
大していた。
ターニングする際には、先ず絶縁膜９Ａ（パターニング
されて絶縁膜９Ｂ）を酸化膜エッチングし、その後、タ
ングステンシリサイド（ＷＳｉｘ）膜及びポリシリコン
膜をそれぞれエッチングすることになり、製造工数が増
大していた。
【００２５】また、コントロールゲート６上に絶縁膜９
Ｂが積層されているため、メモリセル部での段差が高く
なる一因となっていた。
Ｂが積層されているため、メモリセル部での段差が高く
なる一因となっていた。
【００２６】従って、本発明はコントロールゲートの配
線抵抗特性を損うことなしに、メモリセル部での段差低
減を可能にした不揮発性半導体記憶装置とその製造方法
を提供することを目的とする。
線抵抗特性を損うことなしに、メモリセル部での段差低
減を可能にした不揮発性半導体記憶装置とその製造方法
を提供することを目的とする。
【００２７】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の請求項１
に記載の不揮発性半導体記憶装置は、例えば、Ｐ型のシ
リコン基板１上に形成されたフローティングゲート４
と、このフローティングゲート４を被覆するトンネル酸
化膜３と、このトンネル酸化膜３を介して前記フローテ
ィングゲート４上に重なる領域を持つように形成される
コントロールゲート６６と、前記フローティングゲート
４及び前記コントロールゲート６６に隣接する前記シリ
コン基板１の表面に形成されるＮ型のソース・ドレイン
領域７，８と、層間絶縁膜９を介して前記ソース・ドレ
イン領域７，８に接続された金属配線１０とを備えた不
揮発性半導体記憶装置において、前記コントロールゲー
ト６６がポリシリコン膜（第２の導電膜６Ｂ）とチタン
シリサイド膜３３Ｂとから構成されていることを特徴と
する。
題を解決するためになされたもので、本発明の請求項１
に記載の不揮発性半導体記憶装置は、例えば、Ｐ型のシ
リコン基板１上に形成されたフローティングゲート４
と、このフローティングゲート４を被覆するトンネル酸
化膜３と、このトンネル酸化膜３を介して前記フローテ
ィングゲート４上に重なる領域を持つように形成される
コントロールゲート６６と、前記フローティングゲート
４及び前記コントロールゲート６６に隣接する前記シリ
コン基板１の表面に形成されるＮ型のソース・ドレイン
領域７，８と、層間絶縁膜９を介して前記ソース・ドレ
イン領域７，８に接続された金属配線１０とを備えた不
揮発性半導体記憶装置において、前記コントロールゲー
ト６６がポリシリコン膜（第２の導電膜６Ｂ）とチタン
シリサイド膜３３Ｂとから構成されていることを特徴と
する。
【００２８】また、本発明の請求項２に記載の不揮発性
半導体記憶装置は、前記ドレイン領域７表面には前記コ
ントロールゲート６６の一部を構成するチタンシリサイ
ド膜３３Ｂと同時に形成されたチタンシリサイド膜３３
Ａを介して前記金属配線１０が形成され、ソース領域８
表面にはチタンシリサイド膜を介することなしに前記金
属配線１０が形成されていることを特徴とする。
半導体記憶装置は、前記ドレイン領域７表面には前記コ
ントロールゲート６６の一部を構成するチタンシリサイ
ド膜３３Ｂと同時に形成されたチタンシリサイド膜３３
Ａを介して前記金属配線１０が形成され、ソース領域８
表面にはチタンシリサイド膜を介することなしに前記金
属配線１０が形成されていることを特徴とする。
【００２９】更に、本発明の請求項３に記載の不揮発性
半導体記憶装置は、前記ソース領域８表面には、チタン
シリサイド膜が形成されないようにシリサイド化防御膜
１２が形成されていることを特徴とする。
半導体記憶装置は、前記ソース領域８表面には、チタン
シリサイド膜が形成されないようにシリサイド化防御膜
１２が形成されていることを特徴とする。
【００３０】また、本発明の請求項４に記載の不揮発性
半導体記憶装置は、例えば、Ｐ型のシリコン基板１上に
形成された上部に先鋭な角部４Ｂを有するポリシリコン
膜から成るフローティングゲート４と、このフローティ
ングゲート４を被覆するトンネル酸化膜３と、このトン
ネル酸化膜３を介して前記フローティングゲート４上に
重なる領域を持つように形成されるポリシリコン膜（第
２の導電膜６Ｂ）とその上にチタンシリサイド膜３３Ｂ
が積層されたコントロールゲート６６と、前記フローテ
ィングゲート４及び前記コントロールゲート６６を被覆
するように形成された絶縁膜（サイドウォールスペーサ
膜９Ｄ）と、前記フローティングゲート４及び前記コン
トロールゲート６６に隣接する前記基板１の表面に形成
されるＮ型のソース・ドレイン領域７，８と、ドレイン
領域８表面に形成されたチタンシリサイド膜３３Ａと、
少なくとも前記フローティングゲート４上部の先鋭な角
部４Ｂを被覆するように形成されたシリサイド化防御膜
１２と、層間絶縁膜９を介して前記ソース・ドレイン領
域７，８に接続された金属配線１０とを具備したことを
特徴とする。
半導体記憶装置は、例えば、Ｐ型のシリコン基板１上に
形成された上部に先鋭な角部４Ｂを有するポリシリコン
膜から成るフローティングゲート４と、このフローティ
ングゲート４を被覆するトンネル酸化膜３と、このトン
ネル酸化膜３を介して前記フローティングゲート４上に
重なる領域を持つように形成されるポリシリコン膜（第
２の導電膜６Ｂ）とその上にチタンシリサイド膜３３Ｂ
が積層されたコントロールゲート６６と、前記フローテ
ィングゲート４及び前記コントロールゲート６６を被覆
するように形成された絶縁膜（サイドウォールスペーサ
膜９Ｄ）と、前記フローティングゲート４及び前記コン
トロールゲート６６に隣接する前記基板１の表面に形成
されるＮ型のソース・ドレイン領域７，８と、ドレイン
領域８表面に形成されたチタンシリサイド膜３３Ａと、
少なくとも前記フローティングゲート４上部の先鋭な角
部４Ｂを被覆するように形成されたシリサイド化防御膜
１２と、層間絶縁膜９を介して前記ソース・ドレイン領
域７，８に接続された金属配線１０とを具備したことを
特徴とする。
【００３１】更に、本発明の請求項５に記載の不揮発性
半導体記憶装置は、前述した請求項３あるいは請求項４
に記載の前記シリサイド化防御膜１２が、ＴＥＯＳ膜あ
るいはＨＴＯ膜あるいはＳｉＮ膜から成ることを特徴と
する。
半導体記憶装置は、前述した請求項３あるいは請求項４
に記載の前記シリサイド化防御膜１２が、ＴＥＯＳ膜あ
るいはＨＴＯ膜あるいはＳｉＮ膜から成ることを特徴と
する。
【００３２】また、本発明の請求項６に記載の不揮発性
半導体記憶装置の製造方法は、Ｐ型のシリコン基板１上
に形成されたフローティングゲート４と、このフローテ
ィングゲート４を被覆するトンネル酸化膜３と、このト
ンネル酸化膜３を介して前記フローティングゲート４上
に重なる領域を持つように形成されるコントロールゲー
ト６６と、前記フローティングゲート４及び前記コント
ロールゲート６６に隣接する前記基板１の表面に形成さ
れるＮ型のソース・ドレイン領域７，８とを備えたもの
において、前記フローティングゲート４及び前記コント
ロールゲート６６を被覆するように絶縁膜９Ｃを形成し
た後に、この絶縁膜９Ｃを異方性エッチングして前記コ
ントロールゲート６６の上面を露出させると共に、前記
フローティングゲート４及び前記コントロールゲート６
６の側壁部を被覆するようにサイドウォールスペーサ膜
９Ｄを形成する。次に、ソース領域８上のシリサイド化
防御膜１２を形成し、全面にチタン膜を形成した後に、
このチタン膜を熱処理して前記ドレイン領域７上にチタ
ンシリサイド膜３３Ａを形成すると共に、前記コントロ
ールゲート６６上面にチタンシリサイド膜３３Ｂを形成
する。更に、層間絶縁膜９を形成した後に、この層間絶
縁膜９を介して前記ソース・ドレイン領域７，８にコン
タクトする金属配線１０を形成する工程とを具備したこ
とを特徴とする。
半導体記憶装置の製造方法は、Ｐ型のシリコン基板１上
に形成されたフローティングゲート４と、このフローテ
ィングゲート４を被覆するトンネル酸化膜３と、このト
ンネル酸化膜３を介して前記フローティングゲート４上
に重なる領域を持つように形成されるコントロールゲー
ト６６と、前記フローティングゲート４及び前記コント
ロールゲート６６に隣接する前記基板１の表面に形成さ
れるＮ型のソース・ドレイン領域７，８とを備えたもの
において、前記フローティングゲート４及び前記コント
ロールゲート６６を被覆するように絶縁膜９Ｃを形成し
た後に、この絶縁膜９Ｃを異方性エッチングして前記コ
ントロールゲート６６の上面を露出させると共に、前記
フローティングゲート４及び前記コントロールゲート６
６の側壁部を被覆するようにサイドウォールスペーサ膜
９Ｄを形成する。次に、ソース領域８上のシリサイド化
防御膜１２を形成し、全面にチタン膜を形成した後に、
このチタン膜を熱処理して前記ドレイン領域７上にチタ
ンシリサイド膜３３Ａを形成すると共に、前記コントロ
ールゲート６６上面にチタンシリサイド膜３３Ｂを形成
する。更に、層間絶縁膜９を形成した後に、この層間絶
縁膜９を介して前記ソース・ドレイン領域７，８にコン
タクトする金属配線１０を形成する工程とを具備したこ
とを特徴とする。
【００３３】更に、本発明の請求項７に記載の不揮発性
半導体記憶装置の製造方法は、Ｐ型のシリコン基板１の
表面を熱酸化してゲート酸化膜３Ａを形成し、このゲー
ト酸化膜３Ａ上に第１の導電膜４Ａを形成し、この第１
の導電膜４Ａ上に所定のパターンの開口２３Ａを有する
シリコン窒化膜２３を形成した後に、前記開口２３Ａに
応じて前記第１の導電膜４Ａを選択酸化して選択酸化膜
５を形成する。次に、前記選択酸化膜５をマスクにして
前記第１の導電膜４Ａをエッチングして上部に先鋭な角
部４Ｂを有するフローティングゲート４を形成した後
に、フローティングゲート４を被覆するようにトンネル
酸化膜３を形成する。続いて、前記トンネル酸化膜３上
に第２の導電膜６Ａを形成した後に、この第２の導電膜
６Ａをパターニングしてトンネル酸化膜３を介して前記
フローティングゲート４上に重なる領域を持つように第
２の導電膜６Ｂを形成する。更に、前記フローティング
ゲート４及び前記第２の導電膜６Ｂを被覆するように絶
縁膜９Ｃを形成した後に、この絶縁膜９Ｃを異方性エッ
チングして前記第２の導電膜６Ｂの上面を露出させると
共に前記フローティングゲート４及び前記第２の導電膜
６Ｂの側壁部を被覆するようにサイドウォールスペーサ
膜９Ｄを形成する。次に、前記フローティングゲート４
及び前記第２の導電膜６Ｂに隣接する前記シリコン基板
１の表面にＮ型のソース・ドレイン領域７，８を形成す
る。続いて、前記ソース領域８上にシリサイド化防御膜
１２を形成し、全面にチタン膜３３を形成した後に、こ
のチタン膜３３を熱処理して前記ドレイン領域７上にチ
タンシリサイド膜３３Ａを形成すると共に、前記第２の
導電膜６Ｂ上面にチタンシリサイド膜３３Ｂを形成し
て、この第２の導電膜６Ｂ及びチタンシリサイド膜３３
Ｂから成るコントロールゲート６６を形成する。更に、
層間絶縁膜９を形成した後に、この層間絶縁膜９を介し
て前記ソース・ドレイン領域７，８にコンタクトする金
属配線１０を形成する工程とを具備したことを特徴とす
る。
半導体記憶装置の製造方法は、Ｐ型のシリコン基板１の
表面を熱酸化してゲート酸化膜３Ａを形成し、このゲー
ト酸化膜３Ａ上に第１の導電膜４Ａを形成し、この第１
の導電膜４Ａ上に所定のパターンの開口２３Ａを有する
シリコン窒化膜２３を形成した後に、前記開口２３Ａに
応じて前記第１の導電膜４Ａを選択酸化して選択酸化膜
５を形成する。次に、前記選択酸化膜５をマスクにして
前記第１の導電膜４Ａをエッチングして上部に先鋭な角
部４Ｂを有するフローティングゲート４を形成した後
に、フローティングゲート４を被覆するようにトンネル
酸化膜３を形成する。続いて、前記トンネル酸化膜３上
に第２の導電膜６Ａを形成した後に、この第２の導電膜
６Ａをパターニングしてトンネル酸化膜３を介して前記
フローティングゲート４上に重なる領域を持つように第
２の導電膜６Ｂを形成する。更に、前記フローティング
ゲート４及び前記第２の導電膜６Ｂを被覆するように絶
縁膜９Ｃを形成した後に、この絶縁膜９Ｃを異方性エッ
チングして前記第２の導電膜６Ｂの上面を露出させると
共に前記フローティングゲート４及び前記第２の導電膜
６Ｂの側壁部を被覆するようにサイドウォールスペーサ
膜９Ｄを形成する。次に、前記フローティングゲート４
及び前記第２の導電膜６Ｂに隣接する前記シリコン基板
１の表面にＮ型のソース・ドレイン領域７，８を形成す
る。続いて、前記ソース領域８上にシリサイド化防御膜
１２を形成し、全面にチタン膜３３を形成した後に、こ
のチタン膜３３を熱処理して前記ドレイン領域７上にチ
タンシリサイド膜３３Ａを形成すると共に、前記第２の
導電膜６Ｂ上面にチタンシリサイド膜３３Ｂを形成し
て、この第２の導電膜６Ｂ及びチタンシリサイド膜３３
Ｂから成るコントロールゲート６６を形成する。更に、
層間絶縁膜９を形成した後に、この層間絶縁膜９を介し
て前記ソース・ドレイン領域７，８にコンタクトする金
属配線１０を形成する工程とを具備したことを特徴とす
る。
【００３４】また、本発明の請求項８に記載の不揮発性
半導体記憶装置の製造方法は、前述した請求項６あるい
は請求項７に記載の前記シリサイド化防御膜１２が、Ｔ
ＥＯＳ膜あるいはＨＴＯ膜あるいはＳｉＮ膜であること
を特徴とする。
半導体記憶装置の製造方法は、前述した請求項６あるい
は請求項７に記載の前記シリサイド化防御膜１２が、Ｔ
ＥＯＳ膜あるいはＨＴＯ膜あるいはＳｉＮ膜であること
を特徴とする。
【００３５】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図及び
その一部（Ｘ１−Ｘ１）断面図は、従来の図７及び図８
に示す構成とほぼ同等であり、重複する説明を避けるた
めに図示した説明は省略するが、以下、同等の構成には
同符号を付して説明を簡略化する。そして、本発明の特
徴は、図８の一部拡大図に対応する図５に示すようにコ
ントロールゲート６６（コントロールゲート６に対応す
る）を、ポリシリコン膜６Ｂとその上に積層されたチタ
ンシリサイド膜３３Ｂとで構成し、このチタンシリサイ
ド膜３３Ｂをドレイン領域７上に形成するチタンシリサ
イド膜３３Ａと同一工程で形成していることである。こ
れによりコントロールゲート６６の配線抵抗特性を損う
ことなしに、メモリセル部での段差を低減できる。
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図及び
その一部（Ｘ１−Ｘ１）断面図は、従来の図７及び図８
に示す構成とほぼ同等であり、重複する説明を避けるた
めに図示した説明は省略するが、以下、同等の構成には
同符号を付して説明を簡略化する。そして、本発明の特
徴は、図８の一部拡大図に対応する図５に示すようにコ
ントロールゲート６６（コントロールゲート６に対応す
る）を、ポリシリコン膜６Ｂとその上に積層されたチタ
ンシリサイド膜３３Ｂとで構成し、このチタンシリサイ
ド膜３３Ｂをドレイン領域７上に形成するチタンシリサ
イド膜３３Ａと同一工程で形成していることである。こ
れによりコントロールゲート６６の配線抵抗特性を損う
ことなしに、メモリセル部での段差を低減できる。
【００３６】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について図面を参照しながら説
明する。
のメモリセルの製造方法について図面を参照しながら説
明する。
【００３７】先ず、図１（ａ）において、Ｐ型の半導体
基板１の所定の領域に素子分離膜２を形成する（図７参
照）と共に、この素子分離膜２以外の表層にゲート酸化
膜３Ａをおよそ７０Å〜１５０Åの厚さに形成する。そ
して、前記ゲート酸化膜３Ａ上にポリシリコン膜をおよ
そ１０００Å〜２０００Åの厚さに形成し、このポリシ
リコン膜にリンドープした第１の導電膜４Ａ上に開口部
２３Ａを有するシリコン窒化膜２３を形成する。
基板１の所定の領域に素子分離膜２を形成する（図７参
照）と共に、この素子分離膜２以外の表層にゲート酸化
膜３Ａをおよそ７０Å〜１５０Åの厚さに形成する。そ
して、前記ゲート酸化膜３Ａ上にポリシリコン膜をおよ
そ１０００Å〜２０００Åの厚さに形成し、このポリシ
リコン膜にリンドープした第１の導電膜４Ａ上に開口部
２３Ａを有するシリコン窒化膜２３を形成する。
【００３８】次に、図１（ｂ）に示すように、前記シリ
コン窒化膜２３をマスクにして第１の導電膜４ＡをＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択酸
化して選択酸化膜５を形成する。
コン窒化膜２３をマスクにして第１の導電膜４ＡをＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択酸
化して選択酸化膜５を形成する。
【００３９】続いて、図２（ａ）に示すように、前記選
択酸化膜５をマスクにして前記第１の導電膜４Ａを異方
性エッチングして、選択酸化膜５下にフローティングゲ
ート４を形成する。このとき、前記選択酸化膜５の形状
を反映して、フローティングゲート４の上部に先鋭な角
部４Ｂが形成される。これにより、消去動作時にこの角
部４Ｂに電界が集中することになり、フローティングゲ
ート４に蓄積された電子（電荷）がトンネル酸化膜３を
介してコントロールゲート６６に抜け易くして、消去効
率を向上させている。
択酸化膜５をマスクにして前記第１の導電膜４Ａを異方
性エッチングして、選択酸化膜５下にフローティングゲ
ート４を形成する。このとき、前記選択酸化膜５の形状
を反映して、フローティングゲート４の上部に先鋭な角
部４Ｂが形成される。これにより、消去動作時にこの角
部４Ｂに電界が集中することになり、フローティングゲ
ート４に蓄積された電子（電荷）がトンネル酸化膜３を
介してコントロールゲート６６に抜け易くして、消去効
率を向上させている。
【００４０】次に、図２（ｂ）に示すように、前記フロ
ーティングゲート４を被覆するように前記ゲート酸化膜
３Ａと一体形成される、厚さがおよそ２００Å〜４００
Åの絶縁膜（以下、トンネル酸化膜３と称す）を形成す
る。尚、前記トンネル酸化膜３は、ゲート酸化膜３Ａと
そのゲート酸化膜３Ａ上にＣＶＤ法によりＣＶＤ酸化
膜、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）
膜やＨＴＯ（High T emperature Oxide）膜等を形成し
た後に熱酸化して成るものである。
ーティングゲート４を被覆するように前記ゲート酸化膜
３Ａと一体形成される、厚さがおよそ２００Å〜４００
Åの絶縁膜（以下、トンネル酸化膜３と称す）を形成す
る。尚、前記トンネル酸化膜３は、ゲート酸化膜３Ａと
そのゲート酸化膜３Ａ上にＣＶＤ法によりＣＶＤ酸化
膜、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）
膜やＨＴＯ（High T emperature Oxide）膜等を形成し
た後に熱酸化して成るものである。
【００４１】続いて、図３（ａ）に示すように、前記ト
ンネル酸化膜３上に例えば、およそ２０００Å〜３００
０Åの膜厚のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を拡散源としてリンドープした第２の
導電膜６Ａを形成する。次に、前記第２の導電膜６Ａ上
に不図示のフォトレジスト膜を形成し、このレジスト膜
をマスクにして前記第２の導電膜６Ａをパターニングし
て、コントロールゲート６の一部を構成する第２の導電
膜６Ｂを、前記トンネル酸化膜３を介して前記フローテ
ィングゲート４の一端部側にその上部から側壁部に跨る
ように形成する。そして、前記レジスト膜を除去した
後、少なくともドレイン領域形成予定部を図示しないフ
ォトレジスト膜で被覆して、このフォトレジスト膜をマ
スクにして基板１の表層にｎ型不純物、例えばリンイオ
ン（31Ｐ+ ）をおよそドーズ量４．５〜５．０×１０15
／ｃｍ2、加速電圧５０〜７０ＫｅＶの注入条件で注入
してアニール処理して拡散し、ソース領域８を形成す
る。尚、イオン注入される前記ｎ型不純物として、ヒ素
イオン（75Ａｓ+ ）等を用いても良い。
ンネル酸化膜３上に例えば、およそ２０００Å〜３００
０Åの膜厚のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を拡散源としてリンドープした第２の
導電膜６Ａを形成する。次に、前記第２の導電膜６Ａ上
に不図示のフォトレジスト膜を形成し、このレジスト膜
をマスクにして前記第２の導電膜６Ａをパターニングし
て、コントロールゲート６の一部を構成する第２の導電
膜６Ｂを、前記トンネル酸化膜３を介して前記フローテ
ィングゲート４の一端部側にその上部から側壁部に跨る
ように形成する。そして、前記レジスト膜を除去した
後、少なくともドレイン領域形成予定部を図示しないフ
ォトレジスト膜で被覆して、このフォトレジスト膜をマ
スクにして基板１の表層にｎ型不純物、例えばリンイオ
ン（31Ｐ+ ）をおよそドーズ量４．５〜５．０×１０15
／ｃｍ2、加速電圧５０〜７０ＫｅＶの注入条件で注入
してアニール処理して拡散し、ソース領域８を形成す
る。尚、イオン注入される前記ｎ型不純物として、ヒ素
イオン（75Ａｓ+ ）等を用いても良い。
【００４２】次に、図３（ｂ）に示すように、前記基板
１上の全面にＬＰＣＶＤ法によりおよそ１５００Å〜２
５００Åの膜厚のＬＰＣＶＤ酸化膜（例えば、ＴＥＯＳ
膜）から成る絶縁膜９Ｃを形成した後、図４（ａ）に示
すように、前記絶縁膜９Ｃ及びトンネル酸化膜３を異方
性エッチングして、前記第２の導電膜６Ｂ上面とソース
・ドレイン形成領域上面を露出させると共に側壁スペー
サ膜９Ｄを形成する。
１上の全面にＬＰＣＶＤ法によりおよそ１５００Å〜２
５００Åの膜厚のＬＰＣＶＤ酸化膜（例えば、ＴＥＯＳ
膜）から成る絶縁膜９Ｃを形成した後、図４（ａ）に示
すように、前記絶縁膜９Ｃ及びトンネル酸化膜３を異方
性エッチングして、前記第２の導電膜６Ｂ上面とソース
・ドレイン形成領域上面を露出させると共に側壁スペー
サ膜９Ｄを形成する。
【００４３】そして、前記フローティングゲート４及び
第２の導電膜６Ｂをマスクにして、基板１の表層にｎ型
不純物、例えばリン（31Ｐ+ ）イオンをおよそドーズ量
１．０〜２．０×１０13／ｃｍ2、加速電圧３５〜４５
ＫｅＶの注入条件で注入してアニール処理してドレイン
領域７を形成する。尚、イオン注入される前記ｎ型不純
物として、ヒ素イオン（75Ａｓ+ ）等を用いても良い。
第２の導電膜６Ｂをマスクにして、基板１の表層にｎ型
不純物、例えばリン（31Ｐ+ ）イオンをおよそドーズ量
１．０〜２．０×１０13／ｃｍ2、加速電圧３５〜４５
ＫｅＶの注入条件で注入してアニール処理してドレイン
領域７を形成する。尚、イオン注入される前記ｎ型不純
物として、ヒ素イオン（75Ａｓ+ ）等を用いても良い。
【００４４】次に、図４（ｂ）に示すように、基板１全
面にＬＰＣＶＤ法でおよそ３００Å〜４００Åの膜厚の
ＬＰＴＥＯＳ膜１２Ａを形成し、前記ソース領域８上を
被覆するフォトレジスト膜２５をマスクにして、このＴ
ＥＯＳ膜１２Ａをパターニングしてソース領域８上にシ
リサイド化防御膜１２を形成する。このシリサイド化防
御膜１２は、フローティングゲート４の上部角部４Ｂを
被覆するサイドウォールスペーサ膜９Ｄによるシリサイ
ド化防御作用を助ける働きをするものである。詳しくは
後述するが、フローティングゲート４の上部角部４Ｂを
サイドウォールスペーサ膜９Ｄと共に被覆しているた
め、後工程で全面にチタン膜が形成され、熱処理が加え
られることで、そのチタン膜と下面のＳｉとが反応して
シリサイド化してチタンシリサイド（ＴｉＳｉ2）膜を
形成する際に、シリサイド化させたくない部分へのシリ
サイド化を確実に防止することができる。尚、シリサイ
ド化防御膜１２の材質は、ＴＥＯＳ膜に限らず、ＨＴＯ
膜やシリコン窒化膜を用いても良い。
面にＬＰＣＶＤ法でおよそ３００Å〜４００Åの膜厚の
ＬＰＴＥＯＳ膜１２Ａを形成し、前記ソース領域８上を
被覆するフォトレジスト膜２５をマスクにして、このＴ
ＥＯＳ膜１２Ａをパターニングしてソース領域８上にシ
リサイド化防御膜１２を形成する。このシリサイド化防
御膜１２は、フローティングゲート４の上部角部４Ｂを
被覆するサイドウォールスペーサ膜９Ｄによるシリサイ
ド化防御作用を助ける働きをするものである。詳しくは
後述するが、フローティングゲート４の上部角部４Ｂを
サイドウォールスペーサ膜９Ｄと共に被覆しているた
め、後工程で全面にチタン膜が形成され、熱処理が加え
られることで、そのチタン膜と下面のＳｉとが反応して
シリサイド化してチタンシリサイド（ＴｉＳｉ2）膜を
形成する際に、シリサイド化させたくない部分へのシリ
サイド化を確実に防止することができる。尚、シリサイ
ド化防御膜１２の材質は、ＴＥＯＳ膜に限らず、ＨＴＯ
膜やシリコン窒化膜を用いても良い。
【００４５】続いて、図５（ａ）に示すように、基板１
全面に被シリサイド化膜としての金属膜、例えば、およ
そ２００Å〜４００Åの膜厚のチタン（Ｔｉ）膜３３を
スパッタ形成した後に、このチタン膜３３を蒸着し熱処
理（ラピット・サーマル・アニール、以下ＲＴＡと称
す。）を加えることで、シリサイド化を図り、シリサイ
ド化防御膜１２及びサイドウォールスペーサ膜９Ｄ上に
残留したチタン膜３３を除去することで、図５（ｂ）に
示すように、前記ドレイン領域７の表層を選択的、自己
整合的にチタンシリサイド（ＴｉＳｉ2）膜３３Ａを形
成すると共に、前記第２の導電膜６Ｂ上面にチタンシリ
サイド（ＴｉＳｉ2）膜３３Ｂを形成する。これによ
り、前記第２の導電膜６Ｂとチタンシリサイド（ＴｉＳ
ｉ2）膜３３Ｂから成るコントロールゲート６６が形成
される。尚、ＲＴＡ処理は、過剰なシリサイド化が進ま
ないように２ステップで行っている。即ち、第１回目の
ＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜４５
秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ７５
０℃〜８５０℃で、１０〜４５秒ほど行っている。
全面に被シリサイド化膜としての金属膜、例えば、およ
そ２００Å〜４００Åの膜厚のチタン（Ｔｉ）膜３３を
スパッタ形成した後に、このチタン膜３３を蒸着し熱処
理（ラピット・サーマル・アニール、以下ＲＴＡと称
す。）を加えることで、シリサイド化を図り、シリサイ
ド化防御膜１２及びサイドウォールスペーサ膜９Ｄ上に
残留したチタン膜３３を除去することで、図５（ｂ）に
示すように、前記ドレイン領域７の表層を選択的、自己
整合的にチタンシリサイド（ＴｉＳｉ2）膜３３Ａを形
成すると共に、前記第２の導電膜６Ｂ上面にチタンシリ
サイド（ＴｉＳｉ2）膜３３Ｂを形成する。これによ
り、前記第２の導電膜６Ｂとチタンシリサイド（ＴｉＳ
ｉ2）膜３３Ｂから成るコントロールゲート６６が形成
される。尚、ＲＴＡ処理は、過剰なシリサイド化が進ま
ないように２ステップで行っている。即ち、第１回目の
ＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜４５
秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ７５
０℃〜８５０℃で、１０〜４５秒ほど行っている。
【００４６】そして、図６に示すように、全面におよそ
６０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁膜９を
形成した後に、前記ソース・ドレイン領域７，８上にコ
ンタクトするコンタクトホール１１を形成し、ソース・
ドレイン領域７，８上に不図示のバリアメタル膜（例え
ば、チタン膜及びチタンナイトライド（ＴｉＮ）膜との
積層膜）を介してコンタクトプラグ（例えば、タングス
テン膜から成る）１０Ａを形成し、このコンタクトプラ
グ１０Ａ上に金属膜１０Ｂ（例えば、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ）を形成し、金属配線１０を形成
している。尚、バリアメタル膜を介して直接、例えば、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕから成る金属配線
を形成するものであっても良い。ここで、ドレイン領域
７上にはチタンシリサイド膜３３Ａが形成されているた
め、コンタクト部でのコンタクト抵抗の低減化が図られ
ている。
６０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁膜９を
形成した後に、前記ソース・ドレイン領域７，８上にコ
ンタクトするコンタクトホール１１を形成し、ソース・
ドレイン領域７，８上に不図示のバリアメタル膜（例え
ば、チタン膜及びチタンナイトライド（ＴｉＮ）膜との
積層膜）を介してコンタクトプラグ（例えば、タングス
テン膜から成る）１０Ａを形成し、このコンタクトプラ
グ１０Ａ上に金属膜１０Ｂ（例えば、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ）を形成し、金属配線１０を形成
している。尚、バリアメタル膜を介して直接、例えば、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕから成る金属配線
を形成するものであっても良い。ここで、ドレイン領域
７上にはチタンシリサイド膜３３Ａが形成されているた
め、コンタクト部でのコンタクト抵抗の低減化が図られ
ている。
【００４７】以上説明したように本発明では、コントロ
ールゲート６６を第２の導電膜６Ｂ（ポリシリコン膜）
とチタンシリサイド（ＴｉＳｉ2）膜３３Ｂとで構成し
ているため、従来のポリシリコン膜とタングステンシリ
サイド（ＷＳｉｘ）膜とで構成した従来装置に比して、
更にコントロールゲートの配線抵抗を低くでき、デバイ
ススピードの向上が図れる。尚、コントロールゲート６
６を構成するチタンシリサイド（ＴｉＳｉ2）膜３３Ｂ
を形成する工程が、従来工程であるドレイン領域７上に
チタンシリサイド（ＴｉＳｉ2）膜を形成する工程と同
一工程で行えるため、製造工数が増大することはない。
ールゲート６６を第２の導電膜６Ｂ（ポリシリコン膜）
とチタンシリサイド（ＴｉＳｉ2）膜３３Ｂとで構成し
ているため、従来のポリシリコン膜とタングステンシリ
サイド（ＷＳｉｘ）膜とで構成した従来装置に比して、
更にコントロールゲートの配線抵抗を低くでき、デバイ
ススピードの向上が図れる。尚、コントロールゲート６
６を構成するチタンシリサイド（ＴｉＳｉ2）膜３３Ｂ
を形成する工程が、従来工程であるドレイン領域７上に
チタンシリサイド（ＴｉＳｉ2）膜を形成する工程と同
一工程で行えるため、製造工数が増大することはない。
【００４８】また、従来のようにポリシリコン膜上にタ
ングステンシリサイド（ＷＳｉｘ）膜と、コントロール
ゲートのパターニング時のハードマスクとして絶縁膜９
Ｂを積層形成する工程を省略でき、かつコントロールゲ
ートのパターニング時に絶縁膜９Ｂ用の酸化膜エッチン
グやタングステンシリサイド（ＷＳｉｘ）膜エッチング
やポリシリコン膜エッチングを個別に行う必要がなくな
り、製造工程の簡略化が図れる。
ングステンシリサイド（ＷＳｉｘ）膜と、コントロール
ゲートのパターニング時のハードマスクとして絶縁膜９
Ｂを積層形成する工程を省略でき、かつコントロールゲ
ートのパターニング時に絶縁膜９Ｂ用の酸化膜エッチン
グやタングステンシリサイド（ＷＳｉｘ）膜エッチング
やポリシリコン膜エッチングを個別に行う必要がなくな
り、製造工程の簡略化が図れる。
【００４９】更に言えば、ポリシリコン膜上にタングス
テンシリサイド（ＷＳｉｘ）膜と、ハードマスクとして
絶縁膜９Ｂを積層形成することがないので、このメモリ
セル部での段差の低減化が図れる。
テンシリサイド（ＷＳｉｘ）膜と、ハードマスクとして
絶縁膜９Ｂを積層形成することがないので、このメモリ
セル部での段差の低減化が図れる。
【００５０】尚、本発明の一実施形態では、低抵抗なシ
リサイド材料として、現在の製造プロセスとの整合性か
らチタンシリサイド膜を採用しているが、このチタンシ
リサイド膜は線幅の縮小と共にシート抵抗が上昇する現
象、いわゆる細線効果を生じ易いため、チタン膜よりも
比較的細線効果の生じ難い材質、例えば、コバルト膜か
ら成るコバルトシリサイド（ＣｏＳｉ2）膜を用いても
良い。
リサイド材料として、現在の製造プロセスとの整合性か
らチタンシリサイド膜を採用しているが、このチタンシ
リサイド膜は線幅の縮小と共にシート抵抗が上昇する現
象、いわゆる細線効果を生じ易いため、チタン膜よりも
比較的細線効果の生じ難い材質、例えば、コバルト膜か
ら成るコバルトシリサイド（ＣｏＳｉ2）膜を用いても
良い。
【００５１】更に言えば、一実施形態のチタンシリサイ
ド膜を採用した場合においても、本発明のスプリットゲ
ート型のフラッシュメモリ（フローティングゲート上部
にコントロールゲートがまたがった形で乗り上がった状
態となる）のデバイス構造に適用されることで、本デバ
イス構造では細線効果の生じ難い線幅を十分に確保で
き、チタンシリサイド膜を比較的均一に形成できる。
ド膜を採用した場合においても、本発明のスプリットゲ
ート型のフラッシュメモリ（フローティングゲート上部
にコントロールゲートがまたがった形で乗り上がった状
態となる）のデバイス構造に適用されることで、本デバ
イス構造では細線効果の生じ難い線幅を十分に確保で
き、チタンシリサイド膜を比較的均一に形成できる。
【００５２】
【発明の効果】本発明によれば、コントロールゲートを
ポリシリコン膜とチタンシリサイド膜とで構成している
ため、従来のポリシリコン膜とタングステンシリサイド
膜とで構成した従来装置に比して、更にコントロールゲ
ートの配線抵抗を低くでき、デバイススピードの向上が
図れる。尚、コントロールゲートを構成するチタンシリ
サイド膜を形成する工程が、従来工程であるドレイン領
域上にチタンシリサイド膜を形成する工程と同一工程で
行えるため、製造工数が増大することはない。
ポリシリコン膜とチタンシリサイド膜とで構成している
ため、従来のポリシリコン膜とタングステンシリサイド
膜とで構成した従来装置に比して、更にコントロールゲ
ートの配線抵抗を低くでき、デバイススピードの向上が
図れる。尚、コントロールゲートを構成するチタンシリ
サイド膜を形成する工程が、従来工程であるドレイン領
域上にチタンシリサイド膜を形成する工程と同一工程で
行えるため、製造工数が増大することはない。
【００５３】また、従来のようにポリシリコン膜上にタ
ングステンシリサイド膜と、コントロールゲートのパタ
ーニング時のハードマスクとして絶縁膜を積層形成する
工程を省略でき、かつコントロールゲートのパターニン
グ時に絶縁膜用の酸化膜エッチングやタングステンシリ
サイド膜エッチングやポリシリコン膜エッチングを個別
に行う必要がなくなり、製造工程の簡略化が図れる。
ングステンシリサイド膜と、コントロールゲートのパタ
ーニング時のハードマスクとして絶縁膜を積層形成する
工程を省略でき、かつコントロールゲートのパターニン
グ時に絶縁膜用の酸化膜エッチングやタングステンシリ
サイド膜エッチングやポリシリコン膜エッチングを個別
に行う必要がなくなり、製造工程の簡略化が図れる。
【００５４】更に言えば、ポリシリコン膜上にタングス
テンシリサイド膜と、ハードマスクとして絶縁膜を積層
形成することがないので、このメモリセル部での段差の
低減化が図れる。
テンシリサイド膜と、ハードマスクとして絶縁膜を積層
形成することがないので、このメモリセル部での段差の
低減化が図れる。
【図１】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図７】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す平面図である。
構造を示す平面図である。
【図８】図７の一部断面図である。
【図９】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。
す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
フロントページの続き Ｆターム(参考） 5F001 AA21 AA22 AB03 AC02 AC04 AC06 AC20 AD12 AD41 AE02 AE08 AF10 AG12 AG21 AG22 AG30 5F083 EP02 EP25 ER02 ER05 ER09 ER14 ER17 ER21 GA02 GA28 GA30 JA35 JA36 JA39 JA40 JA53 JA56 MA04 MA05 MA06 MA20 PR34 PR36
Claims (8)
- 【請求項１】 一導電型のシリコン基板上に形成された
フローティングゲートと、このフローティングゲートを
被覆する絶縁膜と、この絶縁膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域と、層間絶縁膜を介し
て前記拡散領域に接続された金属配線とを備えた不揮発
性半導体記憶装置において、 前記コントロールゲートがポリシリコン膜とその上面が
シリサイド化されたチタンシリサイド膜から成る積層膜
であることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 一導電型のシリコン基板上に形成された
フローティングゲートと、このフローティングゲートを
被覆する絶縁膜と、この絶縁膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域と、層間絶縁膜を介し
て前記拡散領域に接続された金属配線とを備えた不揮発
性半導体記憶装置において、 一方の拡散領域表面には前記コントロールゲートの一部
を構成するチタンシリサイド膜と同時に形成されたチタ
ンシリサイド膜を介して前記金属配線が形成され、他方
の拡散領域表面にはチタンシリサイド膜を介することな
しに前記金属配線が形成されていることを特徴とする不
揮発性半導体記憶装置。 - 【請求項３】 前記他方の拡散領域表面には、チタンシ
リサイド膜が形成されないようにシリサイド化防御膜が
形成されていることを特徴とする請求項２に記載の不揮
発性半導体記憶装置。 - 【請求項４】 一導電型のシリコン基板上に形成された
上部に先鋭な角部を有するポリシリコン膜から成るフロ
ーティングゲートと、 前記フローティングゲートを被覆するトンネル酸化膜
と、 前記トンネル酸化膜を介して前記フローティングゲート
上に重なる領域を持つように形成されるポリシリコン膜
とその上面がシリサイド化されたチタンシリサイド膜と
の積層膜から成るコントロールゲートと、 前記フローティングゲート及び前記コントロールゲート
を被覆するように形成された絶縁膜と、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記シリコン基板の表面に形成される逆導電
型の拡散領域と、 一方の拡散領域表面に形成されたチタンシリサイド膜
と、他方の拡散領域側の前記フローティングゲート上部
の先鋭な角部を被覆するように形成されたシリサイド化
防御膜と、 層間絶縁膜を介して前記拡散領域に接続された金属配線
とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 前記シリサイド化防御膜が、ＴＥＯＳ膜
あるいはＨＴＯ膜あるいはＳｉＮ膜であることを特徴と
する請求項３あるいは請求項４に記載の不揮発性半導体
記憶装置。 - 【請求項６】 一導電型のシリコン基板上に形成された
フローティングゲートと、このフローティングゲートを
被覆する絶縁膜と、この絶縁膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域とを備えた不揮発性半
導体記憶装置の製造方法において、 前記フローティングゲート及び前記コントロールゲート
を被覆するように絶縁膜を形成した後にこの絶縁膜を異
方性エッチングして前記コントロールゲートの上面を露
出させると共に前記フローティングゲート及び前記コン
トロールゲートの側壁部を被覆するようにサイドウォー
ルスペーサ膜を形成する工程と、 一方の拡散領域上にシリサイド化防御膜を形成する工程
と、 全面を洗浄した後に全面に被シリサイド化膜を形成する
工程と、 前記被シリサイド化膜を熱処理してシリサイド膜を形成
した後にシリサイド化しない被シリサイド化膜を除去す
る工程と、 層間絶縁膜を形成した後にこの層間絶縁膜を介して前記
拡散領域にコンタクトする金属配線を形成する工程とを
具備したことを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項７】 一導電型のシリコン基板の表面を熱酸化
してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
の導電膜上に所定のパターンの開口を有する耐酸化膜を
形成した後に、前記開口に応じて前記第１の導電膜を選
択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
チングして上部に先鋭な角部を有するフローティングゲ
ートを形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
化膜を形成する工程と、 前記トンネル酸化膜を介して前記フローティングゲート
上に重なる領域を持つように第２の導電膜を形成する工
程と、 前記フローティングゲート及び前記第２の導電膜を被覆
するように絶縁膜を形成した後にこの絶縁膜を異方性エ
ッチングして前記第２の導電膜の上面を露出させると共
に前記フローティングゲート及び前記第２の導電膜の側
壁部を被覆するようにサイドウォールスペーサ膜を形成
する工程と、 前記フローティングゲート及び前記第２の導電膜に隣接
する前記シリコン基板の表面に逆導電型の拡散領域を形
成する工程と、 一方の拡散領域上にシリサイド化防御膜を形成する工程
と、 全面を洗浄した後に全面に被シリサイド化膜を形成する
工程と、 前記被シリサイド化膜を熱処理してシリサイド膜を形成
した後にシリサイド化しない被シリサイド化膜を除去し
て他方の拡散領域上にチタンシリサイド膜を形成すると
共に前記第２の導電膜上面にもチタンシリサイド膜を形
成し、この第２の導電膜とその上面に形成されるチタン
シリサイド膜から成るコントロールゲートを形成する工
程と、 層間絶縁膜を形成した後にこの層間絶縁膜を介して前記
拡散領域にコンタクトする金属配線を形成する工程とを
具備したことを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項８】 前記シリサイド化防御膜が、ＴＥＯＳ膜
あるいはＨＴＯ膜あるいはＳｉＮ膜であることを特徴と
する請求項６あるいは請求項７に記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032820A JP2000232172A (ja) | 1999-02-10 | 1999-02-10 | 不揮発性半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032820A JP2000232172A (ja) | 1999-02-10 | 1999-02-10 | 不揮発性半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232172A true JP2000232172A (ja) | 2000-08-22 |
Family
ID=12369481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032820A Pending JP2000232172A (ja) | 1999-02-10 | 1999-02-10 | 不揮発性半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
| KR100771889B1 (ko) | 2006-10-20 | 2007-11-01 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 |
| US7473961B2 (en) | 2004-08-14 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
-
1999
- 1999-02-10 JP JP11032820A patent/JP2000232172A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
| US7473961B2 (en) | 2004-08-14 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100771889B1 (ko) | 2006-10-20 | 2007-11-01 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 |
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