JP2000269365A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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- JP2000269365A JP2000269365A JP11072349A JP7234999A JP2000269365A JP 2000269365 A JP2000269365 A JP 2000269365A JP 11072349 A JP11072349 A JP 11072349A JP 7234999 A JP7234999 A JP 7234999A JP 2000269365 A JP2000269365 A JP 2000269365A
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置のデバイス特性向上
を図る。 【解決手段】 Ｐ型のシリコン基板２１の段差部に埋設
されたフローティングゲート３２と、フローティングゲ
ート３２を被覆するトンネル絶縁膜３３と、トンネル絶
縁膜３３を介して前記フローティングゲート３２上に重
なる領域を持つように形成されるコントロールゲート３
６と、前記フローティングゲート３２及び前記コントロ
ールゲート３６に隣接する前記シリコン基板２１の表面
に形成されるＮ型のソース・ドレイン領域３９，４０
と、ソース領域表面に形成されたこのソース領域３９の
低抵抗化を可能とする導電膜４５と、層間絶縁膜４２を
介して前記ソース・ドレイン領域３９，４０に接続され
た金属配線４４とを具備したものである。
を図る。 【解決手段】 Ｐ型のシリコン基板２１の段差部に埋設
されたフローティングゲート３２と、フローティングゲ
ート３２を被覆するトンネル絶縁膜３３と、トンネル絶
縁膜３３を介して前記フローティングゲート３２上に重
なる領域を持つように形成されるコントロールゲート３
６と、前記フローティングゲート３２及び前記コントロ
ールゲート３６に隣接する前記シリコン基板２１の表面
に形成されるＮ型のソース・ドレイン領域３９，４０
と、ソース領域表面に形成されたこのソース領域３９の
低抵抗化を可能とする導電膜４５と、層間絶縁膜４２を
介して前記ソース・ドレイン領域３９，４０に接続され
た金属配線４４とを具備したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートと、このフローティングゲートを被覆するトンネル
絶縁膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関する。
ートと、このフローティングゲートを被覆するトンネル
絶縁膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ( EEPROM:Electrically Erasable a
nd Programmable ROM，フラッシュメモリとも呼称され
るフラッシュEEPROM等)においては、フローティングゲ
ートとコントロールゲートとを有する２重ゲート構造の
トランジスタによって各メモリセルが形成される。この
ような２重ゲート構造のメモリセルトランジスタの場
合、フローティングゲートのドレイン領域側で発生した
ホットエレクトロンを加速してフローティングゲートに
注入することでデータの書き込みが行われる。そして、
Ｆ−Ｎ伝導(Fowler-No rdheim tunnelling)によってフ
ローティングゲートからコントロールゲートへ電荷を引
き抜くことでデータの消去が行われる。
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ( EEPROM:Electrically Erasable a
nd Programmable ROM，フラッシュメモリとも呼称され
るフラッシュEEPROM等)においては、フローティングゲ
ートとコントロールゲートとを有する２重ゲート構造の
トランジスタによって各メモリセルが形成される。この
ような２重ゲート構造のメモリセルトランジスタの場
合、フローティングゲートのドレイン領域側で発生した
ホットエレクトロンを加速してフローティングゲートに
注入することでデータの書き込みが行われる。そして、
Ｆ−Ｎ伝導(Fowler-No rdheim tunnelling)によってフ
ローティングゲートからコントロールゲートへ電荷を引
き抜くことでデータの消去が行われる。
【０００３】図６はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図で、図７
はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
発性半導体記憶装置のメモリセル部分の平面図で、図７
はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
【０００４】Ｐ型の半導体シリコン基板１の表面領域
に、ＬＯＣＯＳ（Local Oxidation OfSilicon）法によ
り選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複
数の素子分離膜２が短冊状に形成され、素子領域が区画
される。シリコン基板１上に、酸化膜３Ａを介し、隣り
合う素子分離膜２の間に跨るようにしてフローティング
ゲート４が配置される。このフローティングゲート４
は、１つのメモリセル毎に独立して配置される。また、
フローティングゲート４上の選択酸化膜５は、選択酸化
法によりフローティングゲート４の中央部で厚く形成さ
れ、フローティングゲート４の端部には尖鋭な角部が形
成されている。これにより、データの消去動作時にフロ
ーティングゲート４の端部で電界集中が生じ易いように
している。
に、ＬＯＣＯＳ（Local Oxidation OfSilicon）法によ
り選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複
数の素子分離膜２が短冊状に形成され、素子領域が区画
される。シリコン基板１上に、酸化膜３Ａを介し、隣り
合う素子分離膜２の間に跨るようにしてフローティング
ゲート４が配置される。このフローティングゲート４
は、１つのメモリセル毎に独立して配置される。また、
フローティングゲート４上の選択酸化膜５は、選択酸化
法によりフローティングゲート４の中央部で厚く形成さ
れ、フローティングゲート４の端部には尖鋭な角部が形
成されている。これにより、データの消去動作時にフロ
ーティングゲート４の端部で電界集中が生じ易いように
している。
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル絶
縁膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル絶
縁膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
【０００７】そして、前記コントロールゲート６上に、
層間絶縁膜９を介して、金属配線１０がコントロールゲ
ート６と交差する方向に配置される。この金属配線１０
は、コンタクトホール１１を通して、ドレイン領域７に
接続される。そして、各コントロールゲート６は、ワー
ド線となり、コントロールゲート６と平行に延在するソ
ース領域８は、ソース線となる。また、ドレイン領域７
に接続されるアルミニウム合金等から成る金属配線１０
は、ビット線となる。
層間絶縁膜９を介して、金属配線１０がコントロールゲ
ート６と交差する方向に配置される。この金属配線１０
は、コンタクトホール１１を通して、ドレイン領域７に
接続される。そして、各コントロールゲート６は、ワー
ド線となり、コントロールゲート６と平行に延在するソ
ース領域８は、ソース線となる。また、ドレイン領域７
に接続されるアルミニウム合金等から成る金属配線１０
は、ビット線となる。
【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を１Ｖ、ソース領域８の高電位を１１Ｖとす
る。すると、コントロールゲート６及びフローティング
ゲート４間とフローティングゲート４及び基板（ソース
領域８）間とが容量結合されており（コントロールゲー
ト６及びフローティングゲート４間の容量＜フローティ
ングゲート４及び基板（ソース領域８）間の容量）、こ
の容量結合比によりフローティングゲート４の電位が９
Ｖ程度に持ち上げられ、ドレイン領域７付近で発生する
ホットエレクトロンがフローティングゲート４側へ加速
され、酸化膜３Ａを通してフローティングゲート４に注
入されてデータの書き込みが行われる。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を１Ｖ、ソース領域８の高電位を１１Ｖとす
る。すると、コントロールゲート６及びフローティング
ゲート４間とフローティングゲート４及び基板（ソース
領域８）間とが容量結合されており（コントロールゲー
ト６及びフローティングゲート４間の容量＜フローティ
ングゲート４及び基板（ソース領域８）間の容量）、こ
の容量結合比によりフローティングゲート４の電位が９
Ｖ程度に持ち上げられ、ドレイン領域７付近で発生する
ホットエレクトロンがフローティングゲート４側へ加速
され、酸化膜３Ａを通してフローティングゲート４に注
入されてデータの書き込みが行われる。
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１５Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル絶縁膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１５Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル絶縁膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルＣＨが形成されずドレイ
ン電流（読み出し電流）は流れない。逆に、フローティ
ングゲート４に電荷（電子）が注入されていなければ、
フローティングゲート４の電位が高くなるため、フロー
ティングゲート４の下にチャネルＣＨが形成されてドレ
イン電流（読み出し電流）が流れる。
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルＣＨが形成されずドレイ
ン電流（読み出し電流）は流れない。逆に、フローティ
ングゲート４に電荷（電子）が注入されていなければ、
フローティングゲート４の電位が高くなるため、フロー
ティングゲート４の下にチャネルＣＨが形成されてドレ
イン電流（読み出し電流）が流れる。
【００１２】
【発明が解決しようとする課題】このような構造の不揮
発性半導体記憶装置では、その構造上から、以下に記述
する課題が存在していた。即ち、ソース領域８から成る
共通ソース線（ＳＬ）は、上述したように拡散層構造で
あるため、自ずとＳＬ抵抗が高い。また、書き込み時
に、ソース電極に高電圧（１１Ｖ）を印加する必要があ
り、書き込み電圧が高い。更に、ホットエレクトロン注
入時の書き込み効率が悪い。そして、本構造のスプリッ
トゲート型構造では、フローティングゲート４とコント
ロールゲート６下のチャネル領域のチャネル長を確保す
るためにセル面積が大きいという課題があった。
発性半導体記憶装置では、その構造上から、以下に記述
する課題が存在していた。即ち、ソース領域８から成る
共通ソース線（ＳＬ）は、上述したように拡散層構造で
あるため、自ずとＳＬ抵抗が高い。また、書き込み時
に、ソース電極に高電圧（１１Ｖ）を印加する必要があ
り、書き込み電圧が高い。更に、ホットエレクトロン注
入時の書き込み効率が悪い。そして、本構造のスプリッ
トゲート型構造では、フローティングゲート４とコント
ロールゲート６下のチャネル領域のチャネル長を確保す
るためにセル面積が大きいという課題があった。
【００１３】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、図２に示すように例えば、Ｐ型の半
導体シリコン基板２１の段差部に埋設されたフローティ
ングゲート３２と、フローティングゲート３２を被覆す
るトンネル絶縁膜３３と、トンネル絶縁膜３３を介して
前記フローティングゲート３２上に重なる領域を持つよ
うに形成されるコントロールゲート３６と、前記フロー
ティングゲート３２及び前記コントロールゲート３６に
隣接する前記シリコン基板２１の表面に形成されるＮ型
のソース・ドレイン領域３９，４０と、ソース領域表面
に形成されたこのソース領域３９の低抵抗化を可能とす
る導電膜４５と、層間絶縁膜４２を介して前記ソース・
ドレイン領域３９，４０に接続された金属配線４４とを
具備したことを特徴とする。
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、図２に示すように例えば、Ｐ型の半
導体シリコン基板２１の段差部に埋設されたフローティ
ングゲート３２と、フローティングゲート３２を被覆す
るトンネル絶縁膜３３と、トンネル絶縁膜３３を介して
前記フローティングゲート３２上に重なる領域を持つよ
うに形成されるコントロールゲート３６と、前記フロー
ティングゲート３２及び前記コントロールゲート３６に
隣接する前記シリコン基板２１の表面に形成されるＮ型
のソース・ドレイン領域３９，４０と、ソース領域表面
に形成されたこのソース領域３９の低抵抗化を可能とす
る導電膜４５と、層間絶縁膜４２を介して前記ソース・
ドレイン領域３９，４０に接続された金属配線４４とを
具備したことを特徴とする。
【００１４】そして、その製造方法は、図３（ａ）に示
すようにＰ型の半導体シリコン基板２１上に絶縁膜（パ
ッド酸化膜２３）を形成した後に、図３（ｂ）に示すよ
うにレジスト膜２４をマスクにしてこの絶縁膜２３をパ
ターニングして前記基板上を露出させる。次に、図３
（ｃ）に示すように前記レジスト膜２４を除去した後
に、全面にポリシリコン膜２５を形成し、ポリシリコン
膜２５にＮ型の不純物を添加して導電化を図ると共に前
記基板表面が露出した部分にＮ型の不純物をしみ出させ
る（Ｎ型拡散層２７）。続いて、前記ポリシリコン膜２
５上にタングステンシリサイド（ＷＳｉｘ）膜２６を形
成した後に、図４（ａ）に示すように前記基板表面が露
出した部分内に形成したレジスト膜２８及び前記絶縁膜
２３をマスクにして前記ポリシリコン膜２５及びタング
ステンシリサイド膜２６をパターニングして導電膜４５
を形成すると共に、前記基板２１の一部をエッチング除
去して凹部２９を形成する。更に、図４（ｂ）に示すよ
うに前記絶縁膜２３を除去した後に、全面にゲート絶縁
膜３０を形成し、図４（ｃ）に示すように前記ゲート絶
縁膜３０上にポリシリコン膜３１を形成した後に、この
ポリシリコン膜３１を異方性エッチングすることで少な
くともポリシリコン膜３１を前記凹部２９内に残膜させ
て、図５（ａ）に示すようにフローティングゲート３２
を形成する。次に、図５（ｂ）に示すように前記フロー
ティングゲート３２上を含む全面にトンネル絶縁膜３３
を形成し、トンネル絶縁膜３３を介して前記フローティ
ングゲート３２と重なる領域を持つコントロールゲート
３６を形成する。そして、図５（ｃ）に示すように前記
コントロールゲート３６に隣接する基板表層にＮ型の不
純物をイオン注入し、熱処理を加えることでイオン注入
されたＮ型の不純物と前記基板表面にしみ出させたＮ型
拡散層２７Ａを拡散させてＮ型のソース・ドレイン領域
３９，４０を形成した後に、層間絶縁膜４２を介して前
記ソース・ドレイン領域３９，４０にコンタクトする金
属配線４４を形成する工程とを具備したことを特徴とす
る。
すようにＰ型の半導体シリコン基板２１上に絶縁膜（パ
ッド酸化膜２３）を形成した後に、図３（ｂ）に示すよ
うにレジスト膜２４をマスクにしてこの絶縁膜２３をパ
ターニングして前記基板上を露出させる。次に、図３
（ｃ）に示すように前記レジスト膜２４を除去した後
に、全面にポリシリコン膜２５を形成し、ポリシリコン
膜２５にＮ型の不純物を添加して導電化を図ると共に前
記基板表面が露出した部分にＮ型の不純物をしみ出させ
る（Ｎ型拡散層２７）。続いて、前記ポリシリコン膜２
５上にタングステンシリサイド（ＷＳｉｘ）膜２６を形
成した後に、図４（ａ）に示すように前記基板表面が露
出した部分内に形成したレジスト膜２８及び前記絶縁膜
２３をマスクにして前記ポリシリコン膜２５及びタング
ステンシリサイド膜２６をパターニングして導電膜４５
を形成すると共に、前記基板２１の一部をエッチング除
去して凹部２９を形成する。更に、図４（ｂ）に示すよ
うに前記絶縁膜２３を除去した後に、全面にゲート絶縁
膜３０を形成し、図４（ｃ）に示すように前記ゲート絶
縁膜３０上にポリシリコン膜３１を形成した後に、この
ポリシリコン膜３１を異方性エッチングすることで少な
くともポリシリコン膜３１を前記凹部２９内に残膜させ
て、図５（ａ）に示すようにフローティングゲート３２
を形成する。次に、図５（ｂ）に示すように前記フロー
ティングゲート３２上を含む全面にトンネル絶縁膜３３
を形成し、トンネル絶縁膜３３を介して前記フローティ
ングゲート３２と重なる領域を持つコントロールゲート
３６を形成する。そして、図５（ｃ）に示すように前記
コントロールゲート３６に隣接する基板表層にＮ型の不
純物をイオン注入し、熱処理を加えることでイオン注入
されたＮ型の不純物と前記基板表面にしみ出させたＮ型
拡散層２７Ａを拡散させてＮ型のソース・ドレイン領域
３９，４０を形成した後に、層間絶縁膜４２を介して前
記ソース・ドレイン領域３９，４０にコンタクトする金
属配線４４を形成する工程とを具備したことを特徴とす
る。
【００１５】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。
【００１６】尚、図１及び図２はフローティングゲート
を有する不揮発性半導体記憶装置のメモリセル部分の平
面図及びその一部（Ｘ２−Ｘ２）断面図である。
を有する不揮発性半導体記憶装置のメモリセル部分の平
面図及びその一部（Ｘ２−Ｘ２）断面図である。
【００１７】図において、２１は一導電型、例えばＰ型
の半導体シリコン基板で、３２は前記基板２１に設けら
れた段差部（凹部２９）に埋設されたフローティングゲ
ートで、３３はフローティングゲート３２を被覆するト
ンネル絶縁膜で、このトンネル絶縁膜３３を介して前記
フローティングゲート３２上に重なる領域を持つように
コントロールゲート３６が形成されている。また、前記
フローティングゲート３２及び前記コントロールゲート
３６に隣接するように前記シリコン基板表層にＮ型のソ
ース・ドレイン領域３９，４０が形成され、隣り合うメ
モリセルに共通化されたソース領域３９表面には、この
ソース領域３９の低抵抗化を可能とする導電膜４５が形
成されている。そして、層間絶縁膜４２を介して前記ソ
ース・ドレイン領域３９，４０に金属配線４４が接続さ
れて成る構造の不揮発性半導体記憶装置である。
の半導体シリコン基板で、３２は前記基板２１に設けら
れた段差部（凹部２９）に埋設されたフローティングゲ
ートで、３３はフローティングゲート３２を被覆するト
ンネル絶縁膜で、このトンネル絶縁膜３３を介して前記
フローティングゲート３２上に重なる領域を持つように
コントロールゲート３６が形成されている。また、前記
フローティングゲート３２及び前記コントロールゲート
３６に隣接するように前記シリコン基板表層にＮ型のソ
ース・ドレイン領域３９，４０が形成され、隣り合うメ
モリセルに共通化されたソース領域３９表面には、この
ソース領域３９の低抵抗化を可能とする導電膜４５が形
成されている。そして、層間絶縁膜４２を介して前記ソ
ース・ドレイン領域３９，４０に金属配線４４が接続さ
れて成る構造の不揮発性半導体記憶装置である。
【００１８】そして、本発明の特徴は、ソース領域３９
から成る共通ソース線（ＳＬ）上に導電膜４５を形成し
たことで、従来の拡散層構造に比してＳＬ抵抗の低抵抗
化が図られていることである。例えば、従来の拡散層構
造におけるＳＬ抵抗が、およそ１００Ω／□であるのに
対し、本発明構造におけるＳＬ抵抗はおよそ２５Ω／□
であり、１／４程度の低抵抗化が図られている。このた
め、書き込み時及び読み出し時のアクセスタイムの高速
化が可能になる。
から成る共通ソース線（ＳＬ）上に導電膜４５を形成し
たことで、従来の拡散層構造に比してＳＬ抵抗の低抵抗
化が図られていることである。例えば、従来の拡散層構
造におけるＳＬ抵抗が、およそ１００Ω／□であるのに
対し、本発明構造におけるＳＬ抵抗はおよそ２５Ω／□
であり、１／４程度の低抵抗化が図られている。このた
め、書き込み時及び読み出し時のアクセスタイムの高速
化が可能になる。
【００１９】また、ソース領域３９とドレイン領域４０
との間で発生するホットエレクトロンの注入され易い位
置（ソース領域３９からドレイン領域４０間）にフロー
ティングゲート３２を形成したことで、注入効率の向上
が図られているため、書き込み時に、ソース電極に印加
する高電圧（書き込み電圧）の低電圧化が可能となる。
従って、書き込み時において、従来構造ではソース電極
に印加する書き込み電圧をおよそ１１Ｖ程度にまで昇圧
する必要があったが、本発明構造ではソース電極に印加
する書き込み電圧がおよそ５Ｖ程度で十分であるため、
昇圧時間が省略でき、書き込み時間の高速化が図れる。
との間で発生するホットエレクトロンの注入され易い位
置（ソース領域３９からドレイン領域４０間）にフロー
ティングゲート３２を形成したことで、注入効率の向上
が図られているため、書き込み時に、ソース電極に印加
する高電圧（書き込み電圧）の低電圧化が可能となる。
従って、書き込み時において、従来構造ではソース電極
に印加する書き込み電圧をおよそ１１Ｖ程度にまで昇圧
する必要があったが、本発明構造ではソース電極に印加
する書き込み電圧がおよそ５Ｖ程度で十分であるため、
昇圧時間が省略でき、書き込み時間の高速化が図れる。
【００２０】更に、本構造のスプリットゲート型では、
基板２１の段差部にフローティングゲート３２を形成し
たことにより、フローティングゲート３２とコントロー
ルゲート３６下のチャネル領域のトータルのチャネルＣ
Ｈ長を確保するためのセル面積が、従来構成に比して縮
小化されている。即ち、従来の（図７に示す）スプリッ
トゲート型では、チャネルＣＨ長Ｌ１を得るために必要
なセル面積分は、そのままＬ１必要であるが、本構造の
（図２に示す）スプリットゲート型では、そのチャネル
ＣＨ長Ｌ１を得るために必要なセル面積分はＬ２（Ｌ１
＞Ｌ２）となり、縮小化が図れた。尚、デザインルール
に応じて異なるが、本構成を０．３５μｍルールに適用
した場合には、１０％程度のセル面積の縮小化が図れ、
大容量化が図れる。
基板２１の段差部にフローティングゲート３２を形成し
たことにより、フローティングゲート３２とコントロー
ルゲート３６下のチャネル領域のトータルのチャネルＣ
Ｈ長を確保するためのセル面積が、従来構成に比して縮
小化されている。即ち、従来の（図７に示す）スプリッ
トゲート型では、チャネルＣＨ長Ｌ１を得るために必要
なセル面積分は、そのままＬ１必要であるが、本構造の
（図２に示す）スプリットゲート型では、そのチャネル
ＣＨ長Ｌ１を得るために必要なセル面積分はＬ２（Ｌ１
＞Ｌ２）となり、縮小化が図れた。尚、デザインルール
に応じて異なるが、本構成を０．３５μｍルールに適用
した場合には、１０％程度のセル面積の縮小化が図れ、
大容量化が図れる。
【００２１】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について図面を参照しながら説
明する。
のメモリセルの製造方法について図面を参照しながら説
明する。
【００２２】先ず、図３（ａ）において、Ｐ型の半導体
基板２１の所定の領域に素子分離膜２２を形成する（図
１参照）と共に、この素子分離膜２２以外の表層にパッ
ド酸化膜２３をおよそ２００Åの膜厚に形成する。尚、
素子分離膜２２の形成法は、従来周知なＬＯＣＯＳ法を
用いても、トレンチ法を用いても良い。
基板２１の所定の領域に素子分離膜２２を形成する（図
１参照）と共に、この素子分離膜２２以外の表層にパッ
ド酸化膜２３をおよそ２００Åの膜厚に形成する。尚、
素子分離膜２２の形成法は、従来周知なＬＯＣＯＳ法を
用いても、トレンチ法を用いても良い。
【００２３】次に、図３（ｂ）において、レジスト膜２
４をマスクにして前記パッド酸化膜２３の一部をウエッ
ト（あるいはドライ）エッチングして、基板表面を露出
させる。
４をマスクにして前記パッド酸化膜２３の一部をウエッ
ト（あるいはドライ）エッチングして、基板表面を露出
させる。
【００２４】続いて、図３（ｃ）において、前記レジス
ト膜２４を除去した後に、ポリシリコン膜２５をおよそ
６００Åの膜厚に形成し、タングステンシリサイド（Ｗ
Ｓｉｘ）膜２６をおよそ１０００Åの膜厚に形成する。
ここで、前記ポリシリコン膜２５はタングステンシリサ
イド（ＷＳｉｘ）膜２６を積層する前に、例えば、８３
０℃で、ＰＯＣｌ3を熱拡散源としてリンドープして導
電化している。尚、Ｎ型不純物、例えば、ヒ素イオンを
３０〜４０ＫｅＶの加速電圧で、１×１０15／ｃｍ2の
注入量でイオン注入することで、導電化するものであっ
ても良い。このとき、パッド酸化膜２３が除去された基
板表層には、このポリシリコン膜２５からＮ型不純物が
しみ出すことで、Ｎ型拡散層２７が形成される。尚、イ
オン注入される前記Ｎ型不純物として、リンイオン等を
用いても良い。
ト膜２４を除去した後に、ポリシリコン膜２５をおよそ
６００Åの膜厚に形成し、タングステンシリサイド（Ｗ
Ｓｉｘ）膜２６をおよそ１０００Åの膜厚に形成する。
ここで、前記ポリシリコン膜２５はタングステンシリサ
イド（ＷＳｉｘ）膜２６を積層する前に、例えば、８３
０℃で、ＰＯＣｌ3を熱拡散源としてリンドープして導
電化している。尚、Ｎ型不純物、例えば、ヒ素イオンを
３０〜４０ＫｅＶの加速電圧で、１×１０15／ｃｍ2の
注入量でイオン注入することで、導電化するものであっ
ても良い。このとき、パッド酸化膜２３が除去された基
板表層には、このポリシリコン膜２５からＮ型不純物が
しみ出すことで、Ｎ型拡散層２７が形成される。尚、イ
オン注入される前記Ｎ型不純物として、リンイオン等を
用いても良い。
【００２５】更に、図４（ａ）において、前記パッド酸
化膜２３が除去された基板上に形成したレジスト膜２８
をマスクにして前記タングステンシリサイド（ＷＳｉ
ｘ）膜２６，ポリシリコン膜２５，そして基板２１をそ
れぞれパターニングしてポリシリコン膜２５及びタング
ステンシリサイド（ＷＳｉｘ）膜２６から成る導電膜４
５を形成すると共に、基板からおよそ０．２μｍ程度の
深さの凹部２９を形成する。このとき、基板表面から
０．１μｍ〜０．１５μｍ程度まで異方性エッチングし
た後に、更に基板を０．０５μｍ程度等方性エッチング
する。尚、本工程では例えば、Ｃｌ2やＳＦ6ガスを用い
て異方性エッチングした後、ＣＦ4ガスを用いて等方性
エッチングする。
化膜２３が除去された基板上に形成したレジスト膜２８
をマスクにして前記タングステンシリサイド（ＷＳｉ
ｘ）膜２６，ポリシリコン膜２５，そして基板２１をそ
れぞれパターニングしてポリシリコン膜２５及びタング
ステンシリサイド（ＷＳｉｘ）膜２６から成る導電膜４
５を形成すると共に、基板からおよそ０．２μｍ程度の
深さの凹部２９を形成する。このとき、基板表面から
０．１μｍ〜０．１５μｍ程度まで異方性エッチングし
た後に、更に基板を０．０５μｍ程度等方性エッチング
する。尚、本工程では例えば、Ｃｌ2やＳＦ6ガスを用い
て異方性エッチングした後、ＣＦ4ガスを用いて等方性
エッチングする。
【００２６】尚、基板２１を異方性エッチングしてか
ら、等方性エッチングすることで、前記拡散層２７の横
方向拡散した拡散部分を完全に除去することができ、更
に図示したように基板２１に設けた凹部２９の底部角部
がテーパー形状となり、角部が尖った形状等で発生し易
いリーク電流等の問題を抑止できる。
ら、等方性エッチングすることで、前記拡散層２７の横
方向拡散した拡散部分を完全に除去することができ、更
に図示したように基板２１に設けた凹部２９の底部角部
がテーパー形状となり、角部が尖った形状等で発生し易
いリーク電流等の問題を抑止できる。
【００２７】次に、図４（ｂ）において、前記レジスト
膜２８及びパッド酸化膜２３を除去した後に、全面を熱
酸化してダミー酸化膜を形成し、このダミー酸化膜をマ
スクにして全面に反転層防止用に、例えば、ボロンイオ
ンを２０ＫｅＶの加速電圧で、１×１０12／ｃｍ2の注
入量でイオン注入しておく。尚、このイオン注入領域は
便宜的に図示していない。そして、前記ダミー酸化膜を
除去した後に、ゲート絶縁膜３０をおよそ１００Åの膜
厚に形成する。この熱酸化工程により、前記Ｎ型拡散層
２７が基板内部に拡散しＮ型拡散層２７Ａとなる。
膜２８及びパッド酸化膜２３を除去した後に、全面を熱
酸化してダミー酸化膜を形成し、このダミー酸化膜をマ
スクにして全面に反転層防止用に、例えば、ボロンイオ
ンを２０ＫｅＶの加速電圧で、１×１０12／ｃｍ2の注
入量でイオン注入しておく。尚、このイオン注入領域は
便宜的に図示していない。そして、前記ダミー酸化膜を
除去した後に、ゲート絶縁膜３０をおよそ１００Åの膜
厚に形成する。この熱酸化工程により、前記Ｎ型拡散層
２７が基板内部に拡散しＮ型拡散層２７Ａとなる。
【００２８】続いて、図４（ｃ）において、全面にポリ
シリコン膜３１をおよそ２０００Åの膜厚に形成し、上
記した工程と同様（リンドープあるいはヒ素イオンを注
入する。）にしてポリシリコン膜３１を導電化する。
シリコン膜３１をおよそ２０００Åの膜厚に形成し、上
記した工程と同様（リンドープあるいはヒ素イオンを注
入する。）にしてポリシリコン膜３１を導電化する。
【００２９】更に、図５（ａ）において、前記ポリシリ
コン膜３１を異方性エッチングして、前記導電膜４５の
側壁部に残膜させる。このとき、凹部２９内はポリシリ
コン膜により完全に埋設されて、フローティングゲート
３２を構成する。この状態で、全面にしきい値電圧調整
用に、例えば、ボロンイオンを２０ＫｅＶの加速電圧
で、１×１０12／ｃｍ2の注入量でイオン注入してお
く。尚、このイオン注入領域は便宜的に図示していな
い。
コン膜３１を異方性エッチングして、前記導電膜４５の
側壁部に残膜させる。このとき、凹部２９内はポリシリ
コン膜により完全に埋設されて、フローティングゲート
３２を構成する。この状態で、全面にしきい値電圧調整
用に、例えば、ボロンイオンを２０ＫｅＶの加速電圧
で、１×１０12／ｃｍ2の注入量でイオン注入してお
く。尚、このイオン注入領域は便宜的に図示していな
い。
【００３０】次に、図５（ｂ）において、前記フローテ
ィングゲート３２を含む全面をドライ雰囲気で熱酸化し
て前記ゲート絶縁膜３０と一体形成されて、厚さがおよ
そ３００Å〜４００Åのゲート絶縁膜３０Ａと、フロー
ティングゲート３２とコントロールゲート３６間に厚さ
がおよそ２００Åのトンネル絶縁膜３３を形成する。続
いて、ポリシリコン膜３４をおよそ６００Åの膜厚に形
成し、タングステンシリサイド（ＷＳｉｘ）膜３５をお
よそ１０００Åの膜厚に形成する。ここで、前記ポリシ
リコン膜３４はタングステンシリサイド（ＷＳｉｘ）膜
３５を積層する前に、上記した工程と同様（リンドープ
あるいはヒ素イオンを注入する。）にしてポリシリコン
膜３４を導電化する。
ィングゲート３２を含む全面をドライ雰囲気で熱酸化し
て前記ゲート絶縁膜３０と一体形成されて、厚さがおよ
そ３００Å〜４００Åのゲート絶縁膜３０Ａと、フロー
ティングゲート３２とコントロールゲート３６間に厚さ
がおよそ２００Åのトンネル絶縁膜３３を形成する。続
いて、ポリシリコン膜３４をおよそ６００Åの膜厚に形
成し、タングステンシリサイド（ＷＳｉｘ）膜３５をお
よそ１０００Åの膜厚に形成する。ここで、前記ポリシ
リコン膜３４はタングステンシリサイド（ＷＳｉｘ）膜
３５を積層する前に、上記した工程と同様（リンドープ
あるいはヒ素イオンを注入する。）にしてポリシリコン
膜３４を導電化する。
【００３１】更に、図５（ｃ）において、不図示のレジ
スト膜をマスクにして前記ポリシリコン膜３４及びタン
グステンシリサイド（ＷＳｉｘ）膜３５をパターニング
し、コントロールゲート３６を前記トンネル絶縁膜３３
を介して前記フローティングゲート３２の一部に重なる
ように形成する。そして、前記コントロールゲート３６
をマスクにして前記基板表層にＮ型不純物、例えばリン
イオンを３０ＫｅＶの加速電圧で、３×１０13／ｃｍ2
の注入量でイオン注入して低濃度のドレイン領域３８を
形成する（後工程のアニール処理に経て拡散領域が形成
される。）。尚、イオン注入される前記Ｎ型不純物とし
て、ヒ素イオン等を用いても良い。続いて、前記コント
ロールゲート３６の側壁部を被覆するように側壁絶縁膜
３７を形成する。そして、全面を再酸化することで、前
記フローティングゲート３２とコントロールゲート３６
とが重なる領域端部の基板方向への尖り形状が緩やかに
なる。即ち、トンネル絶縁膜３３を介して重なるように
形成されたフローティングゲート３２とコントロールゲ
ート３６において、コントロールゲート３６（特に、ポ
リシリコン膜部分）の側壁部が酸化される際に、ポリシ
リコン膜が酸化されると共に、フローティングゲート３
２の上部も酸化されることで、図示したようにポリシリ
コン膜の下部は丸くなり、フローティングゲート３２の
上部は、いわゆるお椀形状になり、コントロールゲート
３６の端部と重なる部分は丸くなり、フローティングゲ
ート３２の先端角部はより尖った形状となる（尖鋭部３
２Ａ）。これにより、コントロールゲート３６からフロ
ーティングゲート３２への電荷（電子）の移動を抑止で
きると共に、消去時にフローティングゲート３２に蓄積
された電荷（電子）をフローティングゲート３２からコ
ントロールゲート３６に抜く際に、この尖鋭部３２Ａ部
分で電界集中が起こり、コントロールゲート３６への電
荷（電子）の移動が進み、消去効率が向上する。
スト膜をマスクにして前記ポリシリコン膜３４及びタン
グステンシリサイド（ＷＳｉｘ）膜３５をパターニング
し、コントロールゲート３６を前記トンネル絶縁膜３３
を介して前記フローティングゲート３２の一部に重なる
ように形成する。そして、前記コントロールゲート３６
をマスクにして前記基板表層にＮ型不純物、例えばリン
イオンを３０ＫｅＶの加速電圧で、３×１０13／ｃｍ2
の注入量でイオン注入して低濃度のドレイン領域３８を
形成する（後工程のアニール処理に経て拡散領域が形成
される。）。尚、イオン注入される前記Ｎ型不純物とし
て、ヒ素イオン等を用いても良い。続いて、前記コント
ロールゲート３６の側壁部を被覆するように側壁絶縁膜
３７を形成する。そして、全面を再酸化することで、前
記フローティングゲート３２とコントロールゲート３６
とが重なる領域端部の基板方向への尖り形状が緩やかに
なる。即ち、トンネル絶縁膜３３を介して重なるように
形成されたフローティングゲート３２とコントロールゲ
ート３６において、コントロールゲート３６（特に、ポ
リシリコン膜部分）の側壁部が酸化される際に、ポリシ
リコン膜が酸化されると共に、フローティングゲート３
２の上部も酸化されることで、図示したようにポリシリ
コン膜の下部は丸くなり、フローティングゲート３２の
上部は、いわゆるお椀形状になり、コントロールゲート
３６の端部と重なる部分は丸くなり、フローティングゲ
ート３２の先端角部はより尖った形状となる（尖鋭部３
２Ａ）。これにより、コントロールゲート３６からフロ
ーティングゲート３２への電荷（電子）の移動を抑止で
きると共に、消去時にフローティングゲート３２に蓄積
された電荷（電子）をフローティングゲート３２からコ
ントロールゲート３６に抜く際に、この尖鋭部３２Ａ部
分で電界集中が起こり、コントロールゲート３６への電
荷（電子）の移動が進み、消去効率が向上する。
【００３２】更に、前記コントロールゲート３６及び側
壁絶縁膜３７をマスクにして前記基板表層にＮ型不純
物、例えばヒ素イオンを５０ＫｅＶの加速電圧で、３×
１０15／ｃｍ2の注入量でイオン注入して高濃度のドレ
イン領域４０を形成する。尚、イオン注入される前記Ｎ
型不純物として、リンイオン等を用いても良い。そし
て、アニール処理を施すことで、前工程でイオン注入し
ておいたＮ型不純物が拡散してＬＤＤ構造のドレイン領
域４０となる。このとき、同時に前記Ｎ型拡散層２７Ａ
が基板内に深く拡散して高濃度のソース領域３９となる
（図２参照）。
壁絶縁膜３７をマスクにして前記基板表層にＮ型不純
物、例えばヒ素イオンを５０ＫｅＶの加速電圧で、３×
１０15／ｃｍ2の注入量でイオン注入して高濃度のドレ
イン領域４０を形成する。尚、イオン注入される前記Ｎ
型不純物として、リンイオン等を用いても良い。そし
て、アニール処理を施すことで、前工程でイオン注入し
ておいたＮ型不純物が拡散してＬＤＤ構造のドレイン領
域４０となる。このとき、同時に前記Ｎ型拡散層２７Ａ
が基板内に深く拡散して高濃度のソース領域３９となる
（図２参照）。
【００３３】そして、図２に示すように全面を層間絶縁
膜４２で被覆し、前記ソース・ドレイン領域３９，４０
にコンタクトするコンタクトホール４３を形成した後
に、ソース・ドレイン領域３９，４０上に不図示のバリ
アメタル膜（例えば、チタン膜及びチタンナイトライド
（ＴｉＮ）膜との積層膜）を介して金属配線４４（例え
ば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ
等）を形成して不揮発性半導体記憶装置が完成する。
尚、バリアメタル膜を介してコンタクトホール内にコン
タクトプラグ（例えば、タングステン膜等から成る）を
形成し、このコンタクトプラグ上に金属膜（例えば、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）を
形成し、金属配線を形成するものであっても良い。
膜４２で被覆し、前記ソース・ドレイン領域３９，４０
にコンタクトするコンタクトホール４３を形成した後
に、ソース・ドレイン領域３９，４０上に不図示のバリ
アメタル膜（例えば、チタン膜及びチタンナイトライド
（ＴｉＮ）膜との積層膜）を介して金属配線４４（例え
ば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ
等）を形成して不揮発性半導体記憶装置が完成する。
尚、バリアメタル膜を介してコンタクトホール内にコン
タクトプラグ（例えば、タングステン膜等から成る）を
形成し、このコンタクトプラグ上に金属膜（例えば、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）を
形成し、金属配線を形成するものであっても良い。
【００３４】以上説明したように本発明では、ソース領
域３９上にはタングステンシリサイド（ＷＳｉｘ）膜２
６及びポリシリコン膜２５から成る導電膜４５が形成さ
れているため、このソース領域３９における低抵抗化が
図られている。
域３９上にはタングステンシリサイド（ＷＳｉｘ）膜２
６及びポリシリコン膜２５から成る導電膜４５が形成さ
れているため、このソース領域３９における低抵抗化が
図られている。
【００３５】また、前記基板表層のソース領域３９から
ドレイン領域４０間に形成された段差部（凹部２９）に
フローティングゲート３２を形成したことで、ソース領
域３９とドレイン領域４０との間で発生するホットエレ
クトロンの注入効率の向上が図れ、書き込み時におけ
る、ソース電極に印加する高電圧（書き込み電圧）の低
電圧化が可能である。
ドレイン領域４０間に形成された段差部（凹部２９）に
フローティングゲート３２を形成したことで、ソース領
域３９とドレイン領域４０との間で発生するホットエレ
クトロンの注入効率の向上が図れ、書き込み時におけ
る、ソース電極に印加する高電圧（書き込み電圧）の低
電圧化が可能である。
【００３６】更に、本構造のスプリットゲート型では、
基板２１の段差部にフローティングゲート３２を形成し
たことにより、フローティングゲート３２とコントロー
ルゲート３６下のチャネル領域のトータルのチャネルＣ
Ｈ長を確保するためのセル面積の縮小化が図れる。
基板２１の段差部にフローティングゲート３２を形成し
たことにより、フローティングゲート３２とコントロー
ルゲート３６下のチャネル領域のトータルのチャネルＣ
Ｈ長を確保するためのセル面積の縮小化が図れる。
【００３７】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。尚、各動作における基
本動作は従来構造と同等であるため、簡単に説明する。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。尚、各動作における基
本動作は従来構造と同等であるため、簡単に説明する。
【００３８】先ず、書き込み動作においては、コントロ
ールゲート３６の電位を１Ｖ、ドレイン領域４０の電位
を０Ｖ、ソース領域３９に５Ｖをそれぞれ印加する。す
ると、コントロールゲート３６及びフローティングゲー
ト３２間とフローティングゲート３２及び基板（ソース
領域３９）間との容量結合比（コントロールゲート３６
及びフローティングゲート３２間の容量＜フローティン
グゲート３２及び基板（ソース領域３９）間の容量）に
よりフローティングゲート３２の電位が５Ｖ程度に持ち
上げられ、ドレイン領域４０付近で発生するホットエレ
クトロンがフローティングゲート３２側へ加速され、ゲ
ート絶縁膜３０Ａを通してフローティングゲート３２に
注入されてデータの書き込みが行われる。
ールゲート３６の電位を１Ｖ、ドレイン領域４０の電位
を０Ｖ、ソース領域３９に５Ｖをそれぞれ印加する。す
ると、コントロールゲート３６及びフローティングゲー
ト３２間とフローティングゲート３２及び基板（ソース
領域３９）間との容量結合比（コントロールゲート３６
及びフローティングゲート３２間の容量＜フローティン
グゲート３２及び基板（ソース領域３９）間の容量）に
よりフローティングゲート３２の電位が５Ｖ程度に持ち
上げられ、ドレイン領域４０付近で発生するホットエレ
クトロンがフローティングゲート３２側へ加速され、ゲ
ート絶縁膜３０Ａを通してフローティングゲート３２に
注入されてデータの書き込みが行われる。
【００３９】一方、消去動作においては、ドレイン領域
４０及びソース領域３９の電位を０Ｖとし、コントロー
ルゲート６を１５Ｖとする。これにより、フローティン
グゲート３２内に蓄積されている電荷（電子）が、フロ
ーティングゲート３２の上部の尖鋭部３２Ａ部分からＦ
−Ｎ（Fowler-Nordheim tunnelli ng）伝導によって前
記トンネル絶縁膜３３を突き抜けてコントロールゲート
３６に放出されてデータが消去される。
４０及びソース領域３９の電位を０Ｖとし、コントロー
ルゲート６を１５Ｖとする。これにより、フローティン
グゲート３２内に蓄積されている電荷（電子）が、フロ
ーティングゲート３２の上部の尖鋭部３２Ａ部分からＦ
−Ｎ（Fowler-Nordheim tunnelli ng）伝導によって前
記トンネル絶縁膜３３を突き抜けてコントロールゲート
３６に放出されてデータが消去される。
【００４０】そして、読み出し動作においては、コント
ロールゲート３６の電位を４Ｖとし、ドレイン領域４０
を２Ｖ、ソース領域３９を０Ｖとする。このとき、フロ
ーティングゲート３２に電荷（電子）が注入されている
と、フローティングゲート３２の電位が低くなるため、
フローティングゲート３２の下にはチャネルＣＨが形成
されずドレイン電流（読み出し電流）は流れない。逆
に、フローティングゲート３２に電荷（電子）が注入さ
れていなければ、フローティングゲート３２の電位が高
くなるため、フローティングゲート３２の下にチャネル
ＣＨが形成されてドレイン電流（読み出し電流）が流れ
る。
ロールゲート３６の電位を４Ｖとし、ドレイン領域４０
を２Ｖ、ソース領域３９を０Ｖとする。このとき、フロ
ーティングゲート３２に電荷（電子）が注入されている
と、フローティングゲート３２の電位が低くなるため、
フローティングゲート３２の下にはチャネルＣＨが形成
されずドレイン電流（読み出し電流）は流れない。逆
に、フローティングゲート３２に電荷（電子）が注入さ
れていなければ、フローティングゲート３２の電位が高
くなるため、フローティングゲート３２の下にチャネル
ＣＨが形成されてドレイン電流（読み出し電流）が流れ
る。
【００４１】
【発明の効果】本発明によれば、隣り合うメモリセルに
共通化された一方の拡散領域上に、この拡散領域の低抵
抗化を可能にする膜が形成され、このソース領域におけ
る低抵抗化が図られているため、書き込み時及び読み出
し時のアクセスタイムの高速化が図れる。
共通化された一方の拡散領域上に、この拡散領域の低抵
抗化を可能にする膜が形成され、このソース領域におけ
る低抵抗化が図られているため、書き込み時及び読み出
し時のアクセスタイムの高速化が図れる。
【００４２】また、基板表層のソース領域からドレイン
領域間に形成された段差部にフローティングゲートを形
成したことで、ソース領域とドレイン領域との間で発生
するホットエレクトロンの注入効率の向上が図れ、書き
込み時における書き込み電圧の低電圧化が図れる。
領域間に形成された段差部にフローティングゲートを形
成したことで、ソース領域とドレイン領域との間で発生
するホットエレクトロンの注入効率の向上が図れ、書き
込み時における書き込み電圧の低電圧化が図れる。
【００４３】更に、本構造のスプリットゲート型では、
基板の段差部にフローティングゲートを形成したことに
より、フローティングゲートとコントロールゲート下の
チャネル領域のトータルのチャネル長を確保するための
セル面積の縮小化が図れる。
基板の段差部にフローティングゲートを形成したことに
より、フローティングゲートとコントロールゲート下の
チャネル領域のトータルのチャネル長を確保するための
セル面積の縮小化が図れる。
【図１】本発明の不揮発性半導体記憶装置を示す平面図
である。
である。
【図２】図１の一部（Ｘ２−Ｘ２）断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図６】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す平面図である。
構造を示す平面図である。
【図７】図６の一部（Ｘ１−Ｘ１）断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA21 AA25 AA31 AA32 AA33 AB02 AC02 AC06 AC62 AD12 AD21 AD24 AD41 AD51 AD52 AE02 AE08 AF10 AG02 AG10 AG12 5F083 EP24 EP27 ER02 ER05 ER09 ER14 ER17 ER21 GA01 GA02 GA05 GA09 GA30 JA35 JA36 JA37 JA39 JA40 JA53 MA06 MA20 PR03 PR12 PR36
Claims (5)
- 【請求項１】 一導電型のシリコン基板上に形成された
フローティングゲートと、このフローティングゲートを
被覆する絶縁膜と、この絶縁膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域と、層間絶縁膜を介し
て前記拡散領域に接続された金属配線とを備えた不揮発
性半導体記憶装置において、 一方の拡散領域表面にはこの拡散領域の低抵抗化を可能
とする膜を介して前記金属配線が形成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】 一導電型のシリコン基板の段差部に埋設
されたフローティングゲートと、 前記フローティングゲートを被覆するトンネル絶縁膜
と、 前記トンネル絶縁膜を介して前記フローティングゲート
上に重なる領域を持つように形成されるコントロールゲ
ートと、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記シリコン基板の表面に形成される逆導電
型の拡散領域と、 一方の拡散領域表面に形成されたこの拡散領域の低抵抗
化を可能とする膜と、 層間絶縁膜を介して前記拡散領域に接続された金属配線
とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 前記一方の拡散領域は、隣り合うメモリ
セルと共通化され、この拡散領域の低抵抗化を可能とす
る膜は、ポリシリコン膜あるいはポリシリコン膜とタン
グステンシリサイド膜との積層膜から成る導電膜である
ことを特徴とする請求項１あるいは請求項２に記載の不
揮発性半導体記憶装置。 - 【請求項４】 一導電型のシリコン基板上に絶縁膜を形
成した後にレジスト膜をマスクにしてこの絶縁膜をパタ
ーニングして前記基板上を露出させる工程と、 前記レジスト膜を除去した後に全面にポリシリコン膜を
形成する工程と、 前記ポリシリコン膜に逆導電型の不純物を添加して導電
化を図ると共に前記基板表面が露出した部分に逆導電型
の不純物をしみ出させる工程と、 前記基板表面が露出した部分内に形成したレジスト膜及
び前記絶縁膜をマスクにして前記ポリシリコン膜をパタ
ーニングすると共に前記基板の一部をエッチング除去し
て凹部を形成する工程と、 前記絶縁膜を除去した後に全面にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成した後にこ
のポリシリコン膜を異方性エッチングすることで少なく
ともポリシリコン膜を前記凹部内に残膜させてフローテ
ィングゲートを形成する工程と、 前記フローティングゲート上を含む全面にトンネル絶縁
膜を形成する工程と、 前記トンネル絶縁膜を介して前記フローティングゲート
と重なる領域を持つコントロールゲートを形成する工程
と、 前記コントロールゲートに隣接する基板表層に逆導電型
の不純物をイオン注入し熱処理を加えることでこのイオ
ン注入された逆導電型の不純物と前記基板表面にしみ出
させた逆導電型の不純物とを拡散させて逆導電型の拡散
領域を形成する工程と、 層間絶縁膜を形成した後にこの層間絶縁膜を介して前記
拡散領域にコンタクトする金属配線を形成する工程とを
具備したことを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項５】 一導電型のシリコン基板上に絶縁膜を形
成した後にレジスト膜をマスクにしてこの絶縁膜をパタ
ーニングして前記基板上を露出させる工程と、 前記レジスト膜を除去した後に全面にポリシリコン膜を
形成する工程と、 前記ポリシリコン膜に逆導電型の不純物を添加して導電
化を図ると共に前記基板表面が露出した部分に逆導電型
の不純物をしみ出させる工程と、 前記ポリシリコン膜上にタングステンシリサイド膜を形
成した後に前記基板表面が露出した部分内に形成したレ
ジスト膜及び前記絶縁膜をマスクにして前記ポリシリコ
ン膜及びタングステンシリサイド膜をパターニングする
と共に前記基板の一部をエッチング除去して凹部を形成
する工程と、 前記絶縁膜を除去した後に全面にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成した後にこ
のポリシリコン膜を異方性エッチングすることで少なく
ともポリシリコン膜を前記凹部内に残膜させてフローテ
ィングゲートを形成する工程と、 前記フローティングゲート上を含む全面にトンネル絶縁
膜を形成する工程と、 前記トンネル絶縁膜を介して前記フローティングゲート
と重なる領域を持つコントロールゲートを形成する工程
と、 前記コントロールゲートに隣接する基板表層に逆導電型
の不純物をイオン注入して低濃度の拡散領域形成用のイ
オン注入領域を形成する工程と、 前記コントロールゲートの側壁部を被覆するように側壁
絶縁膜を形成する工程と、 全面を熱酸化して前記コントロールゲートに重なる部分
のフローティングゲート端部を酸化すると共に前記コン
トロールゲートの上部角部に尖鋭部を形成する工程と、 前記側壁絶縁膜に隣接する基板表層に逆導電型の不純物
をイオン注入して高濃度の拡散領域形成用のイオン注入
領域を形成する工程と、 熱処理を加えることでイオン注入された逆導電型の不純
物と前記基板表面にしみ出させた逆導電型の不純物とを
拡散させて逆導電型の拡散領域を形成する工程と、 層間絶縁膜を形成した後にこの層間絶縁膜を介して前記
拡散領域にコンタクトする金属配線を形成する工程とを
具備したことを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072349A JP2000269365A (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072349A JP2000269365A (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269365A true JP2000269365A (ja) | 2000-09-29 |
Family
ID=13486753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072349A Pending JP2000269365A (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269365A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203801A (ja) * | 2004-01-13 | 2005-07-28 | Silicon Storage Technology Inc | 不揮発性メモリセルの浮遊ゲート上に電子をプログラムする改良された方法 |
| US7326614B2 (en) | 2002-04-01 | 2008-02-05 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
| JP2011134981A (ja) * | 2009-12-25 | 2011-07-07 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| CN113013235A (zh) * | 2019-12-20 | 2021-06-22 | 合肥晶合集成电路股份有限公司 | 一种存储器及其制造方法 |
| JP7524393B2 (ja) | 2022-10-20 | 2024-07-29 | 聯華電子股▲ふん▼有限公司 | フラッシュメモリおよびその製造方法 |
-
1999
- 1999-03-17 JP JP11072349A patent/JP2000269365A/ja active Pending
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| US12575095B2 (en) | 2022-10-20 | 2026-03-10 | United Microelectronics Corp. | Flash memory and manufacturing method thereof |
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