JP2000236065A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000236065A JP2000236065A JP11035200A JP3520099A JP2000236065A JP 2000236065 A JP2000236065 A JP 2000236065A JP 11035200 A JP11035200 A JP 11035200A JP 3520099 A JP3520099 A JP 3520099A JP 2000236065 A JP2000236065 A JP 2000236065A
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Abstract
(57)【要約】
【課題】 半導体集積回路の回路スペースを効果的に利
用しながら、集積回路のレイアウト設計者が改めて作り
込む箇所を指定することなく、ＥＳＤ保護回路に使用す
る保護バイパス素子を大きく作り込むようにして、レイ
アウト設計者の労力を要することなくＥＳＤ耐性を向上
する。 【解決手段】 コア領域３とＩＯ領域４との間の、符号
１０ａ〜１０ｃや、符号１４、１６で示される範囲のコ
ア外周領域に、ＥＳＤ保護回路に使用する保護バイパス
素子を設ける。該コア外周領域は、もともと存在するの
で、集積度を低下せずに、大きな保護バイパス素子を設
けることができる。
用しながら、集積回路のレイアウト設計者が改めて作り
込む箇所を指定することなく、ＥＳＤ保護回路に使用す
る保護バイパス素子を大きく作り込むようにして、レイ
アウト設計者の労力を要することなくＥＳＤ耐性を向上
する。 【解決手段】 コア領域３とＩＯ領域４との間の、符号
１０ａ〜１０ｃや、符号１４、１６で示される範囲のコ
ア外周領域に、ＥＳＤ保護回路に使用する保護バイパス
素子を設ける。該コア外周領域は、もともと存在するの
で、集積度を低下せずに、大きな保護バイパス素子を設
けることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、所望の回路を作り
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のセル
を作り込むＩＯ領域を設けたレイアウトの半導体集積回
路チップを有する半導体集積回路に係り、特に、半導体
集積回路の回路スペースを効果的に利用しながら、集積
回路のレイアウト設計者が改めて作り込む箇所を指定す
ることなく、ＥＳＤ保護回路に使用する保護バイパス素
子を大きく作り込むようにして、レイアウト設計者の労
力を要することなくＥＳＤ耐性を向上することができる
半導体集積回路に関する。
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のセル
を作り込むＩＯ領域を設けたレイアウトの半導体集積回
路チップを有する半導体集積回路に係り、特に、半導体
集積回路の回路スペースを効果的に利用しながら、集積
回路のレイアウト設計者が改めて作り込む箇所を指定す
ることなく、ＥＳＤ保護回路に使用する保護バイパス素
子を大きく作り込むようにして、レイアウト設計者の労
力を要することなくＥＳＤ耐性を向上することができる
半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路チップ上において、異電
位の電源が２つ以上存在する場合は、ＩＯ領域内の未使
用領域に形成するＮＭＯＳ（N-channel metal oxide
semiconductor）トランジスタを保護バイパス素子とし
て使用する、ＥＳＤ（electrostatic discharge）保護
回路を搭載することがある。上記の未使用領域は、電源
セルや、入出力バッファに使用していない、ＩＯ領域内
のセルの領域である。
位の電源が２つ以上存在する場合は、ＩＯ領域内の未使
用領域に形成するＮＭＯＳ（N-channel metal oxide
semiconductor）トランジスタを保護バイパス素子とし
て使用する、ＥＳＤ（electrostatic discharge）保護
回路を搭載することがある。上記の未使用領域は、電源
セルや、入出力バッファに使用していない、ＩＯ領域内
のセルの領域である。
【０００３】図１及び図２は、３ボルト及び５ボルトの
異電位の電源が２つ存在する場合のＥＳＤ保護回路の回
路図である。
異電位の電源が２つ存在する場合のＥＳＤ保護回路の回
路図である。
【０００４】近年では、半導体集積回路チップにおい
て、実際の機能的な回路を作り込むコア領域では、消費
電力低減のため、低い電圧の電源、例えば３ボルトの電
源を用いる。一方、コア領域の周囲に設ける、外部回路
に対して信号を入出力するＩＯ領域では、出力駆動能力
を確保するため、高い電圧の電源、例えば５ボルトの電
源を用いる。
て、実際の機能的な回路を作り込むコア領域では、消費
電力低減のため、低い電圧の電源、例えば３ボルトの電
源を用いる。一方、コア領域の周囲に設ける、外部回路
に対して信号を入出力するＩＯ領域では、出力駆動能力
を確保するため、高い電圧の電源、例えば５ボルトの電
源を用いる。
【０００５】このように単一の半導体集積回路チップに
おいて異電位の電源が供給されている場合、通常、これ
ら電源のグランドＧＮＤは共通である。又、グランドＧ
ＮＤとは反対電位の配線については、これら電源間で
は、異電位であるので、当然ながら高抵抗である。従っ
て、このような高抵抗の配線間に、静電気などの高電圧
が外部から印加されると、半導体集積回路チップが損傷
を受ける虞れがある。このような問題を避けるため、例
えば図１及び図２に示すようなＥＳＤ保護回路を半導体
集積回路チップ上に設ける。
おいて異電位の電源が供給されている場合、通常、これ
ら電源のグランドＧＮＤは共通である。又、グランドＧ
ＮＤとは反対電位の配線については、これら電源間で
は、異電位であるので、当然ながら高抵抗である。従っ
て、このような高抵抗の配線間に、静電気などの高電圧
が外部から印加されると、半導体集積回路チップが損傷
を受ける虞れがある。このような問題を避けるため、例
えば図１及び図２に示すようなＥＳＤ保護回路を半導体
集積回路チップ上に設ける。
【０００６】異電位の電源が供給される半導体集積回路
チップにおいて、図１及び図２の回路は、共に設けるよ
うにする。これら回路において、インバータＩ１及びＩ
３の入力はグランドＧＮＤに接続されているため、イン
バータＩ２及びＩ４の出力は常時Ｌ状態である。従っ
て、トランジスタＴＮ１及びＴＮ２は、常時オフであ
る。
チップにおいて、図１及び図２の回路は、共に設けるよ
うにする。これら回路において、インバータＩ１及びＩ
３の入力はグランドＧＮＤに接続されているため、イン
バータＩ２及びＩ４の出力は常時Ｌ状態である。従っ
て、トランジスタＴＮ１及びＴＮ２は、常時オフであ
る。
【０００７】ここで、電源ＶＤＤ１の配線、及び電源Ｖ
ＤＤ２の配線の間に、通常より高い異常電圧、例えば静
電気などが印加された場合、これらトランジスタＴＮ１
及びＴＮ２は、共にオンになる。これによって、図１及
び図２において一点鎖線矢印で示されるように、異常電
圧による電流がこれらトランジスタＴＮ１及びＴＮ２の
ソース及びドレインを流れる。従って、電源ＶＤＤ１の
配線、及び電源ＶＤＤ２の配線の間における電圧上昇は
抑えられ、これにより半導体集積回路チップの損傷が防
止される。
ＤＤ２の配線の間に、通常より高い異常電圧、例えば静
電気などが印加された場合、これらトランジスタＴＮ１
及びＴＮ２は、共にオンになる。これによって、図１及
び図２において一点鎖線矢印で示されるように、異常電
圧による電流がこれらトランジスタＴＮ１及びＴＮ２の
ソース及びドレインを流れる。従って、電源ＶＤＤ１の
配線、及び電源ＶＤＤ２の配線の間における電圧上昇は
抑えられ、これにより半導体集積回路チップの損傷が防
止される。
【０００８】又、通常は、これら図１や図２の回路は、
ＩＯ領域における、例えば図３において斜線で示される
ような、未使用領域に作り込まれる。ここで、符号Ａ１
〜符号Ａ４は、いずれもＩＯ領域のセル領域である。符
号Ａ１は入力バッファに用いられており、符号Ａ２は出
力バッファに用いられており、符号Ａ３は未使用領域で
あり、符号Ａ４は電源セルに用いられている。
ＩＯ領域における、例えば図３において斜線で示される
ような、未使用領域に作り込まれる。ここで、符号Ａ１
〜符号Ａ４は、いずれもＩＯ領域のセル領域である。符
号Ａ１は入力バッファに用いられており、符号Ａ２は出
力バッファに用いられており、符号Ａ３は未使用領域で
あり、符号Ａ４は電源セルに用いられている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うなＥＳＤ保護回路は、ＩＯ領域に未使用領域が存在し
ない場合、配置することができない。又、仮に未使用領
域があっても、面積が小さいとトランジスタＴＮ１及び
ＴＮ２の大きさが小さくなり、異常電圧による電流を十
分流すことができないため、半導体集積回路チップの損
傷の保護が不十分になってしまう。
うなＥＳＤ保護回路は、ＩＯ領域に未使用領域が存在し
ない場合、配置することができない。又、仮に未使用領
域があっても、面積が小さいとトランジスタＴＮ１及び
ＴＮ２の大きさが小さくなり、異常電圧による電流を十
分流すことができないため、半導体集積回路チップの損
傷の保護が不十分になってしまう。
【００１０】又、異常電圧から確実に保護するために
は、上記のようなＥＳＤ保護回路は、電源を集積回路内
部回路に供給する電源セルの近傍に設けることが望まし
い。しかしながら、ＥＳＤ保護回路に用いることができ
る未使用セルが電源セル近傍にない場合、このように近
傍に設けることはできない。
は、上記のようなＥＳＤ保護回路は、電源を集積回路内
部回路に供給する電源セルの近傍に設けることが望まし
い。しかしながら、ＥＳＤ保護回路に用いることができ
る未使用セルが電源セル近傍にない場合、このように近
傍に設けることはできない。
【００１１】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路の回路スペースを効
果的に利用しながら、集積回路のレイアウト設計者が改
めて作り込む箇所を指定することなく、ＥＳＤ保護回路
に使用する保護バイパス素子を大きく作り込むようにし
て、レイアウト設計者の労力を要することなくＥＳＤ耐
性を向上することができる半導体集積回路を提供するこ
とを目的とする。
くなされたもので、半導体集積回路の回路スペースを効
果的に利用しながら、集積回路のレイアウト設計者が改
めて作り込む箇所を指定することなく、ＥＳＤ保護回路
に使用する保護バイパス素子を大きく作り込むようにし
て、レイアウト設計者の労力を要することなくＥＳＤ耐
性を向上することができる半導体集積回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明は、所望の回路を
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
セルを作り込むＩＯ領域を設けたレイアウトの半導体集
積回路チップを有する半導体集積回路において、前記コ
ア領域と前記ＩＯ領域との間のコア外周領域に、ＥＳＤ
保護回路に使用する保護バイパス素子を設けるようにし
たことにより、前記課題を解決したものである。
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
セルを作り込むＩＯ領域を設けたレイアウトの半導体集
積回路チップを有する半導体集積回路において、前記コ
ア領域と前記ＩＯ領域との間のコア外周領域に、ＥＳＤ
保護回路に使用する保護バイパス素子を設けるようにし
たことにより、前記課題を解決したものである。
【００１３】又、前記半導体集積回路において、前記コ
ア外周領域で前記コア領域を囲むようにリング状の拡散
領域を作ると共に、当該半導体集積回路の平面上での放
射方向にチャネル電流を流すように、ソース及びドレイ
ンを設け、更に、該拡散領域の上方に絶縁膜を介してリ
ング状の、前記チャネル電流を制御するゲート電極を形
成し、このようにして前記保護バイパス素子として、前
記コア外周領域で前記コア領域を囲むようにリング状の
ＮＭＯＳトランジスタを設けるようにしたことにより、
前記コア外周領域で回路面積を有効活用して大きな保護
バイパス素子を設けることができる。
ア外周領域で前記コア領域を囲むようにリング状の拡散
領域を作ると共に、当該半導体集積回路の平面上での放
射方向にチャネル電流を流すように、ソース及びドレイ
ンを設け、更に、該拡散領域の上方に絶縁膜を介してリ
ング状の、前記チャネル電流を制御するゲート電極を形
成し、このようにして前記保護バイパス素子として、前
記コア外周領域で前記コア領域を囲むようにリング状の
ＮＭＯＳトランジスタを設けるようにしたことにより、
前記コア外周領域で回路面積を有効活用して大きな保護
バイパス素子を設けることができる。
【００１４】以下、本発明の作用について、簡単に説明
する。
する。
【００１５】ＥＳＤ保護回路において、保護バイパス素
子の回路面積の比率は大きい。本発明においては、この
ような保護バイパス素子を、コア領域とＩＯ領域との間
のコア外周領域に設けるようにしている。
子の回路面積の比率は大きい。本発明においては、この
ような保護バイパス素子を、コア領域とＩＯ領域との間
のコア外周領域に設けるようにしている。
【００１６】該コア外周領域は、少なくとも何らかの空
き領域として、従来から存在する領域であり、このよう
な保護バイパス素子を作り込むことは可能である。又、
このように作り込んでも、該コア外周領域がこのように
従来から存在する領域であり、該コア外周領域を多少拡
張したとしても、半導体集積回路チップの集積度の低下
はゼロ、ないしはごく小さい。
き領域として、従来から存在する領域であり、このよう
な保護バイパス素子を作り込むことは可能である。又、
このように作り込んでも、該コア外周領域がこのように
従来から存在する領域であり、該コア外周領域を多少拡
張したとしても、半導体集積回路チップの集積度の低下
はゼロ、ないしはごく小さい。
【００１７】更に、コア外周領域は全体としてはある程
度の面積があるので、比較的大きな保護バイパス素子を
作り込むことができる。従って、異常電圧による電流を
効果的に流すことができ、半導体集積回路チップの損傷
を保護することができる。
度の面積があるので、比較的大きな保護バイパス素子を
作り込むことができる。従って、異常電圧による電流を
効果的に流すことができ、半導体集積回路チップの損傷
を保護することができる。
【００１８】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００１９】図４は、本発明が適用された実施形態の半
導体集積回路チップのレイアウト図である。
導体集積回路チップのレイアウト図である。
【００２０】半導体集積回路チップ１において、所望の
回路を作り込んだコア領域３の周辺に、外部に対する信
号を入出力したり、外部から電源を取り入れる際に用い
る複数のセルを作り込むＩＯ領域４が設けられている。
該ＩＯ領域４は、図中では、荒い砂目の網掛けで図示さ
れている。後述する電源セル３２、３４、３６も、該Ｉ
Ｏ領域４に作り込まれている。又、これらコア領域３と
ＩＯ領域４との間の領域、即ち、符号１０ａ〜１０ｃ、
１４、１６の領域が、本発明でコア外周領域と称する領
域である。なお、図４において、■印は、コンタクトあ
るいはビアによる、異なる配線層の配線の接続を示す。
回路を作り込んだコア領域３の周辺に、外部に対する信
号を入出力したり、外部から電源を取り入れる際に用い
る複数のセルを作り込むＩＯ領域４が設けられている。
該ＩＯ領域４は、図中では、荒い砂目の網掛けで図示さ
れている。後述する電源セル３２、３４、３６も、該Ｉ
Ｏ領域４に作り込まれている。又、これらコア領域３と
ＩＯ領域４との間の領域、即ち、符号１０ａ〜１０ｃ、
１４、１６の領域が、本発明でコア外周領域と称する領
域である。なお、図４において、■印は、コンタクトあ
るいはビアによる、異なる配線層の配線の接続を示す。
【００２１】本実施形態では、該コア外周領域でコア領
域３を囲むように、図中では細かい砂目の網掛けで図示
されている、符号１０ａ〜１０ｃで示すリング状の拡散
領域を作る。符号１０ａ〜１０ｃの部分は、後述する上
層のゲート電極１４及び１６で分離しているように図示
されており、これらゲート電極１４及び１６に対するソ
ース又はドレインとして機能する領域である。
域３を囲むように、図中では細かい砂目の網掛けで図示
されている、符号１０ａ〜１０ｃで示すリング状の拡散
領域を作る。符号１０ａ〜１０ｃの部分は、後述する上
層のゲート電極１４及び１６で分離しているように図示
されており、これらゲート電極１４及び１６に対するソ
ース又はドレインとして機能する領域である。
【００２２】又、当該半導体集積回路のチップの平面上
での放射方向に、該拡散領域においてチャネル電流を流
すようにソース及びドレインを設けている。更に、該拡
散領域の上方に絶縁膜を介してリング状の、上記のよう
なチャネル電流を制御するゲート電極１４及び１６を形
成する。本実施形態では、ゲート電極１４及び１６は、
拡散領域の上方に、絶縁膜を介して該拡散領域とは電気
的に絶縁されて形成された、ポリシリコン配線層で作り
込んでいる。ポリシリコン配線層の配線は、図４では、
右下がり斜線の網掛けで図示されている。
での放射方向に、該拡散領域においてチャネル電流を流
すようにソース及びドレインを設けている。更に、該拡
散領域の上方に絶縁膜を介してリング状の、上記のよう
なチャネル電流を制御するゲート電極１４及び１６を形
成する。本実施形態では、ゲート電極１４及び１６は、
拡散領域の上方に、絶縁膜を介して該拡散領域とは電気
的に絶縁されて形成された、ポリシリコン配線層で作り
込んでいる。ポリシリコン配線層の配線は、図４では、
右下がり斜線の網掛けで図示されている。
【００２３】このようにして保護バイパス素子として、
コア外周領域でコア領域３を囲むようにリング状のＮＭ
ＯＳトランジスタを設ける。
コア外周領域でコア領域３を囲むようにリング状のＮＭ
ＯＳトランジスタを設ける。
【００２４】又、本実施形態においては、ＥＳＤ保護回
路は、図５の回路図に示すとおりである。又この図５に
おいて一点鎖線で囲まれる符号２０の部分は、図４にお
いて同符号２０で示すように、コア領域３に作り込んで
いる。
路は、図５の回路図に示すとおりである。又この図５に
おいて一点鎖線で囲まれる符号２０の部分は、図４にお
いて同符号２０で示すように、コア領域３に作り込んで
いる。
【００２５】又インバータＩ６の出力ＯＵＴは、図４に
示すように、ゲート電極１４及び１６に接続されてい
る。ゲート電極１４は、図５におけるトランジスタＴＮ
３のものである。ゲート電極１６は、トランジスタＴＮ
４のものである。これらトランジスタＴＮ３及びＴＮ４
が、本実施形態における保護バイパス素子である。これ
らトランジスタＴＮ３及びＴＮ４において、半導体集積
回路チップの平面上での放射方向に、拡散領域における
チャネル電流が流れる。
示すように、ゲート電極１４及び１６に接続されてい
る。ゲート電極１４は、図５におけるトランジスタＴＮ
３のものである。ゲート電極１６は、トランジスタＴＮ
４のものである。これらトランジスタＴＮ３及びＴＮ４
が、本実施形態における保護バイパス素子である。これ
らトランジスタＴＮ３及びＴＮ４において、半導体集積
回路チップの平面上での放射方向に、拡散領域における
チャネル電流が流れる。
【００２６】又、配線４２、４４、４６は、右上がり斜
線の網掛けで図示される金属配線層で形成されている。
まず、ＩＯ領域４にある電源セル３２からのグランドＧ
ＮＤの配線４２は、最短距離で、拡散領域１０ｂに接続
されている。電源セル３４からの電源ＶＤＤ１の配線４
４は、最短距離で、拡散領域１０ａに接続されている。
電源セル３６からの電源ＶＤＤ２の配線４６は、最短距
離で、拡散領域１０ｃに接続されている。このように最
短距離で接続されているので、ＥＳＤ保護が効果的にな
される。
線の網掛けで図示される金属配線層で形成されている。
まず、ＩＯ領域４にある電源セル３２からのグランドＧ
ＮＤの配線４２は、最短距離で、拡散領域１０ｂに接続
されている。電源セル３４からの電源ＶＤＤ１の配線４
４は、最短距離で、拡散領域１０ａに接続されている。
電源セル３６からの電源ＶＤＤ２の配線４６は、最短距
離で、拡散領域１０ｃに接続されている。このように最
短距離で接続されているので、ＥＳＤ保護が効果的にな
される。
【００２７】なお、図４においては、拡散領域１０ｂ
は、１つの電源セル３２を経由して半導体集積回路外部
の電源に接続されているが、複数の電源セルを経由して
接続されていてもよい。同様に、拡散領域１０ａは１つ
の電源セル３４を経由して、拡散領域１０ｃは１つの電
源セル３６を経由して半導体集積回路外部に接続されて
いるが、それぞれ複数の電源セルを経由して接続されて
いてもよい。
は、１つの電源セル３２を経由して半導体集積回路外部
の電源に接続されているが、複数の電源セルを経由して
接続されていてもよい。同様に、拡散領域１０ａは１つ
の電源セル３４を経由して、拡散領域１０ｃは１つの電
源セル３６を経由して半導体集積回路外部に接続されて
いるが、それぞれ複数の電源セルを経由して接続されて
いてもよい。
【００２８】このような本実施形態では、コア外周領域
の面積を利用して保護バイパス素子である大きなトラン
ジスタＴＮ３及びＴＮ４を作り込むことができ、効果的
に本発明を適用することができる。従って、半導体集積
回路の回路スペースを効果的に利用しながら、集積回路
のレイアウト設計者が改めて作り込む箇所を指定するこ
となく、ＥＳＤ保護回路に使用する保護バイパス素子を
大きく作り込むようにして、レイアウト設計者の労力を
要することなくＥＳＤ耐性を向上することができる。
の面積を利用して保護バイパス素子である大きなトラン
ジスタＴＮ３及びＴＮ４を作り込むことができ、効果的
に本発明を適用することができる。従って、半導体集積
回路の回路スペースを効果的に利用しながら、集積回路
のレイアウト設計者が改めて作り込む箇所を指定するこ
となく、ＥＳＤ保護回路に使用する保護バイパス素子を
大きく作り込むようにして、レイアウト設計者の労力を
要することなくＥＳＤ耐性を向上することができる。
【００２９】本実施形態では、コア領域を囲む拡散領域
として符号１０ａ〜１０ｃの３領域を用意し、コア領域
を囲むゲート電極として符号１４及び１６を用いた。し
かしながら、本発明はこの実施形態に限定されるもので
はない。
として符号１０ａ〜１０ｃの３領域を用意し、コア領域
を囲むゲート電極として符号１４及び１６を用いた。し
かしながら、本発明はこの実施形態に限定されるもので
はない。
【００３０】例えば、拡散領域としては、符号１０ａ及
び１０ｂの２領域のみを用意し、ゲート電極としては符
号１４の１つにし、これら符号１０ａ、１０ｂ、１４を
幾つかの領域に電気的に分離・分割する。例えば、図４
において、チップを左右に２分割したり、あるいは左右
上下に４分割する。そして、その内の幾つかをＶＤＤ１
用のバイパス素子として用い、他をＶＤＤ２用のバイパ
ス素子として用いることもできる。
び１０ｂの２領域のみを用意し、ゲート電極としては符
号１４の１つにし、これら符号１０ａ、１０ｂ、１４を
幾つかの領域に電気的に分離・分割する。例えば、図４
において、チップを左右に２分割したり、あるいは左右
上下に４分割する。そして、その内の幾つかをＶＤＤ１
用のバイパス素子として用い、他をＶＤＤ２用のバイパ
ス素子として用いることもできる。
【００３１】
【発明の効果】本発明によれば、半導体集積回路の回路
スペースを効果的に利用しながら、集積回路のレイアウ
ト設計者が改めて作り込む箇所を指定することなく、Ｅ
ＳＤ保護回路に使用する保護バイパス素子を大きく作り
込むようにして、レイアウト設計者の労力を要すること
なくＥＳＤ耐性を向上することができる。
スペースを効果的に利用しながら、集積回路のレイアウ
ト設計者が改めて作り込む箇所を指定することなく、Ｅ
ＳＤ保護回路に使用する保護バイパス素子を大きく作り
込むようにして、レイアウト設計者の労力を要すること
なくＥＳＤ耐性を向上することができる。
【図１】従来からの３ボルト及び５ボルトの異電位の電
源が２つ存在する場合のＥＳＤ保護回路を示す第１の回
路図
源が２つ存在する場合のＥＳＤ保護回路を示す第１の回
路図
【図２】図１の回路と組み合わせて利用されるＥＳＤ保
護回路を示す第２の回路図
護回路を示す第２の回路図
【図３】外部に対する信号を入出力したり、外部から電
源を取り入れる際に用いる複数のセルを作り込むＩＯ領
域のレイアウト図
源を取り入れる際に用いる複数のセルを作り込むＩＯ領
域のレイアウト図
【図４】本発明が適用された実施形態の半導体集積回路
チップのレイアウト図
チップのレイアウト図
【図５】前記実施形態に用いるＥＳＤ保護回路の回路図
１…半導体集積回路チップ ３…コア領域 ４…ＩＯ領域 １０ａ〜１０ｃ…拡散領域 １４、１６…ゲート電極 ２０…ＥＳＤ保護回路 ３２、３４、３６…電源セル ４２、４４、４６…配線
Claims (2)
- 【請求項１】所望の回路を作り込んだコア領域の周囲
に、外部に対する信号を入出力したり、外部から電源を
取り入れる際に用いる複数のセルを作り込むＩＯ領域を
設けたレイアウトの半導体集積回路チップを有する半導
体集積回路において、 前記コア領域と前記ＩＯ領域との間のコア外周領域に、
ＥＳＤ保護回路に使用する保護バイパス素子を設けるよ
うにしたことを特徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、 前記コア外周領域で前記コア領域を囲むようにリング状
の拡散領域を作ると共に、 当該半導体集積回路の平面上での放射方向にチャネル電
流を流すように、ソース及びドレインを設け、 更に、該拡散領域の上方に絶縁膜を介してリング状の、
前記チャネル電流を制御するゲート電極を形成し、 このようにして前記保護バイパス素子として、前記コア
外周領域で前記コア領域を囲むようにリング状のＮＭＯ
Ｓトランジスタを設けるようにしたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11035200A JP2000236065A (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11035200A JP2000236065A (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236065A true JP2000236065A (ja) | 2000-08-29 |
Family
ID=12435229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11035200A Pending JP2000236065A (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236065A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605195B1 (ko) | 2004-12-31 | 2006-07-31 | 동부일렉트로닉스 주식회사 | 정전 방전 보호 회로를 구비한 패드 |
| JP2023067741A (ja) * | 2021-10-29 | 2023-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US12464826B2 (en) | 2021-10-29 | 2025-11-04 | Renesas Electronics Corporation | Semiconductor device |
-
1999
- 1999-02-15 JP JP11035200A patent/JP2000236065A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605195B1 (ko) | 2004-12-31 | 2006-07-31 | 동부일렉트로닉스 주식회사 | 정전 방전 보호 회로를 구비한 패드 |
| JP2023067741A (ja) * | 2021-10-29 | 2023-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP7724190B2 (ja) | 2021-10-29 | 2025-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US12464826B2 (en) | 2021-10-29 | 2025-11-04 | Renesas Electronics Corporation | Semiconductor device |
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