JP7724190B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、ＥＳＤ（Electro-Static-Discharge）保護回路を有する半導体装置に適用して有効な技術である。

特開２０２０－１６１７２１号公報に示される様に、半導体装置の外部から入出力パッド電極に入力された信号は、順に、ＥＳＤ保護素子（ＥＳＤ保護回路とも言う）と入力ロジック回路とを含む入出力セル、レベルシフト回路を経由して内部回路に転送される半導体装置がある。また、国際公開第２０１６／２０３６４８号に示される様に、半導体チップの外周の端部沿って設けたＩＯ領域に、入出力セルや電源セルを配置し、半導体チップのＩＯ領域に囲まれた中央領域に内部回路を設けた半導体装置がある。

特開２０２０－１６１７２１号公報 国際公開第２０１６／２０３６４８号

半導体装置にＥＳＤサージを印加して試験を行うと、ＥＳＤ保護回路よりも先にレベルシフタ回路が破壊してしまうことがある。

本開示の課題は、ＥＳＤ保護回路よりも先にレベルシフタ回路などの内部回路が破壊することなく、所望のＥＳＤ耐性を確保することが可能な技術を提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本開示の一実施の形態によれば、入出力セル、ＩＯ用電源セル、コア用電源セル、コアロジック回路をチップの上に配置する半導体装置であって、コア用電源セルはＥＳＤ保護回路を含む。入出力セルは、レベルシフタ回路を含み、レベルシフタ回路は入出力セル内に配置される。コアロジック回路は、入出力セルの外に配置される。コア用電源セルは、入出力セルと同列には配置されておらず、入出力セルとＩＯ用電源セルとが配置された第１領域とコアロジック回路が配置された第２領域の間に配置された第３領域に配置される。

上記一実施の形態に係る半導体装置によれば、ＥＳＤ保護回路よりも先にレベルシフタ回路などの内部回路が破壊することなく、所望のＥＳＤ耐性を確保することができる。

図１は、比較例に係る半導体装置の概略的なブロック図である。 図２は、図１の半導体装置の概略的なレイアウト配置図である。 図３は、実施例に係る半導体装置の概略的なブロック図である。 図４は、図３の半導体装置の概略的なレイアウト配置図である。 図５は、図３の半導体装置が形成された半導体チップの概略的な平面図である。

以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

（実施形態）
本開示に係る実施形態および実施例の説明の前に、本開示の理解を容易とするために、図１、２を用いて本開示者らによって検討された技術（以下、比較例という。）に係る半導体装置について説明する。図１は、比較例に係る半導体装置の概略的なブロック図である。図２は、図１の半導体装置の概略的なレイアウト配置図である。

半導体装置１０Ｓは、単結晶シリコンのような矩形の半導体チップの外周部に、入出力セル（ＩＯＣ）１１および第１電源セル（ＩＯ用電源セルＩＯＰＣ）１２（ＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２Ｂ)、第２電源セル（コア用電源セルＣＰＣ）１３（コア用電源セル１３Ａ、コア用電源セル１３Ｂ）を備える。入出力セル１１および電源セル１２、１３が配置される領域をＩＯ領域という。ＩＯ領域は平面視で半導体チップのチップ端部の４つの辺に沿って設けられる。半導体装置１０Ｓは、また、コアロジック回路（ＣＯＲＥ－ＬＯＧ）としての内部回路１４を備える。内部回路１４が配置されるコアロジック領域は、半導体チップの中央部分であり、ＩＯ領域に囲まれた領域である。

入出力セル１１は１つの入出力パッドに接続される入出力回路の形成領域である。電源セル１２、１３はＥＳＤ（ＥＳＤ：Electro-Static-Discharge）やノイズから半導体装置を保護するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）およびチップ内部へ電源電位（ＶＤＤＩＯ，ＶＤＤ）または接地電位（ＶＳＳＩＯ、ＶＳＳ）を供給する配線の形成領域である。
電源インピーダンスを均等に小さくする必要から、電源セル１２、１３は、複数の入出力セル１１毎に分散して配置され、入出力セル１１と入出力セル１１の間へ隣接して配置される。

電源電位（ＶＤＤＩＯ，ＶＤＤ）は、入出力セル１１の第１電源電位ＶＤＤＩＯと、内部回路１４の第２電源電位ＶＤＤと、を含む。同様に、接地電位（ＶＳＳＩＯ、ＶＳＳ）は、入出力セル１１の第１接地電位ＶＳＳＩＯと、内部回路１４の第２接地電位ＶＳＳと、を含む。第１電源電位ＶＤＤＩＯは、第２電源電位ＶＤＤより大きい電位（ＶＤＤＩＯ＞ＶＤＤ）とすることができる。入出力セル１１には、第１電源電位ＶＤＤＩＯ、第１接地電位ＶＳＳＩＯ、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが電源配線を介して供給される。内部回路１４には、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが電源配線を介して供給される。

ＩＯ用電源セル１２Ａは、ＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１電源電位ＶＤＤＩＯを電源配線へ供給する。ＩＯ用電源セル１２Ｂは、ＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１接地電位ＶＳＳＩＯを電源配線（接地配線とも言う）へ供給する。

コア用電源セル１３Ａは、ＥＳＤ保護回路（ＣＥＳＤ）とブリッジ回路１５とを含み、第２電源電位ＶＤＤを電源配線へ供給する。コア用電源セル１３Ｂは、ＥＳＤ保護回路（ＣＥＳＤ）とブリッジ回路１５とを含み、第２接地電位ＶＳＳを電源配線（接地配線とも言う）へ供給する。

ＥＳＤ保護回路（ＥＳＤ）は、第１電源電位ＶＤＤＩＯが供給された電源配線と第１接地電位ＶＳＳＩＯが供給された電源配線との間に接続される。ＥＳＤ保護回路（ＣＥＳＤ）は、第２電源電位ＶＤＤが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続される。

ブリッジ回路１５は、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続され、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線とを接続する双方向の１対のダイオードを備える。一方のダイオードのアノードは第１接地電位ＶＳＳＩＯが供給された電源配線に接続され、カソードは第２接地電位ＶＳＳが供給された電源配線に接続される。他方のダイオードのアノードは第２接地電位ＶＳＳが供給された電源配線に接続され、カソードは第１接地電位ＶＳＳＩＯが供給された電源配線に接続される。

入出力セル１１は入出力端子（ＴＩＯ）に接続される入出力回路を内蔵する。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯは、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３の上に配置されるが、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３から離れて配置されてもよい。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯはボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。

入出力セル１１を構成する入出力回路は、ＥＳＤ保護回路を構成するダイオードＤ１、Ｄ２と、入出力端子ＴＩＯに接続される信号配線に出力信号を伝えるＰチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路と、入出力端子ＴＩＯから信号配線を介して入力された入力信号を受けるＣＭＯＳインバータを含む入出力ロジック回路ＩＯＬと、レベルシフタ回路ＬＳＣと、を備えている。入出力端子ＴＩＯから信号配線を介して入力された入力信号は、入出力ロジック回路ＩＯＬを介してレベルシフタ回路ＬＳＣへ入力され、レベルシフタ回路ＬＳＣによりレベル変換されて、内部回路１４へ供給される。一方、内部回路１４から出力された信号はレベルシフタ回路ＬＳＣに入力されてレベル変換されて、入出力ロジック回路ＩＯＬに供給され、Ｐチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路から入出力端子ＴＩＯへ出力信号として出力される。

Ｐチャネル型トランジスタＱ１は第１電源電位ＶＤＤＩＯの電源配線と入出力端子ＴＩＯからの信号配線との間に接続され、Ｎチャネル型トランジスタＱ２は信号配線と第１接地電位ＶＳＳＩＯの接地配線との間に接続される。ダイオードＤ１のアノードは入出力端子ＴＩＯからの信号配線に接続され、カソードは第１電源電位ＶＤＤＩＯの電源配線に接続される。ダイオードＤ２のアノードは第１接地電位ＶＳＳＩＯの接地配線に接続され、カソードは入出力端子ＴＩＯからの信号配線に接続される。ダイオードＤ１は、入出力端子ＴＩＯから信号配線および第１電源電位ＶＤＤＩＯの電源配線を介し電源端子ＶＤＤＩＯに向かうサージ電流を流し、ダイオードＤ２は、接地端子ＴＶＤＤＩＯから第１接地電位ＶＳＳＩＯの接地配線および信号配線を介し入出力端子ＴＩＯに向かうサージ電流を流すようにされる。出力回路として、Ｐチャネル型トランジスタＱ１を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。

電源セル１２Ａ，１３Ａは電源端子（ＴＶＤＤＩＯ、ＴＶＤＤ）に対応するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）を備え、電源セル１２Ｂ、１３Ｂは接地端子（ＴＶＳＳＩＯ，ＴＶＳＳ）に対応するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）を備える。

第１電源電位ＶＤＤＩＯは、例えば、１．８Ｖ（または３．３Ｖ）であり、第２電源電位ＶＤＤは、例えば、０．８Ｖである。

第１電源電位ＶＤＤＩＯが１．８Ｖ、第２電源電位ＶＤＤが０．８Ｖの場合には、
１）出力回路のトランジスタＱ１、Ｑ２、入出力ロジック回路ＩＯＬは、１．８Ｖの耐圧を有するＭＯＳＦＥＴ（１．８Ｖ－ＭＯＳとも言う）のみで構成される。
２）内部回路１４は、０．８Ｖの耐圧を有するＭＯＳＦＥＴ（コアＭＯＳとも言う）のみで構成される。
３）レベルシフタ回路ＬＳＣは、１．８Ｖ－ＭＯＳとコアＭＯＳとが混在して構成される。
４）コア用電源セル１３Ａ，１３Ｂは、内部回路１４のコアＭＯＳやレベルシフタ回路ＬＳＣのコアＭＯＳを保護する。
５）ＩＯ用電源セル１２Ａ，１２Ｂは、出力回路のトランジスタＱ１、Ｑ２、入出力ロジック回路ＩＯＬの１．８Ｖ－ＭＯＳを保護する。

図２には、ＩＯ領域に配置されたＩＯ用電源セル１２Ａ，１２Ｂ、２つの入出力セル１１およびコア用電源セル１３Ａ，１３Ｂと、コアロジック領域に配置された内部回路１４との配置関係が示されている。図２において、ＭＯＳトランジスタＴ１、Ｔ２は、ＥＳＤ保護回路（ＣＥＳＤ）を構成するトランジスタを示しており、ＭＯＳトランジスタＴ３、Ｔ４は、ＥＳＤ保護回路（ＥＳＤ）を構成するトランジスタを示している。図２に示すように、ＩＯ領域に、ＩＯ用電源セル１２Ａ，１２Ｂ、２つの入出力セル１１、コア用電源セル１３Ａ，１３Ｂがこの順で配置されており、ＩＯ領域の上側には、ＩＯ領域に隣接して内部回路１４は配置されている。

図１の電源端子ＴＶＤＤと接地端子ＴＶＳＳとの間のＥＳＤサージに対して、ＥＳＤ電流Ｉｅｓｄで示すようにＥＳＤ電流が流れる。これにより、内部回路１４であるコアロジック回路よりも相対的に小規模なレベルシフタ回路ＬＳＣが壊れやすい。これは、コア電源セル（１３Ａ，１３Ｂ）内において、Ｒで示す部分の配線の抵抗が悪化するためである。

７ｎｍ世代においては、コアＭＯＳ耐性低下およびコア電源セル（１３Ａ，１３Ｂ）内の配線抵抗悪化の影響により、図２に示すようなセル配置方法では、ＥＳＤ保護回路（ＣＥＳＤ）よりも先にレベルシフタ回路ＬＳＣが破壊してしまう。そのため、車載製品で要求されるようなＥＳＤ耐性レベル（人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ)：２ｋＶ)を達成できないという課題があった。

本開示の半導体装置１０は、入出力セル１１、ＩＯ用電源セル１２（１２Ａ，１２Ｂ）、コア用電源セル１３（１３Ａ，１３Ｂ）、コアロジック回路１４を半導体チップ（１０１）上に配置する半導体装置である。コア用電源セル１３（１３Ａ，１３Ｂ）はＥＳＤ保護回路（ＣＥＳＤ）を含む。

入出力セル１１はレベルシフタ回路ＬＳＣを含み、レベルシフタ回路ＬＳＣは入出力セル１１内に配置されている。

コアロジック回路１４は入出力セル１１の外に配置されている。

コア用電源セル１３（１３Ａ，１３Ｂ）は、
入出力セル１１と同列には配置されておらず、
入出力セル１１とＩＯ用電源セル１２（１２Ａ，１２Ｂ）の第1領域（ＩＯ領域ＩＯＲ）とコアロジック回路１４の第２領域（中央領域ＣＥＲ）の間の第３領域（１３Ｒ）に配置される。

また、コア用電源セル１３（１３Ａ，１３Ｂ）は、
その外形寸法の長辺Ｂ２は、ＩＯ用電源セル１２（１２Ａ，１２Ｂ）の外形の長辺Ｂ１よりも短く形成されており（Ｂ２＜Ｂ１）、
その外形寸法の短辺Ａ２は、ＩＯ用電源セル１２（１２Ａ，１２Ｂ）の外形の短辺Ａ１と同等以上である（Ａ２≧Ａ１）。

また、コア用電源セル１３（１３Ａ，１３Ｂ）は、
入出力セル１１とコアロジック回路１４との間には配置せずに、
ＩＯ用電源セル１２（１２Ａ，１２Ｂ）とコアロジック回路１４との間の第４領域（１３ＲＲ）に配置する。

これにより、上記半導体装置によれば、ＥＳＤ保護回路（ＣＥＳＤ）よりも先にレベルシフタ回路ＬＳＣなどの内部回路が破壊することなく、所望のＥＳＤ耐性を確保することができる。

７ｎｍ世代の先端ＣＭＯＳテクロジにおいて、静電気ストレスに対して、保護回路よりも先に脆弱な内部回路（例えば、レベルシフタ回路ＬＳＣ）が破壊することなく、所望のＥＳＤ耐性を確保できる。特に、車載半導体製品で求められるＨＢＭ ２ｋＶを確実に達成できる。

次に、実施例に係る半導体装置１０について、図３～図５を用いて説明する。図３は、実施例に係る半導体装置の概略的なブロック図である。図４は、図３の半導体装置の概略的なレイアウト配置図である。図５は、図３の半導体装置が形成された半導体チップの概略的な平面図である。図５において、Ｖで示す点線の領域のレイアウト配置が図５に示されている。

図５に示すように、半導体装置１０は、単結晶シリコンのような矩形の半導体チップ１０１の外周部に、入出力セル（ＩＯＣ）１１および第１電源セル（ＩＯ用電源セルＩＯＰＣ）１２（ＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２Ｂ)、第２電源セル（コア用電源セルＣＰＣ）１３（コア用電源セル１３Ａ、コア用電源セル１３Ｂ）を備える。入出力セル１１および電源セル１２が配置される領域をＩＯ領域ＩＯＲという。ＩＯ領域ＩＯＲは平面視で半導体チップ１０１のチップ端部の４つの辺２１，２２，２３，２４に沿って設けられる。４つの辺２１，２２，２３，２４は、第１辺２１と、第１辺２１に対向して設けられた第３辺２３と、第１辺２１と第３辺２３との間に設けられた第２辺２２と、第２辺２２に対向して設けられた第４辺２４とを含む。

半導体装置１０は、また、コアロジック回路（ＣＯＲＥ－ＬＯＧ）としての内部回路１４を備える。内部回路１４が配置されるコアロジック領域（中央領域、第２領域とも言う）ＣＥＲは、半導体チップ１０１の中央部分に設けられる。コアロジック領域ＣＥＲとＩＯ領域ＩＯＲとの間の領域（第３領域ともいう）１３Ｒには、第２電源セル（コア用電源セルＣＰＣ）１３（コア用電源セル１３Ａ、コア用電源セル１３Ｂ）が配置されている。

図３には、実施例に係る半導体装置１０の概略的なブロック図が示されている。図３の半導体装置１０が図１の半導体装置１０Ｓと異なる点は、コア用電源セル１３Ａとコア用電源セル１３Ｂとが、入出力セル（ＩＯＣ）１１および第１電源セル（ＩＯ用電源セルＩＯＰＣ）１２の配列内に設けられておらず、内部回路１４の側に設けられている点である。また、コア用電源セル１３Ａとコア用電源セル１３Ｂには、この例では、ブリッジ回路１５が設けられていない。

図３のその他の構成および作用は、図１の他の構成および作用と同じであるので、重複する説明は省略する。つまり、入出力セル１１、ＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２Ｂ、コア用電源セル１３Ａおよびコア用電源セル１３Ｂの回路の構成、作用及び接続の説明は、図１の説明を利用および参照できる。

図３、図４に示すように、半導体装置１０には、入出力端子ＴＩＯ、第１電源端子ＴＶＤＤＩＯ、第２電源端子ＴＶＤＤ、第１接地端子ＴＶＳＳＩＯ、第２接地端子ＴＶＳＳが設けられる。第１電源端子ＴＶＤＤＩＯには、第１電源電位ＶＤＤＩＯが供給される。第２電源端子ＴＶＤＤには、第２電源電位ＶＤＤが供給される。第１接地端子ＴＶＳＳＩＯには、第１接地電位ＶＳＳＩＯが供給される。第２接地端子ＴＶＳＳには、第２接地電位ＶＳＳが供給される。

ＩＯ領域ＩＯＲには、第１電源配線３１、第２電源配線（第１接地配線とも言う）３２、第３電源配線３３、および、第４電源配線（第２接地配線とも言う）３４が第１方向Ｘに沿って設けられる。第１電源配線３１には、第１電源端子ＴＶＤＤＩＯから第１電源電位ＶＤＤＩＯが供給される。第２電源配線（第１接地配線）３２には、第１接地端子ＴＶＳＳＩＯから第１接地電位ＶＳＳＩＯが供給される。第３電源配線３３には、第２電源端子ＴＶＤＤから第２電源電位ＶＤＤが供給される。第４電源配線（第２接地配線）３４には、第２接地端子ＴＶＳＳから第２接地電位ＶＳＳが供給される。

コアロジック領域ＣＥＲには、第１方向Ｘに沿って設けられた第５電源配線３５および第６電源配線３６および第１方向Ｘと交差する第２方向Ｙに沿って設けられた第７電源配線３７および第８電源配線３８とが設けられる。第５電源配線３５は第２電源端子ＴＶＤＤに接続され、第６電源配線３６は第２接地端子ＴＶＳＳに接続される。第５電源配線３５と第７電源配線３７とは電気的に接続され、第２電源端子ＴＶＤＤから第２電源電位ＶＤＤが供給される。第６電源配線３６と第８電源配線３８とは電気的に接続され、第２接地端子ＴＶＳＳから第２接地電位ＶＳＳが供給される。

第７電源配線３７および第８電源配線３８のそれぞれは、領域１３Ｒにも配置されて、ＩＯ領域ＩＯＲに設けた第３電源配線３３および第４電源配線３４に接続される。領域１３Ｒに配置され第７電源配線３７と第８電源配線３８の間には、コア用電源セル１３Ａおよびコア用電源セル１３Ｂが接続される。

入出力セル１１には、第１電源電位ＶＤＤＩＯ、第１接地電位ＶＳＳＩＯ、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが供給される。内部回路１４には、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが供給される。

ＩＯ用電源セル１２Ａは、トランジスタＴ１を有するＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１電源電位ＶＤＤＩＯを電源配線３１へ供給する。ＩＯ用電源セル１２Ｂは、トランジスタＴ２を有するＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１接地電位ＶＳＳＩＯを電源配線３２へ供給する。

ＥＳＤ保護回路（ＥＳＤ）は、第１電源電位ＶＤＤＩＯが供給された電源配線３１と第１接地電位ＶＳＳＩＯが供給された電源配線３２との間に接続される。

ブリッジ回路１５は、第１接地電位ＶＳＳＩＯが供給された電源配線３２と第２接地電位ＶＳＳが供給された電源配線３４との間に接続され、第１接地電位ＶＳＳＩＯが供給された電源配線３２と第２接地電位ＶＳＳが供給された電源配線３４とを接続する双方向の１対のダイオードを備える。一方のダイオードのアノードは第１接地電位ＶＳＳＩＯが供給された電源配線３２に接続され、カソードは第２接地電位ＶＳＳが供給された電源配線３４に接続される。他方のダイオードのアノードは第２接地電位ＶＳＳが供給された電源配線３４に接続され、カソードは第１接地電位ＶＳＳＩＯが供給された電源配線３２に接続される。

コア用電源セル１３ＡはトランジスタＴ３を有するＥＳＤ保護回路（ＣＥＳＤ）を含み、コア用電源セル１３ＢはトランジスタＴ４を有するＥＳＤ保護回路（ＣＥＳＤ）を含む。コア用電源セル１３Ａおよびコア用電源セル１３Ｂは内部回路１４をＥＳＤやノイズから保護する。トランジスタＴ３，Ｔ４のソース・ドレイン経路は、領域１３Ｒに配置された第７電源配線３７および第８電源配線３８の間に接続される。

入出力セル１１は入出力端子（ＴＩＯ）に接続される入出力回路を内蔵する。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯは、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３の上に配置されるが、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３から離れて配置されてもよい。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯはボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。

入出力セル１１を構成する入出力回路は、ＥＳＤ保護回路を構成するダイオードＤ１、Ｄ２と、入出力端子ＴＩＯに接続される信号配線に出力信号を伝えるＰチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路と、入出力端子ＴＩＯから信号配線を介して入力された入力信号を受けるＣＭＯＳインバータを含む入出力ロジック回路ＩＯＬと、レベルシフタ回路ＬＳＣと、を備えている。入出力端子ＴＩＯから信号配線を介して入力された入力信号は、入出力ロジック回路ＩＯＬを介してレベルシフタ回路ＬＳＣへ入力され、レベルシフタ回路ＬＳＣによりレベル変換されて、内部回路１４へ供給される。一方、内部回路１４から出力された信号はレベルシフタ回路ＬＳＣに入力されてレベル変換されて、入出力ロジック回路ＩＯＬに供給され、Ｐチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路から入出力端子ＴＩＯへ出力信号として出力される。

Ｐチャネル型トランジスタＱ１は第１電源電位ＶＤＤＩＯの電源配線３１と入出力端子ＴＩＯからの信号配線との間に接続され、Ｎチャネル型トランジスタＱ２は信号配線と第１接地電位ＶＳＳＩＯの接地配線３２との間に接続される。ダイオードＤ１のアノードは入出力端子ＴＩＯからの信号配線に接続され、カソードは第１電源電位ＶＤＤＩＯの電源配線３１に接続される。ダイオードＤ２のアノードは第１接地電位ＶＳＳＩＯの接地配線３２に接続され、カソードは入出力端子ＴＩＯからの信号配線に接続される。ダイオードＤ１は、入出力端子ＴＩＯから信号配線および第１電源電位ＶＤＤＩＯの電源配線３１を介し電源端子ＶＤＤＩＯに向かうサージ電流を流し、ダイオードＤ２は、接地端子ＴＶＤＤＩＯから第１接地電位ＶＳＳＩＯの接地配線３２および信号配線を介し入出力端子ＴＩＯに向かうサージ電流を流すようにされる。出力回路として、Ｐチャネル型トランジスタＱ１を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。

図３では、電源端子ＴＶＤＤから第２電源電位ＶＤＤが供給された電源配線（３５，３７、図４参照）と接地端子ＴＶＳＳから第２接地電位ＶＳＳが供給された接地配線（３６，３８、図４参照）との間に、内部回路１４、コア用電源セル１３Ａおよびコア用電源セル１３Ｂが接続される。図３に示すように、コア用電源セル１３Ａおよびコア用電源セル１３Ｂを、入出力セル１１と同列に配置しないことにより、セル内配線抵抗が増大するのを回避できる。

図４に示すように、入出力セル１１、ＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２ＢがＩＯ領域ＩＯＲに配置されている。この例では、入出力セル１１の両側にＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２Ｂが配置されている。内部回路１４は、コアロジック領域ＣＥＲに配置されている。そして、コア用電源セル１３Ａおよびコア用電源セル１３Ｂは、コアロジック領域ＣＥＲとＩＯ領域ＩＯＲとの間の領域１３Ｒに配置されている。また、コア用電源セル１３Ａおよびコア用電源セル１３Ｂは、コアロジック領域ＣＥＲとＩＯ用電源セル１２Ａ、１２Ｂとの間の領域(第４領域とも言う）１３ＲＲに配置されている。

電源端子ＴＶＤＤは、内部回路１４に配置された第２電源電位ＶＤＤの電源配線３５に接続される。また、接地端子ＴＶＳＳは、内部回路１４に配置された第２接地電位ＶＳＳの接地配線３６に接続される様に構成されている。

ここで、図４のレイアウト配置図の構成例の特徴を説明する。

なお、コア電源セル１３（１３Ａ、１３Ｂ）の外形の長辺Ｂ２は、コア電源セル１３（１３Ａ、１３Ｂ）のトランジスタＴ３，Ｔ４のソース・ドレイン経路の方向（または、ゲート長方向）に沿うコア電源セル１３（１３Ａ、１３Ｂ）の辺とすることができる。コア電源セル１３（１３Ａ、１３Ｂ）の外形の短辺Ａ２は、コア電源セル１３（１３Ａ、１３Ｂ）のトランジスタＴ３，Ｔ４のソース・ドレイン経路の方向と直交する方向（または、ゲート幅方向）に沿うコア電源セル１３（１３Ａ、１３Ｂ）の辺とすることができる。

また、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）の外形の長辺Ｂ１は、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）のトランジスタＴ１，Ｔ２のソース・ドレイン経路の方向（または、ゲート長方向）に沿うＩＯ用電源セル１２（１２Ａ、１２Ｂ）の辺とすることができる。ＩＯ用電源セル１２（１２Ａ、１２Ｂ）の外形の短辺Ａ１は、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）のトランジスタＴ１，Ｔ２のソース・ドレイン経路の方向と直交する方向（または、ゲート幅方向）に沿うＩＯ用電源セル１２（１２Ａ、１２Ｂ）の辺とすることができる。

１）コア電源セル１３（１３Ａ、１３Ｂ）内の配線抵抗の増大を回避するため、コア電源セル１３（１３Ａ、１３Ｂ）を、入出力セル１１と同列に配置せずに、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）の形成領域と内部回路１４の形成領域と間の領域（第４領域）１３ＲＲに配置する。

２）コア電源セル１３（１３Ａ、１３Ｂ）の外形の長辺Ｂ２は、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）の長辺Ｂ１よりも小さい（Ｂ２＜Ｂ１）。

３）コア電源セル（１３Ａ、１３Ｂ）外形の短辺Ａ２は、ＩＯ用電源セル１２（１２Ａ、１２Ｂ）の短辺Ａ１と同等かまたはそれ以上である（Ａ２≧Ａ１）。

４）入出力セル１１と内部回路１４の間には、コア電源セル１３（１３Ａ、１３Ｂ）を配置しないようにする。これにより、レベルシフタ回路ＬＳＣと内部回路１４との間の信号配線ＳＬのレイアウト自由度を向上させることができる。

実施例の半導体装置によれば、静電気ストレスに対して、ＥＳＤ保護回路（ＣＥＳＤ）よりも先に脆弱な内部回路（例えば、レベルシフタ回路ＬＳＣ）が破壊することなく、所望のＥＳＤ耐性を確保できる。特に、車載半導体製品で求められるＨＢＭ ２ｋＶを確実に達成できる。

以上、本開示者によってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１０：半導体装置
１１：入出力セル
１２、１２Ａ、１２Ｂ：ＩＯ用電源セル
１３、１３Ａ、１３Ｂ：コア電源セル
１４：内部回路
ＩＯＲ：ＩＯ領域（第１領域）
ＣＥＲ：コアロジック領域（中央領域、第２領域）
１３Ｒ：第３領域
１３ＲＲ：第４領域
ＥＳＤ，ＣＥＳＤ：ＥＳＤ保護回路

Claims (2)

1. 入出力セル、ＩＯ用電源セル、コア用電源セル、コアロジック回路をチップの上に配置する半導体装置であって、
   前記コア用電源セルはＥＳＤ保護回路を含み、
   前記入出力セルはレベルシフタ回路を含み、前記レベルシフタ回路は前記入出力セル内に配置され、
   前記コアロジック回路は、前記入出力セルの外に配置され、
   前記コア用電源セルは、
   前記入出力セルと同列には配置されておらず、
   前記入出力セルと前記ＩＯ用電源セルとが配置された第１領域と前記コアロジック回路が配置された第２領域の間に配置された第３領域に配置され、
   前記コア用電源セルは、
   前記入出力セルと前記コアロジック回路との間には配置せずに、
   前記ＩＯ用電源セルと前記コアロジック回路との間の第４領域に配置にする、
   半導体装置。
2. 請求項１の半導体装置において、
   前記コア用電源セルは、
   その外形寸法の長辺は、前記ＩＯ用電源セルの外形の長辺よりも短く形成されており、
   その外形寸法の短辺は、前記ＩＯ用電源セルの外形の短辺と同等以上である、半導体装置。