JP2000236237A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000236237A JP2000236237A JP11034822A JP3482299A JP2000236237A JP 2000236237 A JP2000236237 A JP 2000236237A JP 11034822 A JP11034822 A JP 11034822A JP 3482299 A JP3482299 A JP 3482299A JP 2000236237 A JP2000236237 A JP 2000236237A
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- differential stage
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000002184 metal Substances 0.000 claims abstract description 15
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 コンパレータのオフセットを低減した半導体
集積回路の提供。 【解決手段】 ＭＯＳトランジスタからなるコンパレー
タ回路の差動段のトランジスタのゲート電極にゲート酸
化膜保護素子を設け、プラズマプロセスにおいてもゲー
ト酸化膜保護用素子により差動段のＭＯＳトランジスタ
のゲート酸化膜が劣化しない。
集積回路の提供。 【解決手段】 ＭＯＳトランジスタからなるコンパレー
タ回路の差動段のトランジスタのゲート電極にゲート酸
化膜保護素子を設け、プラズマプロセスにおいてもゲー
ト酸化膜保護用素子により差動段のＭＯＳトランジスタ
のゲート酸化膜が劣化しない。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパレータ回路
のオフセット低減に関するものである。
のオフセット低減に関するものである。
【０００２】
【従来の技術】ＡＬ配線等による１層金属配線の場合に
は、第４図に示すように、差動段を形成する相対する第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタの
ゲート電極に接続する配線は、他のトランジスタのドレ
インかソースに接続されるために、第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタのゲート電極には、
それぞれ寄生的にダイオードが接続されていることにな
っていた。また負荷段を構成するトランジスタでも同様
に寄生的にダイオードが形成されていた。通常この寄生
ダイオードは基板とドレインもしくはソースから成るた
めに、耐圧はＰＮ接合の接合耐圧で決まっていた。
は、第４図に示すように、差動段を形成する相対する第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタの
ゲート電極に接続する配線は、他のトランジスタのドレ
インかソースに接続されるために、第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタのゲート電極には、
それぞれ寄生的にダイオードが接続されていることにな
っていた。また負荷段を構成するトランジスタでも同様
に寄生的にダイオードが形成されていた。通常この寄生
ダイオードは基板とドレインもしくはソースから成るた
めに、耐圧はＰＮ接合の接合耐圧で決まっていた。
【０００３】ＡＬ配線等による多層金属配線の場合に
は、第５図に示すように差動段を形成する相対する第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタのゲ
ート電極に接続する配線は１層目の金属配線により他の
トランジスタのドレインもしくはソースに接続するか、
あるいは接続せず、２層目の金属配線によって他のトラ
ンジスタのドレインもしくはソースに接続していた。
は、第５図に示すように差動段を形成する相対する第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタのゲ
ート電極に接続する配線は１層目の金属配線により他の
トランジスタのドレインもしくはソースに接続するか、
あるいは接続せず、２層目の金属配線によって他のトラ
ンジスタのドレインもしくはソースに接続していた。
【０００４】
【発明が解決しようとする問題点】従来技術では差動段
のＭＯＳトランジスタに繋がるダイオードは寄生的なも
のであった為にダイオードの降伏電圧が高く、差動段を
形成するＭＯＳトランジスタのゲート酸化膜の破壊電圧
に近い電圧が掛かってしまっており、差動段を構成する
ＭＯＳトランジスタのゲート酸化膜にダメージが残る場
合にはコンパレータのオフセットの原因になっていた。
また寄生的なダイオードであるので差動段を構成するト
ランジスタのゲート電極から寄生ダイオードまでの配線
の長さは左右対称になることはなく、差動段を構成する
相対するトランジスタに入るダメージが異なる為にこれ
もオフセットの原因になっていた。
のＭＯＳトランジスタに繋がるダイオードは寄生的なも
のであった為にダイオードの降伏電圧が高く、差動段を
形成するＭＯＳトランジスタのゲート酸化膜の破壊電圧
に近い電圧が掛かってしまっており、差動段を構成する
ＭＯＳトランジスタのゲート酸化膜にダメージが残る場
合にはコンパレータのオフセットの原因になっていた。
また寄生的なダイオードであるので差動段を構成するト
ランジスタのゲート電極から寄生ダイオードまでの配線
の長さは左右対称になることはなく、差動段を構成する
相対するトランジスタに入るダメージが異なる為にこれ
もオフセットの原因になっていた。
【０００５】また多層金属配線にて差動段を形成する場
合、相対する第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタのゲート電極に接続する配線は１層目の金
属配線により他のトランジスタのドレインもしくはソー
スに接続していない場合には、１層目の金属配線と２層
目の金属配線間の層間絶縁膜を形成するプラズマを用い
た工程において、差動段を構成するＭＯＳトランジスタ
のゲート酸化膜に大きなダメージを残し、コンパレータ
のオフセットの原因になっていた。
合、相対する第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタのゲート電極に接続する配線は１層目の金
属配線により他のトランジスタのドレインもしくはソー
スに接続していない場合には、１層目の金属配線と２層
目の金属配線間の層間絶縁膜を形成するプラズマを用い
た工程において、差動段を構成するＭＯＳトランジスタ
のゲート酸化膜に大きなダメージを残し、コンパレータ
のオフセットの原因になっていた。
【０００６】
【課題を解決するための手段】上記問題点を解決する為
に、ノーマリオフ型のＮＭＯＳトランジスタ、もしくは
ダイオードを差動段を構成する第１のＭＯＳトランジス
タ及び第２のＭＯＳトランジスタのゲート電極に接続し
た。ここで、ノーマリオフ型ＮＭＯＳトランジスタは、
ゲート電極とドレイン間の電界によって寄生ダイオード
に比べて降伏電圧が低いので、差動段を構成する第１の
ＭＯＳトランジスタ及び第２のＭＯＳトランジスタのゲ
ート酸化膜に掛かる電界を低く出来る。 降伏耐圧を下
げたダイオードも同様である。
に、ノーマリオフ型のＮＭＯＳトランジスタ、もしくは
ダイオードを差動段を構成する第１のＭＯＳトランジス
タ及び第２のＭＯＳトランジスタのゲート電極に接続し
た。ここで、ノーマリオフ型ＮＭＯＳトランジスタは、
ゲート電極とドレイン間の電界によって寄生ダイオード
に比べて降伏電圧が低いので、差動段を構成する第１の
ＭＯＳトランジスタ及び第２のＭＯＳトランジスタのゲ
ート酸化膜に掛かる電界を低く出来る。 降伏耐圧を下
げたダイオードも同様である。
【０００７】
【発明の実施の形態】（実施例１）第１図に本発明の実
施例のＰＭＯＳ差動のコンパレータ回路を示す。差動段
１１を形成する第１のＰＭＯＳトランジスタＱ１、第２
のＰＭＯＳトランジスタＱ２と電流ミラーを形成する負
荷段１２の第１のＮＭＯＳトランジスタＱ３、第２のＮ
ＭＯＳトランジスタＱ４からなる。差動段を形成する第
１のＰＭＯＳトランジスタＱ１のゲート電極にはノーマ
リオフ型のＮＭＯＳトランジスタＱ５が形成され、第２
のＰＭＯＳトランジスタＱ２のゲート電極にもノーマリ
オフ型ＮＭＯＳトランジスタＱ６が形成された構成とな
っており、この時Ｑ１のゲート電極とＱ５間の距離Ｌ１
とＱ２のゲート電極とＱ６間の距離Ｌ２はほぼ等しくな
るように左右対称に配置されている。コンパレータの動
作差動段のＶｒｅｆ、Ｖｉｎ入力を比較しＶｏｕｔの値
がＶｓｓかＶｄｄを出力する。工程中のプラズマプロセ
スにおいてはプラズマの電荷のためにウエハーが帯電
し、ゲート酸化膜が劣化もしくはゲート酸化膜と基板の
界面が劣化する。よってゲート酸化膜の保護用として入
れる帯電した電荷を逃がすための素子はゲート酸化膜の
絶縁耐圧よりも十分マージンを持って低い電圧で機能す
ることが好ましい。ゲート酸化膜にダメージを残さない
ためには酸化膜にかかる電界８ＭＶ／ｃｍ以下の電圧で
保護素子が機能することが重要である。本実施例で用い
ているノーマリオフ型ＮＭＯＳトランジスタは、ゲート
酸化膜が２００オングストロームの酸化膜を使用したプ
ロセスの場合にドレイン耐圧が１４―１５Ｖ程度とゲー
ト酸化膜にかかる電界は８ＭＶ／ｃｍ以下となる。
施例のＰＭＯＳ差動のコンパレータ回路を示す。差動段
１１を形成する第１のＰＭＯＳトランジスタＱ１、第２
のＰＭＯＳトランジスタＱ２と電流ミラーを形成する負
荷段１２の第１のＮＭＯＳトランジスタＱ３、第２のＮ
ＭＯＳトランジスタＱ４からなる。差動段を形成する第
１のＰＭＯＳトランジスタＱ１のゲート電極にはノーマ
リオフ型のＮＭＯＳトランジスタＱ５が形成され、第２
のＰＭＯＳトランジスタＱ２のゲート電極にもノーマリ
オフ型ＮＭＯＳトランジスタＱ６が形成された構成とな
っており、この時Ｑ１のゲート電極とＱ５間の距離Ｌ１
とＱ２のゲート電極とＱ６間の距離Ｌ２はほぼ等しくな
るように左右対称に配置されている。コンパレータの動
作差動段のＶｒｅｆ、Ｖｉｎ入力を比較しＶｏｕｔの値
がＶｓｓかＶｄｄを出力する。工程中のプラズマプロセ
スにおいてはプラズマの電荷のためにウエハーが帯電
し、ゲート酸化膜が劣化もしくはゲート酸化膜と基板の
界面が劣化する。よってゲート酸化膜の保護用として入
れる帯電した電荷を逃がすための素子はゲート酸化膜の
絶縁耐圧よりも十分マージンを持って低い電圧で機能す
ることが好ましい。ゲート酸化膜にダメージを残さない
ためには酸化膜にかかる電界８ＭＶ／ｃｍ以下の電圧で
保護素子が機能することが重要である。本実施例で用い
ているノーマリオフ型ＮＭＯＳトランジスタは、ゲート
酸化膜が２００オングストロームの酸化膜を使用したプ
ロセスの場合にドレイン耐圧が１４―１５Ｖ程度とゲー
ト酸化膜にかかる電界は８ＭＶ／ｃｍ以下となる。
【０００８】差動段を形成するＭＯＳトランジスタがＬ
ＤＤ構造を有する場合には、ノーマリオフトランジスタ
Ｑ５及びＱ６はシングルドレイン構造となるようにする
と、ノーマリオフトランジスタをＬＤＤ構造とした場合
に比べて、よりドレイン耐圧が低くでき、またドレイン
の降伏電圧以下でもドレインと基板間のトンネル電流が
流れゲート電極に溜まった電荷を逃がすことができ、プ
ロセス中に差動段を形成するトランジスタのゲート酸化
膜に掛かる電圧を低減することが出来る。 （実施例２）第２図に本発明の実施例の別のＮＭＯＳ差
動のコンパレータ回路を示す。差動段を形成する第１の
ＮＭＯＳトランジスタＱ１、第２のＮＭＯＳトランジス
タＱ２と電流ミラーを形成する第１のＰＭＯＳトランジ
スタＱ３、第２のＰＭＯＳトランジスタＱ４からなる。
差動段を形成する第１のＮＭＯＳトランジスタＱ１のゲ
ート電極には逆方向にバイアスされるダイオードＤ１が
形成され、第２のＮＭＯＳトランジスタＱ２のゲート電
極にも逆方向にバイアスされるダイオードＤ２が形成さ
れた構成となっている。この時Ｑ１のゲート電極とＤ１
間の距離Ｌ１とＱ２のゲート電極とＤ２間の距離Ｌ２は
ほぼ等しく左右対称になるように配置されている。これ
らのダイオードの逆方向の耐圧は実施例１と同様にゲー
ト酸化膜にダメージを残さないためには酸化膜にかかる
電界８ＭＶ／ｃｍ以下の電圧で保護素子が機能すること
が重要である。
ＤＤ構造を有する場合には、ノーマリオフトランジスタ
Ｑ５及びＱ６はシングルドレイン構造となるようにする
と、ノーマリオフトランジスタをＬＤＤ構造とした場合
に比べて、よりドレイン耐圧が低くでき、またドレイン
の降伏電圧以下でもドレインと基板間のトンネル電流が
流れゲート電極に溜まった電荷を逃がすことができ、プ
ロセス中に差動段を形成するトランジスタのゲート酸化
膜に掛かる電圧を低減することが出来る。 （実施例２）第２図に本発明の実施例の別のＮＭＯＳ差
動のコンパレータ回路を示す。差動段を形成する第１の
ＮＭＯＳトランジスタＱ１、第２のＮＭＯＳトランジス
タＱ２と電流ミラーを形成する第１のＰＭＯＳトランジ
スタＱ３、第２のＰＭＯＳトランジスタＱ４からなる。
差動段を形成する第１のＮＭＯＳトランジスタＱ１のゲ
ート電極には逆方向にバイアスされるダイオードＤ１が
形成され、第２のＮＭＯＳトランジスタＱ２のゲート電
極にも逆方向にバイアスされるダイオードＤ２が形成さ
れた構成となっている。この時Ｑ１のゲート電極とＤ１
間の距離Ｌ１とＱ２のゲート電極とＤ２間の距離Ｌ２は
ほぼ等しく左右対称になるように配置されている。これ
らのダイオードの逆方向の耐圧は実施例１と同様にゲー
ト酸化膜にダメージを残さないためには酸化膜にかかる
電界８ＭＶ／ｃｍ以下の電圧で保護素子が機能すること
が重要である。
【０００９】ここで用いるダイオードは、寄生ダイオー
ドよりも降伏電圧が低くなるように第３図に示すような
ゲート電極付きでゲート電極の電位がＶｓｓとなってい
るダイオードが好ましいが、本実施例に示したように通
常のダイオードでも左右対称に近くなるように入れると
効果がある。実施例においてはＰＭＯＳ差動コンパレー
タのノーマリオフ型ＮＭＯＳトランジスタによる保護、
ＮＭＯＳ差動コンパレータのＮＭＯＳ差動のダイオード
による保護について述べたが逆であっても構わない。
ドよりも降伏電圧が低くなるように第３図に示すような
ゲート電極付きでゲート電極の電位がＶｓｓとなってい
るダイオードが好ましいが、本実施例に示したように通
常のダイオードでも左右対称に近くなるように入れると
効果がある。実施例においてはＰＭＯＳ差動コンパレー
タのノーマリオフ型ＮＭＯＳトランジスタによる保護、
ＮＭＯＳ差動コンパレータのＮＭＯＳ差動のダイオード
による保護について述べたが逆であっても構わない。
【００１０】
【発明の効果】本発明のように実施されたコンパレータ
回路は、差動段の相対するトランジスタが多層配線工程
時のプラズマダメージを受けないので、オフセットを持
たないコンパレータ回路を構成出来る。実施例において
はＰ型半導体基板上に設けられたＮＭＯＳ差動型及びＰ
ＭＯＳ差動型のコンパレータについてのみ述べたが、Ｎ
型半導体基板に設けられたＮＭＯＳ差動型及びＰＭＯＳ
差動型のコンパレータに関しても同様である。
回路は、差動段の相対するトランジスタが多層配線工程
時のプラズマダメージを受けないので、オフセットを持
たないコンパレータ回路を構成出来る。実施例において
はＰ型半導体基板上に設けられたＮＭＯＳ差動型及びＰ
ＭＯＳ差動型のコンパレータについてのみ述べたが、Ｎ
型半導体基板に設けられたＮＭＯＳ差動型及びＰＭＯＳ
差動型のコンパレータに関しても同様である。
【図１】本発明によるＰＭＯＳ差動のコンパレータの回
路図である。
路図である。
【図２】本発明によるＮＭＯＳ差動のコンパレータの回
路図である。
路図である。
【図３】ゲート電極付きでゲート電極の電位がＶｓｓと
なっているダイオードを示す。
なっているダイオードを示す。
【図４】従来技術の回路図である。
【図５】従来技術の回路図である。
１ 第１のＰＭＯＳトランジスタＱ１ ２ 第２のＰＭＯＳトランジスタＱ２ ３ 第１のＮＭＯＳトランジスタＱ３ ４ 第２のＮＭＯＳトランジスタＱ４ ５ 第１のノーマリオフ型ＮＭＯＳトランジスタＱ５ ６ 第２のノーマリオフ型ＮＭＯＳトランジスタＱ６ ７ ダイオードＤ１ ８ ダイオードＤ２ ９ Ｑ１のゲート電極とＱ５間の距離Ｌ１ １０ Ｑ２のゲート電極とＱ６間の距離Ｌ２
Claims (2)
- 【請求項１】 差動段と電流ミラー回路からなる負荷段
を有するコンパレータ回路において、 前記差動段を形成する相対する第１のＭＯＳトランジス
タのゲート電極に繋がる金属配線にゲート酸化膜保護用
の第１の保護素子を配置し、 前記差動段を形成する相対する第２のＭＯＳトランジス
タのゲート電極に繋がる金属配線にゲート酸化膜保護用
の第２の保護素子を配置したことを特徴とする半導体集
積回路。 - 【請求項２】 前記第１の保護素子または前記第２の保
護素子がノーマリオフ型ＭＯＳトランジスタまたはダイ
オードであることを特徴とする請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11034822A JP2000236237A (ja) | 1999-02-12 | 1999-02-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11034822A JP2000236237A (ja) | 1999-02-12 | 1999-02-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236237A true JP2000236237A (ja) | 2000-08-29 |
Family
ID=12424900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11034822A Pending JP2000236237A (ja) | 1999-02-12 | 1999-02-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809582B2 (en) | 2003-03-28 | 2004-10-26 | Renesas Technology Corp. | Semiconductor device including a differential transistor pair |
| CN101799697A (zh) * | 2009-02-10 | 2010-08-11 | 精工电子有限公司 | 稳压器 |
-
1999
- 1999-02-12 JP JP11034822A patent/JP2000236237A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809582B2 (en) | 2003-03-28 | 2004-10-26 | Renesas Technology Corp. | Semiconductor device including a differential transistor pair |
| CN101799697A (zh) * | 2009-02-10 | 2010-08-11 | 精工电子有限公司 | 稳压器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031216 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040202 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040227 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |