JPH1168043A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
- Publication number
- JPH1168043A JPH1168043A JP23051997A JP23051997A JPH1168043A JP H1168043 A JPH1168043 A JP H1168043A JP 23051997 A JP23051997 A JP 23051997A JP 23051997 A JP23051997 A JP 23051997A JP H1168043 A JPH1168043 A JP H1168043A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- region
- drain
- well region
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】静電気放電の印加モードに係わらず、静電破壊
に対する高い保護効果を有するＥＳＤ保護回路を提供す
ること。 【解決手段】ドレインとなる拡散層領域が少なくとも２
つに分割され、これらの分割された拡散層領域の内の少
なくとも１つが、この拡散層領域と同じ型のウェル領域
の中に形成されている出力バッファのトランジスタにお
いて、基板電位に接続され、ウェル領域と異なる型の少
なくとも１つの拡散層領域をウェル領域の中に形成する
ことにより、上記課題を解決する。
に対する高い保護効果を有するＥＳＤ保護回路を提供す
ること。 【解決手段】ドレインとなる拡散層領域が少なくとも２
つに分割され、これらの分割された拡散層領域の内の少
なくとも１つが、この拡散層領域と同じ型のウェル領域
の中に形成されている出力バッファのトランジスタにお
いて、基板電位に接続され、ウェル領域と異なる型の少
なくとも１つの拡散層領域をウェル領域の中に形成する
ことにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気放電（ＥＳ
Ｄ：Electro Static Discharge）によって、半導体装置
の内部回路が破壊されるのを防止するためのＥＳＤ保護
回路に関するものである。
Ｄ：Electro Static Discharge）によって、半導体装置
の内部回路が破壊されるのを防止するためのＥＳＤ保護
回路に関するものである。
【０００２】
【従来の技術】半導体装置は、上述する静電気放電によ
って、例えば内部回路の一部が劣化したり、破壊されて
しまう場合がある。ここで、静電気放電とは、例えば静
電気を帯電した人体や物等が、その静電気を半導体装置
のパッケージの外部端子を介して放電したり、あるい
は、組み立てや搬送等によって半導体装置自身が帯電
し、その静電気を人体や物等を介して放電するというも
のである。
って、例えば内部回路の一部が劣化したり、破壊されて
しまう場合がある。ここで、静電気放電とは、例えば静
電気を帯電した人体や物等が、その静電気を半導体装置
のパッケージの外部端子を介して放電したり、あるい
は、組み立てや搬送等によって半導体装置自身が帯電
し、その静電気を人体や物等を介して放電するというも
のである。
【０００３】従って、上述する静電気放電による破壊
（以下、静電破壊という）から半導体装置の内部回路を
保護するために、従来より様々な技術が開発され、半導
体装置の入力部や出力部に各種のＥＳＤ保護回路が設け
られている。このようなＥＳＤ保護回路の１つとして、
出力バッファを構成するトランジスタを静電破壊から保
護する技術としては、従来より、例えば以下に示すよう
なものが用いられている。
（以下、静電破壊という）から半導体装置の内部回路を
保護するために、従来より様々な技術が開発され、半導
体装置の入力部や出力部に各種のＥＳＤ保護回路が設け
られている。このようなＥＳＤ保護回路の１つとして、
出力バッファを構成するトランジスタを静電破壊から保
護する技術としては、従来より、例えば以下に示すよう
なものが用いられている。
【０００４】図２（ａ），（ｂ）および（ｃ）は、各々
従来のＥＳＤ保護回路の一例のレイアウト平面概念図、
断面概念図および等価回路図である。同図は、出力バッ
ファを構成するＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）１２ａの一例を示すもので、そのゲートに
は、図示していない内部回路からの出力信号が入力さ
れ、そのソースはグランドに接続され、そのドレインは
ボンディングパッド３６に接続されている。
従来のＥＳＤ保護回路の一例のレイアウト平面概念図、
断面概念図および等価回路図である。同図は、出力バッ
ファを構成するＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）１２ａの一例を示すもので、そのゲートに
は、図示していない内部回路からの出力信号が入力さ
れ、そのソースはグランドに接続され、そのドレインは
ボンディングパッド３６に接続されている。
【０００５】図示例のＮＭＯＳ１２ａは、Ｐ+ 拡散層領
域３４を介してグランドに接続されたＰ型半導体基板
（以下、Ｐ基板という）１６の中に形成されたソースと
なるＮ + 拡散層領域１８およびドレインとなるＮ+ 拡散
層領域２２、ならびに、ソースおよびドレイン間のＰ基
板１６上に形成されたゲート電極２６を有する。また、
ソースには複数のソースコンタクト３０が形成され、ド
レインには、ゲート電極２６から所定間隔Ｌgc離れて複
数のドレインコンタクト３２が形成されている。
域３４を介してグランドに接続されたＰ型半導体基板
（以下、Ｐ基板という）１６の中に形成されたソースと
なるＮ + 拡散層領域１８およびドレインとなるＮ+ 拡散
層領域２２、ならびに、ソースおよびドレイン間のＰ基
板１６上に形成されたゲート電極２６を有する。また、
ソースには複数のソースコンタクト３０が形成され、ド
レインには、ゲート電極２６から所定間隔Ｌgc離れて複
数のドレインコンタクト３２が形成されている。
【０００６】同図に示すように、従来の出力バッファで
は、ドレインコンタクト３２とゲート電極２６との間の
距離Ｌgcを長く、例えば５μｍ程度まで長くすることが
よく行われる。これにより、ボンディングパッド３６と
ＮＭＯＳ１２ａのドレインとの間に実質的に直列抵抗３
８が挿入されることとなり、静電気放電によるパルスの
エネルギーが制限されるとともに、局所的なエネルギー
の集中も防止され、これらの効果によってＮＭＯＳ１２
ａが破壊から防止される。
は、ドレインコンタクト３２とゲート電極２６との間の
距離Ｌgcを長く、例えば５μｍ程度まで長くすることが
よく行われる。これにより、ボンディングパッド３６と
ＮＭＯＳ１２ａのドレインとの間に実質的に直列抵抗３
８が挿入されることとなり、静電気放電によるパルスの
エネルギーが制限されるとともに、局所的なエネルギー
の集中も防止され、これらの効果によってＮＭＯＳ１２
ａが破壊から防止される。
【０００７】ところで、近年の半導体装置では、微細化
の進行にともなって、サリサイド技術が用いられてい
る。サリサイド技術は、ソースやドレインとなる拡散層
領域の表面に高融点金属膜を被覆し、これをシリサイド
（シリコンと高融点金属との化合物）化したもので、拡
散層領域の抵抗値を低減させるための技術の１つであ
る。また、ゲート電極も、シリサイドゲートや、ポリシ
リコンにシリサイドを重ねたポリサイド構造のもの等が
用いられている。
の進行にともなって、サリサイド技術が用いられてい
る。サリサイド技術は、ソースやドレインとなる拡散層
領域の表面に高融点金属膜を被覆し、これをシリサイド
（シリコンと高融点金属との化合物）化したもので、拡
散層領域の抵抗値を低減させるための技術の１つであ
る。また、ゲート電極も、シリサイドゲートや、ポリシ
リコンにシリサイドを重ねたポリサイド構造のもの等が
用いられている。
【０００８】従って、サリサイド技術を用いる半導体装
置では、ドレインコンタクトとゲート電極との間の距離
Ｌgcを長くしたとしても、ボンディングパッドとドレイ
ンとの間に挿入される直列抵抗の抵抗値は非常に小さい
ものとなる。しかしながら、静電気放電に対する耐性を
十分に確保するまで距離Ｌgcを長くすることは実質的に
不可能であるため、サリサイド技術を用いる半導体装置
では、例えば以下に示すようなＥＳＤ保護回路が用いら
れる。
置では、ドレインコンタクトとゲート電極との間の距離
Ｌgcを長くしたとしても、ボンディングパッドとドレイ
ンとの間に挿入される直列抵抗の抵抗値は非常に小さい
ものとなる。しかしながら、静電気放電に対する耐性を
十分に確保するまで距離Ｌgcを長くすることは実質的に
不可能であるため、サリサイド技術を用いる半導体装置
では、例えば以下に示すようなＥＳＤ保護回路が用いら
れる。
【０００９】図３（ａ），（ｂ）および（ｃ）は、各々
従来のＥＳＤ保護回路の別の例のレイアウト平面概念
図、断面概念図および等価回路図である。同図は、サリ
サイド技術を用いる半導体装置の出力バッファを構成す
るＮＭＯＳ１２ｂの一例を示すもので、図２の場合と同
じように、そのゲートには、図示していない内部回路か
らの出力信号が入力され、そのソースはグランドに接続
され、そのドレインはボンディングパッド３６に接続さ
れている。
従来のＥＳＤ保護回路の別の例のレイアウト平面概念
図、断面概念図および等価回路図である。同図は、サリ
サイド技術を用いる半導体装置の出力バッファを構成す
るＮＭＯＳ１２ｂの一例を示すもので、図２の場合と同
じように、そのゲートには、図示していない内部回路か
らの出力信号が入力され、そのソースはグランドに接続
され、そのドレインはボンディングパッド３６に接続さ
れている。
【００１０】図示例のＮＭＯＳ１２ｂは、Ｐ+ 拡散層領
域３４を介してグランドに接続されたＰ基板１６の中に
形成されたソースとなるＮ+ 拡散層領域１８、２つに分
割され、所定間隔離れてｎウェル領域２０の中に形成さ
れたドレインとなるＮ+ 拡散層領域２２，２４、およ
び、ソースおよびドレイン間のＰ基板１６上に形成され
たゲート電極２６を有する。また、ソースには複数のソ
ースコンタクト３０が形成され、ドレインには、複数の
ドレインコンタクト３２が形成されている。
域３４を介してグランドに接続されたＰ基板１６の中に
形成されたソースとなるＮ+ 拡散層領域１８、２つに分
割され、所定間隔離れてｎウェル領域２０の中に形成さ
れたドレインとなるＮ+ 拡散層領域２２，２４、およ
び、ソースおよびドレイン間のＰ基板１６上に形成され
たゲート電極２６を有する。また、ソースには複数のソ
ースコンタクト３０が形成され、ドレインには、複数の
ドレインコンタクト３２が形成されている。
【００１１】同図に示すように、サリサイド技術を用い
る半導体装置では、ＮＭＯＳ１２ｂのドレインとなるＮ
+ 拡散層領域を２つに分割し、これらの分割された２つ
のＮ + 拡散層領域２２，２４の間に抵抗値の高いｎウェ
ル領域２０を形成することにより、ボンディングパッド
３６とＮＭＯＳ１２ｂのドレインとの間に、図２に示す
直列抵抗３８とほぼ同じ抵抗値を有する直列抵抗３８が
挿入されることとなり、図２に示すＥＳＤ保護回路と同
じ保護効果を得ることができる。
る半導体装置では、ＮＭＯＳ１２ｂのドレインとなるＮ
+ 拡散層領域を２つに分割し、これらの分割された２つ
のＮ + 拡散層領域２２，２４の間に抵抗値の高いｎウェ
ル領域２０を形成することにより、ボンディングパッド
３６とＮＭＯＳ１２ｂのドレインとの間に、図２に示す
直列抵抗３８とほぼ同じ抵抗値を有する直列抵抗３８が
挿入されることとなり、図２に示すＥＳＤ保護回路と同
じ保護効果を得ることができる。
【００１２】ところで、半導体装置の実際のレイアウト
では、ボンディングパッド３６に接続されるドレインと
なるＮ+ 拡散層領域２４は、例えば図４（ａ）および
（ｂ）に、各々図３（ａ）および（ｂ）に対応するレイ
アウト平面概念図および断面概念図を示すように、２つ
のＮＭＯＳ１２ｃ，１４ｃで共有される場合が多い。こ
の場合、サリサイド技術を用いる半導体装置において
は、ドレインとなるＮ+ 拡散層領域２４が、完全にｎウ
ェル領域２０の中に形成されることになる。
では、ボンディングパッド３６に接続されるドレインと
なるＮ+ 拡散層領域２４は、例えば図４（ａ）および
（ｂ）に、各々図３（ａ）および（ｂ）に対応するレイ
アウト平面概念図および断面概念図を示すように、２つ
のＮＭＯＳ１２ｃ，１４ｃで共有される場合が多い。こ
の場合、サリサイド技術を用いる半導体装置において
は、ドレインとなるＮ+ 拡散層領域２４が、完全にｎウ
ェル領域２０の中に形成されることになる。
【００１３】ところが、図４に示すように、Ｐ基板１６
とｎウェル領域２０とで構成されるダイオード４２は、
例えば図２に示すように、Ｐ基板１６とＮ+ 拡散層領域
２２とで構成されるダイオードよりも、同一条件下で比
較した場合の順方向の電流特性が悪くなるという特徴が
ある。一方、静電気放電には、Ｖssを基準電位として正
のパルスが印加される正印加モードの他、負のパルスが
印加される負印加モードがある。
とｎウェル領域２０とで構成されるダイオード４２は、
例えば図２に示すように、Ｐ基板１６とＮ+ 拡散層領域
２２とで構成されるダイオードよりも、同一条件下で比
較した場合の順方向の電流特性が悪くなるという特徴が
ある。一方、静電気放電には、Ｖssを基準電位として正
のパルスが印加される正印加モードの他、負のパルスが
印加される負印加モードがある。
【００１４】従って、図４に示すように、ドレインとな
るＮ+ 拡散層領域２４の一部が完全にｎウェル領域２０
中に形成されてしまうようなデバイス構造である場合、
上述する静電気放電の負印加モードのように、ダイオー
ドの順方向の電流特性を利用して保護効果を得るような
ＥＳＤ保護回路では、その保護効果が低減されてしまう
という問題点があった。なお、ＮＭＯＳの場合を例示し
て従来の問題点について説明したが、Ｐ型ＭＯＳトラン
ジスタの場合も全く同じである。
るＮ+ 拡散層領域２４の一部が完全にｎウェル領域２０
中に形成されてしまうようなデバイス構造である場合、
上述する静電気放電の負印加モードのように、ダイオー
ドの順方向の電流特性を利用して保護効果を得るような
ＥＳＤ保護回路では、その保護効果が低減されてしまう
という問題点があった。なお、ＮＭＯＳの場合を例示し
て従来の問題点について説明したが、Ｐ型ＭＯＳトラン
ジスタの場合も全く同じである。
【００１５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、例えばサリサイ
ド技術を用いる半導体装置等のように、ドレインとなる
拡散層領域が少なくとも２つに分割され、これらの分割
された拡散層領域の内の少なくとも１つが、この拡散層
領域と同じ型のウェル領域の中に形成されている出力バ
ッファのトランジスタにおいて、静電気放電の印加モー
ドに係わらず、静電破壊に対する高い保護効果を有する
ＥＳＤ保護回路を提供することにある。
従来技術に基づく問題点をかえりみて、例えばサリサイ
ド技術を用いる半導体装置等のように、ドレインとなる
拡散層領域が少なくとも２つに分割され、これらの分割
された拡散層領域の内の少なくとも１つが、この拡散層
領域と同じ型のウェル領域の中に形成されている出力バ
ッファのトランジスタにおいて、静電気放電の印加モー
ドに係わらず、静電破壊に対する高い保護効果を有する
ＥＳＤ保護回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ドレインとなる拡散層領域が少なくとも
２つに分割され、これらの分割された拡散層領域の内の
少なくとも１つが、この拡散層領域と同じ型のウェル領
域の中に形成されている出力バッファのトランジスタに
おいて、基板電位に接続され、前記ウェル領域と異なる
型の少なくとも１つの拡散層領域が、前記ウェル領域の
中に形成されていることを特徴とするＥＳＤ保護回路を
提供するものである。
に、本発明は、ドレインとなる拡散層領域が少なくとも
２つに分割され、これらの分割された拡散層領域の内の
少なくとも１つが、この拡散層領域と同じ型のウェル領
域の中に形成されている出力バッファのトランジスタに
おいて、基板電位に接続され、前記ウェル領域と異なる
型の少なくとも１つの拡散層領域が、前記ウェル領域の
中に形成されていることを特徴とするＥＳＤ保護回路を
提供するものである。
【００１７】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＥＳＤ保護回路を詳細に説明
する。
施例に基づいて、本発明のＥＳＤ保護回路を詳細に説明
する。
【００１８】図１（ａ）および（ｂ）は、各々本発明の
ＥＳＤ保護回路の一実施例のレイアウト平面概念図およ
び断面概念図である。同図（ａ）および（ｂ）は、従来
技術との対比が容易となるように、各々図４（ａ）およ
び（ｂ）に対応して例示したもので、本発明のＥＳＤ保
護回路を適用する出力バッファ１０を構成するＮ型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）１２，１４の
一例を示すものである。
ＥＳＤ保護回路の一実施例のレイアウト平面概念図およ
び断面概念図である。同図（ａ）および（ｂ）は、従来
技術との対比が容易となるように、各々図４（ａ）およ
び（ｂ）に対応して例示したもので、本発明のＥＳＤ保
護回路を適用する出力バッファ１０を構成するＮ型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）１２，１４の
一例を示すものである。
【００１９】すなわち、同図は、２つのＮＭＯＳ１２，
１４の間で、ボンディングパッドに接続される１つのド
レインを共用するもので、各々のＮＭＯＳ１２，１４
は、Ｐ型半導体基板（以下、Ｐ基板という）１６の中に
形成されたソースとなるＮ+ 拡散層領域１８、２つに分
割され、所定間隔離れてｎウェル領域２０の中に形成さ
れたドレインとなるＮ+ 拡散層領域２２，２４、およ
び、ソースおよびドレイン間のＰ基板１６上に形成され
たゲート電極２６を有する。
１４の間で、ボンディングパッドに接続される１つのド
レインを共用するもので、各々のＮＭＯＳ１２，１４
は、Ｐ型半導体基板（以下、Ｐ基板という）１６の中に
形成されたソースとなるＮ+ 拡散層領域１８、２つに分
割され、所定間隔離れてｎウェル領域２０の中に形成さ
れたドレインとなるＮ+ 拡散層領域２２，２４、およ
び、ソースおよびドレイン間のＰ基板１６上に形成され
たゲート電極２６を有する。
【００２０】また、図示例のＥＳＤ保護回路は、ｎウェ
ル領域２０の中に形成され、グランド（基板電位）に接
続されたＰ+ 拡散層領域２８を有する。また、各々のＮ
ＭＯＳ１２，１４のソースとなるＮ+ 拡散層領域１８に
は複数のソースコンタクト３０が形成され、ドレインと
なるＮ+ 拡散層領域２４には、複数のドレインコンタク
ト３２が形成されている。また、Ｐ基板１６は、Ｐ+ 拡
散層領域３４を介してグランド（基板電位）に接続され
ている。
ル領域２０の中に形成され、グランド（基板電位）に接
続されたＰ+ 拡散層領域２８を有する。また、各々のＮ
ＭＯＳ１２，１４のソースとなるＮ+ 拡散層領域１８に
は複数のソースコンタクト３０が形成され、ドレインと
なるＮ+ 拡散層領域２４には、複数のドレインコンタク
ト３２が形成されている。また、Ｐ基板１６は、Ｐ+ 拡
散層領域３４を介してグランド（基板電位）に接続され
ている。
【００２１】同図に示すように、本発明のＥＳＤ保護回
路においては、Ｐ+ 拡散層領域２８とｎウェル領域２０
とによって、順方向の電流特性が良好なダイオード４０
が形成される。従って、図示例のＥＳＤ保護回路では、
静電気放電の負印加モードの場合であっても、Ｐ基板１
６とｎウェル領域２０とによって形成されるダイオード
４２からだけでなく、ダイオード４０からも電流を供給
することができるため、静電破壊に対する保護効果を向
上させることができる。
路においては、Ｐ+ 拡散層領域２８とｎウェル領域２０
とによって、順方向の電流特性が良好なダイオード４０
が形成される。従って、図示例のＥＳＤ保護回路では、
静電気放電の負印加モードの場合であっても、Ｐ基板１
６とｎウェル領域２０とによって形成されるダイオード
４２からだけでなく、ダイオード４０からも電流を供給
することができるため、静電破壊に対する保護効果を向
上させることができる。
【００２２】また、本発明のＥＳＤ保護回路はラッチア
ップの防止にも効果がある。すなわち、ダイオード４２
がオンして、Ｐ基板１６側からｎウェル領域２０を介し
てドレインとなるＮ+ 拡散層領域２４側に電流が流れる
ような場合であっても、ダイオード４０からも電流を供
給することができるため、基板電流（基板内の電圧降
下）を低減して安定化することができ、ラッチアップ発
生の原因となる寄生バイポーラトランジスタがオン状態
となるのを未然に防止することができる。
ップの防止にも効果がある。すなわち、ダイオード４２
がオンして、Ｐ基板１６側からｎウェル領域２０を介し
てドレインとなるＮ+ 拡散層領域２４側に電流が流れる
ような場合であっても、ダイオード４０からも電流を供
給することができるため、基板電流（基板内の電圧降
下）を低減して安定化することができ、ラッチアップ発
生の原因となる寄生バイポーラトランジスタがオン状態
となるのを未然に防止することができる。
【００２３】なお、図示例では、ドレインとなる拡散層
領域を２つに分割しているが、本発明はこれに限定され
ず、例えばドレインとなる拡散層領域を３つ以上に分割
してもよい。すなわち、本発明は、ドレインとなる拡散
層領域を少なくとも２つに分割したものに適用可能で、
これらの分割された拡散層領域の間に形成された、この
拡散層領域と同じ型のウェル領域によって、図２に示す
直列抵抗３８とほぼ同じ抵抗値を有する直列抵抗が形成
される。
領域を２つに分割しているが、本発明はこれに限定され
ず、例えばドレインとなる拡散層領域を３つ以上に分割
してもよい。すなわち、本発明は、ドレインとなる拡散
層領域を少なくとも２つに分割したものに適用可能で、
これらの分割された拡散層領域の間に形成された、この
拡散層領域と同じ型のウェル領域によって、図２に示す
直列抵抗３８とほぼ同じ抵抗値を有する直列抵抗が形成
される。
【００２４】また、図示例では、各々のＮＭＯＳ１２，
１４において、２つに分割されたドレインとなるＮ+ 拡
散層領域２２，２４の間に各々Ｐ+ 拡散層領域２８を設
けているが、本発明はこれに限定されず、Ｐ+ 拡散層領
域２８は、ｎウェル領域２０の中に少なくとも１つあれ
ばよいし、その配置も特に限定されない。また、上記実
施例では、ＮＭＯＳの場合を例に挙げて説明したが、Ｐ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）の場合
にも適用可能である。
１４において、２つに分割されたドレインとなるＮ+ 拡
散層領域２２，２４の間に各々Ｐ+ 拡散層領域２８を設
けているが、本発明はこれに限定されず、Ｐ+ 拡散層領
域２８は、ｎウェル領域２０の中に少なくとも１つあれ
ばよいし、その配置も特に限定されない。また、上記実
施例では、ＮＭＯＳの場合を例に挙げて説明したが、Ｐ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）の場合
にも適用可能である。
【００２５】ここで、図１においては、図面を見やすく
するために、ｎウェル領域２０によって、Ｎ+ 拡散層領
域２２，２４の間に構成される直列抵抗を記載していな
いが、Ｎ+ 拡散層領域２２，２４の間にＰ+ 拡散層領域
２８を配置した場合、Ｎ+ 拡散層領域２２，２４間の電
気的な経路が、Ｐ+ 拡散層領域２８の下側を回り込むよ
うになり、図示していない直列抵抗の抵抗値が増大され
るようになるため、Ｎ + 拡散層領域２２，２４間の距離
を短くすることができるという利点がある。
するために、ｎウェル領域２０によって、Ｎ+ 拡散層領
域２２，２４の間に構成される直列抵抗を記載していな
いが、Ｎ+ 拡散層領域２２，２４の間にＰ+ 拡散層領域
２８を配置した場合、Ｎ+ 拡散層領域２２，２４間の電
気的な経路が、Ｐ+ 拡散層領域２８の下側を回り込むよ
うになり、図示していない直列抵抗の抵抗値が増大され
るようになるため、Ｎ + 拡散層領域２２，２４間の距離
を短くすることができるという利点がある。
【００２６】また、本発明をＰＭＯＳに適用した場合、
ドレインとなるＰ+ 拡散層領域は少なくとも２つに分割
されて、分割されたＰ+ 拡散層領域の内の少なくとも１
つはｐウェル領域の中に形成され、このｐウェル領域の
中には、電源（基板電位）に接続された少なくとも１つ
のＮ+ 拡散層領域が形成される。また、本発明は、ＮＭ
ＯＳだけに適用してもよいし、ＰＭＯＳだけに適用して
もよいし、ＮＭＯＳおよびＰＭＯＳの両方に適用しても
よい。
ドレインとなるＰ+ 拡散層領域は少なくとも２つに分割
されて、分割されたＰ+ 拡散層領域の内の少なくとも１
つはｐウェル領域の中に形成され、このｐウェル領域の
中には、電源（基板電位）に接続された少なくとも１つ
のＮ+ 拡散層領域が形成される。また、本発明は、ＮＭ
ＯＳだけに適用してもよいし、ＰＭＯＳだけに適用して
もよいし、ＮＭＯＳおよびＰＭＯＳの両方に適用しても
よい。
【００２７】また、実施例では、Ｐ基板１６の中にｎウ
ェル領域２０を形成し、このｎウェル領域２０の中にＮ
ＭＯＳ１２，１４のドレインとなるＮ+ 拡散層領域２４
を形成しているが、本発明はこれに限定されず、ｎウェ
ル領域２０の中にさらにｐウェル領域を形成し、このｐ
ウェル領域の中にＰＭＯＳのドレインとなるＰ+ 拡散層
領域を形成するというように、多重ウェル構造のものに
対しても適用可能である。また、Ｎ型半導体基板の場合
にも、全く同じように適用可能である。
ェル領域２０を形成し、このｎウェル領域２０の中にＮ
ＭＯＳ１２，１４のドレインとなるＮ+ 拡散層領域２４
を形成しているが、本発明はこれに限定されず、ｎウェ
ル領域２０の中にさらにｐウェル領域を形成し、このｐ
ウェル領域の中にＰＭＯＳのドレインとなるＰ+ 拡散層
領域を形成するというように、多重ウェル構造のものに
対しても適用可能である。また、Ｎ型半導体基板の場合
にも、全く同じように適用可能である。
【００２８】また、本発明は、例えばサリサイド技術を
用いる半導体装置の出力バッファのＥＳＤ保護回路とし
て適用可能なものであるが、本発明はこれに限定され
ず、サリサイド技術を用いていない半導体装置において
も、ドレインとなる拡散層領域が少なくとも２つに分割
され、これらの分割された拡散層領域の内の少なくとも
１つが、この拡散層領域と同じ型のウェル領域の中に形
成されている出力バッファのトランジスタに対して適用
可能である。
用いる半導体装置の出力バッファのＥＳＤ保護回路とし
て適用可能なものであるが、本発明はこれに限定され
ず、サリサイド技術を用いていない半導体装置において
も、ドレインとなる拡散層領域が少なくとも２つに分割
され、これらの分割された拡散層領域の内の少なくとも
１つが、この拡散層領域と同じ型のウェル領域の中に形
成されている出力バッファのトランジスタに対して適用
可能である。
【００２９】以上、本発明のＥＳＤ保護回路について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００３０】
【発明の効果】以上詳細に説明した様に、本発明のＥＳ
Ｄ保護回路は、ドレインとなる拡散層領域が少なくとも
２つに分割され、これらの分割された拡散層領域の内の
少なくとも１つが、この拡散層領域と同じ型のウェル領
域の中に形成されている出力バッファのトランジスタに
おいて、基板電位に接続され、ウェル領域と異なる型の
少なくとも１つの拡散層領域をウェル領域の中に形成し
たものである。本発明のＥＳＤ保護回路によれば、ウェ
ル領域とこのウェル領域の中に形成されるウェル領域と
異なる型の拡散層領域とによって新たなダイオードが形
成され、この新たなダイオードによって電流を供給する
ことができるため、静電気放電の印加モードに係わら
ず、静電破壊に対する高い保護効果を得ることができる
し、ラッチアップの防止に対しても高い効果を得ること
ができる。
Ｄ保護回路は、ドレインとなる拡散層領域が少なくとも
２つに分割され、これらの分割された拡散層領域の内の
少なくとも１つが、この拡散層領域と同じ型のウェル領
域の中に形成されている出力バッファのトランジスタに
おいて、基板電位に接続され、ウェル領域と異なる型の
少なくとも１つの拡散層領域をウェル領域の中に形成し
たものである。本発明のＥＳＤ保護回路によれば、ウェ
ル領域とこのウェル領域の中に形成されるウェル領域と
異なる型の拡散層領域とによって新たなダイオードが形
成され、この新たなダイオードによって電流を供給する
ことができるため、静電気放電の印加モードに係わら
ず、静電破壊に対する高い保護効果を得ることができる
し、ラッチアップの防止に対しても高い効果を得ること
ができる。
【図１】 （ａ）および（ｂ）は、各々本発明のＥＳＤ
保護回路の一実施例のレイアウト平面概念図および断面
概念図である。
保護回路の一実施例のレイアウト平面概念図および断面
概念図である。
【図２】 （ａ），（ｂ）および（ｃ）は、各々従来の
ＥＳＤ保護回路の一例のレイアウト平面概念図、断面概
念図および等価回路図である。
ＥＳＤ保護回路の一例のレイアウト平面概念図、断面概
念図および等価回路図である。
【図３】 （ａ），（ｂ）および（ｃ）は、各々従来の
ＥＳＤ保護回路の別の例のレイアウト平面概念図、断面
概念図および等価回路図である。
ＥＳＤ保護回路の別の例のレイアウト平面概念図、断面
概念図および等価回路図である。
【図４】 （ａ）および（ｂ）は、各々従来のＥＳＤ保
護回路の別の例のレイアウト平面概念図および断面概念
図である。
護回路の別の例のレイアウト平面概念図および断面概念
図である。
１０ 出力バッファ １２，１２ａ，１２ｂ，１２ｃ，１４，１４ｃ Ｎ型Ｍ
ＯＳトランジスタ １６ Ｐ型半導体基板 １８，２２，２４ Ｎ+ 拡散層領域 ２０ ｎウェル領域 ２６ ゲート電極 ２８，３４ Ｐ+ 拡散層領域 ３０ ソースコンタクト ３２ ドレインコンタクト ３６ ボンディングパッド ３８ 直列抵抗 ４０，４２ ダイオード
ＯＳトランジスタ １６ Ｐ型半導体基板 １８，２２，２４ Ｎ+ 拡散層領域 ２０ ｎウェル領域 ２６ ゲート電極 ２８，３４ Ｐ+ 拡散層領域 ３０ ソースコンタクト ３２ ドレインコンタクト ３６ ボンディングパッド ３８ 直列抵抗 ４０，４２ ダイオード
Claims (1)
- 【請求項１】ドレインとなる拡散層領域が少なくとも２
つに分割され、これらの分割された拡散層領域の内の少
なくとも１つが、この拡散層領域と同じ型のウェル領域
の中に形成されている出力バッファのトランジスタにお
いて、 基板電位に接続され、前記ウェル領域と異なる型の少な
くとも１つの拡散層領域が、前記ウェル領域の中に形成
されていることを特徴とするＥＳＤ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23051997A JPH1168043A (ja) | 1997-08-27 | 1997-08-27 | Ｅｓｄ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23051997A JPH1168043A (ja) | 1997-08-27 | 1997-08-27 | Ｅｓｄ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168043A true JPH1168043A (ja) | 1999-03-09 |
Family
ID=16909028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23051997A Pending JPH1168043A (ja) | 1997-08-27 | 1997-08-27 | Ｅｓｄ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168043A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299461A (ja) * | 2001-03-30 | 2002-10-11 | Hynix Semiconductor Inc | シリサイド静電放電保護回路、半導体集積回路及び半導体集積回路のためのシリサイド静電放電保護回路 |
| JP2006512771A (ja) * | 2002-12-31 | 2006-04-13 | インテル・コーポレーション | 低容量の複数の静電放電保護ダイオード |
| JP2009049296A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 半導体装置 |
| US20220028965A1 (en) * | 2020-07-21 | 2022-01-27 | Nexperia B.V. | Electrostatic discharge protection semiconductor structure and a method of manufacture |
-
1997
- 1997-08-27 JP JP23051997A patent/JPH1168043A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299461A (ja) * | 2001-03-30 | 2002-10-11 | Hynix Semiconductor Inc | シリサイド静電放電保護回路、半導体集積回路及び半導体集積回路のためのシリサイド静電放電保護回路 |
| JP2006512771A (ja) * | 2002-12-31 | 2006-04-13 | インテル・コーポレーション | 低容量の複数の静電放電保護ダイオード |
| JP2009049296A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 半導体装置 |
| US20220028965A1 (en) * | 2020-07-21 | 2022-01-27 | Nexperia B.V. | Electrostatic discharge protection semiconductor structure and a method of manufacture |
| US12191344B2 (en) * | 2020-07-21 | 2025-01-07 | Nexperia B.V. | Electrostatic Discharge protection semiconductor structure and a method of manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7485930B2 (en) | Method for four direction low capacitance ESD protection | |
| US5903420A (en) | Electrostatic discharge protecting circuit having a plurality of current paths in both directions | |
| US7106562B2 (en) | Protection circuit section for semiconductor circuit system | |
| JP3058202U (ja) | 静電放電防護能力を強化したｃｍｏｓ出力バッファ | |
| KR100431066B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| KR100190008B1 (ko) | 반도체 장치의 정전하 보호 장치 | |
| US6479872B1 (en) | Dynamic substrate-coupled electrostatic discharging protection circuit | |
| US7495265B2 (en) | ESD protection circuit with SCR structure for semiconductor device | |
| US6541824B2 (en) | Modified source side inserted anti-type diffusion ESD protection device | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| US5898193A (en) | Electrostatic discharge protecting circuit formed in a minimized area | |
| JP3147849B2 (ja) | 半導体集積回路装置の保護回路 | |
| US20050224882A1 (en) | Low trigger voltage esd nmosfet triple-well cmos devices | |
| US20070045656A1 (en) | Design of silicon-controlled rectifier by considering electrostatic discharge robustness in human-body model and charged-device model devices | |
| JP3102391B2 (ja) | 半導体集積回路 | |
| US5818087A (en) | Electrostatic-discharge protecting circuit and method | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| US6580592B2 (en) | Semiconductor device | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| US7098522B2 (en) | High voltage device with ESD protection | |
| US7473974B2 (en) | Semiconductor circuit device including a protection circuit | |
| JPH1140686A (ja) | 半導体集積回路装置 | |
| US6833590B2 (en) | Semiconductor device | |
| JPH1168043A (ja) | Ｅｓｄ保護回路 | |
| US6583475B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |