JP2000236688A

JP2000236688A - 割り込み信号発生装置、マイクロコンピュータ、モータの制御装置およびモータシステム

Info

Publication number: JP2000236688A
Application number: JP11038162A
Authority: JP
Inventors: Yasuo Notohara; 保夫能登原; Yukio Kawabata; 幸雄川端; Kazuo Tawara; 和雄田原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-08-29

Abstract

(57)【要約】【課題】モータ制御に合った位置検出信号を検出する信
号検出回路や割り込み制御回路を持つマイクロコンピュ
ータを提供する。【解決手段】割り込み制御回路１２は、ＩＲＱセンスコ
ントロールレジスタ１２７，ＩＲＱイネーブルレジスタ
１２２，インタラプトプライオリティレジスタＡ，Ｂ１
２３，ＩＲＱステータスレジスタ１２８，優先順位判定
回路１２５及びシステムコントロールレジスタ１２６を
有し、複数の入力信号のレベルの組み合わせによって割
り込み信号を発生する。ＩＲＱステータスレジスタ１２
８は、通常割り込みとのレベルパターン割り込みとの２
種類から選択し、どちらの割り込みでも対応できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の信号の状態
が設定した組み合わせに一致したことを検出する信号検
出回路及び、外部割り込み信号により割り込み処理を実
行する機能を有するマイクロコンピュータ及び、前記マ
イクロコンピュータの機能を使用してモータの回転制御
を行うモータ制御回路に関する。

【０００２】

【従来の技術】従来のマイクロコンピュータでは、外部
割り込みの要因として、割り込み端子の入力信号の「Lo
w」レベル，立ち上がりエッジ，立ち下がりエッジの選択
ができ、これらの選択された要因により割り込み要求が
なされていた。マイクロコンピュータをモータ制御に適
用した場合、モータのロータ位置を検出する位置検出処
理を割り込み処理とし、モータからの位置検出信号のエ
ッジを割り込み要因として使用し、マイクロコンピュー
タに処理を行わせていた。

【０００３】

【発明が解決しようとする課題】しかし、容量の大きな
モータ制御回路では、位置検出信号にノイズが乗るため
エッジ割り込みでは、必要以上に割り込みがかかりＣＰ
Ｕの処理能力に負担がかかる。また、ノイズと実際の位
置検出信号のエッジのタイミングによっては、実際の位
置検出信号のエッジ検出ができなくなり、適切なモータ
制御ができなくなる問題がある。

【０００４】上記問題を解決するために、割り込み処理
を用いずに、ポート監視で行う方法もあるが、この場
合、短い周期でのポート読込動作を常に行う必要があ
り、この方法もＣＰＵの処理能力に負担がかかり能力を
低下させる。

【０００５】本発明の目的は、ブラシレスモータの位置
検出処理に適応した信号検出回路、およびブラシレスモ
ータの制御に合った割り込み制御回路を持つマイクロコ
ンピュータを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成する本発
明の特徴は、複数の入力信号の各レベルと、複数の入力
信号のそれぞれに対応して予め設定されたレベルを記憶
するレベル記憶手段に記憶された各レベルとが一致した
ときに、割り込み信号を出力することにある。従来技術
では、入力信号にノイズが乗った場合に、ノイズのエッ
ジを検出して割り込みが発生するが、本発明によれば、
複数の入力信号の各レベルの組み合わせで割り込みを発
生するから、ノイズによる無駄な割り込み発生を低減す
ることができる。

【０００７】また、マイクロコンピュータにおいて、前
記入力ポートのうち２つ以上の入力ポートの入力信号の
レベルと、入力ポートのそれぞれに対応して予め設定さ
れたレベルを記憶するレベル記憶手段に記憶されたレベ
ルとが一致したときに、割り込み信号を中央演算処理装
置に出力する割り込み信号発生装置を設けてもよい。こ
のようなマイクロコンピュータは、ノイズによる無駄な
計算処理を低減できるので、中央演算処理装置の負荷を
軽減でき、より効率よく計算処理を行うことができる。

【０００８】さらに、上記のようなマイクロコンピュー
タをモータの駆動制御に適用することにより、従来方式
よりもソフトウエアが簡単になり、駆動制御のための処
理時間を短縮できる。

【０００９】

【発明の実施の形態】（実施例１)本発明の第１の実施
例であるマイクロコンピュータ５を説明する。本実施例
のマイクロコンピュータ５を図１０に示す。本実施例の
マイクロコンピュータ５は、複数の入力信号のレベルの
組み合わせによって割り込み信号を発生する割り込み制
御回路１２に特徴がある。

【００１０】マイクロコンピュータ５は中央演算処理装
置（以下ＣＰＵと記す）１１，割り込み制御回路１２，
タイマ１３，Ａ／Ｄ変換器１４，ランダム・アクセス・
メモリ（以下ＲＡＭと記す）１５，リード・オンリー・
メモリ（以下ＲＯＭと記す）１６，発信器１７，入出力
ポート１００〜１０６及び、これらを結ぶデータバス５
８，アドレスバス５９で構成されている。

【００１１】ＣＰＵ１１はＲＯＭ１６から命令を読みと
り、その命令を実行する。また、割り込み制御回路１２
からの割り込み要求信号に応じ、割り込み処理を実行す
る。タイマ１３は、内部もしくは外部クロックやイベン
ト信号などを入力とし、アップカウントもしくはダウン
カウントを行い時間等の計測を行う。Ａ／Ｄ変換器１４
は外部のアナログ信号をデジタル量に変換する。発信器
１７はマイクロコンピュータ５のシステムクロックを作
成している。

【００１２】図１に、割り込み制御回路１２のブロック
図を示す。割り込み制御回路１２は、外部割り込み（Ｉ
ＲＱ信号）や内部割り込み（ＯＶＦ信号等）の信号から
予め設定されている優先順位に従って、ＣＰＵ１１に割
り込み要求信号及び割り込み処理の飛び先のアドレスを
出力する。

【００１３】割り込み制御回路１２は、ＩＲＱセンスコ
ントロールレジスタ１２７（図１ではＩＳＣＲと表示),
ＩＲＱイネーブルレジスタ１２２(図１ではＩＥＲと表
示)，インタラプトプライオリティレジスタＡ,Ｂ１２３
(図１ではＩＰＲＡ，ＩＰＲＢと表示），ＩＲＱステー
タスレジスタ１２８（図１ではＩＳＲと表示），優先順
位判定回路１２５及び、システムコントロールレジスタ
１２６から構成されている。

【００１４】ＩＲＱセンスコントロールレジスタ１２７
は、割り込みの要因を設定するレジスタであり、ＩＲＱ
入力信号の立ち上がりエッジ，立ち下がりエッジもしく
はレベルなどを選択するレジスタである。

【００１５】図２にＩＲＱセンスコントロールレジスタ
１２７の内部レジスタを示す。図２（ａ）は入力信号の
割り込み要因を設定する割り込み要因設定レジスタ、図
２（ｂ）は割り込みを通常割り込みで使用するかレベル
パターン割り込みで使用するかを選択するモードレジス
タである。

【００１６】割り込み要因設定レジスタでは、一つの割
り込みポートに対し２ビットが割り当てられており、そ
の組み合わせで立ち上がりエッジ，立ち下がりエッジ，
「Low」レベル，「High」レベルの割り込み要因の選択を
行っている。

【００１７】モードレジスタは、割り込みのモードを設
定でき、対応するビットに「０」を書き込むとそのビッ
トに対応した割り込みポートは通常割り込みとして動作
する。「１」を書き込むとレベルパターン割り込みモー
ドが選択できるが、割り込み要因設定レジスタでレベル
割り込みが設定されてない場合や、２つ以上のポートが
レベルパターン割り込みモードに設定されない場合は、
本設定は無効となり通常割り込みとなる。

【００１８】ＩＲＱイネーブルレジスタ１２２は、外部
割り込みを許可／禁止を設定するレジスタで、ＩＲＱセ
ンスコントロールレジスタ１２７と同様に、各ビットが
各外部割り込みポート（入力ポート）に割り当てられて
いる。この場合、「１」で割り込み許可、「０」で割り
込み禁止である。

【００１９】インタラプトプライオリティレジスタＡ，
Ｂ１２３は、各割り込み要求（外部割り込みＩＲＱ，内
部割り込みＯＶＦ，ＴＭＥ，ＡＤＩなど）の優先順位を
設定するレジスタで、インタラプトプライオリティレジ
スタＡ，Ｂ１２３もＩＲＱセンスコントロールレジスタ
１２７と同様に、各ビットに各割り込みが割り当てられ
ており、対応するビットに「１」を書き込むと優先さ
れ、「０」を書き込むと非優先となる。優先する割り込
みが重なった場合は、予めマイクロコンピュータ５のシ
ステムとして決められている優先順位で優先順位が決定
される。

【００２０】優先順位判定回路１２５は、インタラプト
プライオリティレジスタＡ，Ｂ123に書き込まれている
情報を基に優先順位を判定し、ＣＰＵ１１に割り込み要
求およびベクタ番号（アドレス）を出力する。ここで、
本回路はコンディションコードレジスタのＩ，ＵＩビッ
トの情報により割り込み要求を出すか出さないかの判定
も行っている。

【００２１】システムコントロールレジスタ１２６は、
マイクロコンピュータ５全体を制御するレジスタでソフ
トウエアスタンバイモードの制御などを行っている。こ
の中で、割り込み制御に関係する部分としては、コンデ
ィションコードレジスタのＵＩビットの動作の選択，ノ
ンマスカブルインタラップトの検出エッジの選択があ
る。ここで関係しているのは、コンディションコードレ
ジスタのＵＩビットの動作の選択で、ＵＩビットの情報
を割り込みマスクビットとして使用するかを選択してい
る。

【００２２】ＩＲＱステータスレジスタ１２８は、外部
割り込み（ＩＲＱ）の割り込み要求のステータスを表示
するレジスタであり、各ビットに各外部割り込みのステ
ータスが割り当てられており、外部割り込みが発生する
とビットに「１」がセットされる。このレジスタを読む
ことにより、どの外部割り込みが発生したかがわかる。
ＩＲＱステータスレジスタ１２８は、通常割り込みとの
レベルパターン割り込みとの２種類から選択し、どちら
の割り込みでも対応できる回路構成となっている。

【００２３】図３にＩＲＱステータスレジスタ１２８の
内部回路、図４にＩＲＱステータスレジスタ１２８の内
部回路の各部の信号を示す。

【００２４】図３の破線で囲んだ部分の回路５０，６
０，７０は、図２に示した割り込み要因設定レジスタ及
びモードレジスタの対応する各ビットと接続されてお
り、設定された値に従って回路が動作する。また、回路
５０，６０及び７０は同様の回路構成である。以下、回
路５０で説明する。

【００２５】エッジ検出回路およびレベル検出回路２２
７は、図２（ａ）に示すＩＲＱセンスコントロールレジ
スタ１２７の割り込み要因設定レジスタからの割り込み
センスコントロール信号に従い、入力信号のエッジもし
くはレベルで割り込み要求を出力する。例えば、割り込
み要因設定レジスタのIRQ0SC0 ビットが「０」の場合、
エッジ検出回路５１は立ち下がりエッジを検出した時
に、レベル検出回路５２は「Low」レベルの時に「High」
を出力する。反対に、IRQ0SC0 ビットが「１」の場合、
エッジ検出回路５１は立ち上がりエッジを検出した時
に、レベル検出回路５２は「High」レベルの時に「Hig
h」を出力する。

【００２６】エッジ検出回路５１およびレベル検出回路
５２から出力された信号はそれぞれ、ＡＮＤ回路６１，
６２に入力されるが、ＩＲＱセンスコントロールレジス
タ１２７の割り込み要因設定レジスタのIRQ0SC1 ビット
の内容によりどちらかの信号のみが伝達される。IRQ0SC
1 ビットが「０」の場合はエッジ検出回路５１の出力
が、「１」の場合はレベル検出回路５２の出力が、次段
のＯＲ回路６３から出力される。

【００２７】ＯＲ回路６３で出力された信号を通常割り
込み要求信号として出力するか、レベルパターン割り込
み要求信号として出力するかをロジック回路５３で判定
し出力を行っている。

【００２８】ここで、ロジック回路５３の回路動作を説
明する。まずエッジ割り込み設定の場合（ＩＲＱセンス
コントロールレジスタ１２７のモードレジスタのIRQxMD
ビットが「０」の場合）は自動的に通常割り込みモード
になる。レベル割り込み設定の場合（モードレジスタの
IRQxMDビットが「１」の場合）は３本の割り込み端子
（ＩＲＱ０，ＩＲＱ１，ＩＲＱ２）のうち２つ以上がレ
ベル割り込みに設定されていること、さらに割り込みモ
ードがレベルパターン割り込みモード（IRQxMDビットが
「１」)に設定されていることが必要である。

【００２９】言い換えれば、レベルパターン割り込みモ
ード(IRQxMDビットが「１」)に設定しても、割り込み要
因設定がエッジ割り込み(IRQxSC1 ビットが「０」)であ
ったり、複数の入力端子（ＩＲＱ０，ＩＲＱ１，ＩＲＱ
２）の割り込み要因設定がレベル割り込みでない場合は
レベルパターン割り込みを使用することはできず、通常
割り込みとして動作する。これにより、割り込み要因設
定レジスタやモードレジスタの誤設定を防止している。

【００３０】具体的に動作を説明する。ロジック回路５
３への入力信号は、先に説明したＯＲ回路６３からの出
力の他に、割り込み要因設定レジスタのIRQ0SC1 ビッ
ト、図２（ｂ）に示すモードレジスタのIRQ0MDビット及
び、他の回路６０，７０からの信号Ｂ，Ｃである。

【００３１】信号Ｂ，Ｃは、図３のロジック回路５３の
内部のＡと同様の信号で、割り込み要因設定レジスタの
IRQ0SC1 ビットとモードレジスタのIRQ0MDビットが
「１」の時のみ「１」が出力される。つまり、信号Ａが
「１」であるのは、入力端子IRQ0が割り込み要因設定が
レベル割り込み（IRQxSC1ビットが「１」)で、かつ割り
込みモードがレベルパターン割り込み（IRQxMDビットが
「１」) に設定されていることを意味する。同様に信号
Ｂ（Ｃ）が「１」であるのは、入力端子ＩＲＱ１（ＩＲ
Ｑ２）が割り込み要因設定がレベル割り込みで、かつ割
り込みモードがレベルパターン割り込みに設定されてい
ることを意味する。

【００３２】故に、ロジック回路５３の場合、信号Ｂ，
Ｃをみれば他の端子がレベルパターン割り込みに設定さ
れているかがわかる。言い換えれば、信号Ａと信号Ｂも
しくは信号ＣのＡＮＤをとり「１」が出力されれば、レ
ベルパターン割り込みを使用する条件が整ったことを意
味している。

【００３３】以上述べた内容をロジックに書き直したの
が、図３のロジック回路５３におけるＮＯＴ回路６４か
ら上の部分である。

【００３４】ＮＯＴ回路６４から下の部分は、先のＯＲ
回路６３の出力をＮＯＴ回路６４の出力により振り分け
る回路である。ＮＯＴ回路の出力が「１」であれば、通
常割り込みとしてラッチ回路５４へ、「０」であれば、
レベルパターン割り込みとしてＡＮＤ回路５５へ伝達さ
れる。

【００３５】ここで、回路の構成上若干の工夫があるの
で説明する。レベルパターン割り込みの場合、レベル割
り込みの信号が全て「１」になったときに初めてレベル
パターン割り込みとしてレベルパターン用ラッチ回路５
６に「１」がセットされる。このため、ＡＮＤ回路５５
で各端子の信号を受けている。しかし、実際の使用では
全ての端子をレベルパターン割り込みと使用せず、通常
割り込み端子とレベルパターン割り込みと端子毎に分け
て使用する場合が多々ある。

【００３６】この場合、通常割り込みと使用された端子
は出力信号が「１」にならない。これを防止するため
に、レベルパターン割り込みを選択されなかった端子の
出力を自動的に「１」にする回路を設けた。その回路
が、図３のロジック回路５３内の下の部分のＯＲ回路６
５である。

【００３７】これは、通常割り込みが選択されるとＮＯ
Ｔ回路の出力が「１」になることを利用して、その信号
とＡＮＤ回路６６からの信号のＯＲをとっている。これ
により、通常割り込みの場合、常時「１」が出力され
る。

【００３８】ＡＮＤ回路５５は各端子の信号が全て
「１」に成ったときにラッチ回路５６に「１」を出力す
る。これにより、レベルパターン割り込み要求信号がＣ
ＰＵ１１に出力される。

【００３９】なお、ラッチ回路５４，５６，５７，７１
の後段のＡＮＤ回路は、ＩＲＱイネーブルレジスタ１２
２の割り込みイネーブル信号とＡＮＤをとり、割り込み
要求信号を出力するかしないかを決定するものである。

【００４０】また、本回路の端子は常に通常割り込みも
しくはレベルパターン割り込み端子として使用する条件
で記載してあるが、シングルチップマイクロコンピュー
タの端子として使用する場合は、割り込み端子以外に、
入出力ポートとの併用や、割り込み端子としての動作を
一時的に停止する機能などが付加される。この場合はさ
らに設定レジスタやロジック回路を追加する必要があ
る。

【００４１】次に、図４を用いてレベルパターン割り込
み時の図３の回路動作を説明する。図４は、図３の各部
分の信号の動作を表したもので、割り込み端子（ＩＲＱ
０，ＩＲＱ１，ＩＲＱ２），割り込み要因設定レジスタ
のレベル設定に関わるレジスタ値（IRQxSC0 ビット），
レベル検出回路出力，レベルパターン一致出力（AND回
路５５出力），レベルパターン割り込み要求信号，レベ
ルパターン要求信号に伴い動作するレベルパターン割り
込み処理，レベルパターン割り込み処理内で出力される
ラッチ回路５６のクリア信号及び、割り込み処理時に割
り込みを禁止する割り込み許可信号の様子を横軸を時間
に取り示した。

【００４２】なお、割り込み処理等ＣＰＵ１１を介して
行われる処理はＣＰＵ１１内部の内部クロックに同期し
て行われるため、内部クロックも図示した。ただし、本
内部クロックは実際は高周波であるが、図の都合上図４
のように示している。

【００４３】図４の割り込み端子入力は、ブラシレスモ
ータの磁極位置検出信号を意識して記載した信号であ
り、３本のうち１本があるタイミングで常に変化する信
号である。また、ＩＲＱセンスコントロールレジスタ１
２７の割り込み要因レジスタのIIRQ0SC0，IRQ1SC0およ
びIRQ2SC0の値は、次にレベルパターン割り込みを発生
させるべき信号レベルの組み合わせを書き込んである。

【００４４】例えば、ｔ０以前に、ＩＲＱセンスコント
ロールレジスタ１２７の割り込み要因レジスタのIRQ0SC
0，IRQ1SC0およびIRQ2SC0 にレベルパターン「１００」
が書き込んであると、割り込み端子の入力レベルがＩＲ
Ｑ０＝１，ＩＲＱ１＝０，ＩＲＱ２＝０になった時に割
り込みを発生させることを意味する。

【００４５】図４において、ｔ０以前にＩＲＱセンスコ
ントロールレジスタ１２７の割り込み要因レジスタのIR
Q0SC0，IRQ1SC0およびIRQ2SC0 にレベルパターン「１０
０」が書き込んであると、ＩＲＱ０は「High」、ＩＲＱ
１は「Low」であるため、回路５０および回路６０のレベ
ル検出回路５２の出力は「High」を出力している。しか
し、ＩＲＱ２は「High」のため、回路７０のレベル検出
回路５２の出力は「Low」である。したがって、回路５
０,回路６０,回路７０のレベル検出回路５２の出力は「H
igh」，「High」，「Low」となって一致せず、回路５０，
回路６０，回路７０のレベル検出回路５２の出力のＡＮ
ＤをとるＡＮＤ回路５５の出力も「Low」であり、割り込
み要求も発生しない。

【００４６】ＩＲＱ２のレベルが「Low」に変化したｔ０
において、回路７０のレベル検出回路５２が「Low」レベ
ルを検出し、回路７０のレベル検出回路５２の出力は「H
igh」に変化する。ＩＲＱ０，ＩＲＱ１およびＩＲＱ２の
レベルが、ＩＲＱセンスコントロールレジスタ１２７の
割り込み要因レジスタのIIRQ0SC0，IRQ1SC0 およびIRQ2
SC0のレベルパターンと一致するので、回路５０，回路
６０,回路７０のレベル検出回路５２の出力はすべて「H
igh」となり、ＡＮＤ回路５５の出力が「High」となる。

【００４７】レベルパターン一致出力が「High」となる
と、その信号を受けてラッチ回路５６はセットされレベ
ルパターン割り込み要求信号が出力される。

【００４８】レベルパターン割り込み要求信号が「Hig
h」になった次のクロックで、ＣＰＵ１１はレベルパタ
ーン割り込み処理を実行する。このタイミングがｔ１で
ある。割り込み処理実行時にはＣＰＵ１１のハードウエ
アにより割り込み許可信号が「Low」となり、その他の割
り込みを禁止する。

【００４９】レベルパターン割り込み処理はソフトウエ
アで予め書き込まれている処理を実行する。その処理の
中に、ＩＲＱセンスコントロールレジスタ１２７の割り
込み要因レジスタのIIRQ0SC0，IRQ1SC0およびIRQ2SC0の
レベルパターンの再設定やレベルパターン割り込み要求
信号のクリアや割り込み許可などが組み込まれている。
上記処理もＣＰＵ１１の内部クロックに同期して動作し
ている。

【００５０】例えば、次のクロック周期であるｔ２で、
ＩＲＱセンスコントロールレジスタ１２７の割り込み要
因レジスタのIIRQ0SC0，IRQ1SC0およびIRQ2SC0のレベル
パターンの再設定が行われ、「１１０」が書き込まれる
と、ＩＲＱ１の信号レベル「０」とIRQ1SC0 のレベル
「１」が一致しないため、回路６０のレベル検出回路５
２の出力が「Low」に変化する。回路５０，回路６０，回
路７０のレベル検出回路５２の出力は「High」，「Lo
w」，「High」となり、ＡＮＤ回路５５の出力も「Low」に
変化する。

【００５１】さらに、次のクロック周期ｔ３においてラ
ッチ回路５６のクリア信号が出力されると、ラッチ回路
５６はリセットされレベルパターン割り込み要求信号が
「Low」に落ちる。上記クリア信号は１クロック周期ｔ４
のみ出力される。

【００５２】さらに割り込み処理が進行し終了すると、
内部クロックに同期してｔ５において割り込み許可信号
が「High」になり割り込みが許可される。

【００５３】以上の割り込み制御回路１２及びＣＰＵ１
１の内部処理を用いることによりレベルパターン割り込
み処理を実現することができる。また、図４に示すよう
に処理を繰り返し行うことにより常にレベルパターン割
り込み処理が実行できる。

【００５４】なお、上記で説明したＩＲＱセンスコント
ロールレジスタ１２７の割り込み要因レジスタのIIRQ0S
C0，IRQ1SC0およびIRQ2SC0のレベルパターンの変更から
割り込み要求信号クリアまでの処理は、割り込み処理の
誤動作を防止するために間を空けずに処理するとよい。

【００５５】また、上記処理をブラシレスモータの位置
検出処理に適用すれば簡単なソフトウエア処理でブラシ
レスモータの駆動が可能となる。

【００５６】本実施例のマイクロコンピュータ５をブラ
シレス直流モータの回転数制御に適用した場合、図６に
示すような構成となる。

【００５７】交流電源１はコンバータ２により直流電源
に変換され、インバータ３に供給せれる。インバータ３
はモータ４をマイクロコンピュータ５からのドライブ信
号に従い駆動する。位置検出回路６はモータ４のロータ
の位置を検出し、マイクロコンピュータ５に位置検出信
号を出力する。位置検出信号は図１に示すＩＲＱ入力端
子及び入力ポートに接続されている。

【００５８】マイクロコンピュータ５は位置検出回路６
の位置検出信号を検出し、ロータの位置にあったタイミ
ングでインバータ３を駆動するドライブ信号を出力して
いる。さらに、マイクロコンピュータ５は、位置検出信
号の時間間隔からモータ４の回転数を演算し、回転数指
令値に一致させる回転数制御も行っている。ここでは、
位置検出信号からドライブ信号を作成する部分について
説明する。

【００５９】次に、本実施例のマイクロコンピュータ５
において、位置検出信号を検出してからドライブ信号を
出力するまでを説明する。図７に、位置検出処理のフロ
ーチャートを示す。また、そのときのドライブ信号作成
の割り込み処理のタイミングを図８に示す。

【００６０】割り込み要求が発生した場合、割り込み処
理が実行され、図７（イ）で他の割り込みが掛からない
ように割り込みを禁止する。そして、（ロ）において位
置検出信号を入力ポートから読み込む、（ハ）で実際に
位置検出信号が正しく変化したか、言い換えれば、正規
の割り込みかを、予め設定されている位置検出信号パタ
ーンと比較する。正しい場合（ホ）へ、正しくない場合
（ニ）へ進む。（ニ）は割り込みを許可に戻して割り込
み処理を終了する。

【００６１】（ホ）では読み込んだ位置検出信号に対応
したドライブ信号を出力する。そして（ヘ）に進み、次
回に割り込みが入ったときに比較をするための次回の位
置検出信号のレベルの組み合わせを、割り込み制御回路
１２の対応する各レジスタに書き込む。その後、（ト）
に進み、割り込み要求信号をクリアし、（チ）で割り込
み処理を許可する。

【００６２】図８で説明すると、位置検出信号（Ｕ相，
Ｖ相，Ｗ相）の各相のレベルの組み合わせがそろった
（ａ）点で割り込み要求がかかり、図７に示す位置検出
処理によって、ドライブ信号が出力されて、（ｂ）点で
位置検出処理を終了する。

【００６３】位置検出処理を位置検出信号のレベルが変
化する毎に繰り返し行えば、ロータの位置に対応したド
ライブ信号が図８に示すように出力できる。従来は、位
置検出信号（Ｕ相，Ｖ相，Ｗ相）の各相の信号状態の変
化点（ａ′）点で、つまりエッジで割り込み要求がかか
るが、本実施例では、位置検出信号のレベルの組み合わ
せがそろった時点で割り込みが発生するため、従来より
も若干遅れたタイミングとなる。

【００６４】しかし、従来技術では、位置検出信号にノ
イズが乗った場合に、ノイズのエッジを検出して割り込
みが発生するが、本実施例では、各相のレベルの組み合
わせで割り込みを発生するから、ノイズによる無駄な割
り込み発生がなくなる。

【００６５】上記位置検出処理を図９に示す位置検出信
号の変化点毎に行い、さらにモータの回転数演算処理，
回転数制御処理等を追加すれば、インバータのＰＷＭ制
御が可能となる。図９は位置検出信号に対するインバー
タ駆動信号の関係を示した図である。

【００６６】（実施例２)次に入力ポートとレベルパタ
ーン割り込み端子を併用した場合の実施例について説明
する。

【００６７】図１０に、実施例の割り込み制御回路１２
のブロック図を示す。第１の実施例と異なるのは、割り
込みポートを、通常割り込み用およびレベルパターン割
り込み用の２種類に分け、レベルパターン割り込み回路
１２９（図１０ではＬＰＩＲと表示）とその制御を行う
パターン設定レジスタ１３０及びデータレジスタ131を
設けたことである。言い換えれば、レベルパターン割り
込み専用ポートを設定したものである。なお、本ポート
は入力ポートとしても使用できる。

【００６８】ＩＲＱステータスレジスタ１２４は、第１
の実施例のＩＲＱステータスレジスタ１２８と同様に、
外部割り込み（ＩＲＱ）の割り込み要求のステータスを
表示するレジスタである。図１１に、ＩＲＱステータス
レジスタ１２４を示す。IRQステータスレジスタ１２４
はエッジ／レベル検出回路２２７，割り込み要求ステー
タス回路２２８，割り込み要求回路２２９から構成され
ている。エッジ／レベル検出回路２２７は、ＩＲＱセン
スコントロールレジスタ１２１からの割り込みセンスコ
ントロール信号に従い、入力信号のエッジもしくはレベ
ルで割り込み要求を出力する。割り込み要求ステータス
回路２２８は、上記エッジ／レベル検出回路２２７の出
力をラッチする回路である。割り込み要求回路２２９
は、前記イネーブル信号に従い、割り込み要求信号を出
力するかしないかを決定する。

【００６９】データレジスタ１３１はレベルパターン割
り込み回路１２９を入力ポートとして使用した場合の入
力値を書き込むレジスタであり、通常のデータレジスタ
である。図１２に示す。

【００７０】本実施例では、通常割り込みポートはその
ままでレベルパターン割り込みを増加しているため、割
り込みの種類が増やせ、割り込みを使用しない場合は入
力ポートとして使用できるため使い勝手が良くなる。

【００７１】図１３にレベルパターン割り込み回路１２
９の内部構成図、図１４にパターン設定レジスタの内容
を示す。

【００７２】パターン設定レジスタ１３０はポートの設
定と割り込み要因の設定を行うレジスタで、図１４に示
すように、上位４ビットがポートの設定ビット，下位４
ビットが割り込み要因の設定ビットである。これらのビ
ットは図１３に示すレベルパターン割り込み回路のそれ
ぞれの部分に接続されており、各ビットに書き込まれた
内容により、上記回路の動作を制御している。

【００７３】図１３に示すレベル検出回路はパターン設
定レジスタの下位４ビットとそれぞれ接続されており、
LIRQxSCビットが「０」の時入力レベルが［Low」で、
「１」の時入力レベルが［High」で「High］を出力す
る。

【００７４】レベル検出回路５２の後段のロジック回路
は、パターン設定レジスタの上位４ビットとそれぞれ接
続されており、LIRQxEビットが「０」の時は入力ポート
からの信号をデータレジスタへ伝達し、LIRQxEビットが
「１」の時はレベル検出回路５２の出力をＡＮＤ回路５
５へ伝達するロジックとなっている。

【００７５】なお、LIRQxEビットが「０」の時、言い換
えれば入力ポートとして使用時は自動的にレベルパター
ン一致回路へ「High」が出力される構成となっている。
LIRQxEビットが「１」の時は、データレジスタ１３１の
対応するビットの内容は「０」となる。

【００７６】また、ロジック回路８２はレベルパターン
割り込みの使用条件を判定する回路であり、少なくとも
２入力がレベルパターン割り込みとして設定されている
ことを確認するロジックである。１入力のみではレベル
パターン割り込み要求は発生しない。

【００７７】ＡＮＤ回路５５以降の回路動作は図３で説
明した内容と同様である。

【００７８】本回路構成により割り込みポートと入力ポ
ートの切り替え使用が可能となる。さらに、公知の技術
を追加すれば出力ポートとしての使用も簡単にできる。

【００７９】（実施例３）次に、割り込み制御回路１２
の他の例を説明する。第１および第２の実施例では、レ
ベルパターン割り込み要求が発生し、その割り込み処理
中に次回の割り込みパターンを設定する方式で述べた。
本実施例では、割り込み要因設定レジスタを複数設けて
バッファー動作させ、レベルパターン割り込みが発生と
同時に自動的に次の設定値を読み込む回路構成を用い
た。レベル検出回路及びＡＮＤ回路５５等の動作は、第
１および第２の実施例と同様である。

【００８０】図１５に、本実施例の割り込み制御回路１
２の構成を示す。本実施例の割り込み制御回路１２は、
バッファーレジスタ９２を６本接続し、マルチプレクサ
９０で選択しパターン設定レジスタ９１に読み込む構成
となっている。バッファーレジスタ９２は、アドレスバ
スおよびデータバスでＣＰＵ１１と接続され、予めレベ
ルパターン割り込みをかける設定値が書き込める構成と
なっている。マルチプレクサ９０には、ＡＮＤ回路５５
の出力値がフィードバックされている。マルチプレクサ
９０は、ＡＮＤ回路５５の出力値の立ち上がりエッジを
検出してバッファーレジスタ９２の１つを順次選択し、
パターン設定レジスタにレジスタの内容を伝達する。

【００８１】図１６に、本実施例の割り込み制御回路１
２を使用した場合の各部の信号の動きを示す。図１６
は、第１の実施例で説明した図４と同様の部分の信号波
形を示している。一つ追加されている信号はマルチプレ
クサ９０の入力波形であり、これはＡＮＤ回路５５の出
力からＮＯＴ回路を２個通過した波形で、ＡＮＤ回路５
５の出力の位相が若干遅れた波形である。

【００８２】信号の動きは図４に示すものとほとんど同
じである。異なるところは、パターン設定レジスタ９１
に入力されるパターン値の書き込みタイミングである。

【００８３】本実施例の割り込み制御回路１２の場合、
レベルパターン一致回路の出力が変化すると自動的にマ
ルチプレクサ９０が動作し新しい値を読み込むため、次
の設定値への変化が早くなる。

【００８４】また、バッファーレジスタに予め割り込み
要因設定レジスタの内容を書き込んでいるので、ソフト
ウエアを介さずに繰り返し割り込みを発生できる。この
ためブラシレスモータの位置検出信号などの数種類の信
号の組み合わせパターンが繰り返し入力される処理に適
用するととても便利である。

【００８５】さらに、図１５に示す本回路のＣＰＵを除
いた部分を一つのＩＣ等で作成すれば、レベルパターン
割り込み専用回路として使用できる。

【００８６】（実施例４）次に、複数の入力信号のレベ
ルの組み合わせによって割り込み信号を発生する割り込
み制御回路１２を、ブラシレスモータの位置検出専用回
路として適用する例を説明する。

【００８７】第１〜３の実施例で説明した図３，図１
３，図１５の回路及び各設定レジスタを一体化し独立し
た信号検出回路として使用してもよい。特に、図１５に
示す回路構成は単独の回路として使用できる。

【００８８】図１７に、本実施例のブラシレスモータ位
置検出回路の構成を示す。本実施例の位置検出回路は、
図１５に示すＣＰＵをマイクロコンピュータに置き換え
た構成であり、マイクロコンピュータから出力されるド
ライブ信号から、次回の位置検出信号の組み合わせを出
力する変換回路を設け、変換回路の出力をレベル検出回
路に入力し、位置検出要求信号を出力する構成となって
いる。このため、マイクロコンピュータはドライブ信号
を出力すれば自動的にブラシレスモータのロータ位置検
出処理実行できる。本実施例の位置検出回路の場合、位
置検出周期毎に次回の位置検出信号状態をマイクロコン
ピュータより出力する必要がない。

【００８９】なお、３本の位置検出信号が一致したとき
に出力する位置検出要求信号はマイクロコンピュータの
外部割り込みポートに接続されている。外部割り込みポ
ートをレベル割り込みに設定すれば、第１〜３の実施例
同様、ノイズに強い位置検出処理を行うことができる。
本実施例の位置検出回路を用いた場合、回路規模及び位
置検出処理ソフトの規模を小さくでき安価なブラシレス
モータ制御回路が実現できる。

【００９０】

【発明の効果】従来技術では、入力信号にノイズが乗っ
た場合に、ノイズのエッジを検出して割り込みが発生す
るが、本発明によれば、複数の入力信号の各レベルの組
み合わせで割り込みを発生するから、ノイズによる無駄
な割り込み発生を低減することができる。

【００９１】また、マイクロコンピュータにおいて、前
記入力ポートのうち２つ以上の入力ポートの入力信号の
レベルと、入力ポートのそれぞれに対応して予め設定さ
れたレベルを記憶するレベル記憶手段に記憶されたレベ
ルとが一致したときに、割り込み信号割り込み信号を中
央演算処理装置に出力する割り込み信号発生装置を設け
てもよい。このようなマイクロコンピュータは、ノイズ
による無駄な計算処理を低減できるので、中央演算処理
装置の負荷を軽減でき、より効率よく計算処理を行うこ
とができる。

【００９２】さらに、上記のようなマイクロコンピュー
タをモータの駆動制御に適用することにより、従来方式
よりもソフトウエアが簡単になり、駆動制御のための処
理時間を短縮できる。

【図面の簡単な説明】

【図１】割り込み制御回路１２のブロック図。

【図２】ＩＲＱセンスコントロールレジスタ１２７の内
部レジスタを示す図。

【図３】ＩＲＱステータスレジスタ１２８の内部回路を
示す図。

【図４】ＩＲＱステータスレジスタ１２８の内部回路の
各部の信号を示す図。

【図５】第１の実施例のマイクロコンピュータ５を示す
図。

【図６】ラシレス直流モータの駆動回路を示す図。

【図７】位置検出処理のフローチャートを示す図。

【図８】ドライブ信号作成における割り込み処理のタイ
ミングを示す図。

【図９】位置検出信号とドライブ信号とインバータ駆動
信号の関係を示す図。

【図１０】第２の実施例の割り込み制御回路１２のブロ
ック図。

【図１１】ＩＲＱステータスレジスタ１２４の内部回路
を示す図。

【図１２】データレジスタの内部レジスタを示す図。

【図１３】レベルパターン割り込み回路１２９の内部回
路を示す図。

【図１４】パターン設定レジスタの内部レジスタを示す
図。

【図１５】第３の実施例の割り込み制御回路１２のブロ
ック図。

【図１６】図８のブロック図の各部の信号を示す図。

【図１７】ブラシレスモータの位置検出回路を示す図。

【符号の説明】

１…交流電源、２…コンバータ、３…インバータ、４…
モータ、５…マイクロコンピュータ、６…位置検出回
路、１１…ＣＰＵ、１２…割り込み制御回路、１３…タ
イマ、１４…Ａ／Ｄ変換器、１５…ＲＡＭ、１６…ＲＯ
Ｍ、１７…発信器、５１…エッジ検出回路、５２…レベ
ル検出回路、５３，８３…ロジック回路、５４，５６…
ラッチ回路、５５，６１，６２…ＡＮＤ回路、５８…デ
ータバス、５９…アドレスバス、６３…ＯＲ回路、６４
…ＮＯＴ回路、９０…マルチプレクサ、９１…パターン
設定レジスタ、９２…バッファーレジスタ、１００〜10
6…入出力ポート、１２７…ＩＲＱセンスコントロール
レジスタ、１２２…ＩＲＱイネーブルレジスタ、１２３
…インタラプトプライオリティレジスタＡ，Ｂ、１２
４，１２８…ＩＲＱステータスレジスタ、１２５…優先
順位判定回路、126…システムコントロールレジスタ、
１２９…レベルパターン割り込み回路、227…エッジ／
レベル検出回路、２２８…割り込み要求ステータス回
路、２２９…割り込み要求回路、１３０…パターン設定
レジスタ、１３１…データレジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者田原和雄茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 5B033 AA05 AA10 CA03 EA15 5H215 AA19 BB01 BB07 BB11 CC05 CX03 DD08 EE08 KK01 5H560 BB04 DA13 DB20 EB01 GG04 RR06 SS03 SS07 TT01 TT12 TT15 XA05 XA12 XB10 9A001 BB01 BB02 BB03 BB04 EE05 KK15 KK37

Claims

【特許請求の範囲】

【請求項１】複数の入力信号のレベルに基づいて、割り
込み信号を発生する割り込み信号発生装置において、前記入力信号のそれぞれに対応して予め設定されたレベ
ルを記憶するレベル記憶手段を備え、前記入力信号の各
レベルと前記レベル記憶装置に記憶された各レベルとが
一致したときに、割り込み信号を出力することを特徴と
する割り込み信号発生装置。
【請求項２】中央演算処理装置と、複数の入力端子を持
つ入力ポートと、前記入力ポートの信号のレベルに基づ
いて、前記中央演算処理装置に割り込み要求信号を出力
する割り込み信号発生装置とを備えるマイクロコンピュ
ータにおいて、前記入力ポートのそれぞれに対応して予め設定されたレ
ベルを記憶するレベル記憶手段を備え、前記割り込み信号発生装置は、前記入力ポートのうち２
つ以上の入力ポートの入力信号のレベルと、対応する前
記レベル記憶装置に記憶されたレベルとが一致したとき
に、割り込み信号を前記中央演算処理装置に出力するこ
とを特徴とするマイクロコンピュータ。
【請求項３】モータの回転子の位置に基づいて、前記モ
ータを駆動するための駆動信号を出力するモータ制御装
置において、中央演算処理装置，前記回転子の位置を示す複数の位置
検出信号のレベルに基づいて前記中央演算処理装置に割
り込み要求信号を出力する割り込み信号発生装置、およ
び前記位置検出信号のそれぞれに対応して予め設定され
たレベルを記憶するレベル記憶手段を備え、前記割り込み信号発生装置は、前記回転子の位置を示す
複数の位置検出信号のレベルと、対応する前記レベル記
憶装置に記憶されたレベルとが一致したときに、割り込
み信号を前記中央演算処理装置に出力し、前記中央演算処理装置は、前記割り込み信号発生装置か
ら前記割り込み信号が入力されると、前記回転子の位置
に対応した駆動信号を作成することを特徴とするモータ
制御装置。
【請求項４】モータと、前記モータを駆動するインバー
タ装置と、前記モータの回転子の位置に対応した複数の
位置検出信号を発生する位置検出装置と、前記位置検出
信号に基づいて前記インバータ装置に前記モータを駆動
するための駆動信号を出力するモータ制御装置とを備え
るモータシステムにおいて、前記モータ制御装置は、中央演算処理装置，前記回転子
の位置を示す複数の位置検出信号のレベルに基づいて前
記中央演算処理装置に割り込み要求信号を出力する割り
込み信号発生装置、および前記位置検出信号のそれぞれ
に対応して予め設定されたレベルを記憶するレベル記憶
手段を備え、前記割り込み信号発生装置は、前記回転子の位置を示す
複数の位置検出信号のレベルと、対応する前記レベル記
憶装置に記憶されたレベルとが一致したときに、割り込
み信号を前記中央演算処理装置に出力し、前記中央演算処理装置は、前記割り込み信号発生装置か
ら前記割り込み信号が入力されると、前記回転子の位置
に対応した駆動信号を作成することを特徴とするモータ
システム。