JP2000242517A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000242517A JP2000242517A JP11039051A JP3905199A JP2000242517A JP 2000242517 A JP2000242517 A JP 2000242517A JP 11039051 A JP11039051 A JP 11039051A JP 3905199 A JP3905199 A JP 3905199A JP 2000242517 A JP2000242517 A JP 2000242517A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- writing
- signal
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 回路面積の増大を抑制し、かつテスト時間の
短縮が可能な半導体記憶装置を提供する。 【解決手段】 Ｅ2 ＰＲＯＭ４に書き込みむときは、Ｃ
ＰＵ１をバス１０に接続して所定バイト分書き込む信号
を与え、タイミング発生回路６を非動作状態にする。Ｅ
2 ＰＲＯＭ４が書き込みを開始すると、ＣＰＵ１のバス
１０への接続を解除し、タイミング発生回路６を接続す
る。Ｅ2 ＰＲＯＭ４が所定バイト分書き込んでいる間、
タイミング発生回路６がＲＯＭ２の読み出しやＲＡＭ３
の書き込み及び読み出しに必要な信号を与え、テストを
行う。ＲＯＭ２及びＲＡＭ３から読み出されたデータは
データ圧縮器７に格納される。Ｅ2 ＰＲＯＭ４の書き込
みが終了すると、タイミング発生回路６を非動作状態に
しＣＰＵ１をバス１０に接続して、次の所定バイトの書
き込みに必要な信号を与える。
短縮が可能な半導体記憶装置を提供する。 【解決手段】 Ｅ2 ＰＲＯＭ４に書き込みむときは、Ｃ
ＰＵ１をバス１０に接続して所定バイト分書き込む信号
を与え、タイミング発生回路６を非動作状態にする。Ｅ
2 ＰＲＯＭ４が書き込みを開始すると、ＣＰＵ１のバス
１０への接続を解除し、タイミング発生回路６を接続す
る。Ｅ2 ＰＲＯＭ４が所定バイト分書き込んでいる間、
タイミング発生回路６がＲＯＭ２の読み出しやＲＡＭ３
の書き込み及び読み出しに必要な信号を与え、テストを
行う。ＲＯＭ２及びＲＡＭ３から読み出されたデータは
データ圧縮器７に格納される。Ｅ2 ＰＲＯＭ４の書き込
みが終了すると、タイミング発生回路６を非動作状態に
しＣＰＵ１をバス１０に接続して、次の所定バイトの書
き込みに必要な信号を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、テストに必要な回
路を内蔵する半導体記憶装置に関する。
路を内蔵する半導体記憶装置に関する。
【０００２】
【従来の技術】１チップ上に、中央処理装置（以下、Ｃ
ＰＵという）やメモリを含むＭＣＵ（Micro Controller
Unit ）には、図３に示されるような構成を有するもの
がある。このＭＣＵ２０は、同一チップ上にＣＰＵ２
１、ＲＯＭ（Read Only Memory）２２、ＲＡＭ（Random
Access Memory）２３、Ｅ2 ＰＲＯＭ（Electrical Era
sable Programmable Read Only Memory ）２７、周辺回
路２４が配置されており、相互にバス２５により接続さ
れている。バス２５は、一般にチップ面積上の制約から
１系統のみ設けられている。そして、チップの周辺部に
は多数の端子２６が設けられている。この端子２６に
は、電源端子ＶDD、接地端子ＧＮＤ、クロック端子ＣＬ
Ｋ、リセット端子／ＲＳＴ、入出力端子Ｉ／Ｏの他に、
外部からＲＯＭ２２、ＲＡＭ２３、Ｅ2 ＰＲＯＭをアク
セスできるように、制御端子が含まれている。
ＰＵという）やメモリを含むＭＣＵ（Micro Controller
Unit ）には、図３に示されるような構成を有するもの
がある。このＭＣＵ２０は、同一チップ上にＣＰＵ２
１、ＲＯＭ（Read Only Memory）２２、ＲＡＭ（Random
Access Memory）２３、Ｅ2 ＰＲＯＭ（Electrical Era
sable Programmable Read Only Memory ）２７、周辺回
路２４が配置されており、相互にバス２５により接続さ
れている。バス２５は、一般にチップ面積上の制約から
１系統のみ設けられている。そして、チップの周辺部に
は多数の端子２６が設けられている。この端子２６に
は、電源端子ＶDD、接地端子ＧＮＤ、クロック端子ＣＬ
Ｋ、リセット端子／ＲＳＴ、入出力端子Ｉ／Ｏの他に、
外部からＲＯＭ２２、ＲＡＭ２３、Ｅ2 ＰＲＯＭをアク
セスできるように、制御端子が含まれている。
【０００３】このようなＭＣＵ２０では、制御端子を介
してＲＯＭ２２のデータを読み出し、さらにＥ2 ＰＲＯ
Ｍ２７及びＲＡＭ２３にデータの書き込み及び読み出し
を行うことによりテストが可能である。
してＲＯＭ２２のデータを読み出し、さらにＥ2 ＰＲＯ
Ｍ２７及びＲＡＭ２３にデータの書き込み及び読み出し
を行うことによりテストが可能である。
【０００４】ところが、ＭＣＵの中には例えばカード型
ＭＣＵのように外部からメモリをアクセスすることがで
きないものがある。図４に示されたＭＣＵ３０は、端子
３７として電源端子ＶDD、接地端子ＧＮＤ、クロック端
子ＣＬＫ、リセット端子／ＲＳＴ、入出力端子Ｉ／Ｏの
みを有し、外部からＲＯＭ３２やＲＡＭ３３をアクセス
するための制御端子を備えていない。
ＭＣＵのように外部からメモリをアクセスすることがで
きないものがある。図４に示されたＭＣＵ３０は、端子
３７として電源端子ＶDD、接地端子ＧＮＤ、クロック端
子ＣＬＫ、リセット端子／ＲＳＴ、入出力端子Ｉ／Ｏの
みを有し、外部からＲＯＭ３２やＲＡＭ３３をアクセス
するための制御端子を備えていない。
【０００５】このような場合には、ＲＯＭ３２やＲＡＭ
３３、Ｅ2 ＰＲＯＭ３８を外部からアクセスしてテスト
することはできない。そこで、第１の手法としてＲＯＭ
３２の一部にテスト用プログラムを格納しておき、外部
のＣＰＵを用いてソフトウェア処理を行いＲＯＭ３２、
ＲＡＭ３３及びＥ2 ＰＲＯＭ３８をテストすることが考
えられる。この手法によれば、新たな回路の付加を必要
としないが、テスト時間が長いという問題がある。
３３、Ｅ2 ＰＲＯＭ３８を外部からアクセスしてテスト
することはできない。そこで、第１の手法としてＲＯＭ
３２の一部にテスト用プログラムを格納しておき、外部
のＣＰＵを用いてソフトウェア処理を行いＲＯＭ３２、
ＲＡＭ３３及びＥ2 ＰＲＯＭ３８をテストすることが考
えられる。この手法によれば、新たな回路の付加を必要
としないが、テスト時間が長いという問題がある。
【０００６】あるいは第２の手法として、図５に示され
たように、同一チップ上にＣＰＵ３１、ＲＯＭ３２、Ｒ
ＡＭ３３、Ｅ2 ＰＲＯＭ３８、周辺回路３４の他に、テ
スト用のアドレスやデータを発生するためのタイミング
発生器３６を内蔵するというハードウェアの付加により
対処するものも存在した。この手法によれば、テスト時
間は第１の手法よりも短縮される。
たように、同一チップ上にＣＰＵ３１、ＲＯＭ３２、Ｒ
ＡＭ３３、Ｅ2 ＰＲＯＭ３８、周辺回路３４の他に、テ
スト用のアドレスやデータを発生するためのタイミング
発生器３６を内蔵するというハードウェアの付加により
対処するものも存在した。この手法によれば、テスト時
間は第１の手法よりも短縮される。
【０００７】しかし、タイミング発生器３６を用いてＥ
2 ＰＲＯＭ３８に書き込みを行ったとしても、この書き
込みに要する時間はＲＯＭ３２やＲＡＭ３３のアクセス
時間と比較して極めて長い。よって、第２の手法を用い
たとしても十分にテスト時間を短縮するこはできなかっ
た。
2 ＰＲＯＭ３８に書き込みを行ったとしても、この書き
込みに要する時間はＲＯＭ３２やＲＡＭ３３のアクセス
時間と比較して極めて長い。よって、第２の手法を用い
たとしても十分にテスト時間を短縮するこはできなかっ
た。
【０００８】第３の手法として、Ｅ2 ＰＲＯＭ３８にデ
ータの書き込みを行う処理と、ＲＯＭ３２からのデータ
の読み出しあるいはＲＡＭ３３へのデータの書き込み及
び読み出しを並列して行うことも考えられる。しかし、
この手法ではバス３５に２系統が要求され、さらにテス
ト用に付加される回路にもＥ2 ＰＲＯＭ３８用とＲＯＭ
３２及びＲＡＭ３３用とが独立して必要である。従っ
て、チップ面積が増大しコストの増加を避けることはで
きなかった。
ータの書き込みを行う処理と、ＲＯＭ３２からのデータ
の読み出しあるいはＲＡＭ３３へのデータの書き込み及
び読み出しを並列して行うことも考えられる。しかし、
この手法ではバス３５に２系統が要求され、さらにテス
ト用に付加される回路にもＥ2 ＰＲＯＭ３８用とＲＯＭ
３２及びＲＡＭ３３用とが独立して必要である。従っ
て、チップ面積が増大しコストの増加を避けることはで
きなかった。
【０００９】
【発明が解決しようとする課題】以上のように従来は、
外部制御端子を持たずに１チップ内で閉じているＭＣＵ
をテストする場合、テスト時間の短縮と回路面積の増大
とはトレードオフの関係にあり、テスト時間を短縮する
ためには回路面積を増大せざるを得ないという問題があ
った。
外部制御端子を持たずに１チップ内で閉じているＭＣＵ
をテストする場合、テスト時間の短縮と回路面積の増大
とはトレードオフの関係にあり、テスト時間を短縮する
ためには回路面積を増大せざるを得ないという問題があ
った。
【００１０】本発明は上記事情に鑑み、回路面積の増大
を抑制し、かつテスト時間の短縮が可能な半導体記憶装
置を提供することを目的とする。
を抑制し、かつテスト時間の短縮が可能な半導体記憶装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、ー系統のバスと、前記バスに接続され、書き込みを
開始すると書き込み開始信号を出力し書き込みが終了す
ると書き込み終了信号を出力する電気的消去及びプログ
ラム可能読み出し専用メモリと、前記バスに接続された
読み出し専用メモリと、接続要求信号を与えられると前
記バスに接続し、前記電気的消去及びプログラム可能読
み出し専用メモリに対して書き込みに必要なデータを転
送し、接続解除要求信号を与えられると前記バスへの接
続を解除する演算処理部と、前記電気的消去及びプログ
ラム可能読み出し専用メモリが前記書き込み開始信号を
出力すると、前記演算処理部に前記接続解除要求信号を
与えるとともにイネーブル信号を出力し、前記電気的消
去及びプログラム可能読み出し専用メモリが前記書き込
み終了信号を出力すると、前記前記演算処理部に前記接
続要求信号を与えるとともにディスイネーブル信号を出
力する制御回路と、前記制御回路が前記イネーブル信号
を出力すると動作状態になり前記バスに接続され、前記
読み出し専用メモリに読み出しに必要な信号を与え、前
記制御回路が前記ディスイネーブル信号を出力すると非
動作状態になり前記バスへの接続を解除されるタイミン
グ発生器とを備えることを特徴としている。
は、ー系統のバスと、前記バスに接続され、書き込みを
開始すると書き込み開始信号を出力し書き込みが終了す
ると書き込み終了信号を出力する電気的消去及びプログ
ラム可能読み出し専用メモリと、前記バスに接続された
読み出し専用メモリと、接続要求信号を与えられると前
記バスに接続し、前記電気的消去及びプログラム可能読
み出し専用メモリに対して書き込みに必要なデータを転
送し、接続解除要求信号を与えられると前記バスへの接
続を解除する演算処理部と、前記電気的消去及びプログ
ラム可能読み出し専用メモリが前記書き込み開始信号を
出力すると、前記演算処理部に前記接続解除要求信号を
与えるとともにイネーブル信号を出力し、前記電気的消
去及びプログラム可能読み出し専用メモリが前記書き込
み終了信号を出力すると、前記前記演算処理部に前記接
続要求信号を与えるとともにディスイネーブル信号を出
力する制御回路と、前記制御回路が前記イネーブル信号
を出力すると動作状態になり前記バスに接続され、前記
読み出し専用メモリに読み出しに必要な信号を与え、前
記制御回路が前記ディスイネーブル信号を出力すると非
動作状態になり前記バスへの接続を解除されるタイミン
グ発生器とを備えることを特徴としている。
【００１２】前記読み出し専用メモリには、テストに必
要なプログラムが予め格納されており、前記演算処理部
によって前記プログラムが読み出されるものであっても
よい。
要なプログラムが予め格納されており、前記演算処理部
によって前記プログラムが読み出されるものであっても
よい。
【００１３】また、前記電気的消去及びプログラム可能
読み出し専用メモリと、前記読み出し専用メモリとから
読み出されたデータを与えられて圧縮し格納するデータ
圧縮器をさらに備えてもよい。
読み出し専用メモリと、前記読み出し専用メモリとから
読み出されたデータを与えられて圧縮し格納するデータ
圧縮器をさらに備えてもよい。
【００１４】さらに、前記バスに接続され、前記タイミ
ング発生器から書き込み及び読み出しに必要な信号を与
えられて書き込み及び読み出しを行う書き込み及び読み
出しメモリを備えることもできる。
ング発生器から書き込み及び読み出しに必要な信号を与
えられて書き込み及び読み出しを行う書き込み及び読み
出しメモリを備えることもできる。
【００１５】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】本実施の形態による半導体記憶装置は、図
１に示されるような構成を備えている。この装置は、Ｃ
ＰＵ１、ＲＯＭ２、ＲＡＭ３、Ｅ2 ＰＲＯＭ４及びバス
１０を同一チップ上に備え、さらにテスト用回路として
制御回路５、タイミング発生器６、バッファ８及びデー
タ圧縮器７を有している。
１に示されるような構成を備えている。この装置は、Ｃ
ＰＵ１、ＲＯＭ２、ＲＡＭ３、Ｅ2 ＰＲＯＭ４及びバス
１０を同一チップ上に備え、さらにテスト用回路として
制御回路５、タイミング発生器６、バッファ８及びデー
タ圧縮器７を有している。
【００１７】バス１０は、チップ面積の増大を防ぐため
ー系統のみ設けられ、後述する手順によりＣＰＵ１とタ
イミング発生器６のいずれか一方がバス１０に接続さ
れ、他方は切り離される。
ー系統のみ設けられ、後述する手順によりＣＰＵ１とタ
イミング発生器６のいずれか一方がバス１０に接続さ
れ、他方は切り離される。
【００１８】ＣＰＵ１は、バス１０に接続されている
間、Ｅ2 ＰＲＯＭ４のテストに必要なアドレス、書き込
みデータ、書き込み又は読み出し制御信号、タイミング
信号等を、バス１０を介してＥ2 ＰＲＯＭ４に与える。
間、Ｅ2 ＰＲＯＭ４のテストに必要なアドレス、書き込
みデータ、書き込み又は読み出し制御信号、タイミング
信号等を、バス１０を介してＥ2 ＰＲＯＭ４に与える。
【００１９】ＲＯＭ２は、その一部にテスト用プログラ
ムを格納したテスト用ＲＯＭ２ａを含み、テスト時には
このテスト用プログラムがＣＰＵ１によって読み出され
る。そして、ＲＯＭ２のうちテスト用ＲＯＭ２ａ以外の
領域に格納されたデータが、タイミング発生器６から読
み出しに必要な各種制御信号に従って読み出される。
ムを格納したテスト用ＲＯＭ２ａを含み、テスト時には
このテスト用プログラムがＣＰＵ１によって読み出され
る。そして、ＲＯＭ２のうちテスト用ＲＯＭ２ａ以外の
領域に格納されたデータが、タイミング発生器６から読
み出しに必要な各種制御信号に従って読み出される。
【００２０】ＲＡＭ３は、タイミング発生器６からテス
トに必要なデータを与えられて書き込みを行い、タイミ
ング発生器６によって読み出される。
トに必要なデータを与えられて書き込みを行い、タイミ
ング発生器６によって読み出される。
【００２１】Ｅ2 ＰＲＯＭ４は、ＣＰＵ１から書き込み
に必要なデータを与えられて、１バイト等の所定ブロッ
ク毎に書き込みを行っていき、書き込み終了後にＣＰＵ
１により読み出される。
に必要なデータを与えられて、１バイト等の所定ブロッ
ク毎に書き込みを行っていき、書き込み終了後にＣＰＵ
１により読み出される。
【００２２】制御回路５は、テストを行うために必要な
各種制御を行うもので、例えばＣＰＵ１及びタイミング
発生器６のいずれか一方をバス１０に接続し他方を切り
離す制御や、タイミング発生器６を動作状態又は非動作
状態にする制御を行う。
各種制御を行うもので、例えばＣＰＵ１及びタイミング
発生器６のいずれか一方をバス１０に接続し他方を切り
離す制御や、タイミング発生器６を動作状態又は非動作
状態にする制御を行う。
【００２３】バッファ８は、制御回路５の制御に基づい
て動作し、タイミング発生器６からの出力をバス１０に
転送する。
て動作し、タイミング発生器６からの出力をバス１０に
転送する。
【００２４】データ圧縮器７は、ＲＯＭ２、ＲＡＭ３及
びＥ2 ＰＲＯＭ４から読み出されたデータを与えられて
圧縮し格納する。
びＥ2 ＰＲＯＭ４から読み出されたデータを与えられて
圧縮し格納する。
【００２５】このような構成を備えた本実施の形態によ
る半導体記憶装置では、ＣＰＵ１とタイミング発生器６
とのバス１０への接続を切り換えることで、書き込み時
間が長いＥ2 ＰＲＯＭ４が書き込みを行っている最中に
ＲＯＭ２やＲＡＭ３のテストを行い、複数のメモリのテ
スト処理を並行して行う点に特徴がある。以下に、その
処理の手順について述べる。
る半導体記憶装置では、ＣＰＵ１とタイミング発生器６
とのバス１０への接続を切り換えることで、書き込み時
間が長いＥ2 ＰＲＯＭ４が書き込みを行っている最中に
ＲＯＭ２やＲＡＭ３のテストを行い、複数のメモリのテ
スト処理を並行して行う点に特徴がある。以下に、その
処理の手順について述べる。
【００２６】（１） 先ず、テスト開始時にはＣＰＵ１
がバス１０に接続され、タイミング発生器６は非動作状
態にあり、バス１０に接続されていない。テスト用ＲＯ
Ｍ２ａに格納されているテスト用プログラムをＣＰＵ１
が読み出し、テスト処理を開始する。そして、Ｅ2 ＰＲ
ＯＭ４の１バイト等の所定ブロックを単位とする書き込
みに必要なアドレス、書き込みデータ、タイミング信
号、書き込み信号等の各種制御信号を、ＣＰＵ１がＥ2
ＰＲＯＭ４に与える。
がバス１０に接続され、タイミング発生器６は非動作状
態にあり、バス１０に接続されていない。テスト用ＲＯ
Ｍ２ａに格納されているテスト用プログラムをＣＰＵ１
が読み出し、テスト処理を開始する。そして、Ｅ2 ＰＲ
ＯＭ４の１バイト等の所定ブロックを単位とする書き込
みに必要なアドレス、書き込みデータ、タイミング信
号、書き込み信号等の各種制御信号を、ＣＰＵ１がＥ2
ＰＲＯＭ４に与える。
【００２７】（２） Ｅ2 ＰＲＯＭ４は、書き込み状態
に入ると同時に、Ready/Busy（以下、Ｒ／Ｂという）信
号を制御回路５に出力し、所定ブロック分の書き込み処
理を開始する。
に入ると同時に、Ready/Busy（以下、Ｒ／Ｂという）信
号を制御回路５に出力し、所定ブロック分の書き込み処
理を開始する。
【００２８】（３） 制御回路５はＲ／Ｂ信号を与えら
れると、ＣＰＵ１に対してバス１０を開放することを要
求する/Bus Request（以下、／ＢＵＳＲＥＱという）信
号を出力する。
れると、ＣＰＵ１に対してバス１０を開放することを要
求する/Bus Request（以下、／ＢＵＳＲＥＱという）信
号を出力する。
【００２９】（４） ＣＰＵ１は／ＢＵＳＲＥＱ信号を
与えられると、バス１０への接続を切り離して開放し、
開放したことを示す/Bus Acknoledge （以下、／ＢＵＳ
ＡＣＫという）信号を制御回路５に出力する。
与えられると、バス１０への接続を切り離して開放し、
開放したことを示す/Bus Acknoledge （以下、／ＢＵＳ
ＡＣＫという）信号を制御回路５に出力する。
【００３０】（５） 制御回路５は／ＢＵＳＡＣＫ信号
を与えられ、タイミング発生器６及びバッファ８にイネ
ーブル信号ＥＮを出力して共に動作状態にする。これに
より、タイミング発生器６はバス１０に接続される。
を与えられ、タイミング発生器６及びバッファ８にイネ
ーブル信号ＥＮを出力して共に動作状態にする。これに
より、タイミング発生器６はバス１０に接続される。
【００３１】（６） タイミング発生器６からＲＯＭ２
の読み出しに必要なタイミング信号等の各種制御信号が
ＲＯＭ２に与えられ、格納されているデータが読み出さ
れてバス１０に転送される。この読み出されたデータ
は、データ圧縮器７に与えられて圧縮された状態で格納
される。
の読み出しに必要なタイミング信号等の各種制御信号が
ＲＯＭ２に与えられ、格納されているデータが読み出さ
れてバス１０に転送される。この読み出されたデータ
は、データ圧縮器７に与えられて圧縮された状態で格納
される。
【００３２】（７） また、ＲＡＭ３のテストに必要な
書き込み用データ、書き込み制御信号、タイミング信号
等の各種制御信号がタイミング発生器６によって発生さ
れ、ＲＡＭ３に与えられる。これにより、ＲＡＭ３への
データの書き込みが行われる。書き込み終了後は、タイ
ミング発生器６から読み出しに必要な各種信号がＲＡＭ
３に与えられ、書き込んだデータが読み出される。この
データは、データ圧縮器７により圧縮されて格納され
る。ここで、Ｅ2 ＰＲＯＭ４への所定ブロック分の書き
込みが行われている最中に、ＲＯＭ２とＲＡＭ３のいず
れか一方のみをテストしてもよく、両者を順にテストし
てもよい。
書き込み用データ、書き込み制御信号、タイミング信号
等の各種制御信号がタイミング発生器６によって発生さ
れ、ＲＡＭ３に与えられる。これにより、ＲＡＭ３への
データの書き込みが行われる。書き込み終了後は、タイ
ミング発生器６から読み出しに必要な各種信号がＲＡＭ
３に与えられ、書き込んだデータが読み出される。この
データは、データ圧縮器７により圧縮されて格納され
る。ここで、Ｅ2 ＰＲＯＭ４への所定ブロック分の書き
込みが行われている最中に、ＲＯＭ２とＲＡＭ３のいず
れか一方のみをテストしてもよく、両者を順にテストし
てもよい。
【００３３】（８） Ｅ2 ＰＲＯＭ４の所定ブロック分
のデータ書き込みが終了すると、Ｅ2 ＰＲＯＭ４がＲ／
Ｂ信号のレベルを元に戻し、書き込みが終了したことを
制御回路５に伝える。
のデータ書き込みが終了すると、Ｅ2 ＰＲＯＭ４がＲ／
Ｂ信号のレベルを元に戻し、書き込みが終了したことを
制御回路５に伝える。
【００３４】（９） 制御回路５は、このＲ／Ｂ信号の
戻りを受けて、タイミング発生器６及びバッファ８にデ
ィスイネーブル信号を与えて非動作状態にし、バス１０
から切り離す。これにより、ＲＯＭ２及び／又はＲＡＭ
３のテスト処理が一時中断する。
戻りを受けて、タイミング発生器６及びバッファ８にデ
ィスイネーブル信号を与えて非動作状態にし、バス１０
から切り離す。これにより、ＲＯＭ２及び／又はＲＡＭ
３のテスト処理が一時中断する。
【００３５】（１０） 制御回路５が／ＢＵＳＲＥＱ信
号を元のレベルに戻し、ＣＰＵ１に対してバス１０に接
続することを要求する。
号を元のレベルに戻し、ＣＰＵ１に対してバス１０に接
続することを要求する。
【００３６】（１１） ＣＰＵ１がバス１０に接続し、
／ＢＵＳＡＣＫ信号を元のレベルに戻してこのことを制
御回路５に伝える。そして、Ｅ2 ＰＲＯＭ４に対し、次
の所定ブロック分の書き込みに必要な各種データを一括
して転送する。
／ＢＵＳＡＣＫ信号を元のレベルに戻してこのことを制
御回路５に伝える。そして、Ｅ2 ＰＲＯＭ４に対し、次
の所定ブロック分の書き込みに必要な各種データを一括
して転送する。
【００３７】（１２） Ｅ2 ＰＲＯＭ４は与えられたデ
ータを用いて、書き込み動作を再び開始する。
ータを用いて、書き込み動作を再び開始する。
【００３８】以降、上記（２）〜（１２）の動作を、Ｅ
2 ＰＲＯＭ４への書き込みが完了するまで繰り返す。こ
こで、ＲＯＭ２のデータの読み出し及び／又はＲＡＭ３
へのデータの書き込み及び読み出し動作は、一時中断し
た箇所から再開される。
2 ＰＲＯＭ４への書き込みが完了するまで繰り返す。こ
こで、ＲＯＭ２のデータの読み出し及び／又はＲＡＭ３
へのデータの書き込み及び読み出し動作は、一時中断し
た箇所から再開される。
【００３９】（１３） ＣＰＵ１がＥ2 ＰＲＯＭ４に書
き込んだデータを読み出して、全ビット毎に期待値と比
較して良品か否かを判定し、その結果を出力する。全ビ
ット比較するのは、書き込み時間と比べて読み出しに要
する時間はきわめて短いからである。
き込んだデータを読み出して、全ビット毎に期待値と比
較して良品か否かを判定し、その結果を出力する。全ビ
ット比較するのは、書き込み時間と比べて読み出しに要
する時間はきわめて短いからである。
【００４０】（１４） データ圧縮器７に格納されたＲ
ＯＭ２、ＲＡＭ３のデータに対し、ＣＰＵ１が期待値と
比較して良品か否かの判定を行い、その結果を出力す
る。
ＯＭ２、ＲＡＭ３のデータに対し、ＣＰＵ１が期待値と
比較して良品か否かの判定を行い、その結果を出力す
る。
【００４１】図２に、Ｒ／Ｂ信号、／ＢＵＳＲＥＱ、／
ＢＵＳＡＣＫ、ＥＮ信号のタイムチャートを示す。Ｅ2
ＰＲＯＭ４が書き込み動作を開始すると、Ｒ／Ｂ信号が
ハイレベルからロウレベルに立ち下がる。制御回路５が
ＣＰＵ１に対してバス１０の開放を要求する／ＢＵＳＲ
ＥＱ信号が、ハイレベルからロウレベルに立ち下がる。
ＣＰＵ１がバス１０への接続を解除すると、開放したこ
とを示す／ＢＵＳＡＣＫ信号が、時点ｔ１においてハイ
レベルからロウレベルに立ち下がる。制御回路５が、ロ
ウレベルからハイレベルに立ち上がるイネーブル信号Ｅ
Ｎをタイミング発生器６及びバッファ８に与えると、タ
イミング発生器６がバス１０に接続される。
ＢＵＳＡＣＫ、ＥＮ信号のタイムチャートを示す。Ｅ2
ＰＲＯＭ４が書き込み動作を開始すると、Ｒ／Ｂ信号が
ハイレベルからロウレベルに立ち下がる。制御回路５が
ＣＰＵ１に対してバス１０の開放を要求する／ＢＵＳＲ
ＥＱ信号が、ハイレベルからロウレベルに立ち下がる。
ＣＰＵ１がバス１０への接続を解除すると、開放したこ
とを示す／ＢＵＳＡＣＫ信号が、時点ｔ１においてハイ
レベルからロウレベルに立ち下がる。制御回路５が、ロ
ウレベルからハイレベルに立ち上がるイネーブル信号Ｅ
Ｎをタイミング発生器６及びバッファ８に与えると、タ
イミング発生器６がバス１０に接続される。
【００４２】次に、Ｅ2 ＰＲＯＭ４が書き込み動作を終
了し、Ｒ／Ｂ信号がロウレベルからハイレベルに戻る。
このＲ／Ｂ信号の戻りを受けた制御回路５が、ハイレベ
ルからロウレベルに立ち下がるイネーブル信号ＥＮをタ
イミング発生器６及びバッファ８に与える。これによ
り、タイミング発生器６がバス１０から切り離される。
制御回路５がＣＰＵ１に対してバス１０に接続すること
を要求する／ＢＵＳＲＥＱ信号のレベルが、ロウからハ
イに戻る。ＣＰＵ１がバス１０に接続すると、接続した
ことを示す／ＢＵＳＡＣＫ信号が、時点ｔ２においてロ
ウレベルからハイレベルに戻る。時点ｔ３になると、再
び時点ｔ１と同様な動作が開始される。
了し、Ｒ／Ｂ信号がロウレベルからハイレベルに戻る。
このＲ／Ｂ信号の戻りを受けた制御回路５が、ハイレベ
ルからロウレベルに立ち下がるイネーブル信号ＥＮをタ
イミング発生器６及びバッファ８に与える。これによ
り、タイミング発生器６がバス１０から切り離される。
制御回路５がＣＰＵ１に対してバス１０に接続すること
を要求する／ＢＵＳＲＥＱ信号のレベルが、ロウからハ
イに戻る。ＣＰＵ１がバス１０に接続すると、接続した
ことを示す／ＢＵＳＡＣＫ信号が、時点ｔ２においてロ
ウレベルからハイレベルに戻る。時点ｔ３になると、再
び時点ｔ１と同様な動作が開始される。
【００４３】ここで、時点ｔ１から時点ｔ２までの間、
バス１０にはタイミング発生器６が接続されており、Ｅ
2 ＰＲＯＭ４への所定ブロック分の書き込みを行ってい
る最中に他のＲＯＭ２及び／又はＲＡＭ３のテストが行
われる。
バス１０にはタイミング発生器６が接続されており、Ｅ
2 ＰＲＯＭ４への所定ブロック分の書き込みを行ってい
る最中に他のＲＯＭ２及び／又はＲＡＭ３のテストが行
われる。
【００４４】時点ｔ２から時点ｔ３までの間は、バス１
０にはＣＰＵ１が接続され、ＣＰＵ１からＥ2 ＰＲＯＭ
４に書き込みに必要がデータが転送される。
０にはＣＰＵ１が接続され、ＣＰＵ１からＥ2 ＰＲＯＭ
４に書き込みに必要がデータが転送される。
【００４５】このように、本実施の形態によれば、Ｅ2
ＰＲＯＭ４への書き込み動作と、ＲＯＭ２の読み出し及
び／又はＲＡＭ３への書き込み及び読み出し動作とを並
列して進めていくことができる。よって、従来よりもテ
スト時間を短縮することが可能である。また、バス１０
やテスト用付加回路を２系統に増設することなく、１系
統のままで並列処理を行うことができるので、回路面積
の増大を防止することが可能である。
ＰＲＯＭ４への書き込み動作と、ＲＯＭ２の読み出し及
び／又はＲＡＭ３への書き込み及び読み出し動作とを並
列して進めていくことができる。よって、従来よりもテ
スト時間を短縮することが可能である。また、バス１０
やテスト用付加回路を２系統に増設することなく、１系
統のままで並列処理を行うことができるので、回路面積
の増大を防止することが可能である。
【００４６】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、上記実施の形態では
Ｅ2 ＰＲＯＭ４とテスト用プログラムを格納したＲＯＭ
２の他に、ＲＡＭ３を備えている。しかし、ＲＡＭは備
えていない装置に対しても本発明を適用することができ
る。
を限定するものではない。例えば、上記実施の形態では
Ｅ2 ＰＲＯＭ４とテスト用プログラムを格納したＲＯＭ
２の他に、ＲＡＭ３を備えている。しかし、ＲＡＭは備
えていない装置に対しても本発明を適用することができ
る。
【００４７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ー系統のバスに対する演算処理部とタ
イミング発生回路との接続を切り替えることで、演算処
理部を用いた電気的消去及びプログラム可能読み出し専
用メモリへの書き込み動作と、タイミング発生回路を用
いた読み出し専用メモリの読み出し動作とを並列して行
うことで、回路面積の増大を伴うことなくテスト時間を
短縮することができる。
憶装置によれば、ー系統のバスに対する演算処理部とタ
イミング発生回路との接続を切り替えることで、演算処
理部を用いた電気的消去及びプログラム可能読み出し専
用メモリへの書き込み動作と、タイミング発生回路を用
いた読み出し専用メモリの読み出し動作とを並列して行
うことで、回路面積の増大を伴うことなくテスト時間を
短縮することができる。
【図１】本発明のー実施の形態による半導体記憶装置の
構成を示したブロック図。
構成を示したブロック図。
【図２】同半導体記憶装置における各制御信号の波形を
示すタイムチャート。
示すタイムチャート。
【図３】従来のＭＣＵの概略構成を示したブロック図。
【図４】従来の他のＭＣＵの概略構成を示したブロック
図。
図。
【図５】従来のさらに他のＭＣＵの概略構成を示したブ
ロック図。
ロック図。
１ ＣＰＵ ２ ＲＯＭ ２ａ テスト用ＲＯＭ ３ ＲＡＭ ４ Ｅ2 ＰＲＯＭ ５ 制御回路 ６ タイミング発生器 ７ データ圧縮器
Claims (3)
- 【請求項１】ー系統のバスと、 前記バスに接続され、書き込みを開始すると書き込み開
始信号を出力し書き込みが終了すると書き込み終了信号
を出力する電気的消去及びプログラム可能読み出し専用
メモリと、 前記バスに接続された読み出し専用メモリと、 接続要求信号を与えられると前記バスに接続し、前記電
気的消去及びプログラム可能読み出し専用メモリに対し
て書き込みに必要なデータを転送し、接続解除要求信号
を与えられると前記バスへの接続を解除する演算処理部
と、 前記電気的消去及びプログラム可能読み出し専用メモリ
が前記書き込み開始信号を出力すると、前記演算処理部
に前記接続解除要求信号を与えるとともにイネーブル信
号を出力し、前記電気的消去及びプログラム可能読み出
し専用メモリが前記書き込み終了信号を出力すると、前
記前記演算処理部に前記接続要求信号を与えるとともに
ディスイネーブル信号を出力する制御回路と、 前記制御回路が前記イネーブル信号を出力すると動作状
態になり前記バスに接続され、前記読み出し専用メモリ
に読み出しに必要な信号を与え、前記制御回路が前記デ
ィスイネーブル信号を出力すると非動作状態になり前記
バスへの接続を解除されるタイミング発生器と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】前記電気的消去及びプログラム可能読み出
し専用メモリと、前記読み出し専用メモリとから読み出
されたデータを与えられて圧縮し格納するデータ圧縮器
をさらに備えることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記バスに接続され、前記タイミング発生
器から書き込み及び読み出しに必要な信号を与えられて
書き込み及び読み出しを行う書き込み及び読み出しメモ
リをさらに備えることを特徴とする請求項１又は２記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039051A JP2000242517A (ja) | 1999-02-17 | 1999-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039051A JP2000242517A (ja) | 1999-02-17 | 1999-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242517A true JP2000242517A (ja) | 2000-09-08 |
Family
ID=12542340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11039051A Pending JP2000242517A (ja) | 1999-02-17 | 1999-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000242517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059355A (ja) * | 2004-08-16 | 2006-03-02 | Saifun Semiconductors Ltd | マイクロコントローラーによって制御される不揮発性記憶装置 |
| JP2008192271A (ja) * | 2007-02-08 | 2008-08-21 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
-
1999
- 1999-02-17 JP JP11039051A patent/JP2000242517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059355A (ja) * | 2004-08-16 | 2006-03-02 | Saifun Semiconductors Ltd | マイクロコントローラーによって制御される不揮発性記憶装置 |
| JP2008192271A (ja) * | 2007-02-08 | 2008-08-21 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7233541B2 (en) | Storage device | |
| US7725621B2 (en) | Semiconductor device and data transfer method | |
| JP2000065899A (ja) | 半導体装置およびそのデータ書き換え方法 | |
| US20140237207A1 (en) | Method and system for enhanced performance in serial peripheral interface | |
| US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
| GB2276744A (en) | Memory module with parity bit emulation. | |
| US8015329B2 (en) | Data transfer coherency device and methods thereof | |
| US7533275B2 (en) | Data processing apparatus and memory card using the same | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| CN111447121B (zh) | Pcie控制器的测试方法、装置、设备及存储介质 | |
| JP3484296B2 (ja) | 半導体集積回路 | |
| JP2000242517A (ja) | 半導体記憶装置 | |
| CN100375946C (zh) | 装置识别 | |
| JP3189816B2 (ja) | 半導体記憶装置 | |
| CN117093535A (zh) | 一种片上系统及相关系统上电恢复方法 | |
| CN116719583B (zh) | 一种启动方法、可编程逻辑器件、计算设备及存储介质 | |
| JP2580999B2 (ja) | Ｄｍａコントローラ | |
| CN220252843U (zh) | 一种电子保险丝操作逻辑的验证装置 | |
| JPH0520474A (ja) | １チツプマイクロコンピユータ | |
| JP2003099164A (ja) | 基板間の接続方法 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JP2002024081A (ja) | 半導体集積回路装置 | |
| JP2002215413A (ja) | ファームウェア転送方法およびモジュール間データ伝送システム | |
| JP3071044B2 (ja) | マイクロコンピュータを備える半導体集積回路の試験方法 | |
| JP2819329B2 (ja) | プログラム記憶装置 |