JP2000242549A - ラインメモリ構成方法およびラインメモリ - Google Patents

Abstract

(57)【要約】 【課題】 画像信号のフォーマット変換や解像度変換処
理を小容量のラインメモリで行う。 【解決手段】 ラインメモリを複数のラインセグメント
とラインセグメントの接続情報を示すレジスタ群により
構成し、各信号処理部が遅延信号を得るために必要とす
るラインメモリを１つ以上のラインセグメントを縦続接
続することで実現する。ラインセグメントの接続情報を
示すレジスタは、複数の信号処理部に対し、最初にアク
セスするラインセグメントを設定する先頭ラインセグメ
ントレジスタと、複数のラインセグメントに対し、接続
されている信号処理部が次にアクセスすべきラインセグ
メントを設定する次ラインセグメント設定レジスタで構
成する。リンク構造を持ったラインメモリ構成をとるこ
とで、様々な長さの遅延回路やラインバッファを実現
し、信号処理集積回路内の複数の信号処理部で共用する
ラインメモリをシェアリングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はラインメモリの構成
方法とラインメモリに関わり、特に大規模信号処理集積
回路におけるラインメモリの構成方法とラインメモリに
関する。

【０００２】

【従来の技術】ディジタル映像メディアの普及に伴い、
動画像信号処理システムは様々な形態の動画像を取り扱
うことが必要になってきた。例えば、放送衛星を使った
ディジタル衛星放送はＨＤＴＶ（ＨｉｇｈＤｅｆｉｎｉ
ｔｉｏｎＴｅｌｅＶｉｓｏｎ）放送を中心に、４８０
Ｉ、４８０Ｐ、７２０Ｐ、１０８０Ｉなど複数の解像度
の異なるフォーマットが採用される。これらのフォーマ
ットの画像を受信した後表示するには、ディスプレイに
合わせたフォーマット変換が必要である。垂直方向の画
像信号処理のためには、水平ライン分の遅延信号を生成
するためにラインメモリが用いられる。各画像処理部ご
とにラインメモリを用意するのでは、信号処理全体の回
路規模に対するラインメモリの割合が高くなってしま
う。これに対して、排他的に実行される信号処理部とラ
インメモリの接続にセレクタを挿入して、共通のライン
メモリにアクセスする信号処理部を信号処理の動作モー
ドに応じて選択する共用化手法が提案されている。この
ような共用化手法に関しては、例えば特開平８−３３１
４８０号公報がある。

【０００３】

【発明が解決しようとする課題】従来、信号処理部ごと
にラインメモリを接続する場合には、必要なラインメモ
リをすべて独立に備える必要があった。また、複数の信
号処理部でラインメモリを共用する場合には、ラインメ
モリに接続される複数の信号処理部のうち最大遅延を実
現するラインメモリ容量を、同時に使用するだけの本数
を用意する必要があった。全ての信号処理回路をＬＳＩ
（半導体集積回路装置）上に実装する場合、ラインメモ
リのチップ面積や消費電力に占める割合が多くなる問題
点がある。さらに多くの信号処理回路を１チップにする
ためには、効率よく共用化できるラインメモリを構成す
ることが不可欠である。高画質化の要求への対応とし
て、フィルタのタップ数を増やす必要があり、ますます
ラインメモリを有効活用する技術が望まれる。

【０００４】本発明の目的は、複数の信号処理部でライ
ンメモリを共用した時に、各信号処理部へのラインメモ
リの分配を最適化し、複数の信号処理部全体でのライン
メモリコストを最小限に抑えることにある。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、信号処理部が必要とするラ
インメモリ（以下論理ラインと呼ぶ）を複数のラインセ
グメントを単体又は縦続接続して実現する。複数の信号
処理部に対し、最初にアクセスするラインセグメントを
設定する先頭ラインセグメントレジスタと、複数のライ
ンセグメントに対し、接続されている信号処理部が次に
アクセスすべきラインセグメントを設定する次ラインセ
グメント設定レジスタと、複数の信号処理部とラインセ
グメントの接続を切り替えるセレクタを備え、各信号処
理部が接続するラインセグメントを選択する。ラインセ
グメント制御は、ラインメモリに接続される数の各信号
処理が最初に接続するラインセグメントをＣＰＵにより
制御されるラインセグメント制御レジスタにより接続す
る。信号処理部から出力されるデータのリードライト制
御信号にしたがって、接続されているラインセグメント
の物理アドレスを変化させ、ラインセグメントの最大物
理アドレスと一致した時に、ラインセグメントを次ライ
ンセグメントレジスタ情報に従って、ラインセグメント
の接続を切り替える。

【０００６】このようにリンク構造を持ったラインメモ
リ構成をとることで、様々な長さの遅延回路やラインバ
ッファを実現し、信号処理集積回路内の複数の信号処理
部でラインメモリをシェアリングすることで、全体のラ
インメモリコストを低減する。動作モードに応じて最適
なラインメモリ構成を提供できる。

【０００７】

【発明の実施の形態】本発明の第１の実施形態のライン
メモリは、複数のラインセグメントにより構成され、接
続された各信号処理部が遅延信号を得るために必要とす
る論理ラインを１つ以上のラインセグメントを縦続接続
することで実現する。画像のノイズ除去や垂直拡大／縮
小処理、フォーマット変換などを行うためのラインメモ
リをまとめ、複数のラインメモリを一括管理することに
より、最小限のメモリ容量で必要な機能を実現する。

【０００８】本発明の第１の実施形態を図１に示す。図
１において、１はラインメモリを必要とする第１の信号
処理部、２はラインメモリを必要とする第Ｎの信号処理
部（ただしＮは整数）、３は本発明の第１の実施形態の
ラインメモリを制御する中央演算処理装置（以下、ＣＰ
Ｕと呼ぶ。）、４は本発明の第１実施形態を示すライン
メモリ、４０は複数のラインセグメント４４，４５の接
続を設定するレジスタ、４１は信号処理部１に対する物
理アドレスと接続するラインセグメントの選択制御信号
発生部、４２は信号処理部２に対する物理アドレスと接
続するラインセグメントの選択制御信号発生部、４３は
信号処理部１、２とラインセグメント４４，４５のデー
タ、アドレスおよび制御信号の接続を選択するＮ×Ｍの
セレクタ、４４は第１のラインセグメント、４５は第Ｍ
のラインセグメント（ただしＭ＞１の整数）である。

【０００９】本発明の第１の実施形態のラインメモリ
は、代表として例示的に示されている第１の信号処理部
１とデータＳ６とラインメモリのリードライト制御信号
Ｓ７で接続される。制御信号Ｓ７としては、アドレスの
インクリメントやリセット信号である。上記信号処理部
１は入力信号Ｓ１に対し、本発明のラインメモリ出力Ｓ
６を利用して出力信号Ｓ２を得る。また、代表として例
示的に示されている第Ｎの信号処理部２とは、データＳ
８とラインメモリのリードライト制御信号Ｓ９で接続さ
れる。信号処理部２は入力信号Ｓ３に対し、本発明のラ
インメモリ出力Ｓ８を利用して出力信号Ｓ４を得る。こ
の実施例では、Ｎ個の信号処理部に対応するよう構成さ
れているが、同図ではそのうち第１と第Ｎの信号処理部
が代表しとて例示的に示されている。

【００１０】ラインセグメント設定レジスタ４０は、Ｎ
個からなる信号処理部１、２が最初に接続されるべきラ
インセグメントを設定する信号処理部１ないしＮに対応
して設けられるＮ個からなるレジスタ４０１、４０２
と、Ｍ個のラインセグメントのそれぞれに対応して設け
られ、次に接続されるべきラインセグメントを設定する
Ｍ個からなるレジスタ４０３，４０４から構成される。
同図では、それぞれ２つずつのレジスタ４０１，４０２
及び４０３と４０４が例示的に示されている。各レジス
タのビット幅はラインセグメント数Ｍを表現できれば良
い。

【００１１】上記ラインセグメント設定レジスタ４０は
ＣＰＵ３と接続され、ＣＰＵ３からソフトウェアによる
設定が可能である。ラインセグメント設定レジスタ４０
は外部からの書き込み用、内部動作用の２ブロック構成
として、各論理ラインの先頭セグメント、およびライン
セグメント間のリンク情報をＣＰＵ３からのデータ書き
込みによって更新後、内部動作用レジスタは、例えば、
垂直同期信号を起点としてレジスタ値を更新すればよ
い。

【００１２】第１の信号処理部の物理アドレス・選択制
御信号発生部４１は、信号処理部１とラインセグメント
設定レジスタ４０と接続され、信号処理部１が接続する
ラインセグメントの選択制御信号Ｓ１１と、選択された
ラインセグメントに対する物理アドレスＳ１０の生成を
行う。第Ｎの信号処理部の物理アドレス・選択制御信号
発生部４２は、信号処理部２とラインセグメント設定レ
ジスタ４０と接続し、信号処理部２が接続するラインセ
グメントの選択制御信号Ｓ１３と、接続されたラインセ
グメントに対する物理アドレスＳ１２の生成を行う。図
示しない他の信号処理部（２〜Ｎ−１）においても、上
記同様な物理アドレス・選択制御信号発生部が設けられ
るものである。

【００１３】物理アドレス・選択制御信号発生部４１の
詳細を図２に示す。図２において、４１１は物理アドレ
スカウンタ、４１２はラインセグメントの選択制御信号
発生部、４１３はラインセグメントの最大物理アドレス
を選択するセレクタ、４１４は物理アドレスの比較器で
ある。他の２ないしＮの物理アドレス・選択制御信号発
生部も上記同様である。上記物理アドレス・選択制御信
号発生部４１の動作を図３の動作フローにしたがって次
に説明する。

【００１４】物理アドレス・選択制御信号発生部４１
は、まず、動作の起点として、映像信号の水平同期信号
に同期したリセット制御信号Ｓ７により初期化される。
物理アドレスカウンタ４１１はリセットされ、ラインセ
グメント選択信号発生部４１２は、レジスタ設定された
先頭ラインセグメント４０１をロードする（ステップ
１）。ここでセレクタ４１３は、ロードされた先頭ライ
ンセグメントに従い、現在接続されたラインセグメント
の最大物理アドレスを出力する（ステップ２）。続い
て、物理アドレスカウンタ４１１は、接続されている信
号処理部１から入力されるラインメモリ制御信号Ｓ７に
従って物理アドレスをインクリメントする（ステップ
３）。

【００１５】比較器４１４は物理アドレス４１１のカウ
ント値とセレクタ４１３で選択された最大物理アドレス
との比較を行う（ステップ４）。現在選択されているラ
インセグメントの最大アドレスと一致すると、物理アド
レスカウンタ４１１をリセットすると共に、選択されて
いるラインセグメントの次ラインセグメントレジスタに
設定されているラインセグメント番号（４０３〜４０
４）ロードする（ステップ５）。ロードされた次ライン
セグメント番号がゼロ（ＮＵＬＬ）ポインタでなけれ
ば、ラインセグメントの最大物理アドレスのロード以下
の動作を繰り返す（ステップ６）。

【００１６】また、ロードされた次ラインセグメント番
号がゼロポインタの場合には、次にくるラインセグメン
トがなく、その論理ラインの終端を示し、物理アドレス
のインクリメントを停止する。以上の動作で、物理アド
レス・選択制御信号発生部は、ラインセグメントに対す
る物理アドレスの生成と、各信号処理部がどのラインセ
グメントに接続するかの選択制御信号を生成する。

【００１７】セレクタ４３は、外部接続された各信号処
理部に対応したアドレス制御部４１，４２から入力され
る信号処理部とラインセグメントの選択制御信号Ｓ１
１，Ｓ１３に従って、信号処理部とラインセグメントの
データ、アドレスおよび制御信号のパスを切り替える。
ラインセグメント４４はセレクタ４３とデータＳ１４、
アドレスおよび制御信号Ｓ１５で接続され、ラインセグ
メント４５はセレクタ４３とデータＳ１６、アドレスお
よび制御信号Ｓ１７で接続されている。

【００１８】各ラインセグメントは、リードとライトが
同時に行えるものが望ましく、例えばデュアルポートＳ
ＲＡＭで実現することが可能である。２つのポートをリ
ード／ライト専用ポートとすることで、同一ラインメモ
リのリード処理とライト処理の独立な動作を可能にす
る。ただし、同じタイミングで同一アドレスへのリード
／ライトは起きないように各信号処理部のアクセス制約
を設ける。

【００１９】本発明のラインメモリにおけるレジスタ４
０の設定に従って、複数のラインセグメントのと信号処
理部の接続を切り替えることにより、信号処理部１ない
しＮにおいて、それぞれに必要な論理ラインメモリが実
現できる。各信号処理部からの全ての信号はセレクタ４
３を介して第１〜Ｍのいずれかのラインセグメントに接
続することで、各信号処理部の独立動作が可能である。
また、メモリを共用しつつ、各信号処理部からは、一本
の論理ラインに見える。

【００２０】レジスタ設定項目に着目する。セレクタ４
３は、Ｎ個の信号処理部に対して、接続すべきＭ個のラ
インセグメントを選択している。これらの組み合わせの
全てをレジスタ設定すると、Ｎ×Ｍ個の設定が必要にな
る。本発明による、ラインセグメント設定レジスタ４０
では、Ｎ個の各信号処理部の先頭ラインセグメントと、
Ｍ個の各ラインセグメントに対する次に接続されるべき
ラインセグメントの合わせてＮ＋Ｍ個の設定で済む。本
発明によるレジスタセットは、より多くの信号処理部で
論理ラインメモリを共用する場合に、少ない設定項目で
効率のよいラインメモリが実現可能である。

【００２１】次に、本発明の第１の実施形態のラインメ
モリによる複数の信号処理部でのラインメモリの共用実
現を図４に示す信号処理を基に説明する。図４は、ディ
ジタル放送の受信回路の一部を抜粋簡略化したものであ
る。まず、ＭＰＥＧ２で符号化されたビットストリーム
をデコードし、ノイズ除去処理後、さらにフォーマット
変換を行う一連の信号処理である。ノイズ除去処理とフ
ォーマット変換処理でこの発明に係るラインメモリを共
用する動作を説明する。

【００２２】図４において、５はＭＰＥＧ２ＨＬデコー
ダ、６はノイズ除去処理部、７はフォーマット変換部、
８はセレクタである。フォーマット変換部７において、
７１、７３、７５、７７はセレクタ、７２は水平方向の
拡大もしくは縮小処理を行う水平解像度変換部、７４は
入力ビットストリームと出力信号で同期が異なる場合の
同期変換用のラインバッファ、７６は垂直方向の拡大も
しくは縮小処理を行う垂直解像度変換部である。

【００２３】ノイズ除去処理部６では、ＭＰＥＧ２によ
り符号化された画像信号において、符号化マクロブロッ
クやＤＣＴブロックの境界に生じるブロック歪み、ある
いは、画像信号の高周波成分が粗く量子化されたことに
より画像のエッジ付近に見られるリンギングノイズ（モ
スキートノイズ）を除去するフィルタを指す。例えば、
ブロック歪み除去フィルタとして動作させるには、ブロ
ック境界位置における画素値の変化を計算し、ブロック
歪みが大きいと判定した部分に、適応的にノイズ除去フ
ィルタを施す。これらのノイズ削減フィルタは、局所演
算器を用いることにより実現できる。ここでは簡単に、
垂直に３タップのフィルタリングを行うことを想定す
る。この場合、２水平ライン分の遅延回路が必要にな
る。

【００２４】フォーマット変換部７では、画像の拡大縮
小の処理に応じて、水平解像度変換部７２と、同期変換
ラインバッファ７４、垂直解像度変換部７６の接続を切
り替えるセレクタ７１、７３、７５、７７を適宜切り替
える。フォーマット変換部７を通過する信号の経路は遅
延信号を得るためのラインメモリが最小になるように、
例えば水平拡大、垂直拡大の場合は、同期変換ラインバ
ッファ７４、垂直解像度変換部７６、水平解像度変換部
７２の順に設定するのが望ましい。水平縮小、垂直拡大
の場合は、水平解像度変換部７２、同期変換ラインバッ
ファ７４、垂直解像度変換部７６の順に設定するのが望
ましい。水平拡大、垂直縮小の場合は、垂直解像度変換
部７６、同期変換ラインバッファ７４、水平解像度変換
部７２の順に設定するのが望ましい。水平縮小、垂直縮
小の場合は、水平解像度変換部７２、垂直解像度変換部
７６、同期変換ラインバッファ７４の順に設定するのが
望ましい。

【００２５】このうち垂直解像度変換部７６にて水平ラ
インの遅延信号を得るためのラインメモリが必要であ
る。ラインバッファ７４は、ラインメモリで構成し、メ
モリライトはＭＰＥＧデコード信号の同期で、メモリリ
ードは表示ディスプレイ系の同期に合わせて制御するこ
とで同期変換を行う。セレクタ８は、ノイズ除去処理部
６の出力信号とフォーマット変換部７の出力信号との切
り替えを行う。デコーダ５のデコード信号が表示系の同
期と同じときにフォーマット変換部７をスルーさせるよ
うにする。

【００２６】以上の処理部でラインメモリを必要とする
ブロックの接続関係の詳細を図５に示す。ここでは簡単
のため、輝度信号のみを示し、ノイズ除去処理部６は垂
直３ラインの信号処理を、またフォーマット変換部７で
は垂直４ラインのデータを使って拡大縮小処理を行う場
合を示す。図５において６１、６２、７３１、７３２、
７３３は水平ラインの遅延信号を得るための遅延回路で
ある。６３は局所演算器、７３４は垂直フィルタであ
る。なお、図５において本発明のラインメモリ４との接
続が点線で表記したのは、その動作モード時において信
号のやり取りがないことを示している。

【００２７】図５において、信号処理の出力として水平
１９２０画素、飛び越し走査系の垂直１０８０ライン
（１０８０Ｉと呼ぶ）を仮定する。まず、（Ａ）モード
１として、水平１９２０画素、飛び越し走査系の垂直１
０８０ラインの復号化画像が入力され、ノイズ除去処理
部６でノイズ除去したのちに、フォーマット変換部７を
スルーして出力する処理経路を想定する。

【００２８】（Ｂ）モード２として、水平７２０画素、
飛び越し走査系の垂直４８０ラインの復号化画像が入力
され、ノイズ除去処理部６でノイズ除去したのちに、フ
ォーマット変換部７で水平１９２０画素、飛び越し走査
系の垂直１０８０ラインに水平垂直拡大する経路を想定
する。図中６１、６２、７３１、７３２、７３３、７４
中に記載された数字は、各遅延回路で必要なラインメモ
リ容量（バイト；Ｂｙｔｅ）を示している。

【００２９】図５の信号処理で必要なラインメモリは、
本発明によるラインメモリ構成では、７２０バイトのラ
インセグメントを６つ用意すればよい。それぞれライン
セグメント＃１〜＃６で表す。図１のブロック図におい
てはＭ＝６である。また、ラインメモリを必要とする信
号処理部は、６１、６２、７３１、７３２、７３３、７
４の６個である。すなわち図１のブロック図においては
Ｎ＝６である。

【００３０】この場合の動作モードによるラインセグメ
ント設定を次の表１と表２に示す。動作モード１におけ
る遅延回路６１の論理ラインのラインセグメントによる
実現方法を図６に、また動作モード２における遅延回路
７３１の論理ラインのラインセグメントによる実現方法
を図７に示す。図６では、１９２０バイトの２つの論理
ラインを７２０バイトのラインセグメント＃１、＃２、
＃３、及び＃４、＃５、＃６、をそれぞれ縦続接続する
ことで実現している。図７では、７２０バイトの６つの
論理ラインを７２０バイトのラインセグメント＃１、＃
２、＃３、＃４、＃５、＃６、をそれぞれ単独で用いる
ことで実現している。本発明のラインメモリでは、７２
０バイトと１９２０バイトのように異なる長さのライン
メモリをラインセグメントの単体使用又は縦続接続使用
により実現している。各ラインセグメントに着目するな
ら動作モードに応じて、異なる信号処理のラインメモリ
として利用されている。

【００３１】以上により、ラインメモリの使用状況が異
なる動作モードにおいて、ラインセグメントレジスタ４
０の設定を変更するだけで複数の信号処理部で必要とな
る論理ラインメモリを実現できることが分かる。

【００３２】

【００３３】

【００３４】各信号処理部にラインメモリを独立に配置
する場合の総ラインメモリ容量は、１９２０バイト×２
ライン＋７２０バイト×４ラインの６７２０バイトにな
る。また、従来の単純なセレクタによるラインメモリの
切替えの場合も、同じく、１９２０バイト×２ライン＋
７２０バイト×４ラインの６７２０バイト必要になる。
本発明によるラインメモリ構成では、７２０×６ライン
の４３２０バイトで済む。ラインセグメントをより細か
く設定することで更なるラインメモリの小容量化も可能
である。

【００３５】本発明の第２の実施形態を図８、図９で説
明する。図８に本発明の第２の実施形態のラインメモリ
のブロック図を示す。図１の第１の実施形態のラインメ
モリに比べて、先頭ラインセグメント情報を切り替える
セレクタ４６、第１のラインメモリ要求部の第Ｌのライ
ンセグメント設定レジスタ（ただしＬ＞１の整数）４０
５が追加されている。セレクタ４６では、論理ラインの
先頭を示すレジスタ４０１、４０４のいずれかを信号処
理部１からの先頭ラインセグメント選択制御信号Ｓ１８
にしたがって切り替える。先頭ラインセグメント選択制
御信号Ｓ１８を追加することで、複数の論理ラインを１
系統のデータＳ６、制御信号Ｓ７によりアクセス可能に
なる。

【００３６】本実施例の場合、物理アドレス・選択制御
信号発生部４１における物理アドレスの発生動作は第１
の実施形態と同じであるが、ラインセグメントの切替え
は、物理アドレスが今接続されているラインセグメント
の最大アドレスと一致した以外に、制御信号Ｓ１８が変
更になった場合にも行われる。この場合論理ラインのア
ドレスが０になるため、物理アドレスを０にリセット
し、さらに、次の論理ラインの先頭ラインセグメントを
示すレジスタ値をロードする。

【００３７】本発明の第２の実施形態のラインメモリの
動作を図９により説明する。信号処理としてフォーマッ
ト変換部を例に説明する。図９において７３５は、入力
信号をどの遅延回路に入力するかを選択制御するライン
メモリライト制御部７３５、７３６はセレクタである。
入力信号はライト制御部７３５により、選ばれた論理ラ
インメモリへ、１組の制御信号Ｓ７１により論理ライン
１本にライト（Ｓ６１）される。ラインメモリのリード
はフィルタ部７３４が各遅延信号を全て必要とするの
で、３組の制御信号Ｓ７２、Ｓ７３、Ｓ７４により論理
ライン３本からリード動作（Ｓ６２、Ｓ６３、Ｓ６４）
を行う。フィルタ部７３４では、メモリライト制御部７
３５から入力されるメモリライト制御信号Ｓ１８によ
り、各論理ラインの出力信号の遅延時間を判定してフィ
ルタ処理を行う。

【００３８】前記図５のフォーマット変換部７の垂直解
像度変換部７３では、遅延回路７３１の出力信号を遅延
回路７３２に、遅延回路７３２の出力信号を遅延回路７
３３に入力しているのに対し、図９の本実施例では、同
期変換ラインバッファ７４の出力を入力する遅延回路を
選択すれば、３つの遅延回路へのライトは１系統で済
む。複数の論理ラインを１つの制御信号によりアクセス
可能になる。不必要なラインメモリへのリードライト動
作をなくすことができる。

【００３９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 信号処理手段と接続される複数のラインセグメ
ントと、前記複数のラインセグメントの接続情報を設定
するレジスタとを用い、前記レジスタに設定された接続
情報に従って前記複数のラインセグメントを単体又は縦
続接続することで、前記信号処理手段が必要とする論理
ラインメモリを構成することにより、様々な長さの遅延
回路やラインバッファを実現することができ、信号処理
集積回路内の複数の信号処理部でのラインメモリを小規
模の回路を用いて実現することができるという効果が得
られる。

【００４０】（２） 上記ラインセグメントの接続情報
を設定するレジスタには、複数の信号処理手段の論理ラ
インメモリの先頭を示すラインセグメント番号と、複数
のラインセグメントの次に縦続接続されるラインセグメ
ント番号とを記録させるようにすることにより、ソフト
ウェアによる様々な長さの遅延回路やラインバッファを
実現することができるという効果が得られる。

【００４１】（３） 上記ラインセグメントの接続情報
を設定するレジスタがゼロポインタのときに論理ライン
メモリの最終として処理することにより接続の有無も含
めて同一の情報で判定することができるからリンク構成
の判定が簡単に行えるという効果が得られる。

【００４２】（４） 信号処理手段とセレクタを介して
選択的に接続される複数のラインセグメントと、前記複
数のラインセグメントの接続情報を設定するレジスタと
を備え、前記レジスタに保持された接続情報に従って前
記セレクタを制御して前記複数のラインセグメントを単
体又は縦続接続して前記信号処理手段が必要とする論理
ラインメモリを構成することにより、様々な長さの遅延
回路やラインバッファを実現することができ、信号処理
集積回路内の複数の信号処理部でのラインメモリを小規
模の回路を用いて実現することができるという効果が得
られる。

【００４３】（５） 上記ラインセグメントの接続情報
を設定するレジスタとして、複数の信号処理手段の論理
ラインメモリの先頭を示すラインセグメント番号と、複
数のラインセグメントの次に縦続接続されるラインセグ
メント番号とで用いることにより、個々のラインセグメ
ントを最小単位とし、その全ての組み合わせでの使用が
きるという効果が得られる。

【００４４】以上、本発明の実施例について詳細に説明
した。このように、本発明を画像信号処理に適用するこ
とにより、複数の信号処理部で共用可能な異なる長さの
ラインメモリを効率良く実現できる。また、様々な動作
モードに応じた、自由度の高いラインメモリ構成を実現
することができる。

【００４５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。前記実施例で
は、ラインメモリを利用する信号処理部として、画像の
ノイズ除去処理、解像度変換処理の場合について言及し
たが、勿論この信号処理の組み合わせに限定されること
なく、他の信号処理を組み合わせた場合にも同様に適用
できる。また、ラインセグメントの実現方法は特に規定
せず、ＳＲＡＭでもフリップフロップを組み合わせて利
用した方法であってもよい。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、信号処理手段と接続される
複数のラインセグメントと、前記複数のラインセグメン
トの接続情報を設定するレジスタとを用い、前記レジス
タに設定された接続情報に従って前記複数のラインセグ
メントを単体又は縦続接続することで、前記信号処理手
段が必要とする論理ラインメモリを構成することによ
り、様々な長さの遅延回路やラインバッファを実現する
ことができ、信号処理集積回路内の複数の信号処理部で
のラインメモリを小規模の回路を用いて実現することが
できる。

【００４７】すわなち、本発明のラインメモリ構成方法
では、（１）接続する信号処理部に対し長さの異なるラ
インメモリが実現でき、（２）複数の信号処理部に対し
てラインメモリの共用が可能で、（３）共用するライン
メモリ容量を小さくすることができ、回路規模縮小によ
るコスト低減と回路消費電力の低減が可能になる。ま
た、本発明によるラインセグメントの接続設定レジスタ
により、少ないレジスタで自由度の大きな回路システム
が構成可能である。すなわち、信号処理の多くの動作モ
ードに対応可能であり、またシステム仕様変更に対して
も容易に対応できる。

【図面の簡単な説明】

【図１】本発明によるラインメモリの第１実施形態を示
すブロック図である。

【図２】図１の第１の物理アドレス・選択制御信号発生
部を示す図である。

【図３】本発明によるラインメモリの第１実施形態の動
作フローチャート例である。

【図４】本発明によるラインメモリの第１実施形態を備
える信号処理を示すブロック図である。

【図５】図４における本発明のラインメモリと信号処理
部との接続詳細を示すブロック図である。

【図６】本発明によるラインメモリの第１実施形態のラ
インメモリセグメントの第１の例を示す図である。

【図７】本発明によるラインメモリの第１実施形態のラ
インメモリセグメントの第２の例を示す図である。

【図８】本発明によるラインメモリの第２実施形態を示
すブロック図である。

【図９】本発明によるラインメモリの第２実施形態と信
号処理部との接続詳細を示すブロック図である。

【符号の説明】

１…第１の信号処理部、２…第Ｎの信号処理部、３…Ｃ
ＰＵ、４…ラインメモリ、４０…ラインセグメント設定
レジスタ、４１…第１の物理アドレス・選択制御信号発
生部、４２…第Ｎの物理アドレス・選択制御信号発生
部、４３…データ・アドレス・制御信号セレクタ、４４
…第１のラインセグメント、４５…第Ｍのラインセグメ
ント、４０１…第１の信号処理部の先頭ラインセグメン
ト設定レジスタ、４０２…第Ｎの信号処理部の先頭ライ
ンセグメント設定レジスタ、４０３…第１のラインセグ
メントの次ラインセグメント設定レジスタ、４０４…第
Ｍのラインセグメントの次ラインセグメント設定レジス
タ、４０５…第１のラインメモリ要求部の第Ｌの先頭ラ
インセグメント設定レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 公一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所システムＬＳＩ開発セン タ内 Ｆターム(参考） 5B047 AA30 EA05 5B060 AB08 AC13 GA00 GA06 5F083 BS00 LA06 ZA13

Claims (5)

【特許請求の範囲】
1. 【請求項１】 信号処理手段と接続される複数のライン
   セグメントと、 前記複数のラインセグメントの接続情報を設定するレジ
   スタとを用い、 前記レジスタに設定された接続情報に従って、前記複数
   のラインセグメントを単体又は縦続接続することで、前
   記信号処理手段が必要とする論理ラインメモリを構成す
   ることを特徴とするラインメモリ構成方法。
2. 【請求項２】 請求項１において、 上記ラインセグメントの接続情報を設定するレジスタに
   は、複数の信号処理手段の論理ラインメモリの先頭を示
   すラインセグメント番号と、複数のラインセグメントの
   次に縦続接続されるラインセグメント番号とを記録させ
   るものであることを特徴とするラインメモリ構成法。
3. 【請求項３】 請求項１又は請求項２において、 上記ラインセグメントの接続情報を設定するレジスタが
   ゼロポインタのときに論理ラインメモリの最終として処
   理することをであることを特徴とするラインメモリ構成
   法。
4. 【請求項４】 信号処理手段とセレクタを介して選択的
   に接続される複数のラインセグメントと、 前記複数のラインセグメントの接続情報を設定するレジ
   スタとを備え、 前記レジスタに保持された接続情報に従って前記セレク
   タを制御して前記複数のラインセグメントを単体又は縦
   続接続することで、前記信号処理手段が必要とする論理
   ラインメモリを構成することを特徴とするラインメモ
   リ。
5. 【請求項５】 請求項４において、 上記ラインセグメントの接続情報を設定するレジスタ
   は、複数の信号処理手段の論理ラインメモリの先頭を示
   すラインセグメント番号と、複数のラインセグメントの
   次に縦続接続されるラインセグメント番号とを記録する
   ものであることを特徴とするラインメモリ。