JPH11317962A - データ格納方法およびデータ転送回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来例に比して半分以下のアドレスカウンタ
回路により、メモリ間で画像データ等の転送を行うこと
が可能なデータ転送回路を提供する。 【解決手段】 メモリ間、あるいは、メモリから他回路
へデータを転送させるデータ転送回路において、少なく
とも一つのアドレスカウンタ回路（ａ）と、前記アドレ
スカウンタ回路のカウント値を並べ替えて、前記メモリ
のアドレス入力端子に出力するアドレス並び替え装置
（ｃ）とを有する。また、モード選択回路（ｅ）を有
し、アドレス並び替え装置は、モード選択回路の制御の
下に、その動作タイミング、アドレスの並び替えの組み
合わせを変更する。また、アドレスカウンタ回路は、外
部からプレセット可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの格納方法
およびデータ転送回路に係わり、特に、ＭＰＥＧ準拠エ
ンコードシステムにおける、入力画像データのフレーム
メモリへの格納、あるいは、動きベクトル検出する場合
等のフレームメモリからの画像データのデータ転送に適
用して有効な技術に関する。

【０００２】

【従来の技術】ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒ
ｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）エンコードシステム
は動画像データ（以下、単に画像と称する。）の効率的
画像圧縮を目的としており、経時変化による画像の動き
を動きベクトルとして検出し、画像圧縮時の符号化係数
として用いている。この動きベクトルは、画像のフレー
ム間またはフィールド間比較により検出されるため、Ｍ
ＰＥＧエンコードシステムでは、常に数フレームの画像
を保持し、比較先データとなるＩピクチャ画像（Ｉｎｔ
ｒａ ｃｏｄｅｄ Ｐｉｃｔｕｒｅ）およびＰピクチャ
画像（Ｐｒｅｄｉｃｔｉｖｅ ｃｏｄｅｄ Ｐｉｃｔｕ
ｒｅ）、並びに、比較元データとなるＢピクチャ画像
（Ｂｉｄｉｒｅｃｔｉｏｎａｌｌｙ Ｐｒｅｄｉｃｔｉ
ｖｅ ｃｏｄｅｄ Ｐｉｃｔｕｒｅ）およびＰピクチャ
画像を動きベクトル検出回路にタイミングを合わせ供給
しなければならない。この場合に、画像は、インタレー
ス方式にて入力される画像に対し、ＭＰＥＧの符号化単
位に合わせ１６×１６画素のマクロブロック（以下、Ｍ
Ｂと称する。）単位としなければならない。さらに、こ
れとは別に、圧縮処理される原画像はＤＣＴ（離散コサ
イン変換）単位の８×８画素のブロック単位として並べ
変え、ＤＣＴ処理回路に供給しなければならない。通
常、画像の各画素（１画素）は、８ビット幅の輝度情報
（Ｙ）と、８ビット幅の色差情報（Ｃｂ（＝Ｂ（青）−
Ｙ），Ｃｒ（＝Ｒ（赤）−Ｙ））とから成るデジタルデ
ータで構成される。

【０００３】図１７は、ＭＰＥＧエンコードシステムに
おける、入力画像、圧縮処理される原画像、および動き
ベクトル検出用の画像のデータ配列を示す図である。図
１７（ａ）は入力画像であり、インタレース入力による
トップフィルド（Ｔｏｐ Ｆｉｅｌｄ）と、ボトムフィ
ルド（Ｂｏｔｔｏｍ Ｆｉｅｌｄ）とで１フレームを構
成し、１フィルド内での画像入力順序は、左から右、上
から下への配列となっていることを表わしている。図１
７（ｂ）はエンコード時に圧縮処理される原画像であ
り、ＤＣＴ単位である８×８画素の６４画素を１単位と
して扱う。このため、このときの画像は、ライン単位で
トップフィルドとボトムフィルドとを交互に組み合わせ
たデータ配列、即ち、図１７（ａ）に示す入力画像のト
ップフィルドの８×４画素と、ボトムフィルドの８×４
画素とが合わさったデータ配列とする必要がある。ま
た、ＤＣＴ単位での画像処理は、ＭＢ単位で順番に処理
する必要があるため、図１７（ｂ）内に示す番号順に処
理する必要がある。図１７（ｃ）は動きベクトル検出用
の画像であり、ＭＢ単位で圧縮処理されるエンコード用
の原画像の圧縮係数として使用されるため、同様にトッ
プフィルドとボトムフィルドとを交互に組みあわせた、
１６×１６画素の２５６画素を１単位として処理する。

【０００４】図１８は、ＭＰＥＧエンコードシステムに
おける、各メモリの接続構成の一例を示すブロック図で
ある。入力画像は、ＮＴＳＣ方式の場合、１／３０秒毎
に１フレームの画像データが線順次で入力される。その
画像をフレームメモリ（ｄ）に一時格納し、読み出し、
またはメモリ間のデータ転送を行う時に所望の配列にて
読み出すことにより、ＭＰＥＧ準拠により定められてい
る前述のデータ配列を生成する。ここで、フレームメモ
リ（ｄ）としては、動きベクトル検出の際に、比較対象
となる前後数フレーム分の画像データが保持できる容量
が必要となる。また、エンコーダ（符合化部）（ｎ）で
の原画像のエンコード、動きベクトル検出回路（ｍ）で
の動きベクトル検出および入力画像のフレームメモリ
（ｄ）への書き込みは、同時に行われる。したがって、
入力画像をフレームメモリ（ｄ）に格納し、当該フレー
ムメモリ（ｄ）に格納された画像を、エンコーダ（ｎ）
あるいは動きベクトル検出回路（ｍ）へ転送を繰り返す
必要があるが、システムの簡略化のためデータバス
（ｌ）は共通とし、各々にレート変換用のＦＩＦＯ（先
入れ先出し）方式のバッファメモリ（ｊ）を用い、フレ
ームメモリ（ｄ）への画像の書き込み、読み出しは、画
像入力時の数倍のレートで転送するなどの工夫がなされ
ている。また他に、動きベクトル検出回路（ｍ）での動
きベクトル検出のための参照データを保持するためのメ
モリ（以下、リファレンスメモリと称する。）（ｋ）を
必要とし、上記データ転送の合間に、Ｉピクチャまたは
Ｐピクチャの１フレーム分のデータを転送する必要があ
る。

【０００５】また、入力画像の保存形式はＭＰＥＧ準拠
に準じ、マクロブロック単位の（４：２：０）形式であ
る。ＭＰＥＧ準拠での（４：２：０）形式は、図１９
（ａ）に示すように、１ＭＢは４個の輝度情報（Ｙ）に
より構成された１６×１６画素単位と、輝度情報（Ｙ）
に対して水平、垂直にそれぞれ２：１の半分の画素に削
減された（または間引かれた）８×８画素単位の２個の
色差情報（Ｃｂ，Ｃｒ）を持つ。したがって、エンコー
ダ（ｎ）への入力データは、図１９（ｂ）に示すように
なる。

【０００６】これらのＭＢをＭＰＥＧ準拠にて符号化す
るには、図２０に示すように、始めに、１６×１６画素
の輝度情報（Ｙ）のＤＣＴブロックの１と、８×８画素
の色差情報（Ｃｂ）のＤＣＴブロックとを同時に処理
し、次いで、１６×１６画素の輝度情報（Ｙ）のＤＣＴ
ブロックの２と、８×８画素の色差情報（Ｃｒ）のＤＣ
Ｔブロックとを同時に符号化処理する。したがって、１
６×１６画素の輝度情報（Ｙ）のＤＣＴブロックの３と
４は、輝度情報（Ｙ）のみの符号化処理となる。前記し
た処理を、ＭＢ単位で繰り返し行うことにより、動画像
をリアルタイム圧縮処理することができる。したがっ
て、前記した処理を動画像データの入力速度に追従して
行うためには、前記した（４：２：０）形式で画像デー
タをエンコーダ（ｎ）へ出力できるように、フレームメ
モリ（ｄ）で予めデータ配列を変換する必要がある。

【０００７】

【発明が解決しようとする課題】従来、入力画像を一時
格納するフレームメモリ（ｄ）には、安価なＤＲＡＭメ
モリを用いて、転送元となるメモリと転送先となるメモ
リの動作を同期させて行い、なおかつ、各々のアドレス
を必要とされる画像データの配列に合わせて個別に制御
していた。しかしながら、前記従来方式では、次から次
へと入力される入力画像をフレームメモリ（ｄ）に書き
込みながら、前方向、あるいは後方向の動きベクトル検
出用の画像、圧縮処理される原画像を任意のＭＢ単位毎
に交互に読み出す必要があり、これを実現するには高速
なメモリ制御とハードウエアが必要であった。

【０００８】図２１は、従来方式で、フレームメモリ
（ｄ）から画像データの転送を行うための概略ハードウ
エア構成を示すブロック図である。同図に示すように、
従来方式では、各フレームメモリ（ｄ）毎に、駆動タイ
ミングの異なる行（Ｒｏｗ）／列（Ｃｏｌｕｍｎ）の各
アドレスを、それぞれタイミング制御回路（ｉ）により
制御される専用のアドレスカウンタ回路（ｇ，ｈ）によ
りカウントアップし、駆動タイミングを合わせて画像デ
ータを転送させていた。この場合に、アドレスカウンタ
回路（ｇ，ｈ）は、論理回路で構成する場合に多くのゲ
ート数を必要とし、特に、ＶＧＡクラスの画像サイズを
扱うには１つのメモリに対して、行アドレス、および列
アドレス各々に９ビット以上のカウンタを備える必要が
あり、アドレスカウンタ回路（ｇ，ｈ）だけで数千から
一万ゲートの論理回路を必要としておりハードウエアの
コンパクト化、価格低減の妨げとなっていた。また、複
数の転送モードに対応するには、各々独自のアドレス制
御が必要となるため、アドレスカウンタ回路（ｇ，ｈ）
は更に大規模化するという問題があった。

【０００９】また、前記したように、（４：２：０）形
式で画像データをエンコーダ（ｎ）へ出力できるように
するために、フレームメモリ（ｄ）で予めデータ配列を
変換する必要があるが、この方法として、従来２つの方
法があった。第１の方式は、図２２に示すように、色差
情報（データ）を、色差情報入力用のＦＩＦＯ方式のバ
ッファメモリ（ｊ）に取込み時に、色差情報（Ｃｂ）お
よび色差情報（Ｃｒ）を１画素ごと交互に書き込、その
後、レートを変えフレームメモリ（ｄ）の下位バイトに
輝度情報（Ｙ）を、上位バイトに色差情報（Ｃｂ，Ｃ
ｒ）を転送する。この結果、フレームメモリ（ｄ）の上
位バイト領域には、色差情報（Ｃｂ，Ｃｒ）が画素単位
で交互に並んでいるため、フレームメモリ（ｄ）からエ
ンコーダ（ｎ）へのデータ転送は、輝度情報（Ｙ）と同
時に色差情報（Ｃｂ）を符号化用のＦＩＦＯ方式のバッ
ファメモリ（ｊ）へ転送の後、色差情報（Ｃｒ）だけを
再度転送することによりＦＩＦＯ方式のバッファメモリ
（ｊ）上で、ＭＢに配列する、という手順で行ってい
た。

【００１０】第２の方式は、図２３に示すように、輝度
情報（Ｙ）、色差情報（Ｃｂ，Ｃｒ）に別々のフレーム
メモリを用意する方法である。この方式では、色差情報
（Ｃｂ，Ｃｒ）の全データを、一旦フレームメモリ
（ｄ）に保存し、符号化用のＦＩＦＯ方式のバッファメ
モリ（ｊ）へ転送する時に、ＭＰＥＧ準拠のＭＢ配列と
なるように、フレームメモリ（ｄ）の読み出しをコント
ロールする。

【００１１】しかしながら、従来のデータ配列変換にお
ける、第１の方式では、データを２回に分けて転送する
必要があるため、データバス（ｌ）をより長期間占有
し、他へのデータ転送期間を圧迫してしまう問題があっ
た。この場合に、処理可能な画像サイズはデータ転送時
間に制約されるため、各メモリ間で高速転送を行うシス
テムが必要であるが、これにより、システムが高価なも
のとなり、コストが上昇するという問題点もあった。ま
た、従来のデータ配列変換における、第２の方式では、
画像データの転送は１度で行うことが可能であるが、フ
レームメモリ（ｄ）毎にアドレスをコントロールせねば
ならず、アドレス管理の複雑化による制御回路が大規模
化し、なおかつ、メモリ数が増加するという問題点があ
った。

【００１２】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、データ
格納方法において、入力画像の輝度情報（Ｙ）と色差情
報（Ｃｂ，Ｃｒ）とを、フレームメモリに所定の形式で
簡単に格納することが可能となる技術を提供することに
ある。また、本発明の他の目的は、従来例に比して半分
以下のアドレスカウンタ回路により、メモリ間で画像デ
ータ等の転送を行うことが可能となる技術を提供するこ
とにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
にする。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、入力フレーム画像
の輝度情報と、入力フレーム画像の複数の色差情報であ
って、前記輝度情報に比して情報量が削減された複数の
色差情報とをメモリに格納するデータ格納方法におい
て、前記輝度情報を前記メモリに書き込む際に、前記複
数の色差情報を所定画素数毎に交互に前記メモリに書き
込むことにより、前記輝度情報と複数の色差情報とを、
所定の配列で前記メモリに格納することを特徴とする。
また、本発明は、入力フレーム画像の輝度情報と、入力
フレーム画像の複数の色差情報であって、前記輝度情報
に比して情報量が削減された複数の色差情報とをメモリ
に格納するデータ格納方法において、前記輝度情報を前
記メモリに書き込む際に、前記複数の色差情報を所定画
素数毎に交互に前記メモリに書き込み、かつ、前記複数
の色差情報の前記メモリへの書き込み、および、前記複
数の色差情報の前記メモリへの非書き込みを、所定ライ
ン数毎に繰り返すことにより、前記輝度情報と複数の色
差情報とを、所定の配列で前記メモリに格納することを
特徴とする。また、本発明は、入力フレーム画像の輝度
情報と、複数の色差情報とをメモリに格納するデータ格
納方法において、入力フレーム画像の輝度情報と複数の
色差情報とを、それぞれ異なる周波数でバッファメモリ
に書き込み、前記輝度情報を前記バッファメモリから読
み出し前記メモリに書き込む際に、前記複数の色差情報
を所定画素数毎に交互に前記バッファメモリから読み出
し前記メモリに書き込むことにより、前記輝度情報と複
数の色差情報とを、所定の配列で前記メモリに格納する
ことを特徴とする。また、本発明は、入力フレーム画像
の輝度情報と、複数の色差情報とをメモリに格納するデ
ータ格納方法において、入力フレーム画像の輝度情報と
複数の色差情報とを、それぞれ異なる周波数でバッファ
メモリに書き込み、前記輝度情報を前記バッファメモリ
から読み出し前記メモリに書き込む際に、前記複数の色
差情報を所定画素数毎に交互に前記バッファメモリから
読み出し前記メモリに書き込み、かつ、前記複数の色差
情報の前記バッファメモリからの読み出し、および、前
記複数の色差情報の前記バッファメモリからの読み出し
の停止を、所定ライン数毎に繰り返すことにより、前記
輝度情報と複数の色差情報とを、所定の配列で前記メモ
リに格納することを特徴とする。また、本発明は、前記
メモリの同一アドレスの上位ビットおよび下位ビット
に、それぞれ前記複数の色差情報および前記輝度情報を
格納することを特徴とする。また、本発明は、前記メモ
リが、クロックに同期して情報の入力または出力が行わ
れ、また、複数のメモリアレイを有するメモリであっ
て、前記入力フレーム画像の第１の方向の輝度情報と複
数の色差情報とを、前記メモリのメモリアレイを切り替
えて連続的に格納し、また、前記入力画像の第２の方向
の輝度情報と複数の色差情報とを、アドレスを切り替え
て、前記メモリに格納することを特徴とする。また、本
発明は、前記入力フレーム画像は、第１フィールド画像
と、第２フィールド画像とから構成され、前記第１フィ
ールド画像の第２の方向の輝度情報と複数の色差情報
は、前記メモリの第１の領域に、また、前記第２フィー
ルド画像の第２の方向の輝度情報と複数の色差情報は、
前記メモリの第２の領域に格納されることを特徴とす
る。

【００１５】また、本発明は、メモリ間、あるいは、メ
モリから他回路へデータを転送させるデータ転送回路に
おいて、少なくとも一つのアドレスカウンタ回路と、前
記アドレスカウンタ回路のカウント値を並べ替えて、前
記メモリのアドレス入力端子に出力するアドレス並び替
え装置とを有することを特徴とする。また、本発明は、
前記アドレスカウンタ回路は、外部からプリセット可能
であることを特徴とする。また、本発明は、前記アドレ
ス並び替え装置が、外部からの制御により、その動作タ
イミング、およびアドレスの並び替えの組み合わせが変
更可能であることを特徴とする。また、本発明は、モー
ド選択回路を、さらに有し、前記アドレス並び替え装置
は、前記モード選択回路の制御の下に、その動作タイミ
ング、およびアドレスの並び替えの組み合わせが変更可
能であることを特徴とする。また、本発明は、前記モー
ド選択回路が、外部から転送されるデータに基づき、前
記アドレス並び替え装置の動作タイミング、およびアド
レスの並び替えの組み合わせを制御することを特徴とす
る。また、本発明は、前記アドレス並び替え装置が、ア
ドレスマルチプレクサ方式のメモリの行アドレスおよび
列アドレスを生成することを特徴とする。また、本発明
は、前記メモリが、クロックに同期して情報の入力また
は出力が行われ、また、複数のメモリアレイを有するメ
モリであること特徴とする。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。

【００１７】図１は、本発明の実施の形態のデータ転送
回路の概略構成を示すブロック図である。同図におい
て、ａはアドレスカウンタ回路（２進カウンタ）、ｂは
基底アドレスが格納されるレジスタ、ｃはアドレス並べ
替え装置（以下、アドレススクランブラ回路と称す
る。）、ｄはフレームメモリ、ｅはモード選択回路、ｆ
はマイコン、ｌは画像データバスである。図１に示す画
像格納用のフレームメモリ（ｄ）として、本実施の形態
では、行アドレスが９ビット、列アドレスが８ビット、
メモリバンク制御が１ビットで、１６ビット幅Ｉ／Ｏの
４ＭビットのシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ
と称する。）を使用する。この場合に、このＳＤＲＡＭ
は、バースト長８ビットであるので、列アドレスの下位
３ビットは不要となる。したがって、アドレスカウンタ
回路（ａ）は、ＳＤＲＡＭのメモリバンク制御１ビッ
ト、行アドレス９ビット、列アドレス５ビットを順次カ
ウントアップすればよいので、このアドレスカウンタ回
路（ａ）は１５ビットあればよい。

【００１８】ここで、このアドレスカウンタ回路（ａ）
はプリセット可能なタイプとし、このアドレスカウンタ
回路（ａ）のプリセット方式としては、マイコン（ｆ）
からアドレスバスを介して、基底アドレスをレジスタ
（ｂ）に送出し、当該基底アドレスをアドレスカウンタ
回路（ａ）をセットする方式とする。また、マイコン
（ｆ）から同時に出力するデータバスのデータは、モー
ド選択等の命令として扱い、モード選択回路（ｅ）にて
命令をデコードし、転送モード及びフレームメモリ
（ｄ）の選択、アドレス入力タイミング制御を行う。ア
ドレススクランブラ回路（ｃ）は、転送モード及びタイ
ミングにより、アドレスカウンタ回路（ａ）から出力さ
れる１５ビットのカウンタ値のどのビットを選択するか
の切り替えスイッチとなっており、この切り替えは、モ
ード選択回路（ｅ）の制御の下に実行される。

【００１９】以下、フレームメモリ（ｄ）から動きベク
トル検出及び圧縮用画像データの転送を例に挙げて、本
実施の形態の動作を説明する。図２は、本実施の形態に
おいて、画像格納用のフレームメモリ（ｄ）として使用
されるＳＤＲＡＭの一例の概略構成を示すブロック図で
ある。なお、同図に示すＳＤＲＡＭは、特に制限されな
いが、公知の半導体集積回路の製造技術によって単結晶
シリコンのような１つの半導体基板上に形成される。同
図に示すＳＤＲＡＭは、メモリバンク１を構成するメモ
リアレイ３０１Ａと、メモリバンク２を構成するメモリ
アレイ３０１Ｂとを備え、それぞれのメモリアレイ（３
０１Ａ，３０１Ｂ）は、マトリクス配置されたダイナミ
ック型メモリセルを備える。同一行に配置されたメモリ
セルの選択端子は行毎のワード線に接続され、同一列に
配置されたメモリセルのデータ入出力端子は列毎に相補
データ線に接続される。相補データ線は、行アドレスデ
コーダ（３０２Ａ，３０２Ｂ）による行アドレスのデコ
ード結果にしたがってその１本が選択レベルに駆動され
る。

【００２０】センスアンプおよび列選択回路（３０４
Ａ，３０４Ｂ）のセンスアンプは、メモリセルからのデ
ータ読み出しによって各相補データ線に生じる微小電位
差を検出して増幅する。また、センスアンプおよび列選
択回路（３０４Ａ，３０４Ｂ）の列選択回路は、相補デ
ータ線を個別に選択して相補共通データ線に接続する。
この列選択回路は、列デコーダ（３０３Ａ，３０３Ｂ）
による列アドレスのデコード結果にしたがって選択動作
される。前記相補共通データ線は、入力バッファ３０９
の出力端子および出力バッファ３０８の入力端子に接続
される。入力バッファ３０９の入力端子および出力バッ
ファ３０８の出力端は、データ出力端子（Ｉ／Ｏ）に接
続される。

【００２１】アドレス入力端子（Ａｄｉｎ）から入力さ
れる行アドレスあるいは列アドレスは、行アドレスバッ
ファ３０６と列アドレスバッファ３０５とにマルチプレ
クス形式で取り込まれ、保持される。列アドレスバッフ
ァ３０５の出力は、列アドレスカウンタ３０７のプリセ
ットデータとして列アドレスカウンタ３０７に供給され
る。列アドレスカウンタ３０７は、コマンド等により指
定される動作モードに応じて、前記プリセットデータ、
あるいは、そのプリセットデータを順次インクリメント
したデータを、列アドレスとして列アドレスデコーダ
（３０３Ａ，３０３Ｂ）に供給する。

【００２２】コントローラ３１０は、アドレス入力端子
（Ａｄｉｎ）から入力されるアドレス信号、クロック信
号（ＣＬＫ）、チップセレクト信号（／ＣＳ）（記号／
はこれが付された信号がロウイネーブルの信号であるこ
とを意味する。）、ロウアドレスストローブ信号（／Ｒ
ＡＳ）、カラムアドレストローブ信号（／ＣＡＳ）等の
外部制御信号が入力され、それらの信号のレベルの変化
やタイミングに基づいてＳＤＲＡＭの動作モードあるい
は前記各回路ブロックの動作を制御するための内部タイ
ミング信号を形成する。

【００２３】本実施の形態においては、個々のフレーム
メモリ（ｄ）には順次走査により入力された入力画像デ
ータがフレーム単位で記憶されている。この場合、図３
に示すように、入力画像の水平方向の画像データ（１ラ
イン毎の入力画像）は、ＳＤＲＡＭの列方向にバースト
長８で、メモリバンク１およびメモリバンク２を交互に
切り替えて連続して記憶され、垂直方向には行アドレス
を切り替えることにより記憶されている。即ち、トップ
フィルドの最初の１ラインの入力画像の０番目ないし７
番目の画素は、（０，０，０，０，０，０，０，０，
０）の行アドレスに、ＳＤＲＡＭの列方向にはバースト
長８で、メモリバンク１に格納され、また、８番目ない
し１５番目の画素は、ＳＤＲＡＭの列方向にはバースト
長８で、メモリバンク２に格納され、以下、同様にし
て、順次トップフィルドの最初の１ラインの入力画像の
各画素が、メモリバンク１およびメモリバンク２に格納
される。ここで、本実施の形態では、１フィールド当た
りの画素は２４０×５１２画素であるので、トップフィ
ルドの最初の１ラインの入力画像の４９６番目ないし５
０３番目の画素は、ＳＤＲＡＭの列方向にはバースト長
８で、メモリバンク１に格納され、また、５０４番目な
いし５１１番目の画素は、ＳＤＲＡＭの列方向にはバー
スト長８で、メモリバンク２に格納される。また、トッ
プフィルドの次の１ラインの入力画像の０番目ないし７
番目の画素は、行アドレスを切り替えて、（０，０，
０，０，０，０，０，０，１）の行アドレスに、前記最
初の１ラインの入力画像と同様に、ＳＤＲＡＭの列方向
にはバースト長８で、メモリバンク１およびメモリバン
ク２を交互に切り替えて連続して記憶される。さらに、
ボトムフィルドの各ラインの入力画像は、（０，１，
１，１，０，１，１，１，１）以降の行アドレスで、前
記トップフィルドと同様に、ＳＤＲＡＭの列方向にはバ
ースト長８で、メモリバンク１およびメモリバンク２を
交互に切り替えて連続して記憶される。

【００２４】図４は、本実施の形態において、動きベク
トル検出用のデータ配列を生成する場合における、行ア
ドレスおよび列アドレスのアドレス遷移を、また、図５
は、本実施の形態において、圧縮用画像のデータ配列を
生成する場合における、行アドレスおよび列アドレスの
アドレス遷移を表す表である。図４、図５において、転
送のアドレス遷移順は上から下へ変化しており、フレー
ムメモリ側はバースト長８であるため、インクリメント
は列アドレスの下位３ビットは不要となる。

【００２５】図６は、図４に示す各アドレス値を、図７
（ａ）に示すアドレス順（行アドレスのＡ７→Ａ６→Ａ
５→Ａ４→Ａ３→列アドレスのＡ７→Ａ６→Ａ５→Ａ４
→Ａ３→行アドレスのＡ２→Ａ１→Ａ０→Ａ８→ＳＤＲ
ＡＭのメモリバンク制御のＡ９の順）に上位ビットから
並べ替えた時の各アドレス値の変移を示す表である。こ
の図６に示す表から分かるように、本実施の形態におい
て、動きベクトル検出用のデータ配列を生成する場合
に、行アドレスおよび列アドレス合わせて、１５ビット
の１つのアドレスカウンタ回路（ａ）で、行アドレスお
よび列アドレスをインクリメントすることができる。な
お、図７（ｂ）に、図４に示す行アドレスおよび列アド
レスのアドレス遷移により読み出された、１６×１６画
素のＭＢ（これは、ＭＰＥＧの動きベクトル検出単位で
ある）内の各画素の配置を示し、このＭＢは、２５６
（＝１６×１６）個の画素で構成される。また、本実施
の形態において、１フレーム当たりの画素は４８０×５
１２画素であるので、このＭＢは９６０個生成される。

【００２６】図８は、図５に示す各アドレス値を、図９
（ａ）に示すアドレス順（行アドレスのＡ７→Ａ６→Ａ
５→Ａ４→Ａ３→列アドレスのＡ７→Ａ６→Ａ５→Ａ４
→Ａ３→行アドレスのＡ２→ＳＤＲＡＭのメモリバンク
制御のＡ９→行アドレスのＡ１→Ａ０→Ａ８の順）に上
位ビットから並べ替えた時の各アドレス値の変移を示す
表である。この図８に示す表から分かるように、本実施
の形態において、圧縮用画像のデータ配列を生成する場
合に、行アドレスおよび列アドレス合わせて、１５ビッ
トの１つのアドレスカウンタ回路（ａ）で、行アドレス
および列アドレスをインクリメントすることができる。
なお、図９（ｂ）に、図５に示す行アドレスおよび列ア
ドレスのアドレス遷移により読み出された、８×８画素
（これは、ＭＰＥＧのＤＣＴ単位である）内の各画素の
配置を示す。この図９（ｂ）において、図５に示す行ア
ドレスおよび列アドレスのアドレス遷移により、ｓｕｂ
ＭＢ１→ｓｕｂＭＢ２→ｓｕｂＭＢ３→ｓｕｂＭＢ４の
順にフレームメモリ（ｄ）から読み出される。

【００２７】このように、本実施の形態では、動きベク
トル検出用のデータ配列を生成する場合、あるいは、圧
縮用画像のデータ配列を生成する場合でも、１５ビット
の１つのアドレスカウンタ回路（ａ）を使用し、行アド
レスおよび列アドレスをインクリメントすることができ
る。即ち、本実施の形態では、アドレスピン９本を有す
るフレームメモリ（ｄ）と１５ビットのアドレスカウン
タ回路（ａ）との間に、アドレススクランブラ回路
（ｃ）を設け、当該アドレススクランブラ回路（ｃ）
を、モード選択回路（ｅ）の制御の下に、転送モード、
行アドレス入力時および列アドレス入力時に応じて、ア
ドレスカウンタ回路（ａ）から出力される１５ビットの
カウンタ値を適宜選択して、フレームメモリ（ｄ）のア
ドレス入力端子に入力することにより、図４および図５
のアドレス遷移とすることができる。

【００２８】図１０、図１１は、本実施の形態のアドレ
ススクランブラ回路（ｃ）の動作を説明するための模式
図である。図１０（ａ）は、本実施の形態において、動
きベクトル検出用のデータ配列を生成する場合の行アド
レス入力時における、アドレススクランブラ回路（ｃ）
の切り替わりを、図１０（ｂ）は、本実施の形態におい
て、動きベクトル検出用のデータ配列を生成する場合の
列アドレス入力時における、アドレススクランブラ回路
（ｃ）の切り替わりを表わしている。即ち、アドレスス
クランブラ回路（ｃ）は、行アドレスを必要とするタイ
ミングでは、１５ビットのアドレスカウンタ回路（ａ）
のＣ０ビットを、フレームメモリ（ｄ）のＡ９のアドレ
ス入力端子に、Ｃ１ビットをフレームメモリ（ｄ）のＡ
８のアドレス入力端子に、Ｃ２〜Ｃ４をフレームメモリ
（ｄ）のＡ０〜Ａ２のアドレス入力端子に、Ｃ１０〜Ｃ
１４をフレームメモリ（ｄ）のＡ３〜Ａ７のアドレス入
力端子に入力する。また、列アドレスを必要とするタイ
ミングでは、１５ビットのアドレスカウンタ回路（ａ）
のＣ０ビットを、フレームメモリ（ｄ）のＡ９のアドレ
ス入力端子に、Ｃ５〜Ｃ９をフレームメモリ（ｄ）のＡ
３〜Ａ７のアドレス入力端子に入力し、さらに、フレー
ムメモリ（ｄ）のＡ０〜Ａ２，Ａ８のアドレス入力端子
には、“Ｌｏｗレベル”を入力する。

【００２９】図１１（ａ）は、本実施の形態において、
圧縮用画像のデータ配列を生成する場合の行アドレス入
力時における、アドレススクランブラ回路（ｃ）の切り
替わりを、図１０（ｂ）は、本実施の形態において、圧
縮用画像のデータ配列を生成する場合の列アドレス入力
時における、アドレススクランブラ回路（ｃ）の切り替
わりを表わしている。即ち、アドレススクランブラ回路
（ｃ）は、行アドレスを必要とするタイミングでは、１
５ビットのアドレスカウンタ回路（ａ）のＣ０ビット
を、フレームメモリ（ｄ）のＡ８のアドレス入力端子
に、Ｃ１，Ｃ２をフレームメモリ（ｄ）のＡ０，Ａ１の
アドレス入力端子に、Ｃ３ビットをフレームメモリ
（ｄ）のＡ９のアドレス入力端子に、Ｃ４をフレームメ
モリ（ｄ）のＡ２のアドレス入力端子に、Ｃ１０〜Ｃ１
４をフレームメモリ（ｄ）のＡ３〜Ａ７のアドレス入力
端子に入力する。また、列アドレスを必要とするタイミ
ングでは、１５ビットのアドレスカウンタ回路（ａ）の
Ｃ３ビットを、フレームメモリ（ｄ）のＡ９のアドレス
入力端子に、Ｃ５〜Ｃ９をフレームメモリ（ｄ）のＡ３
〜Ａ７のアドレス入力端子に入力し、さらに、フレーム
メモリ（ｄ）のＡ０〜Ａ２，Ａ８のアドレス入力端子に
は、“Ｌｏｗレベル”を入力する。このように、本実施
の形態では、転送元のフレームメモリ（ｄ）の列アドレ
ス／行アドレスの遷移を１つのアドレスカンウタ回路
（ａ）のインクリメントで行い、各々の転送モードで要
求されるアドレス遷移となるように、データの転送モー
ド、行アドレス入力時および列アドレス入力時に応じ
て、モード選択回路（ｅ）からの制御により、一つのア
ドレススクランブラ回路（ｃ）をタイミング良く切り替
えることにより、図４および図５に示すアドレス遷移と
することができる。また、バーストモードによりフレー
ムメモリ（ｄ）の選択アドレスは各バーストの先頭アド
レスだけで良いため、アドレスカンウタ回路（ａ）のビ
ット桁数を低減することできる。このアドレススクラン
ブラ回路（ｃ）は、論理回路（例えば、アンド回路）、
あるいはマルチプレクサ等により構成することができる
が、機械的切り替え装置を用いることも可能である。

【００３０】従来、アドレス遷移の異なる複数のデータ
転送を任意単位で交互に行う場合、１つのアドレスカウ
ンタ回路（ａ）では各転送モードによるアドレス遷移の
管理は困難であるため、転送モード分のアドレスカウン
タ回路を設け、任意単位で交互にカウンタを動作させる
ことにより行っていた。しかしながら、本実施の形態で
は、フレームメモリ（ｄ）を構成するＳＤＲＡＭのバー
スト動作中を利用し、アドレスカウンタ回路（ａ）のカ
ウント値をモード切り替え時にホストへ転送し、次の転
送モードの転送アドレスの続きをホストから受け取り、
アドレスカウンタ回路（ａ）の基底アドレスとしてセッ
トすることにより、一組のアドレスカウンタ回路（ａ）
により複数の転送モードに対応できる。また、本実施の
形態では、フレームメモリ（ｄ）に複数メモリバンクを
持つＳＤＲＡＭを用い、転送元メモリと転送先メモリを
同期して動作させるとともに、メモリバンク切り替えに
よりワード選択時間をバースト中に行うことにより、切
れ目無くデータ転送を行うことができる。さらに、アド
レスカウンタ回路（ａ）として、プリセット可能なタイ
プを用い、バースト中に外部から次の転送モードの開始
アドレスをアドレスカウンタ回路（ａ）の基底アドレス
として設定するようにしたので、１組のアドレスカンタ
回路（ａ）により、全ての転送モードに対応することが
できる。この場合、外部からアドレスを与える装置は、
例えば、シングルチップマイコンで良い。

【００３１】図１２は、本実施の形態において、ホスト
側からアドレスカウンタ回路（ａ）の基底アドレスの設
定する設定方法の一例を説明するためのブロック図であ
る。図１２に示す例では、ホストとしてマイコン（ｆ）
（例えば、シングルチップマイコン等）を使用し、駆動
するフレームメモリ（ｄ）、遷移中のアドレス、アドレ
ススクランブル選択情報等を管理する。ここで、アドレ
スカウンタ回路（ａ）、レジスタ（ｂ，ｂｏ）、アドレ
ススクランブラ回路（ｃ）およびモード選択回路（ｅ）
はゲートアレイ（Ｇ／Ａ）で構成される。この図１２に
示す例では、マイコン（ｆ）からゲートアレイ（Ｇ／
Ａ）に対して、８ビットバス（ｌｍ）を介してデータを
書き込む形で制御を開始する。このときのデータはモー
ド選択回路（ｅ）にてデコードされ、データの転送モー
ドおよびフレームメモリ（ｄ）を判別し、ゲートアレイ
（Ｇ／Ａ）がフレームメモリ（ｄ）に対して駆動を開始
する。マイコン（ｆ）からの書き込み時に入力されるア
ドレスは、スイッチ（ＳＷ）を介して、そのままゲート
アレイ（Ｇ／Ａ）内に設けられたレジスタ（ｂ）にセッ
トされ、アドレスカウンタ回路（ａ）の基底アドレスと
してプリセットされる。駆動中のフレームメモリ（ｄ）
の制御が、外部からの割り込み等で中断された場合に
は、スイッチ（ＳＷ）が切り替わり、その時のアドレス
カウンタ回路（ａ）のカウント値を保持するレジスタ
（ｂｏ）内のカウント値は、再びマイコン（ｆ）に転送
され、マイコン（ｆ）内で管理される。

【００３２】一般に、メモリ間のデータ転送を高速に行
うためには、ＣＰＵによるＤＭＡ転送を行うのが普通で
あるが、ＭＰＥＧの画像データ転送処理では動きベクト
ル検出及び圧縮用原画像の転送を並列に行う必要がある
ため、ＣＰＵの高速な処理が必要となり、安価なマイコ
ンでは処理ができない。したがって、数１００ＭＨｚ以
上のパソコンレベルのＣＰＵを用いるか、ＤＳＰ等ハー
ドウエアによる高速データ転送システムを構築する必要
が生じ、各メモリに対応してメモリアドレスカウンタ回
路（ａ）及びコントローラを必要となるため、膨大な論
理回路が必要となるという問題が生じていた。しかしな
がら、本実施の形態によれば、各フレームメモリ（ｄ）
に各々必要であった行用アドレスカウンタ回路、列用ア
ドレスカウンタ回路が、１組で済むだけでなく、あらゆ
る転送モードのアドレスカウンタ回路が共通化でき、メ
モリ制御回路の大幅な低減が可能となる。そのため、本
実施の形態によれば、ハードウエアにてデータ転送シス
テムを構築してもメモリ制御としては数千ゲートの論理
ですみ、安価でコンパクトなシステムの構築が可能とな
る。

【００３３】なお、本実施の形態においては、エンコー
ダ（符号化部）（ｎ）への入力データを、ＭＰＥＧにお
いて要求されるマクロブロック単位の（４：２：０）形
式になるように、フレームメモリ（ｄ）への輝度情報
（Ｙ）、色差情報（Ｃｂ，Ｃｒ）の格納を制御する。次
に、本実施の形態における、フレームメモリ（ｄ）への
輝度情報（Ｙ）、色差情報（Ｃｂ，Ｃｒ）の格納方法に
ついて説明する。前記した如く、本実施の形態では、画
面サイズが５１２×４８０画素であるので、この画面サ
イズでは、ＭＢ（マクロブロック）が３２×３０個作ら
れる。図１３は、本実施の形態における、画像入力部の
概略構成を示すブロック図である。同図に示すように、
１３.５ＭＨｚのサンプリングクロックでＡ／Ｄ変換さ
れた８ビットの画像データを、画像入力用のＦＩＦＯ方
式のバッファメモリ（ｊ）に書き込む際に、輝度情報
（Ｙ）は全画素について書き込みを行うが、色差情報
（Ｃｂ，Ｃｒ）については、輝度情報（Ｙ）に対して、
水平、垂直方向とも、それぞれ半分の画素を書き込むよ
うに、制御回路（ｐ）で制御する。即ち、輝度情報
（Ｙ）は、１３.５ＭＨｚの書き込みクロックで行い、
色差情報（Ｃｂ，Ｃｒ）は、６．７５（＝１３.５／
２）ＭＨｚの書き込みクロックで、かつ、１ライン毎に
書き込みを停止するように、制御回路（ｐ）からのライ
トイネーブル信号（／ＷＥ）を出力し、入力用のＦＩＦ
Ｏ方式のバッファメモリ（ｊ）をコントロールする。そ
の書き込み時の入力用のＦＩＦＯ方式のバッファメモリ
（ｊ）の制御タイミング、および書き込みデータの概要
を図１４（ａ）に示す。また、入力用のＦＩＦＯ方式の
バッファメモリ（ｊ）に書き込まれた輝度情報（Ｙ）、
および色差情報（Ｃｂ，Ｃｒ）のデータの概要を図１５
に示す。

【００３４】次に、入力用のＦＩＦＯ方式のバッファメ
モリ（ｊ）に保存された画像データをフレームメモリ
（ｄ）に転送し、フレームメモリ（ｄ）へ画像データを
格納する。この場合に、１６ビットバスのフレームメモ
リ（ｄ）のうち、下位８ビットを輝度情報（Ｙ）に、上
位８ビットを色差情報（Ｃｂ，Ｃｒ）に割り当て画像デ
ータを書き込む。これは図１９に示すように、エンコー
ダ（ｎ）への入力フォーマットに合わせ、上位ビット、
下位ビットを割り当てたものである。ここで、色差情報
（Ｃｂ，Ｃｒ）入力用のＦＩＦＯ方式のバッファメモリ
（ｊ）の読み出しは、８ピクセルデータ毎に色差情報
（Ｃｂ）と色差情報（Ｃｒ）とを交互に、かつ、８ライ
ンデータ毎に読み出しを停止するように、ライトイネー
ブル信号（／ＷＥ）およびアウトプットイネーブル信号
（／ＯＥ）で制御を行う。それを１６ライン繰り返し行
うと、水平方向に３２個のマクロブロックの転送が終了
し、同様に４８０ラインまで行うことで全転送が終了す
る。その読み出し時の入力用のＦＩＦＯ方式のバッファ
メモリ（ｊ）の制御タイミング及びデータ概要を図１４
（ｂ）に示す。なお、図１４（ｂ）におけるＭＢとはマ
クロブロックの略である。

【００３５】これにより、フレームメモリ（ｄ）には、
各画像データの輝度情報（Ｙ）、および色差情報（Ｃ
ｂ，Ｃｒ）は、指定アドレスに上位８ビット、下位８ビ
ットでマクロブロック単位の（４：２：０）形式で書き
込まれる。そのフレームメモリ（ｄ）に保存された輝度
情報（Ｙ）、および色差情報（Ｃｂ，Ｃｒ）のデータの
概要を図１６に示す。フレームメモリ（ｄ）には、輝度
情報（Ｙ）、および色差情報（Ｃｂ，Ｃｒ）が、ＭＰＥ
Ｇ準拠の要求フォーマットで保存されているので、出力
時に複雑なアドレス制御を必要とせず、圧縮用原画像を
出力できる。

【００３６】前記したように、マクロブロック単位の
（４：２：０）形式の画像配列変換およびメモリ保存に
は通常、色差情報（Ｃｂ，Ｃｒ）の２度転送、あるいは
輝度情報（Ｙ）および色差情報（Ｃｂ，Ｃｒ）別々のメ
モリに保存することで行っていたが、前者は、２度書き
によるデータバス（ｌ）の占有で他への画像データ転送
時間を減らしてしまい画像サイズが制約される問題があ
り、後者は、２つのメモリを使用することのコスト高、
制御線の増加による複雑さ、コントロール回路の大規模
化が問題となっていた。

【００３７】しかしながら、本実施の形態によれば、入
力用のＦＩＦＯ方式のバッファメモリ（ｊ）からフレー
ムメモリ（ｄ）への画像データ転送時に、色差情報（Ｃ
ｂ，Ｃｒ）が格納される入力用のＦＩＦＯ方式のバッフ
ァメモリ（ｊ）の各データの読み出し制御をすることに
より、ＭＰＥＧ準拠のマクロブロック単位の（４：２：
０）形式の各画像データを１つのフレームメモリ（ｄ）
内の上位、下位バイトに格納することができる。このよ
うに、本実施の形態によれば、１度の画像データ転送
で、入力用のＦＩＦＯ方式のバッファメモリ（ｊ）から
フレームメモリ（ｄ）へマクロブロック単位の（４：
２：０）形式の格納を、輝度情報（Ｙ）用のフレームメ
モリ、および色差情報（Ｃｂ，Ｃｒ）用のフレームメモ
リを用意することなく実現することができる。

【００３８】これにより、本実施の形態によれば、メモ
リのコストを抑え、簡単な制御でフレームメモリに、マ
クロブロック単位の（４：２：０）形式で輝度情報
（Ｙ）および色差情報（Ｃｂ，Ｃｒ）を格納することが
できる。

【００３９】なお、前記説明においては、エンコーダ
（ｎ）への入力データを、ＭＰＥＧにおいて要求される
マクロブロック単位の（４：２：０）形式の場合につい
て説明したが、本発明はこれに限定されるものではな
く、本発明は、ＭＰＥＧにおいて要求されるマクロブロ
ック単位の（４：２：２）形式にも適用可能であること
は言うまでもない。また、前記説明においては、５１２
×４８０画素の画像サイズでのデータ変換装置として説
明したが、本発明はＭＰＥＧ圧縮処理の処理単位である
マクロブロック単位で入力を要求する回路では共通であ
り、画像サイズが、ＭＰＥＧ１の３６０×２４０であろ
うとＭＰＥＧ２のメインレベルである７２０×４８０で
あろうと同様に適用可能であることは言うまでもない。

【００４０】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明よれば、メモリ数、動作させるモード数に
関わらず、少なくとも一つのアドレスカウンタ回路によ
り、データを転送させることができるので、メモリの制
御回路の論理数を大幅に低減することが可能となる。こ
れにより、コストの低減、実装面積の低減を図ることが
でき、安価でコンパクトなシステムを構築することが可
能となる。 （２）本発明よれば、複数のメモリを使用することな
く、１回の書き込みで、輝度情報および複数の色差情報
を、画像圧縮処理単位である所定の配列でメモリに格納
できるので、メモリのコストを抑えることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態のデータ転送回路の概略構
成を示すブロック図である。

【図２】本実施の形態において、画像格納用のフレーム
メモリとして使用されるシンクロナスＤＲＡＭの一例の
概略構成を示すブロック図である。

【図３】本実施の形態における、シンクロナスＤＲＡＭ
へのデータ格納方法を説明するための図である。

【図４】本実施の形態において、動きベクトル検出用の
データ配列を生成する場合における、行アドレスおよび
列アドレスのアドレス遷移を表す表である。

【図５】本実施の形態において、圧縮用画像のデータ配
列を生成する場合における、行アドレスおよび列アドレ
スのアドレス遷移を表す表である。

【図６】図４に示す各アドレス値を並べ替えた時の各ア
ドレス値の変移を示す表である。

【図７】図６に示す並べ替えた各アドレス値の並べ替え
順を示す図である。

【図８】図５に示す各アドレス値を並べ替えた時の各ア
ドレス値の変移を示す表である。

【図９】図８に示す並べ替えた各アドレス値の並べ替え
順を示す図である。

【図１０】本実施の形態のアドレススクランブラ回路の
動作を説明するための模式図である。

【図１１】本実施の形態のアドレススクランブラ回路の
動作を説明するための模式図である。

【図１２】本実施の形態において、ホスト側からアドレ
スカウンタ回路の基底アドレスの設定する設定方法の一
例を説明するためのブロック図である。

【図１３】本実施の形態における、画像入力部の概略構
成を示すブロック図である。

【図１４】本実施の形態における、書き込み時および読
み出し時の入力用のＦＩＦＯ方式のバッファメモリの制
御タイミング、並びに、書き込みデータおよび読み出し
データの概要を示す図である。

【図１５】本実施の形態において、入力用のＦＩＦＯ方
式のバッファメモリに書き込まれた輝度情報（Ｙ）、お
よび色差情報（Ｃｂ，Ｃｒ）のデータの概要を示す図で
ある。

【図１６】本実施の形態において、フレームメモリ
（ｄ）に格納された輝度情報（Ｙ）、および色差情報
（Ｃｂ，Ｃｒ）のデータの概要を示す図である。

【図１７】ＭＰＥＧエンコードシステムにおける、入力
画像、圧縮処理される原画像、および動きベクトル検出
用の画像のデータ配列を示す図である。

【図１８】ＭＰＥＧエンコードシステムにおける、各メ
モリの接続構成の一例を示すブロック図である。

【図１９】図１８に示すエンコーダへ入力されるデータ
配列を示す図である。

【図２０】ＭＰＥＧエンコードシステムにおける、マク
ロブロックの符号化順を説明する図である。

【図２１】従来のフレームメモリから画像データの転送
を行うための概略ハードウエア構成を示すブロック図で
ある。

【図２２】従来のＭＰＥＧ準拠の（４：２：０）形式で
画像データをエンコーダへ転送するための各メモリの接
続にするために、各メモリの接続構成の一例を示すブロ
ック図である。

【図２３】従来のＭＰＥＧ準拠の（４：２：０）形式で
画像データをエンコーダへ転送するための各メモリの接
続にするために、各メモリの接続構成の他の例を示すブ
ロック図である。

【符号の説明】

ａ…アドレスカウンタ回路、ｂ，ｂ１…レジスタ、ｃ…
アドレススクランブル回路、ｄ…フレームメモリ、ｅ…
モード選択回路、ｆ…マイコン、ｇ…行用カウンタ回
路、ｈ…列用カウンタ回路、ｉ…タイミング制御回路、
ｊ…ＦＩＦＯ方式のバッファメモリ、ｋ…リファレンス
メモリ、ｌ…画像データバス、ｍ…動きベクトル検出回
路、ｎ…エンコーダ回路、ｐ…制御回路、３０１Ａ，３
０１Ｂ…メモリアレイ、３０２Ａ，３０２Ｂ…行アドレ
スデコーダ、３０３Ａ，３０３Ｂ…列デコーダ、３０４
Ａ，３０４Ｂ…センスアンプおよび列選択回路、３０５
…列アドレスバッファ、３０６…行アドレスバッファ、
３０７…列アドレスカウンタ回路（ａ）、３０８…出力
バッファ、３０９…入力バッファ、３１０…コントロー
ラ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 入力フレーム画像の輝度情報と、 入力フレーム画像の複数の色差情報であって、前記輝度
   情報に比して情報量が削減された複数の色差情報とをメ
   モリに格納するデータ格納方法において、 前記輝度情報を前記メモリに書き込む際に、前記複数の
   色差情報を所定画素数毎に交互に前記メモリに書き込む
   ことにより、前記輝度情報と複数の色差情報とを、所定
   の配列で前記メモリに格納することを特徴とするデータ
   格納方法。
2. 【請求項２】 入力フレーム画像の輝度情報と、 入力フレーム画像の複数の色差情報であって、前記輝度
   情報に比して情報量が削減された複数の色差情報とをメ
   モリに格納するデータ格納方法において、 前記輝度情報を前記メモリに書き込む際に、前記複数の
   色差情報を所定画素数毎に交互に前記メモリに書き込
   み、かつ、前記複数の色差情報の前記メモリへの書き込
   み、および、前記複数の色差情報の前記メモリへの非書
   き込みを、所定ライン数毎に繰り返すことにより、前記
   輝度情報と複数の色差情報とを、所定の配列で前記メモ
   リに格納することを特徴とするデータ格納方法。
3. 【請求項３】 入力フレーム画像の輝度情報と、複数の
   色差情報とをメモリに格納するデータ格納方法におい
   て、 入力フレーム画像の輝度情報と複数の色差情報とを、そ
   れぞれ異なる周波数でバッファメモリに書き込み、 前記輝度情報を前記バッファメモリから読み出し前記メ
   モリに書き込む際に、前記複数の色差情報を所定画素数
   毎に交互に前記バッファメモリから読み出し前記メモリ
   に書き込むことにより、前記輝度情報と複数の色差情報
   とを、所定の配列で前記メモリに格納することを特徴と
   するデータ格納方法。
4. 【請求項４】 入力フレーム画像の輝度情報と、複数の
   色差情報とをメモリに格納するデータ格納方法におい
   て、 入力フレーム画像の輝度情報と複数の色差情報とを、そ
   れぞれ異なる周波数でバッファメモリに書き込み、 前記輝度情報を前記バッファメモリから読み出し前記メ
   モリに書き込む際に、前記複数の色差情報を所定画素数
   毎に交互に前記バッファメモリから読み出し前記メモリ
   に書き込み、かつ、前記複数の色差情報の前記バッファ
   メモリからの読み出し、および、前記複数の色差情報の
   前記バッファメモリからの読み出しの停止を、所定ライ
   ン数毎に繰り返すことにより、前記輝度情報と複数の色
   差情報とを、所定の配列で前記メモリに格納することを
   特徴とするデータ格納方法。
5. 【請求項５】 前記メモリの同一アドレスの上位ビット
   および下位ビットに、それぞれ前記複数の色差情報およ
   び前記輝度情報を格納することを特徴とする請求項１な
   いし請求項４のいずれか１項に記載のデータ格納方法。
6. 【請求項６】 前記メモリは、クロックに同期して情報
   の入力または出力が行われ、また、複数のメモリアレイ
   を有するメモリであって、 前記入力フレーム画像の第１の方向の輝度情報と複数の
   色差情報とを、前記メモリのメモリアレイを切り替えて
   連続的に格納し、また、前記入力画像の第２の方向の輝
   度情報と複数の色差情報とを、アドレスを切り替えて、
   前記メモリに格納することを特徴とする請求項１ないし
   請求項５のいずれか１項に記載のデータ格納方法。
7. 【請求項７】 前記入力フレーム画像は、第１フィール
   ド画像と、第２フィールド画像とから構成され、 前記第１フィールド画像の第２の方向の輝度情報と複数
   の色差情報は、前記メモリの第１の領域に、また、前記
   第２フィールド画像の第２の方向の輝度情報と複数の色
   差情報は、前記メモリの第２の領域に格納されることを
   特徴とする請求項６に記載のデータ格納方法。
8. 【請求項８】 メモリ間、あるいは、メモリから他回路
   へデータを転送させるデータ転送回路において、 少なくとも一つのアドレスカウンタ回路と、 前記アドレスカウンタ回路のカウント値を並べ替えて、
   前記メモリのアドレス入力端子に出力するアドレス並び
   替え装置とを有することを特徴とするデータ転送回路。
9. 【請求項９】 前記アドレスカウンタ回路は、外部から
   プリセット可能であることを特徴とする請求項８に記載
   のデータ転送回路。
10. 【請求項１０】 前記アドレス並び替え装置は、外部か
    らの制御により、その動作タイミング、およびアドレス
    の並び替えの組み合わせが変更可能であることを特徴と
    する請求項８または請求項９に記載のデータ転送回路。
11. 【請求項１１】 モード選択回路を、さらに有し、 前記アドレス並び替え装置は、前記モード選択回路の制
    御の下に、その動作タイミング、およびアドレスの並び
    替えの組み合わせが変更可能であることを特徴とする請
    求項８ないし請求項１０のいずれか１項に記載のデータ
    転送回路。
12. 【請求項１２】 前記モード選択回路は、外部から転送
    されるデータに基づき、前記アドレス並び替え装置の動
    作タイミング、およびアドレスの並び替えの組み合わせ
    を制御することを特徴とする請求項１１に記載のデータ
    転送回路。
13. 【請求項１３】 前記アドレス並び替え装置は、アドレ
    スマルチプレクサ方式のメモリの行アドレスおよび列ア
    ドレスを生成することを特徴とする請求項８ないし請求
    項１２のいずれか１項に記載のデータ転送回路。
14. 【請求項１４】 前記メモリは、クロックに同期して情
    報の入力または出力が行われ、また、複数のメモリアレ
    イを有するメモリであること特徴とする請求項８ないし
    請求項１３のいずれか１項に記載のデータ転送回路。