JP2000243041A - データ再生システムにおけるクロック調整装置 - Google Patents

データ再生システムにおけるクロック調整装置

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Abstract

(57)【要約】 【課題】適正な位相にて記録媒体からの再生信号のサン
プリングを保証し得る高速なクロック信号を提供できる
ようにしたクロック調整装置を提供することである。 【解決手段】上記課題は、記録データを所定のパーシャ
ルレスポンス特性の記録規則に従って変調することによ
り得られる信号を記録した記録媒体からの再生信号をク
ロック信号に同期してサンプリングし、そのサンプリン
グ値からビタビ復号アルゴリズムに従って当該記録デー
タを再生するようにしたデータ再生システムに用いられ
るクロック調整装置において、ビタビ復号アルゴリズム
に従った記録データの再生に用いられるサンプリング値
を取得し、その取得したサンプリング値に基づいて再生
信号の同期点を検出し、上記パーシャルレスポンス特性
で定まる同期レベルと上記同期点でのサンプリング値と
の差値を位相誤差量として、当該差値に基づいて上記ク
ロック信号の位相制御を行うようにしたクロック調整装
置にて達成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光ディスク装置
（光磁気ディスク装置を含む）及び磁気ディスク装置等
のデータ記録装置におけるデータ再生システムに用いら
れるクロック調整装置に係り、詳しくは、記録データを
所定のパーシャルレスポンス特性の記録規則に従って変
調することにより得られる信号を記録した記録媒体から
の再生信号をクロック信号に同期してサンプリングし、
そのサンプリングにて得られたデータ値からビタビ復号
アルゴリズムに従って当該記録データを再生するように
したデータ再生システムに用いられるクロック調整装置
にに関する。
【０００２】
【従来の技術】近年、データ記録装置、例えば、光ディ
スク装置に用いられる光ディスク記録媒体（光ディス
ク、光磁気ディスク）は、大容量、可換性、高信頼性等
により、画像情報の記録再生やコンピュータシステムに
おける各種コードデータの記録再生等、種々の分野での
利用が図られている。
【０００３】このような光ディスク装置では、記録密度
の増大に伴ってより精度の高いデータの記録、再生の手
法が望まれている。この光ディスク記録媒体に対する精
度の高いデータの記録、再生を行う手法として、例え
ば、記録データをパーシャルレスポンス（ＰＲ）波形に
変調して光ディスク記録媒体に記録する一方、この光デ
ィスク記録媒体からの再生信号をクロック信号に同期し
てサンプリングした後に、所謂ビタビ検出器（最尤デー
タ検出器）にて再生データとして最も確からしいデータ
を検出する手法が提案されている。
【０００４】このように、記録媒体からの再生信号をク
ロック信号に同期してサンプリングし、そのサンプリン
グ値からビタビ復号アルゴリズムに従って記録データを
再生するようにしたデータ再生システムでは、適切なサ
ンプリング値が得られるようにクロック信号の位相を調
整する必要がある。このデータ再生システムにおける従
来のクロック調整装置では、ビタビ復号アルゴリズムに
従って記録データを再生するための処理の過程で得られ
る演算値（例えば、再生信号の中心値等）を用いてクロ
ック信号の位相誤差量を演算し、その位相誤差量を用い
てクロック信号の位相制御を行うようにしている（例え
ば、特開平８−８７８２８）。
【０００５】このようなクロック調整装置によれば、ビ
タビ復号アルゴリズムに従ったデータ再生のための処理
の過程で得られる演算値を用いてクロック信号の位相誤
差量を演算していることから、当該クロック調整装置を
含めたデータ再生システム全体の構成を簡略化できる。
【０００６】
【発明が解決しようとする課題】ところで、上述したデ
ータ再生システムでは、媒体上の記録データの高密度化
により、より高速なクロック信号が必要になる。しか
し、従来のクロック調整装置では、ビタビ復号アルゴリ
ズムに従ったデータ再生のための処理の過程で得られる
演算値を用いてクロック信号の位相誤差量を演算してい
ることから、その演算値を得るための時間的な遅れのた
めに、適正な位相にて再生信号のサンプリングを保証し
うる高速なクロック信号を得ることが難しかった。
【０００７】そこで、本発明の課題は、適正な位相にて
記録媒体からの再生信号のサンプリングを保証し得る高
速なクロック信号を提供できるようにしたクロック調整
装置を提供することである。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、請求項１に記載されるように、記録デー
タを所定のパーシャルレスポンス特性の記録規則に従っ
て変調することにより得られる信号を記録した記録媒体
からの再生信号をクロック信号に同期してサンプリング
し、そのサンプリング値からビタビ復号アルゴリズムに
従って当該記録データを再生するようにしたデータ再生
システムに用いられるクロック調整装置において、ビタ
ビ復号アルゴリズムに従った記録データの再生に用いら
れるサンプリング値を取得し、その取得したサンプリン
グ値に基づいて再生信号の同期点を検出する同期点検出
手段と、上記パーシャルレスポンス特性で定まる再生信
号の同期点での信号レベルである同期レベルと上記同期
点でのサンプリング値との差値を演算する差値演算手段
と、差値演算手段にて得られた差値を位相誤差量とし
て、当該差値に基づいて上記クロック信号の位相制御を
行うクロック位相制御手段とを有するように構成され
る。
【０００９】このようなクロック調整装置では、ビタビ
復号アルゴリズムに従った記録データの再生に用いられ
るサンプリング値を取得して、そのサンプリング値に基
づいて再生信号の同期点が検出される。そして、同期レ
ベルとその同期点でのサンプリング値との差に対応した
位相誤差量に基づいてクロック信号の位相制御がなされ
る。
【００１０】上記のようなクロック調整装置の動作の過
程では、ビタビ復号アルゴリズムに従った記録データの
再生のための処理の過程で得られる演算値を用いること
なくクロック信号の位相誤差量に基づいてクロック信号
の位相制御を行うことができる。上記同期レベルはパー
シャルレスポンス特性に依存する信号レベルであって、
装置内に固定レベルとして設定しておくことも、また、
外部ユニット（例えば、データ再生システムを制御する
ためのＭＰＵ）から提供することもできる。
【００１１】記録データに対応して記録媒体に形成され
る各記録マークのエッジにデータとしての意味を持たせ
た記録方式（エッジ記録方式）にてデータ記録のなされ
た記録媒体からデータを再生するデータ再生システムに
適用する場合、本発明は、請求項２に記載されるよう
に、上記クロック調整装置にいおて、上記同期点検出手
段は、再生信号の立ち上がり点を同期点として検出する
立ち上がり検出手段を有するように構成することができ
る。
【００１２】このようなクロック調整装置では、記録マ
ークの前側エッジに対応した再生信号の立ち上がり点が
同期点として検出される。上述したエッジ記録方式にて
データ記録のなされた記録媒体からデータを再生するデ
ータ再生システムに適用する場合、本発明は、請求項３
に記載されるように、上記クロック調整装置において、
上記同期点検出手段は、再生信号の立ち下がり点を同期
点として検出する立ち下がり検出手段を有するように構
成できる。
【００１３】このようなクロック調整装置では、記録マ
ークの後側エッジに対応した再生信号の立ち下がり点が
同期点として検出される。また、同様に、エッジ記録方
式にてデータ記録のなされた記録媒体からデータを再生
するデータ再生システムに適用する場合、本発明は、請
求項４に記載されるように、上記クロック調整装置にお
いて、上記同期点検出手段は、再生信号の立ち上がり点
を同期点として検出する立ち上がり検出手段と、再生信
号の立ち下がり点を同期点として検出する立ち下がり検
出手段とを有するように構成される。
【００１４】このようなクロック調整装置では、記録マ
ークの前側エッジに対応した再生信号の立ち上がり点及
び記録マークの後側エッジに対応した再生信号の立ち下
がり点が同期点として検出される。再生信号の非線形性
等に起因してクロック信号の位相制御に用いることが不
適当となる位相誤差量を排除できるという観点から、本
発明は、請求項５に記載されるように、再生信号の立ち
上がり点及び立ち下がり点を同期点として検出するよう
にしたクロック調整装置において、上記差値演算手段
は、該同期レベルと、上記立ち上がり検出手段にて検出
される立ち上がり点でのサンプリング値との差値を演算
する第一の差値演算手段と、該同期レベルと、立ち下が
り検出手段にて検出される再生信号の立ち下がり点での
サンプリング値との差値を演算する第二の差値演算手段
と、上記第一及び第二の差値演算手段からの差値の少な
くも一方をクロック位相制御手段に供給すべき位相誤差
量として選択する選択手段とを有するように構成するこ
とができる。
【００１５】このようなクロック調整装置では、選択手
段によって、再生信号の立ち上がり点でのサンプリング
値と同期レベルとの差値、再生信号の立ち下がり点での
サンプリング値と同期レベルとの差値、または、その双
方の差値を位相誤差量として選択することができる。従
って、例えば、再生信号の非線形量が多く、立ち下がり
点でのサンプリング値が適切でない場合、立ち上がり点
でのサンプリング値と同期レベルとの差値を位相誤差量
として選択することができる。
【００１６】再生信号のサンプリング値から同期点を容
易に検出できるという観点から、本発明は、請求項６に
記載されるように、上記クロック調整装置において、同
期点検出手段は、サンプリング値が上記同期レベルを含
む所定レベル範囲外の値から当該所定レベル範囲内の値
に変化するときに、再生信号の同期点を検出するように
構成することができる。
【００１７】このようなクロック調整装置では、同期レ
ベルを含む所定レベル範囲内にサンプリング値が入った
ときに同期点の検出がなされる。この所定レベル範囲
は、パーシャルレスポンス特性に基づいて決めることが
できる。拘束長の短いパーシャルレスポンス特性では、
上記所定レベル範囲は、比較的広く設定することができ
る。
【００１８】特に、立ち下がり点を同期点として検出す
る場合は、請求項７に記載されるように、上記立ち下が
り検出手段は、サンプリング値が同期レベルより大きい
第一の判定レベルより大きい値から当該第一の判定レベ
ルと同期レベルより小さい第二の判定レベルとの間の所
定レベル範囲内の値に変化したときに、再生信号の立ち
下がり点を検出するように構成することができる。
【００１９】また、特に、立ち上がり点を同期点として
検出する場合は、請求項８に記載されるように、上記立
ち上がり検出手段は、サンプリング値が同期レベルより
小さい第二判定レベルより小さい値から当該第二の判定
レベルと同期レベルより大きい第一の判定レベルとの間
の所定レベル範囲内の値に変化したときに、再生信号の
立ち上がり点を検出するように構成することができる。
【００２０】再生信号が、媒体の複屈折やその他の原因
によってエンベロープ変動しても、より適切なクロック
信号の位相調整が可能となるという観点から、本発明
は、請求項９に記載されるように、上記各クロック調整
装置において、再生信号のサンプリング値の変化に基づ
いて再生信号のオフセット量を演算するオフセット演算
手段と、該オフセット演算手段にて得られたオフセット
量に基づいてサンプリングされるべき再生信号のレベル
を調整する再生信号レベル調整手段を有するように構成
することができる。
【００２１】このようなクロック調整装置では、サンプ
リングすべき再生信号がエンベロープ変動に対応したオ
フセット量だけレベル調整される。従って、そのエンベ
ロープ変動が除去された状態の再生信号のサンプリング
が行われる。また、同期点判定のための所定レベル範囲
が設定されるクロック調整装置において、同様の観点か
ら、本発明は、請求項１０に記載されるように、再生信
号のサンプリング値の変化に基づいて再生信号のオフセ
ット量を演算するオフセット演算手段と、同期点を検出
するための所定レベル範囲を当該オフセット演算手段に
て演算されたオフセット量だけシフトさせるレベル範囲
調整手段とを有するように構成することができる。
【００２２】このようなクロック調整装置では、再生信
号のエンベロープ変動によってサンプリング値がシフト
しても、同期点の判定に用いられる所定レベル範囲もシ
フトするので、実質的に当該再生信号のエンベロープ変
動の影響を除去することができる。また、第一及び第二
の判定レベルを用いて同期点の判定を行うようにしたク
ロック調整装置において、同様の観点から、本発明は、
請求項１１に記載されるように、再生信号のサンプリン
グ値の変化に基づいて再生信号のオフセット量を演算す
るオフセット演算手段と、上記第一及び第二の判定レベ
ルを当該オフセット演算手段にて演算されたオフセット
量だけシフトさせる判定レベル調整手段とを有するよう
に構成される。
【００２３】このようなクロック調整装置では、再生信
号のエンベロープ変動によってサンプリング値がシフト
しても、同期点の判定に用いられる上記第一及び第二の
判定レベルもシフトするので、実質的に当該再生信号の
エンベロープ変動の影響を除去することができる。。再
生信号のより適正な点でのサンプリングを可能にすると
いう観点から、本発明は、請求項１２に記載されるよう
に、上記各クロック調整装置において、上記クロック位
相制御手段にて位相制御されたクロック信号の位相をず
らすクロック位相可変手段と、クロック位相可変手段で
の位相ずらし量に基づいて位相誤差量となる上記差値演
算手段にて得られる差値を、当該位相誤差量に当該位相
ずらし量が含まれないように補正する位相誤差量調整手
段とを備えるように構成することができる。
【００２４】このようなクロック調整装置では、再生信
号から適正なサンプリング値が得られるようにクロック
信号の位相をずらすと、位相誤差量となる同期レベルと
同期点でのサンプリング値との差値が当該位相誤差量に
位相のずらし量が含まれないように補正される。その結
果、その補正され差値（位相誤差量）に基づいて制御さ
れるクロック信号の位相は、本来の同期点からそのずれ
た位相にロックされる。
【００２５】上記位相のずらし量は、当該データ再生シ
ステムを制御するＭＰＵから提供することができる。ま
た、種々の位相ずらし量にて試験的にデータの読み出し
処理を実行し、その結果、最も読み取りエラーの少ない
位相ずらし量を決めることができる。このように決定さ
れた位相ずらし量を、例えば、不揮発性メモリに記憶さ
せておくことにより、短時間にてデータ再生動作を開始
することができるようになる。
【００２６】上記クロック位相可変手段は、例えば、請
求項１３に記載されるように、上記クロック位相制御手
段にて位相制御されたクロック信号が初段から入力され
る直列接続された複数段の遅延素子と、各遅延素子から
取り出されるクロック信号をずらすべき位相の量に基づ
いて選択する選択手段とを有するように構成することが
できる。この場合、その選択されたクロック信号にて再
生信号のサンプリングが行われる。
【００２７】また、位相誤差量調整手段は、例えば、請
求項１４に記載されるように、差値演算手段に供給すべ
き同期点でのサンプリング値を上記位相ずらし量に基づ
いて補正して差値演算手段にて得られる差値を補正する
ようにしたサンプリング値補正手段を有するように構成
することができる。このようなクロック調整装置では、
差値演算手段に供給される同期点でのサンプリング値を
補正することにより、その差値演算手段にて得られる差
値が補正される。
【００２８】また、クロック信号の位相の進み及び遅れ
を自由に調整できるという観点から、本発明は、請求項
１５に記載されるように、上記複数段の遅延素子を有す
るクロック調整装置において、上記遅延素子は、少なく
ともクロック信号の１周期分の遅延量が得られる段数の
直列接続構成となるように構成することができる。この
ようなクロック調整装置では、複数段の遅延素子の中心
から進み方向及び遅れ方向それぞれ１８０°の位相調整
が可能となる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施の一形態に
係るクロック調整装置が適用されるデータ再生システム
の構成例を示す。この例は、光磁気ディスク装置のデー
タ再生システムである。
【００３０】図１において、光ディスク記録媒体となる
光磁気ディスク２００には、記録データが所定のパーシ
ャルレスポンス特性に従って変調された信号が記録され
ている。この光磁気ディスク２００へのデータの記録
は、、記録ピットのエッジ（前エッジ及びまたは後エッ
ジ）にデータとしての意味を持たせた所謂エッジ記録方
式に従ってなされている。
【００３１】このような光磁気ディスク２００から光学
ヘッド２０を介して記録データに対応した生成信号が得
られる。この再生信号は、アンプ２１にて増幅された後
にフィルタ２２にて波形成形される。この増幅、波形成
形された生成信号は、アナログ・デジタル変換器（ＡＤ
Ｃ）２３にてデジタル信号に変換される。このアナログ
・デジタル変換器２３は、クロック生成回路２５からの
クロック信号に同期して動作する。即ち、上記再生信号
がアナログ・デジタル変換器２３にてサンプリングさ
れ、そのサンプリング値がクロック信号に同期してアナ
ログ・デジタル変換器２３から出力される。
【００３２】デジタル・アナログ変換器２３からクロッ
ク信号に同期して順次出力される再生信号のサンプリン
グ値は、デジタルイコライザ（ＥＱ）２４での波形等化
処理を経た後にビタビ検出器１００に供給される。ビタ
ビ検出器１００は、順次供給されるサンプリング値から
ビタビ復号アルゴリズムに従って記録データを検出して
出力する。なお、図示していないが、上記デジタルイコ
ライザ２４及びビタビ検出器１００もクロック生成回路
２５からのクロック信号に同期して動作する。
【００３３】上記クロック生成回路２５及びビタビ検出
器１００は、例えば、図２に示すように構成される。図
２において、ビタビ検出器１００は、一般的なビタビ検
出器と同様に、ブランチメトリック計算ユニット（Ｂ
Ｍ）１０１、ＡＣＳユニット１０２、パスメトリックメ
モリ（ＰＭＭ）１０３及びパスメモリ（ＰＭ）１０４を
有している。
【００３４】ブランチメトリック計算ユニット１０１
は、パーシャルレスポンス特性に依存して再生信号にお
いて本来取り得るべき値となる各期待値と再生信号のサ
ンプリング値との差に対応したブランチメトリック値
（ＢＭ値）を演算する。ＡＣＳユニット１０２は、上記
ブランチメトリック値とパスメトリックメモリ１０３に
格納された１クロック前の（前回演算した）パスメトリ
ック値（ＰＭ値）とを加算（Add ）し、この加算後のパ
スメトリック値（ＰＭ値）を２つずつ比較して（Compar
e ）、小さい方のパスメトリック値（ＰＭ値）を選択
（Select）する。この選択されたパスメトリック値（Ｐ
Ｍ値）が新たなパスメトリック値としてパスメトリック
メモリ１０３に格納される。上記処理の結果、パスメト
リック値（ＰＭ値）は、ブランチメトリック値（ＢＭ
値）の積算値となる。
【００３５】上記のように小さい方のパスメトリック値
を選択するということは、ビタビ復号アルゴリズムにお
ける状態遷移のパスを選択することに相当する。即ち、
ＡＳＣユニット１０２では、常にパスメトリック値が最
小となるパスが選択される。上記のようにして選択され
たパスに相当するデータ（２値データ）がＡＳＣユニッ
ト１０２からパスメモリ（ＰＭ）１０４に供給される。
パスメモリ１０４では、選択された各パスに対応したデ
ータが順次シフトされると共に、その過程で、選択され
なかった各パスに対応するデータが順次淘汰されて生き
残りパスに相当するデータがパスメモリ１０４から出力
データとして出力される。このように、パーシャルレス
ポンス（ＰＲ）波形にてデータを記録すると共に、ビタ
ビ検出器を用いて最も確からしい（ＭＬ）データを検出
することにより、高密度記録された光磁気ディスク２０
０から精度良くデータの再生が可能となる。
【００３６】クロック生成回路２５は、位相誤差検出ユ
ニット３０、デジタル・アナログ変換器（ＤＡＣ）４０
及び位相調整発振ユニット５０を備えている。位相誤差
検出ユニット３０は、アナログ・デジタル変換器２３か
らのサンプリング値に基づいて当該クロック生成回路２
５からアナログ・デジタル変換器２３に供給されるクロ
ック信号の位相誤差量を検出する。この検出された位相
誤差量はデジタル・アナログ変換器４０によって電圧レ
ベル（アナログ値）に変換される。位相調整発振ユニッ
ト５０は、ループフィルタ（ＬＦ）及び電圧制御発振器
（ＶＣＯ）を有しており、デジタル・アナログ変換器４
０からの位相誤差量に対応した電圧レベルに対応した位
相誤差量をなくすように所定の発信クロック信号の位相
制御を行う。そして、位相調整発振ユニット５０にて位
相調整されたクロック信号が再生信号のサンプリング処
理を行うアナログ・デジタル変換器２３に供給される。
【００３７】上記位相誤差検出ユニット３０は、例え
ば、図３に示すように構成される。図３において、この
位相誤差検出ユニット３０は、オフセット追従部３１
０、前後エッジ検出部３３０及び出力選択部３５０を有
している。オフセット追従部３１０は、アナログ・デジ
タル変換器２３からのサンプリングデータＹｔの状態に
基づいて再生信号のエンベロープ変動に伴うオフセット
量を演算し、データ再生システムの制御を行うＭＰＵ(
図示略）から提供される同期レベル、判定レベル及びリ
ミットレベルを、再生信号のエンベロープ変動に追従す
るように、当該演算されたオフセット量に基づいて補正
する。
【００３８】上記同期レベルは、データ記録の際に採用
したパーシャルレスポンス特性にて決まる同期点での信
号レベルとして定められたものである。判定レベルは、
同期点を判定するための信号レベルであって、同期レベ
ルを含む所定範囲の上限を規定する判定レベル１とその
所定範囲の下限を規定する判定レベル２から構成され
る。リミットレベルは、再生信号として有効な振幅範囲
を規定する信号レベルであって、その上限を規定するリ
ミットレベル１とその下限を規定するリミットレベル２
から構成される。
【００３９】前後エッジ検出部３３０は、オフセット追
従部３１０を介して供給される同期レベル、判定レベル
及びリミットレベルを基準にして入力されるサンプリン
グ値のレベル判定し、その判定結果に基づいて記録ピッ
トの前エッジに対応した信号の立ち上がり点（以下、前
エッジ点という）及び記録ピットの後エッジに対応した
信号の立ち下がり点（以下、後エッジ点という）を同期
点として検出する。この例の場合、上記同期レベルは、
前エッジ点及び後エッジ点にて本来取り得るべき信号レ
ベルとして規定される。
【００４０】また、前後エッジ検出部３３０は、上記前
エッジ点でのサンプリング値と同期レベルとの差値及び
上記後エッジ点でのサンプリング値と同期レベルとの差
値を演算し、前エッジ点を検出する毎に、同期レベルと
前エッジ点でのサンプリング値との差値を、前エッジ同
期の位相誤差量として出力し、後エッジ点を検出する毎
に、同期レベルと後エッジ点でのサンプリング値との差
値を、後エッジ同期の位相誤差量として出力し、更に、
前エッジ点または後エッジ点を検出する毎に、各差値
を、前後エッジ同期の位相誤差量として出力する。
【００４１】出力選択部３５０は、例えば、データ再生
システムの制御を行うＭＰＵからの選択信号に基づい
て、前後エッジ検出部３３０から出力される前エッジ同
期の位相誤差量、後エッジ同期の位相誤差量及び前後エ
ッジ同期の位相誤差量のうちのいずれかを選択する。こ
のように出力選択部３５０から出力される位相誤差量が
上述したように、デジタル・アナログ変換器４０にて電
圧レベルに変換されて位相調整発信ユニット５０に提供
される（図２参照）。
【００４２】上記位相誤差検出ユニット３０におけるオ
フセット追従部３１０は、例えば、図４に示すように構
成される。図４において、このオフセット追従部３１０
は、比較ゲート部３１１、３１２、平均値計算回路３１
３、３１４、平均化回路３１５、セレクタ３１６及び加
算器３１７を備えている。平均値計算回路３１３は、減
算器３１８、セレクタ３１９、除算器３２０、加算器３
２１及びレジスタ３２２を有している。平均値計算回路
３１４も同様に、減算器３２３、セレクタ３２４、除算
器３２５、加算器３２６及びレジスタ３２７を有してい
る。
【００４３】比較ゲート部３１１は、同期レベルより大
きい判定レベル１と有効な再生信号の上限値となるリミ
ットレベル１にてその下限と上限が定まるピーク範囲内
のサンプリング値Ｙｔだけを後段の平均値計算回路３１
３に供給する。また、比較ゲート部３１２は、同期レベ
ルより小さい判定レベル２とにて上限と有効な再生信号
の下限値となるリミットレベル２にてその上限と下限が
定まるボトム範囲内のサンプリング値Ｙｔだけを後段の
平均値計算回路３１４に供給する。
【００４４】平均値計算回路３１３は、比較ゲート部３
１１から供給される再生信号の上記ピーク範囲内のサン
プリング値Ｙｔの平均値を演算する。即ち、減算器３１
８が前回演算されてレジスタ３２２にセットされた平均
値とサンプリング値Ｙｔとの差を演算し、除算器３２０
がセレクタ３１９を介して供給される当該差値を設定個
数値（TR＿AVE ＿NO) で除算し、加算器３２１が前回演
算された平均値に当該除算値を加算して新たな平均値を
得る。そして、この新たな平均値がレジスタ３２２に設
定される。このようにして、平均値計算回路３１３は、
常に、ピーク範囲（リミットレベル１と判定レベル１と
間の範囲）内における設定個数（TR＿AVE ＿NO）のサン
プリング値Ｙt の平均値を出力する。
【００４５】平均値計算回路３１４は、平均値計算回路
３１３と同様の手順に従って、ボトム範囲（判定レベル
２とリミットレベル２との間の範囲）内における設定個
数（TR＿AVE ＿NO）のサンプリング値Ｙt の平均値を出
力する。平均化回路３１５は、平均値計算回路３１３に
て演算されるピーク範囲内のサンプリング値の平均値と
平均値計算回路３１４にて演算されるボトム範囲内のサ
ンプリング値の平均値とを加算して「２」で割る演算を
行う。この平均化回路３１３からの出力値は、再生信号
の略中心値となる。
【００４６】平均化回路３１５の出力値はオフセット量
として、セレクタ３１６を介して加算器３１７に供給さ
れる。加算器３１７は、データ再生システムのＭＰＵか
ら供給されるリミットレベル１、判定レベル１、同期レ
ベル、判定レベル２及びリミットレベル２に上記平均化
回路３１５からのオフセット量を加算する。その結果、
加算器３１７からは、オフセット量だけシフトしたリミ
ットレベル１、判定レベル１、同期レベル、判定レベル
２及びリミットレベル２が出力される。そして、このオ
フセット量だけシフトされたリミットレベル１及び判定
レベル１が比較ゲート部３１１に、このオフセット量だ
けシフトされた判定レベル２及びリミットレベル２が比
較ゲート部３１２に、それぞれ上限、下限を規定するレ
ベルとして供給される。
【００４７】上記のようなオフセット追従部３１０によ
れば、再生信号がエンベロープ変動すると、平均化回路
３１５からそのエンベロープ変動に対応したオフセット
量が出力される。そして、各基準レベル（リミットレベ
ル１、判定レベル１、同期レベル１、判定レベル２及び
リミットレベル２）は、そのオフセット量だけシフトさ
れることにより、再生信号のエンベロープ変動に追従し
たものとなる。
【００４８】このように再生信号のエンベロープ変動に
追従した各基準レベルが当該オフセット追従部３１０か
ら前後エッジ検出部３３０に供給される。なお、このオ
フセット追従部３１０は、例えば、データ制御システム
におけるＭＰＵからのオフセット追従開始信号によって
有効にされる。このオフセット追従開始信号が供給され
ない場合、平均値計算回路３１３及び３１４のセレクタ
３１９及び３２４が「０」を選択した状態を保持するこ
とにより、平均化回路３１５から出力されるオフセット
量は常に「０」になる。また、セレクタ３１６が「０」
を選択して、加算器３１７には「０」がオフセット量と
して提供される。この場合、ＭＰＵから供給される各基
準レベルがそのままオフセット追従部３１０から前後エ
ッジ検出部３３０に供給される。
【００４９】上記のようにオフセット追従部３１０にて
補正された同期レベル及び判定レベル１、２を用いて位
相誤差量を演算する前後エッジ検出部３３０は、例え
ば、図５に示すように構成される。図５において、この
前後エッジ検出部３３０は、比較器３３１、３３２、レ
ジスタ３３３、３３５、排他的論理和ゲート（ＥＸＯ
Ｒ）３３４、３３６、３３７、アンドゲート３３８、３
３９、３４２、３４３及びオアゲート３４５を有してい
る。この前後エッジ検出部３３０は、更に、減算器３４
０及び３４１を有している。
【００５０】比較器３３１は、上述したオフセット追従
部３１０からの同期レベルより大きい判定レベル１とサ
ンプリング値Ｙｔとを比較し、サンプリング値Ｙｔが判
定レベル１以上となるときに出力値ａt ＝１を出力し、
サンプリング値Ｙｔが判定レベル１より小さいときに出
力値ａt ＝０を出力する。比較器３３２は、上述したオ
フセット追従部３１０からの同期レベルより小さい判定
レベル２とサンプリング値Ｙｔとを比較し、サンプリン
グ値Ｙｔが判定レベル２以上となるときに出力値ｂt ＝
１を出力し、サンプリング値Ｙｔが判定レベル２より小
さいときに出力値ｂt ＝０を出力する。
【００５１】比較器３３１からの出力値ａt はレジスタ
３３３にセットされる。比較器３３１からの出力値ａt
は、同時にレジスタ３３３に前回（前のクロックタイミ
ング（t-1 ））セットされた出力値ａt-1 と共に排他的
論理和ゲート３３６に供給される。従って、排他的論理
和ゲート３３６は、比較器３３１からの出力値ａt の変
化点で「１」となる出力値ｄt を出力する。即ち、この
排他的論理和ゲート３３６の出力値ｄt は、再生信号が
判定レベル１を横切ったか否かを表す。
【００５２】また、比較器３３２からの出力値ｂt はレ
ジスタ３３５にセットされる。比較器３３２の出力値ｂ
t は、同時にレジスタ３３５に前回（前のクロックタイ
ミング（t-1 ））セットされた出力値ｂt-1 と共に排他
的論理和ゲート３３７に供給される。従って、排他的論
理和ゲート３３７は、比較器３３２からの出力値ｂtの
変化点で「１」となる出力値ｅt を出力する。即ち、こ
の排他的論理和ゲート３３７の出力値ｅt は、再生信号
が判定レベル２を横切ったか否かを表す。
【００５３】更に、上記各比較器３３１及び３３２の出
力値ａt 及びｂt は排他的論理和ゲート３３４に供給さ
れる。この排他的論理和ゲート３３４は、再生信号が判
定レベル１と判定レベル２の間にあるときに「１」とな
る出力値ｃt を出力する。即ち、この排他的論理和ゲー
ト３３４の出力値ｃt は、再生信号が判定レベル１と判
定レベル２の間の領域にあるか否かを表す。
【００５４】上記排他的論理和ゲート３３６の出力値ｄ
t と排他的論理和ゲート３３４の出力値ｃt がアンドゲ
ート３３８に供給される。アンドゲート３３８は、排他
的論理和ゲート３３６及び３３４の各出力値ｄt 及びｃ
t の論理積を出力することから、このアンドゲート３３
８は、再生信号が下降しながら判定レベル１を横切って
判定レベル１と判定レベル２との間の領域となったとき
に「１」となる出力値ｇt を出力する。即ち、アンドゲ
ート３３８の出力値ｇt は、再生信号の立ち下がり点
（後エッジに対応）であるか否かを表す。
【００５５】上記排他的論理和ゲート３３７の出力値ｅ
t と排他的論理和ゲート３３４の出力値ｃt がアンドゲ
ート３３９に供給される。アンドゲート３３９は、排他
的論理和ゲート３３７及び３３４の各出力値ｅt 及びｃ
t の論理積を出力することから、このアンドゲート３３
９は、再生信号が上昇しながら判定レベル２を横切って
判定レベル１と判定レベル２との間の領域になったとき
に「１」となる出力値ｆt を出力する。即ち、アンドゲ
ート３３９の出力値ｆt は、再生信号の立ち上がり点
（前エッジに対応）であるか否かを表す。
【００５６】減算器３４１は、サンプリング値Ｙｔと同
期レベルとの差値ｚt を演算し、減算器３４１は、上記
とは逆に同期レベルとサンプリング値Ｙｔとの差値* ｚ
t （−ｚt ）を演算する。減算器３４１からの差値ｚt
は、上記アンドゲート３３９の出力値ｆt にてゲートコ
ントロールされるアンドゲート３３４に供給される。ま
た、減算器３４０からの差値* ｚt （−ｚt ）は、上記
アンドゲート３３８の出力値ｇt にてゲートコントロー
ルされるアンドゲート３４２に供給される。
【００５７】本来再生信号の立ち上がり点及び立ち下が
り点で得られるべき同期レベルと実際に当該立ち上がり
点及び立ち下がり点で得られるサンプリング値Ｙｔとの
差値* ｚt （−ｚt ）は、再生信号の立ち上がり点及び
立ち下がり点でのクロック信号の位相誤差に対応するこ
とになる。位相誤差がなければ、再生信号の立ち上がり
点及び立ち下がり点では、サンプリング値Ｙｔは、同期
レベルと同じ値となる。
【００５８】アンドゲート３４３は、アンドゲート３３
９の出力値ｆt が「１」となる場合、即ち、再生信号の
立ち上がり点で許容状態となり、同期レベルとその立ち
上がり点でサンプリングされたサンプル値Ｙｔとの差値
ｚt がこの許容状態となるアンドゲート３４３を介して
前エッジ同期の位相誤差量ｈt として出力される。ま
た、アンドゲート３４２は、アンドゲート３３８の出力
値ｇt が「１」となる場合、即ち、再生信号の立ち下が
り点で許容状態となり、同期レベルとその立ち下がり点
でサンプリングされたサンプル値Ｙｔとの差値* ｚt(−
ｚt ）がこの許容状態となるアンドゲート３４２を介し
て後エッジ同期の位相誤差量ｉt として出力される。
【００５９】更に、アンドゲート３４３から出力される
前エッジ同期の位相誤差量ｈt 及びアンドゲート３４２
から出力される後エッジ同期の位相誤差量ｉt は、オア
ゲート３４５により統合され、前後エッジ同期の位相誤
差量ｊt として出力される。例えば、図６に示すよう
に、再生信号ＰＤに対してリミットレベル１、判定レベ
ル１、同期レベル、判定レベル２、リミットレベル２が
設定され、各タイミングｔ0 〜ｔ12で再生信号のサンプ
リングが実行される場合、前後エッジ検出部３３０各部
の出力値の状態は、図７に示すようになる。この例で
は、タイミングｔ4 にて立ち上がり点が検出され(ft ＝
１）、その際サンプリングされたサンプリング値Ｙ4 と
同期レベルとの差値ｚ4 が前エッジ同期の位相誤差量ｈ
4 として前後エッジ検出部３３０から出力される。
【００６０】また、タイミングｔ8 にて立ち下がり点が
検出され（ｇt ＝１）、その際サンプリングされたサン
プリング値Ｙ8 と同期レベルとの差値−ｚ8 が後エッジ
同期の位相誤差量i8として前後エッジ検出部３３０から
出力される。更に、これら位相誤差量ｈ4 及びｉ8 （ｚ
4 、−ｚ8)が統合されて各エッジ同期の位相誤差量ｊ4
、j ８として出力される。
【００６１】上記出力選択部３５０は、例えば、図８に
示すように構成される。図８において、この出力選択部
３５０は、３入力のセレクタ３５１で構成される。この
３入力のセレクタ３５１には、前後エッジ検出部３３０
からの前エッジ同期の位相誤差量ｈt 、後エッジ同期の
位相誤差量ｉt 及び両エッジ同期の位相誤差量ｊt が入
力している。このセレクタ３５１は、例えば、データ再
生システムのＭＰＵから提供される出力選択信号に基づ
いて、上記入力される各位相誤差量のいずれかを選択し
て出力する。
【００６２】このように出力選択部３５０にて選択され
た位相誤差量がデジタル・アナログ変換器４０を介して
位相調整発振器５０に供給され、この位相調整発振器５
０にて位相調整のなされたクロック信号がアナログ・デ
ジタル変換器２３に供給される。また、図示していない
が、このクロック信号は、デジタルイコライザ２４及び
ビタビ検出器１００にも供給される。
【００６３】上記のようなクロック位相の制御機能を有
するクロック生成回路２５では、特にビタビ検出器１０
０での処理の過程で得られる演算値を用いることなく、
クロック信号に同期して作動するアナログ・デジタル変
換器２３でのサンプリング値を直接用いて当該クロック
信号の位相誤差量を演算し、その位相誤差量に基づいて
クロック信号の位相制御がなされる。従って、高速読み
出しを行うために高速クロック信号を用いても、特に遅
れることなく位相調整の処理を行うことができるように
なる。
【００６４】また、再生信号の立ち上がり点での（前エ
ッジ同期の）位相誤差量、立ち下がり点での（後エッジ
同期の）位相誤差量、その双方の位相誤差量をクロック
信号の位相調整に選択的に用いることができる。従っ
て、例えば、再生信号の非線形性によって信号の立ち下
がり点にて検出された位相誤差量が適切でない場合に
は、再生信号の立ち上がり点での（前エッジ同期の）位
相誤差量を選択することにより、クロック信号の的確な
位相制御を行うことができる。
【００６５】次に、本発明の実施の他の形態について説
明する。ところで、前述したようなクロック位相の制御
機能を有したクロック生成回路２５では、再生信号の立
ち上がりまたは立ち下がりにおいて同期レベルにてサン
プリング値が得られるように、クロック信号の位相がロ
ックされる。例えば、図９（ａ）に示すように、再生信
号ＰＤの立ち上がりにおいて同期レベルＡ1 にてサンプ
リング値が得られるようにクロック信号の位相がロック
されると、再生信号ＰＤのピーク点やボトム点において
適切なサンプリング値が得られない場合がある。特に、
再生信号のピーク点やボトム点にてサンプリングを行う
ことが適切なデータ再生ために重要な場合、上記のよう
な位相調整がなされるクロック信号に同期した再生信号
のサンプリング動作では、精度のよいデータ再生ができ
ない。
【００６６】そこで、以下に再生信号のより適した点で
のサンプリングを可能とするようにクロック信号の位相
調整ができる位相調整装置の例について説明する。位相
調整機能を有するクロック生成回路２５は、例えば、図
１０に示すように構成される。図１０において、前述し
た例と同様に、アナログ・デジタル変換器２３からのサ
ンプリング値がデジタルイコライザ（ＥＱ）２４で処理
された後にビタビ検出器１００に供給される。また、ア
ナログ・デジタル変換器２３からのサンプリング値は、
クロック生成回路２５に供給される。
【００６７】このクロック生成回路２５は、前述した例
と同様に、位相誤差検出部３０、デジタル・アナログ変
換器４０及び位相調整発振ユニット５０を備えている。
位相誤差検出部３０は、図３に示す前後エッジ検出部３
３０及び出力選択部３５０を有するが、オフセット追従
部３１０は、省略される。このオフセット追従部３１０
に代えて、この例では、後述するようなオフセット検出
部２６が設けられる。
【００６８】クロック生成回路２５は、更に、クロック
位相調整部６０を有している。このクロック位相調整部
６０は、例えば、図１１に示すように構成される。図１
１において、このクロック位相調整部６０は、レジスタ
６０１、６０２、乗算器６０３、デコーダ６０４、直列
接続されたｎ段の遅延素子（DELAY TAP ）６０５（１）
〜６０５（ｎ）で構成された遅延回路（DELAY LINE）及
びマルチプレクサ６０６を備えている。位相調整発振ユ
ニット５０からのクロック信号が初段の遅延素子６０５
（１）に入力し、各遅延素子６０５（１）〜６０５
（ｎ）によって遅延される。そして、各遅延素子６０５
（１）〜６０５（ｎ）からのクロック信号がマルチプレ
クサ６０６に並列的に入力している。ｎ段の遅延素子６
０５（１）〜６０５（ｎ）で構成される遅延回路の総遅
延量は、少なくともクロック信号の１周期に対応する。
このように設定することにより、遅延回路の中心を基準
としたときに、クロック信号の位相を進み側、遅れ側に
それぞれ１８０°ずらすことが可能となる。
【００６９】レジスタ６０１には、所定の定数Ｋが設定
され、レジスタ６０２には、クロック信号の遅延量に対
応した値（例えば、遅延段数）が設定される。これら定
数Ｋ及び遅延量に対応した値は、例えば、当該データ再
生システムの制御を行うＭＰＵから供給される。レジス
タ６０２に設定された遅延量に対応した値はデコーダ６
０４に供給され、デコーダ６０４は、その値に対応する
遅延素子の選択信号を出力する。デコーダ６０４から出
力される選択信号によって、対応する遅延素子を介した
クロック信号がマルチプレクサ６０６によって選択さ
れ、その遅延されたクロック信号がマルチプレクサ６０
６からアナログ・デジタル変換器２３に供給される。
【００７０】また、上記レジスタ６０１及び６０２に設
定された定数Ｋ及び遅延量に対応した値は、乗算器６０
３によって乗算される。この乗算器６０３の出力は、ア
ナログ・デジタル変換器２３からのサンプリング値に加
算され、その加算値が位相誤差検出部３０に提供され
る。上記クロック信号の遅延量と乗算器６０３との関係
が次のようになる。
【００７１】図９（ｂ）に示すように、再生信号の立ち
上がり点においてレベルＢ１がサンプリングされるよう
にクロック信号の位相をロックするため、再生信号の立
ち上がりにおいて同期レベルＡ１がサンプリングされる
位相と、当該レベルＢ１がサンプリングされる位相との
差が遅延量として設定さると共に、その位相差（遅延
量）に対応した同期レベルＡ１と当該レベルＢ１との差
値（Ａ１−Ｂ１）が乗算器６０３から出力されるように
遅延量に対応した値が決定される。
【００７２】このように各レジスタ６０１及び６０２に
設定される定数Ｋ及び遅延量に対応する値が決定される
ことにより、レベルＢ１のサンプリング点では、そのサ
ンプリング値Ｂ１と乗算器６０３からの演算値（Ａ１−
Ｂ１）との加算値（Ｂ１＋（Ａ１−Ｂ１））、即ち、値
Ａ１が位相誤差検出部３０に供給される。これにより、
同期レベルとしてＡ１が設定される場合、位相誤差検出
部３０での検出位相誤差はゼロとなり、クロック信号の
位相は、再生信号の立ち上がりにてレベルＢ１がサンプ
リングされる位相にロックされる（図９（ｂ）の状
態）。
【００７３】上記遅延量に対応した値（例えば、遅延素
子の段数）は、例えば、前述したように当該データ再生
ステムのＭＰＵによって決定することができるが、ＭＰ
Ｕは、例えば、図１２の手順に従ってその値をを決定す
る。図１２において、まず、カウンタＣＮＴが初期化
（ＣＮＴ＝０）され、上記レジスタ６０１に設定すべき
定数Ｋが値Ｘに設定されると共に、例えば、５つのレジ
スタが定義される（ＩＮＴ ＲＥＧ［５］）（Ｓ１）。
この値Ｘは、各遅延素子での単位遅延量に対応する値と
なる。レジスタ６０２にカウンタ値（ＣＮＴ）が設定さ
れる（Ｓ２）。このとき、カウンタＣＮＴが初期値ゼロ
であるので、乗算器６０３からの出力値はゼロとなる。
また、レジスタ６０２の設定値（カウント値）に対応し
たデコーダ６０４からの選択信号によって選択される遅
延素子からのクロック信号がデジタル・アナログ変換器
２３に供給される。
【００７４】この状態で、試験的にデータの読み取り
（ＴＥＳＴ ＲＥＡＤ）が実行され（Ｓ３）、その際の
読み取りエラーの個数がカウントされる（Ｓ４）。そし
て、そのエラー個数が所定のレジスタＲＥＧ［ＣＮＴ＝
０］にセットされる（Ｓ５）。次いで、カウンタＣＮＴ
が＋１だけインクリメントされ（Ｓ６）、そのカウント
値が定義したレジスタの個数に対応した最大値４に達し
たか否かの判定が行われる（Ｓ７）。
【００７５】ここで、カウント値がその最大値４に達し
ない場合には、上述した処理（Ｓ２乃至Ｓ７）が繰り返
し実行される。その過程で、遅延量（位相差）に対応し
た乗算器６０３からの出力値は、Ｘ、２Ｘ、３Ｘ、４Ｘ
と変化し、遅延素子を選択するためにレジスタ６０２に
設定されるカウント値が１、２、３、４と変化する。上
記のような処理を繰り返してカウント値がその最大値４
に達すると、遅延量でのデータの試験的な読み取り処理
において５つのレジスタＲＥＧ［０］〜ＲＥＧ［４］に
設定された読み取りエラーの個数のうち最小値が設定さ
れたレジスタが特定される（Ｓ８）。この特定されたレ
ジスタの番号が、遅延素子を選択するう情報としてレジ
スタ６０２に設定すべき値に決定される。
【００７６】このような処理により、読み取りエラーの
最も少ない状態でのサンプリング位相にて再生信号のサ
ンプリングが行えるようになる。なお、上記のようにし
て決定されたレジスタ６０２に設定すべき値を例えば不
揮発性メモリに記録媒体（光磁気ディスク２００）の所
定の領域毎に格納しておけば、２回目以降の再生動作で
は、位相調整を特に行うことなく、短時間で再生動作を
開始することができる。
【００７７】また、上記例では、読み取りエラーを格納
するためのレジスタを５つ定義したが、遅延素子の数だ
け定義するようにしてもよい。この場合、可能な全ての
遅延量での試験的な読み取り結果に基づいて最適な遅延
量（選択すべき遅延素子）を決定することができる。図
１０に示す回路では、オフセット検出部２６が前記例
（図２、図３参照）にけるオフセット追従部３１０に代
えて設けられている。この場合、このオフセット検出部
２６にて検出された再生信号のオフセット量がデジタル
・アナログ変換器２７にて電圧レベルに変換された後
に、差動アンプ２９に供給される。この差動アンプ２９
は、再生信号から上記オフセット量に対応した電圧レベ
ルを差し引いた信号を新たな再生信号としてアナログ・
デジタル変換器２３に供給する。
【００７８】従って、再生信号がエンベロープ変動して
も、当該エンベロープ変動分が除去された状態でその再
生信号のサンプリング処理を行うアナログ・デジタル変
換器２３に供給されることになる。
【００７９】
【発明の効果】以上、説明してきたように、請求項１乃
至１５記載の本願発明によれば、クロック調整の処理に
おいて、ビタビ復号アルゴリズムに従った記録データの
再生のための処理の過程で得られる演算値を用いること
なくクロック信号の位相誤差量に基づいてクロック信号
の位相制御を行うことができるので、適正な位相にて記
録媒体からの再生信号のサンプリングを保証し得るより
高速なクロック信号を提供できるようになる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るクロック調整装置
が適用されるデータ再生システムの構成例を示すブロッ
ク図である。
【図２】図１に示すビタビ検出器及びクロック生成回路
の詳細な構成例を示すブロック図である。
【図３】図２に示すクロック生成回路における位相誤差
検出部の詳細な構成例を示すブロック図である。
【図４】図３に示す位相誤差検出部におけるオフセット
追従部の詳細な構成例を示すブロック図である。
【図５】図３に示す位相誤差検出部における前後エッジ
検出部の詳細な構成例を示すブロック図である。
【図６】再生信号、各基準レベル及びサンプリング位相
との関係の一例を示す図である。
【図７】図６に示す再生信号のサンプリングをサンプリ
ングする場合の前後エッジ検出部における各部の出力値
の状態を示す図である。
【図８】図３に示す位相誤差検出部における出力選択部
の詳細な構成例を示すブロック図である。
【図９】再生信号のサンプリング点の例を示す図であ
る。
【図１０】クロック生成回路の他の構成例を示すブロッ
ク図である。
【図１１】図１０に示すクロック位相調整部の詳細な構
成例を示すブロック図である。
【図１２】図１１に示すクロック調整位相部におけるレ
ジスタに設定すべき遅延量に対応した値を決定するため
の処理手順の一例を示すフローチャートである。
【符号の説明】
２０ 光学ヘッド ２１ アンプ ２２ フィルタ ２３ アナログ・デジタル変換器 ２４ デジタルイコライザ ２５ クロック生成回路 ３０ 位相誤差検出部 ４０ デジタル・アナログ変換器 ５０ 位相調整発振ユニット ６０ クロック位相調整部 １００ ビタビ検出器 ３１０ オフセット追従部 ３１１、３１２ 比較ゲート部 ３１３、３１４ 平均値計算回路 ３１５ 平均化回路 ３１７ 加算器 ３３０ 前後エッジ検出部 ３３１、３３２ 比較器 ３３３、３３５ レジスタ ３３４、３３６、３３７ 排他的論理和ゲート ３３８、 ３３９、３４２、３４３ アンドゲート ３４５ オアゲート ３４０、３４１ 減算器 ３５０ 出力選択部 ６０１、６０１ レジスタ ６０３ 乗算器 ６０４ デコーダ ６０５（１）〜６０５（ｎ） 遅延素子 ６０６ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古田 聡 兵庫県加東郡社町佐保35番（番地なし） 富士通周辺機株式会社内 (72)発明者 田口 雅一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 藤原 徹 兵庫県加東郡社町佐保35番（番地なし） 富士通周辺機株式会社内 Ｆターム(参考） 5D044 BC01 BC04 CC04 GL32 GM15 GM16 5D075 AA03 BB04 CC23 5D090 AA01 CC04 EE15 FF42

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】記録データを所定のパーシャルレスポンス
    特性の記録規則に従って変調することにより得られる信
    号を記録した記録媒体からの再生信号をクロック信号に
    同期してサンプリングし、そのサンプリング値からビタ
    ビ復号アルゴリズムに従って当該記録データを再生する
    ようにしたデータ再生システムに用いられるクロック調
    整装置において、 ビタビ復号アルゴリズムに従った記録データの再生に用
    いられるサンプリング値を取得し、その取得したサンプ
    リング値に基づいて再生信号の同期点を検出する同期点
    検出手段と、 上記パーシャルレスポンス特性で定まる再生信号の同期
    点での信号レベルである同期レベルと上記同期点でのサ
    ンプリング値との差値を演算する差値演算手段と、 差値演算手段にて得られた差値を位相誤差量として、当
    該差値に基づいて上記クロック信号の位相制御を行うク
    ロック位相制御手段とを有するクロック調整装置。
  2. 【請求項２】請求項１記載のデータ再生システムにおけ
    るクロック調整装置において、 上記同期点検出手段は、再生信号の立ち上がり点を同期
    点として検出する立ち上がり検出手段を有するクロック
    調整装置。
  3. 【請求項３】請求項１記載のデータ再生システムにおけ
    るクロック調整装置において、 上記同期点検出手段は、再生信号の立ち下がり点を同期
    点として検出する立ち下がり検出手段を有するクロック
    調整装置。
  4. 【請求項４】請求項１記載のデータ再生システムにおけ
    るクロック調整装置において、 上記同起点検出手段は、再生信号の立ち上がり点を同期
    点として検出する立ち上がり検出手段と、 再生信号の立ち下がり点を同期点として検出する立ち下
    がり検出手段とを有するクロック調整装置。
  5. 【請求項５】請求項４記載のデータ再生システムにおけ
    るクロック調整装置において、 上記差値演算手段は、該同期レベルと、上記立ち上がり
    検出手段にて検出される立ち上がり点でのサンプリング
    値との差値を演算する第一の差値演算手段と、 該同期レベルと、立ち下がり検出手段にて検出される再
    生信号の立ち下がり点でのサンプリング値との差値を演
    算する第二の差値演算手段と、 上記第一及び第二の差値演算手段からの差値の少なくも
    一方をクロック位相制御手段に供給すべき位相誤差量と
    して選択する選択手段とを有するクロック調整装置。
  6. 【請求項６】請求項１記載のデータ再生システムにおけ
    るクロック調整装置において、 同期点検出手段は、サンプリング値が上記同期レベルを
    含む所定レベル範囲外の値から当該範囲内の値に変化し
    たとき、再生信号の同期点を検出するようにしたクロッ
    ク調整装置。
  7. 【請求項７】請求項３及び４記載のデータ再生システム
    におけるクロック調整装置において、 上記立ち下がり検出手段は、サンプリング値が同期レベ
    ルより大きい第一の判定レベルより大きい値から当該第
    一の判定レベルと同期レベルより小さい第二の判定レベ
    ルとの間の所定レベル範囲内の値に変化したときに、再
    生信号の立ち下がり点を検出するようにしたクロック調
    整装置。
  8. 【請求項８】請求項２及び４記載のデータ再生システム
    におけるクロック調整装置において、 上記立ち上がり検出手段は、サンプリング値が同期レベ
    ルより小さい第二判定レベルより小さい値から当該第二
    の判定レベルと同期レベルより大きい第一の判定レベル
    との間の所定レベル範囲内の値に変化したときに、再生
    信号の立ち上がり点を検出するようにしたクロック調整
    装置。
  9. 【請求項９】請求項１乃至８記載のクロック調整装置に
    おいて、 再生信号のサンプリング値の変化に基づいて再生信号の
    オフセット量を演算するオフセット演算手段と、 該オフセット演算手段にて得られたオフセット量に基づ
    いてサンプリングされるべき再生信号のレベルを調整す
    る再生信号レベル調整手段を有するクロック調整装置。
  10. 【請求項１０】請求項６記載のクロック調整装置におい
    て、 再生信号のサンプリング値の変化に基づいて再生信号の
    オフセット量を演算するオフセット演算手段と、 同期点を検出するための所定レベル範囲を当該オフセッ
    ト演算手段にて演算されたオフセット量だけシフトさせ
    るレベル範囲調整手段とを有するクロック調整装置。
  11. 【請求項１１】請求項７または８記載のクロック調整装
    置において、 再生信号のサンプリング値の変化に基づいて再生信号の
    オフセット量を演算するオフセット演算手段と、 上記第一及び第二の判定レベルを当該オフセット演算手
    段にて演算されたオフセット量だけシフトさせる判定レ
    ベル調整手段とを有するクロック調整装置。
  12. 【請求項１２】請求項１乃至１１記載のクロック調整装
    置において、 上記クロック位相制御手段にて位相制御されたクロック
    信号の位相をずらすクロック位相可変手段と、 クロック位相可変手段での位相ずらし量に基づいて位相
    誤差量となる上記差値演算手段にて得られる差値を、当
    該位相誤差量に当該位相ずらし量が含まれないように補
    正する位相誤差量調整手段とを備えたクロック調整装
    置。
  13. 【請求項１３】請求項１２記載のクロック調整装置にお
    いて、 上記クロック位相可変手段は、上記クロック位相制御手
    段にて位相制御されたクロック信号が初段から入力され
    る直列接続された複数段の遅延素子と、各遅延素子から
    取り出されるクロック信号をずらすべき位相の量に基づ
    いて選択する選択手段とを有し、その選択されたクロッ
    ク信号にて再生信号のサンプリングが行われるようにし
    たクロック調整装置。
  14. 【請求項１４】請求項１２または１３記載のクロック調
    整装置において、 位相誤差量調整手段は、差値演算手段に供給すべき同期
    点でのサンプリング値を上記位相ずらし量に基づいて補
    正して差値演算手段にて得られる差値を補正するように
    したサンプリング値補正手段を有するクロック調整装
    置。
  15. 【請求項１５】請求項１３記載のクロック調整装置にお
    いて、 上記遅延素子は、少なくともクロック信号の１周期分の
    遅延量が得られる段数の直列接続構成となるクロック調
    整装置。
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