JP2000243080A

JP2000243080A - 半導体記憶装置

Info

Publication number: JP2000243080A
Application number: JP11042615A
Authority: JP
Inventors: Tomoyuki Shibata; 友之柴田; Hiroshi Nakagawa; 宏中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-02-22
Filing date: 1999-02-22
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】プロセス、温度などのコンディション変動に
合わせて内部降圧レベルの最適化を行うことで、内部回
路の動作マージンのオーバーマージン化や、マージンレ
ス化を防ぐことができる半導体記憶装置を提供する。【解決手段】２バンク構成による２５６ＭｂＳＤＲＡ
Ｍであって、セルフレベルトリミング方式の構成とし
て、定電流・定電圧発生回路ＣＩＶＧ、デバイスコンデ
ィション検出器ＤＣＤ、トリミング判定回路ＴＪ、トリ
ミング回路ＴＣおよび内部降圧レベル発生回路ＶＧなど
が設けられ、温度、プロセスばらつきなどのデバイスコ
ンディションを電流モニタ型のデバイスコンディション
検出器ＤＣＤによってモニタし、このモニタ結果をトリ
ミング判定回路ＴＪを介してフィードバックし、トリミ
ング回路ＴＣによって適正な内部電圧Ｖ−ｉｎｔにトリ
ミング設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
回路技術に関し、特にＤＲＡＭ、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）などの低消費電力化に好適な半導体記憶
装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＤＲＡＭ、ＳＤＲＡＭなどにおいては、内部降圧回
路として定電圧発生回路を内蔵し、回路全体、または一
部を設計的に予め設定された降圧レベルで動作させるこ
とにより、低消費電力化を図る技術などが考えられる。

【０００３】なお、このようなＤＲＡＭ、ＳＤＲＡＭな
どの半導体記憶装置に関する技術としては、たとえば１
９９４年１１月５日、株式会社培風館発行の「アドバン
ストエレクトロニクスＩ−９超ＬＳＩメモリ」に記載
される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭ、ＳＤＲＡＭなどの半導体記憶装置によれ
ば、内部降圧レベルは、設計、試作段階において、ある
一定のレベルに固定して設定されている。そのため、プ
ロセス、温度条件が変動し、デバイスコンディションが
変化した場合に、内部のデバイスコンディションから見
て、この降圧レベルは相対的に必要以上に高いレベルと
なり、低電圧化による低消費電力化の効果を十分に発揮
できなかったり、また逆の場合には、相対的に低いレベ
ルとなり、性能、歩留まりの低下につながることが考え
られる。

【０００５】そこで、本発明の目的は、プロセス、温度
などのコンディション変動に合わせて内部降圧レベルの
最適化を行うことで、内部回路の動作マージンのオーバ
ーマージン化や、マージンレス化を防ぐことができる半
導体記憶装置を提供するものである。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００８】すなわち、本発明による半導体記憶装置
は、プロセス、温度条件などの変動に対し、内部のデバ
イスコンディションのモニタを行う回路と、このモニタ
結果のフィードバックにより自身で内部電圧レベルのト
リミングを行う回路とを有し、デバイスコンディション
の変動に合わせて内部電圧レベルの最適化を行うもので
ある。

【０００９】この構成において、モニタを行う回路とし
て、サイズの異なる複数の第１トランジスタと、これら
の各第１トランジスタにそれぞれ接続され、内部電圧に
よりゲート制御されるサイズの同じ複数の第２トランジ
スタとを含み、これらの各第２トランジスタに流れる電
流をモニタする電流モニタ型のデバイスコンディション
検出器を有するものである。

【００１０】あるいは、モニタを行う回路として、論理
回路の中で最も論理段数が多い回路を等価回路とするモ
デル論理回路と、サイクル動作のクロック信号を分周し
た分周クロック信号、およびこの分周クロック信号に対
して位相のずれた複数の位相ずれクロック信号を発生す
るクロック発生回路とを含み、分周クロック信号および
複数の位相ずれクロック信号を用いてモデル論理回路の
スピードをモニタするスピードモニタ型のデバイスコン
ディション検出器を有するものである。

【００１１】また、トリミングを行う回路として、モニ
タを行う回路の結果に基づいて複数段階のレベルトリミ
ング信号を出力するトリミング判定回路と、各レベルト
リミング信号に従い内部電圧レベルを再設定するトリミ
ング回路とを有し、内部電圧の電圧レベルを複数段階で
トリミング設定するようにしたものである。

【００１２】特に、内部電圧は、電源電圧に基づいて発
生した定電圧を降圧した内部降圧レベルであり、またモ
ニタおよびトリミングを、外部からのキャリブレーショ
ン命令の受信時、モードレジスタの設定時、またはリフ
レッシュ動作の設定時に行うようにし、ＤＲＡＭ、ＳＤ
ＲＡＭなどに適用するようにしたものである。

【００１３】よって、前記半導体記憶装置によれば、デ
バイスコンディションの変動に合わせて内部電圧レベル
の最適化を行うことができるので、低消費電力化効果の
増大、動作マージンの適正化を図ることができる。この
結果、低消費電力化、性能向上、歩留まり向上が可能と
なる。すなわち、プロセス、温度などのコンディション
変動に合わせ、内部降圧レベルの最適化を行うので、内
部回路の動作マージンのオーバーマージン化や、マージ
ンレス化を防ぐことが可能である。これにより、高効率
な低消費電力化と性能低下防止が可能となる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置を示す概略機能ブロック図、
図２は本実施の形態１の半導体記憶装置において、モニ
タおよびトリミングの主要回路を示す回路図、図３はト
リミング判定回路の設定関係を示す説明図である。

【００１６】まず、図１により本実施の形態１の半導体
記憶装置の一例の概略機能構成を説明する。

【００１７】本実施の形態１の半導体記憶装置は、たと
えば２バンク構成による２５６ＭｂＳＤＲＡＭとされ、
２個のメモリアレイバンクＭＡＢ０，ＭＡＢ１と、各メ
モリアレイバンクＭＡＢ０，ＭＡＢ１に対応するロウデ
コーダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆
入出力バスＳＡ＆ＩＯＢと、共通のロウアドレスバッフ
ァＲＡＢ、カラムアドレスバッファＣＡＢ、カラムアド
レスカウンタＣＡＣ、リフレッシュカウンタＲＣ、入力
バッファＩＢ、出力バッファＯＢ、制御論理＆タイミン
グ発生器ＣＬ＆ＴＧ、定電流・定電圧発生回路ＣＩＶ
Ｇ、デバイスコンディション検出器ＤＣＤ、トリミング
判定回路ＴＪ、トリミング回路ＴＣおよび内部降圧レベ
ル発生回路ＶＧなどからなり、周知の半導体製造技術に
よって１個の半導体チップ上に形成されて構成されてい
る。

【００１８】このＳＤＲＡＭには、クロック信号ＣＬＫ
の他に、制御信号として、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、データマスク信号／
ＤＱＭなどが外部から入力され、これらの制御信号に基
づいて制御論理＆タイミング発生器ＣＬ＆ＴＧにより内
部制御信号が生成され、この内部制御信号によりリード
動作、ライト動作などの内部回路の動作が制御されるよ
うになっている。

【００１９】このＳＤＲＡＭのリード動作、ライト動作
においては、外部から入力されるアドレス信号Ａａに基
づいて、このロウアドレス信号、カラムアドレス信号が
それぞれロウアドレスバッファＲＡＢ、カラムアドレス
バッファＣＡＢに入力され、ロウデコーダＲＤ、カラム
デコーダＣＤを介してメモリアレイバンクＭＡＢ０，Ｍ
ＡＢ１内の任意のメモリセルが選択される。そして、リ
ード時には、メモリセルのデータがセンスアンプ＆入出
力バスＳＡ＆ＩＯＢを介して、出力バッファＯＢからリ
ード用の出力データＯｉとして出力され、またライト時
にはライト用の入力データＩｉが入力バッファＩＢから
入力される。

【００２０】次に、本実施の形態１の特徴である、デバ
イスコンディションをモニタし、このモニタ結果のフィ
ードバックにより内部降圧レベルのトリミングを行う、
セルフレベルトリミング方式について説明する。このセ
ルフレベルトリミング方式は、前記構成における、定電
流・定電圧発生回路ＣＩＶＧ、デバイスコンディション
検出器ＤＣＤ、トリミング判定回路ＴＪ、トリミング回
路ＴＣおよび内部降圧レベル発生回路ＶＧを含む内部電
圧発生回路部分により行われ、図２により説明する。

【００２１】図２において、定電流ＩＲＥＦ−ｉｎｔお
よび定電圧ＶＲＥＦ−ｉｎｔを発生する定電流・定電圧
発生回路ＣＩＶＧは、デバイスコンディション検出器Ｄ
ＣＤ、トリミング回路ＴＣにそれぞれ接続され、またデ
バイスコンディション検出器ＤＣＤがトリミング判定回
路ＴＪを介してトリミング回路ＴＣに接続され、さらに
トリミング回路ＴＣが内部降圧レベル発生回路ＶＧに接
続され、定電圧ＶＲＥＦ−ｉｎｔを降圧した降圧レベル
の内部電圧Ｖ−ｉｎｔが発生されるようになっている。

【００２２】定電流・定電圧発生回路ＣＩＶＧは、プロ
セス、外部電圧、温度の影響を受けにくい、安定した定
電流源、定電圧源の発生回路であり、この基準となる定
電流ＩＲＥＦ−ｉｎｔがデバイスコンディション検出器
ＤＣＤに出力され、また定電圧ＶＲＥＦ−ｉｎｔがトリ
ミング回路ＴＣに供給される。この定電流・定電圧発生
回路ＣＩＶＧは、たとえば外部からの電源電圧ＶＤＤの
入力に基づいて定電流ＩＲＥＦ−ｉｎｔ、定電圧ＶＲＥ
Ｆ−ｉｎｔを発生する。

【００２３】デバイスコンディション検出器ＤＣＤは、
トランジスタに流れる電流をモニタ、検出する回路であ
り、定電流・定電圧発生回路ＣＩＶＧから入力された定
電流ＩＲＥＦ−ｉｎｔによりゲート制御されるＮＭＯＳ
トランジスタＴＮ１，ＴＮ２と、この一方のＮＭＯＳト
ランジスタＴＮ２のドレインに接続されてゲート制御さ
れるＰＭＯＳトランジスタＴＰ１および３組のＰＭＯＳ
トランジスタＴＰ２〜ＴＰ４と、この３組の各ＰＭＯＳ
トランジスタＴＰ２〜ＴＰ４のドレインにそれぞれ２つ
ずつ縦列接続されるＮＭＯＳトランジスタＴＮ３〜ＴＮ
８などから構成されている。

【００２４】ＮＭＯＳトランジスタＴＮ１は、ドレイン
がゲートに接続され、ソースが接地されている。ＮＭＯ
ＳトランジスタＴＮ２のソースも接地されている。ＰＭ
ＯＳトランジスタＴＰ１は、ソースが内部電圧Ｖ−ｉｎ
ｔ、ドレインがゲートにそれぞれ接続されている。ＰＭ
ＯＳトランジスタＴＰ２〜ＴＰ４のソースは内部電圧Ｖ
−ｉｎｔに接続されている。ＮＭＯＳトランジスタＴＮ
３〜ＴＮ８は内部電圧Ｖ−ｉｎｔによりゲート制御さ
れ、ＮＭＯＳトランジスタＴＮ３，ＴＮ５，ＴＮ７のド
レインがそれぞれＰＭＯＳトランジスタＴＰ２〜ＴＰ４
のドレインに接続され、またＮＭＯＳトランジスタＴＮ
４，ＴＮ６，ＴＮ８のソースが接地されている。

【００２５】このデバイスコンディション検出器ＤＣＤ
においては、３組の各ＰＭＯＳトランジスタＴＰ２〜Ｔ
Ｐ４のゲートサイズが異なり、ＰＭＯＳトランジスタＴ
Ｐ２が大、ＰＭＯＳトランジスタＴＰ３が中、ＰＭＯＳ
トランジスタＴＰ４が小となっており、それぞれに接続
されるゲートサイズの同じＮＭＯＳトランジスタＴＮ３
〜ＴＮ８に流れる電流をモニタする電流モニタ型であ
り、ＰＭＯＳトランジスタＴＰ２〜ＴＰ４とＮＭＯＳト
ランジスタＴＮ３，ＴＮ５，ＴＮ７とのそれぞれの接続
ノードから、電流値に基づいてトリミング判定のための
検出信号ｃｏｎｄ−Ｓ，ｃｏｎｄ−Ｍ，ｃｏｎｄ−Ｗが
トリミング判定回路ＴＪに出力される。

【００２６】トリミング判定回路ＴＪは、デバイスコン
ディション検出器ＤＣＤから入力された検出信号ｃｏｎ
ｄ−Ｓ，ｃｏｎｄ−Ｍ，ｃｏｎｄ−Ｗを判定してレベル
トリミング信号を出力する回路であり、検出信号ｃｏｎ
ｄ−Ｓ，ｃｏｎｄ−Ｍ，ｃｏｎｄ−Ｗのレベルに応じて
４段階のレベルトリミング信号Ｓｔｒｏｎｇ，ｍ−Ｓｔ
ｒｏｎｇ，ｍ−Ｗｅａｋ，Ｗｅａｋがトリミング回路Ｔ
Ｃに出力される。このレベルトリミング信号は、Ｗｅａ
ｋからＳｔｒｏｎｇにいくほど電流値が大きい方向とな
り、レベル再設定による低消費電力化の効果が大きくな
る。なお、ここでは、簡単のために４段階のトリミング
設定としているが、これに限られるものではない。

【００２７】トリミング回路ＴＣは、定電流・定電圧発
生回路ＣＩＶＧから入力された定電圧ＶＲＥＦ−ｉｎｔ
に基づいて、デバイスコンディション検出器ＤＣＤから
入力されたレベルトリミング信号Ｓｔｒｏｎｇ，ｍ−Ｓ
ｔｒｏｎｇ，ｍ−Ｗｅａｋ，Ｗｅａｋに従い、内部降圧
レベルを適正なレベルに再設定するための設定信号を出
力する回路であり、最適な内部降圧レベルにトリミング
設定する設定信号ｔｒｉｍｉｎｇ−ｓｉｇが内部降圧レ
ベル発生回路ＶＧに出力される。

【００２８】内部降圧レベル発生回路ＶＧは、トリミン
グ回路ＴＣから入力された設定信号ｔｒｉｍｉｎｇ−ｓ
ｉｇに基づいて内部降圧レベルが適正なレベルに再設定
され、プロセス、温度などのデバイスコンディションの
変動に合わせて最適な降圧レベルの内部電圧Ｖ−ｉｎｔ
を内部回路全体または一部に供給することが可能となっ
ている。

【００２９】以上の電流モニタ型によるセルフレベルト
リミング方式においては、デバイスコンディション検出
器ＤＣＤにより電流をモニタした検出信号ｃｏｎｄ−
Ｓ，ｃｏｎｄ−Ｍ，ｃｏｎｄ−Ｗと、この判定による４
段階のレベルトリミング信号Ｓｔｒｏｎｇ，ｍ−Ｓｔｒ
ｏｎｇ，ｍ−Ｗｅａｋ，Ｗｅａｋと、内部電圧Ｖ−ｉｎ
ｔとの関係を、たとえば一例として図３のように設定す
ることができる。ここでは、2.５Ｖの電源電圧ＶＤＤに
おいて、内部電圧Ｖ−ｉｎｔを1.８Ｖ、2.０Ｖ、2.２
Ｖ、2.４Ｖに設定する例を示している。

【００３０】この例において、初期状態の基準の内部電
圧Ｖ−ｉｎｔを2.０Ｖ（レベルトリミング信号ｍ−Ｓｔ
ｒｏｎｇ：検出信号ｃｏｎｄ−Ｓ＝１，ｃｏｎｄ−Ｍ＝
０，ｃｏｎｄ−Ｗ＝０）とした場合に、たとえば温度が
高くなって電流が小さくなったときは、検出信号ｃｏｎ
ｄ−Ｓ＝１，ｃｏｎｄ−Ｍ＝１，ｃｏｎｄ−Ｗ＝０とな
り、レベルトリミング信号ｍ−Ｗｅａｋにより内部電圧
Ｖ−ｉｎｔを2.２Ｖに設定する。この状態から温度が戻
ったときは、電流が増加し、レベルトリミング信号ｍ−
Ｓｔｒｏｎｇにより内部電圧Ｖ−ｉｎｔが2.０Ｖに戻
る。

【００３１】逆に、温度が低くなって電流が大きくなっ
たときは、検出信号ｃｏｎｄ−Ｓ＝０，ｃｏｎｄ−Ｍ＝
０，ｃｏｎｄ−Ｗ＝０となり、レベルトリミング信号Ｓ
ｔｒｏｎｇにより内部電圧Ｖ−ｉｎｔを1.８Ｖに設定す
る。この状態から温度が戻ったときは、電流が減少し、
レベルトリミング信号ｍ−Ｓｔｒｏｎｇにより内部電圧
Ｖ−ｉｎｔが2.０Ｖに戻る。

【００３２】以上のようにして、電流モニタ型による温
度の変動に合わせて適正な内部電圧Ｖ−ｉｎｔにトリミ
ング設定できるので、内部電圧Ｖ−ｉｎｔを相対的に必
要以上に高いレベルにすることなく、低電圧化による低
消費電力化の効果を十分に発揮できるようになり、逆に
相対的に低いレベルにすることもないので、性能、歩留
まりの面での問題もない。また、温度の変動に限らず、
プロセスばらつきなどに対しても同様に、適正な内部電
圧Ｖ−ｉｎｔにトリミング設定することができる。

【００３３】このセルフレベルトリミング方式におけ
る、デバイスコンディションのサンプリングや、内部電
圧Ｖ−ｉｎｔのレベル再設定の動作は、たとえば、外部
からのキャリブレーション命令（コマンド）を受けて行
ったり、ＭＲＳ（モードレジスタ設定）、リフレッシュ
コマンドを受けたときなどに同時に行ったり、またはセ
ルフリフレッシュ（パワーダウン）からの復帰時間を利
用して行うなどの方法が考えられる。

【００３４】従って、本実施の形態１の半導体記憶装置
によれば、温度、プロセスばらつきなどのデバイスコン
ディションを電流モニタ型のデバイスコンディション検
出器ＤＣＤによってモニタし、このモニタ結果をトリミ
ング判定回路ＴＪを介してフィードバックし、トリミン
グ回路ＴＣによって内部電圧Ｖ−ｉｎｔのトリミングを
行うことにより、デバイスコンディションの変動に合わ
せて内部電圧レベルの最適化を行うことができるので、
低消費電力化の効果を増大させることができる。また、
内部回路の動作マージンのオーバーマージン化やマージ
ンレス化を防ぎ、動作マージンの適正化を図ることがで
きるので、性能および歩留まりの向上が可能となる。

【００３５】（実施の形態２）図４は本発明の実施の形
態２である半導体記憶装置において、モニタおよびトリ
ミングの主要回路を示す回路図、図５はモニタおよびト
リミングの主要回路の動作を示すタイミング図、図６は
トリミング判定回路の設定関係を示す説明図である。

【００３６】本実施の形態２の半導体記憶装置は、前記
実施の形態１と同様に２バンク構成による２５６ＭｂＳ
ＤＲＡＭとされ、前記実施の形態１との相違点は、デバ
イスコンディション検出器ＤＣＤを電流モニタ型からス
ピードモニタ型に代えている点である。このＳＤＲＡＭ
など、外部クロック同期式のメモリにおける論理回路部
分の内部降圧においては、サイクル動作に対し、論理回
路中、最も論理段数が多い回路をモデル（等価回路）と
して、スピードをモニタすることで、実施の形態１と同
様な内部降圧レベルのセルフレベルトリミングを行うこ
とが可能である。

【００３７】すなわち、本実施の形態２においては、デ
バイスコンディションをモニタし、このモニタ結果のフ
ィードバックにより内部降圧レベルのトリミングを行
う、セルフレベルトリミング方式の構成として、たとえ
ば図４に示すように、分周回路Ｄおよびπ／４位相シフ
タＰＳによるクロック発生回路、スピードモニタ型のデ
バイスコンディション検出器ＤＣＤ、定電圧発生回路Ｃ
ＶＧ、トリミング判定回路ＴＪ、トリミング回路ＴＣ、
内部降圧レベル発生回路ＶＧなどが設けられている。

【００３８】分周回路Ｄは、入力されたクロック信号Ｃ
ＬＫを１／２に分周する回路であり、クロック信号ＣＬ
Ｋが１／２に分周され、この１／２に分周された分周ク
ロック信号ｃｌｋ２がπ／４位相シフタＰＳに出力され
る。

【００３９】π／４位相シフタＰＳは、分周回路Ｄから
入力された分周クロック信号ｃｌｋ２に対し、プロセ
ス、外部電圧、温度に依らない、π／４ずつ位相をずら
してクロック信号を発生する回路であり、このうち位相
を３π／４，π，５π／４だけずらした、位相ずれクロ
ック信号ｃｌｋ２−３π／４，ｃｌｋ２−π，ｃｌｋ２
−５π／４がデバイスコンディション検出器ＤＣＤに出
力される。

【００４０】デバイスコンディション検出器ＤＣＤは、
デバイスコンディション用の制御信号ｓｍｐｌ−ｓｉｇ
に基づき、クロック信号ＣＬＫを用いて動作するフリッ
プフロップＦＦ１と、このフリップフロップＦＦ１の出
力を入力とし、論理回路の中で最も論理段数が多い回路
を等価回路とするモニタ用のモデル論理回路ＭＬＣと、
このモデル論理回路ＭＬＣの出力を入力とし、π／４位
相シフタＰＳから入力された位相ずれクロック信号ｃｌ
ｋ２−３π／４，ｃｌｋ２−π，ｃｌｋ２−５π／４を
それぞれ用いて動作するフリップフロップＦＦ２〜ＦＦ
４などから構成されている。

【００４１】このデバイスコンディション検出器ＤＣＤ
は、位相ずれクロック信号ｃｌｋ２−３π／４，ｃｌｋ
２−π，ｃｌｋ２−５π／４を用いてモデル論理回路Ｍ
ＬＣのスピードをモニタするスピードモニタ型であり、
それぞれのフリップフロップＦＦ２〜ＦＦ４から、スピ
ード値に基づいてトリミング判定のための検出信号ｆａ
ｓｔ，ｍｉｄｄｌｅ，ｓｌｏｗがトリミング判定回路Ｔ
Ｊに出力される。

【００４２】定電圧発生回路ＣＶＧは、前記実施の形態
１に対して定電圧のみの構成からなり、プロセス、外部
電圧、温度の影響を受けにくい、安定した定電圧源の発
生回路であり、この基準となる定電圧ＶＲＥＦ−ｉｎｔ
がトリミング回路ＴＣに供給される。

【００４３】トリミング判定回路ＴＪは、前記実施の形
態１と同様の構成とされ、デバイスコンディション検出
器ＤＣＤからの検出信号ｆａｓｔ，ｍｉｄｄｌｅ，ｓｌ
ｏｗのレベルに応じて、４段階のレベルトリミング信号
Ｄｏｗｎ，Ｓｔａｙ，Ｕｐ−１，Ｕｐ−２がトリミング
回路ＴＣに出力される。このレベルトリミング信号は、
ＤｏｗｎからＵｐ−２にいくほどモデル回路（等価回
路）のスピード値が遅い方向となっている。

【００４４】トリミング回路ＴＣは、前記実施の形態１
と同様の構成とされ、デバイスコンディション検出器Ｄ
ＣＤから入力されたレベルトリミング信号Ｄｏｗｎ，Ｓ
ｔａｙ，Ｕｐ−１，Ｕｐ−２に従い、最適な内部降圧レ
ベルにトリミング設定する設定信号ｔｒｉｍｉｎｇ−ｓ
ｉｇが内部降圧レベル発生回路ＶＧに出力される。

【００４５】内部降圧レベル発生回路ＶＧは、前記実施
の形態１と同様の構成とされ、トリミング回路ＴＣから
入力された設定信号ｔｒｉｍｉｎｇ−ｓｉｇに基づき、
プロセス、温度などのデバイスコンディションの変動に
合わせて最適な降圧レベルの内部電圧Ｖ−ｉｎｔを内部
回路全体または一部に供給することが可能となってい
る。

【００４６】以上のスピードモニタ型によるセルフレベ
ルトリミング方式においては、図５に示すようなタイミ
ングにより動作し、デバイスコンディション検出器ＤＣ
Ｄによりスピードをモニタした検出信号ｆａｓｔ，ｍｉ
ｄｄｌｅ，ｓｌｏｗと、この判定による４段階のレベル
トリミング信号Ｄｏｗｎ，Ｓｔａｙ，Ｕｐ−１，Ｕｐ−
２と、内部電圧Ｖ−ｉｎｔとの関係を、たとえば一例と
して図６のように設定することができる。

【００４７】この例において、初期状態の基準の内部電
圧Ｖ−ｉｎｔを2.０Ｖ（レベルトリミング信号Ｓｔａ
ｙ：検出信号ｆａｓｔ＝０，ｍｉｄｄｌｅ＝１，ｓｌｏ
ｗ＝１）とした場合に、たとえば温度が高くなってスピ
ードが遅くなったときは、検出信号ｆａｓｔ＝０，ｍｉ
ｄｄｌｅ＝０，ｓｌｏｗ＝１となり、レベルトリミング
信号Ｕｐ−１により内部電圧Ｖ−ｉｎｔを2.２Ｖに設定
する。この状態から温度が戻ったときは、スピードが増
加し、レベルトリミング信号Ｓｔａｙにより内部電圧Ｖ
−ｉｎｔが2.０Ｖに戻る。

【００４８】逆に、温度が低くなってスピードが速くな
ったときは、検出信号ｆａｓｔ＝１，ｍｉｄｄｌｅ＝
１，ｓｌｏｗ＝１となり、レベルトリミング信号Ｄｏｗ
ｎにより内部電圧Ｖ−ｉｎｔを1.８Ｖに設定する。この
状態から温度が戻ったときは、スピードが減少し、レベ
ルトリミング信号Ｓｔａｙにより内部電圧Ｖ−ｉｎｔが
2.０Ｖに戻る。

【００４９】以上のようにして、スピードモニタ型によ
る温度の変動に合わせて適正な内部電圧Ｖ−ｉｎｔにト
リミング設定できるので、内部電圧Ｖ−ｉｎｔを相対的
に必要以上に高いレベルにすることなく、低電圧化によ
る低消費電力化の効果を十分に発揮できるようになり、
逆に相対的に低いレベルにすることもないので、性能、
歩留まりの面での問題もない。また、温度の変動に限ら
ず、プロセスばらつきなどに対しても同様に、適正な内
部電圧Ｖ−ｉｎｔにトリミング設定することができる。

【００５０】従って、本実施の形態２の半導体記憶装置
によれば、温度、プロセスばらつきなどのデバイスコン
ディションをスピードモニタ型のデバイスコンディショ
ン検出器ＤＣＤによってモニタし、このモニタ結果をト
リミング判定回路ＴＪを介してフィードバックし、トリ
ミング回路ＴＣによって内部電圧Ｖ−ｉｎｔのトリミン
グを行うことにより、前記実施の形態１と同様に、デバ
イスコンディションの変動に合わせて内部電圧レベルの
最適化を行うことによって低消費電力化の効果を増大さ
せることができ、また内部回路の動作マージンのオーバ
ーマージン化やマージンレス化を防ぎ、動作マージンの
適正化を図ることによって性能および歩留まりの向上が
可能となる。

【００５１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５２】たとえば、前記実施の形態においては、３
段階の検出信号を判定して４段階のレベルトリミング信
号を発生させ、トリミング設定を４段階で行う場合につ
いて説明したが、これに制限されるものではなく、５段
階以上などで行うことも可能であり、このように段階を
増加することによって高効率な低消費電力化と性能向上
が可能となる。

【００５３】さらに、検出信号、レベルトリミング信
号、内部電圧の関係についても、前記図３および図６に
示すような設定に限られるものではなく、デバイスコン
ディション検出器の構成、電源電圧の電圧値などとの関
係から種々変更可能であることはいうまでもない。

【００５４】また、２バンク構成による２５６ＭｂＳＤ
ＲＡＭの例で説明したが、４バンク、８バンクなどの多
バンク化の傾向にあり、また１Ｇビットなどの容量のＳ
ＤＲＡＭについても広く適用可能であり、このように多
バンク、大容量の構成とすることにより本発明の効果は
ますます大きくなる。

【００５５】さらに、本発明は、ＳＤＲＡＭの他に、Ｄ
ＤＲＳＤＲＡＭ、汎用ＤＲＡＭなどに効果的であるが、
さらに他の半導体メモリ全般に広く応用することも可能
である。

【００５６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５７】(1).プロセス、温度条件などの変動に対
し、内部のデバイスコンディションのモニタを行う回路
と、このモニタ結果のフィードバックにより自身で内部
電圧レベルのトリミングを行う回路とを有することで、
デバイスコンディションの変動に合わせて内部電圧レベ
ルの最適化を行うことができるので、内部回路の動作マ
ージンのオーバーマージン化やマージンレス化を防ぎ、
低消費電力化効果の増大と動作マージンの適正化を図る
ことが可能となる。

【００５８】(2).前記(1) により、ＤＲＡＭ、ＳＤＲＡ
Ｍなどの半導体記憶装置において、電流、スピードなど
のデバイスコンディションのモニタによって高効率な低
消費電力化と性能低下防止を図り、低消費電力化、性能
向上、歩留まり向上を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体記憶装置を
示す概略機能ブロック図である。

【図２】本発明の実施の形態１の半導体記憶装置におい
て、モニタおよびトリミングの主要回路を示す回路図で
ある。

【図３】本発明の実施の形態１の半導体記憶装置におい
て、トリミング判定回路の設定関係を示す説明図であ
る。

【図４】本発明の実施の形態２である半導体記憶装置に
おいて、モニタおよびトリミングの主要回路を示す回路
図である。

【図５】本発明の実施の形態２の半導体記憶装置におい
て、モニタおよびトリミングの主要回路の動作を示すタ
イミング図である。

【図６】本発明の実施の形態２の半導体記憶装置におい
て、トリミング判定回路の設定関係を示す説明図であ
る。

【符号の説明】

ＭＡＢ０，ＭＡＢ１メモリアレイバンクＲＤロウデコーダＣＤカラムデコーダＳＡ＆ＩＯＢセンスアンプ＆入出力バスＲＡＢロウアドレスバッファＣＡＢカラムアドレスバッファＣＡＣカラムアドレスカウンタＲＣリフレッシュカウンタＩＢ入力バッファＯＢ出力バッファＣＬ＆ＴＧ制御論理＆タイミング発生器ＣＩＶＧ定電流・定電圧発生回路ＤＣＤデバイスコンディション検出器ＴＪトリミング判定回路ＴＣトリミング回路ＶＧ内部降圧レベル発生回路ＴＮ１〜ＴＮ８ＮＭＯＳトランジスタＴＰ１〜ＴＰ４ＰＭＯＳトランジスタＤ分周回路ＰＳ π／４位相シフタＣＶＧ定電圧発生回路ＦＦ１〜ＦＦ４フリップフロップＭＬＣモデル論理回路

Claims

【特許請求の範囲】

【請求項１】入力される電源電圧に基づいて内部電圧
を発生する内部電圧発生回路を含む半導体記憶装置であ
って、内部のデバイスコンディションのモニタを行う回
路と、このモニタを行う回路の結果をフィードバックし
て前記内部電圧発生回路から発生される内部電圧レベル
のトリミングを行う回路とを有し、前記デバイスコンデ
ィションの変動に合わせて前記内部電圧を設定すること
を特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記モニタを行う回路は、サイズの異なる複数の第
１トランジスタと、これらの各第１トランジスタにそれ
ぞれ接続され、前記内部電圧によりゲート制御されるサ
イズの同じ複数の第２トランジスタとを含み、これらの
各第２トランジスタに流れる電流をモニタする電流モニ
タ型のデバイスコンディション検出器を有することを特
徴とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記モニタを行う回路は、論理回路の中で最も論理
段数が多い回路を等価回路とするモデル論理回路と、サ
イクル動作のクロック信号を分周した分周クロック信
号、およびこの分周クロック信号に対して位相のずれた
複数の位相ずれクロック信号を発生するクロック発生回
路とを含み、前記分周クロック信号および前記複数の位
相ずれクロック信号を用いて前記モデル論理回路のスピ
ードをモニタするスピードモニタ型のデバイスコンディ
ション検出器を有することを特徴とする半導体記憶装
置。
【請求項４】請求項１記載の半導体記憶装置であっ
て、前記トリミングを行う回路は、前記モニタを行う回
路の結果に基づいて複数段階のレベルトリミング信号を
出力するトリミング判定回路と、前記各レベルトリミン
グ信号に従い前記内部電圧レベルを再設定するトリミン
グ回路とを有し、前記内部電圧の電圧レベルを複数段階
でトリミング設定することを特徴とする半導体記憶装
置。
【請求項５】請求項１記載の半導体記憶装置であっ
て、前記内部電圧は、前記電源電圧に基づいて発生した
定電圧を降圧した内部降圧レベルであることを特徴とす
る半導体記憶装置。
【請求項６】請求項１、２、３、４または５記載の半
導体記憶装置であって、前記モニタを行う回路によるモ
ニタ、および前記トリミングを行う回路によるトリミン
グは、外部からのキャリブレーション命令の受信時、モ
ードレジスタの設定時、またはリフレッシュ動作の設定
時に行うことを特徴とする半導体記憶装置。
【請求項７】請求項１、２、３、４、５または６記載
の半導体記憶装置であって、前記半導体記憶装置は、Ｄ
ＲＡＭ、シンクロナスＤＲＡＭであることを特徴とする
半導体記憶装置。