JPH10275465A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10275465A JPH10275465A JP9079659A JP7965997A JPH10275465A JP H10275465 A JPH10275465 A JP H10275465A JP 9079659 A JP9079659 A JP 9079659A JP 7965997 A JP7965997 A JP 7965997A JP H10275465 A JPH10275465 A JP H10275465A
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- signal
- current limiting
- semiconductor integrated
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Abstract
(57)【要約】
【課題】 同期回路およびリーク電流制限回路を１チッ
プ内に設け、同時に動作させることにより、処理速度を
大幅に向上する。 【解決手段】 外部クロックであるクロック信号ＣＬＫ
に同期し、メモリ１の動作の基本となる同期信号を生成
するＤＬＬやＰＬＬなどの同期回路１１と、ローデコー
ダ３、カラムデコーダ４、カラムアドレスカウンタ７お
よびリフレッシュカウンタ９に用いられるＭＯＳトラン
ジスタに設けられ、スタンバイ時にはしきい値電圧Ｖｔ
ｈを高くし、アクティブ時にはしきい値電圧Ｖｔｈを低
くして動作を高速化するリーク電流制限回路をチップセ
レクト信号／ＣＳによって同時に動作させ、リーク電流
制限回路、同期回路の動作時間を短縮化し、かつクロッ
ク信号ＣＬＫと同期した高速動作を可能とする。
プ内に設け、同時に動作させることにより、処理速度を
大幅に向上する。 【解決手段】 外部クロックであるクロック信号ＣＬＫ
に同期し、メモリ１の動作の基本となる同期信号を生成
するＤＬＬやＰＬＬなどの同期回路１１と、ローデコー
ダ３、カラムデコーダ４、カラムアドレスカウンタ７お
よびリフレッシュカウンタ９に用いられるＭＯＳトラン
ジスタに設けられ、スタンバイ時にはしきい値電圧Ｖｔ
ｈを高くし、アクティブ時にはしきい値電圧Ｖｔｈを低
くして動作を高速化するリーク電流制限回路をチップセ
レクト信号／ＣＳによって同時に動作させ、リーク電流
制限回路、同期回路の動作時間を短縮化し、かつクロッ
ク信号ＣＬＫと同期した高速動作を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など
の高速化に適用して有効な技術に関するものである。
置に関し、特に、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など
の高速化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサなどの高速動
作に対応するメモリとして、超高速メモリが注目を集め
ている。この超高速メモリとして、単一クロックを同期
して列アドレスと行アドレスを入力し、先頭ビットに続
くある一定のビット長のデータをシリアルにリードライ
トする、いわゆる、シンクロナスＤＲＡＭがある。
作に対応するメモリとして、超高速メモリが注目を集め
ている。この超高速メモリとして、単一クロックを同期
して列アドレスと行アドレスを入力し、先頭ビットに続
くある一定のビット長のデータをシリアルにリードライ
トする、いわゆる、シンクロナスＤＲＡＭがある。
【０００３】本発明者が検討したところによれば、この
シンクロナスＤＲＡＭは、デコーダなどのロジック回路
に用いられているＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電
圧を低くして高速化を図っている。
シンクロナスＤＲＡＭは、デコーダなどのロジック回路
に用いられているＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電
圧を低くして高速化を図っている。
【０００４】また、シンクロナスＤＲＡＭでは、出力デ
ータをバッファなどにより一時的にそれらの出力データ
を保管し、外部のクロック信号に同期させて出力を行っ
ている。
ータをバッファなどにより一時的にそれらの出力データ
を保管し、外部のクロック信号に同期させて出力を行っ
ている。
【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社倍風館発行、伊藤清男（著）、「超ＬＳＩ
メモリ」Ｐ３３３〜Ｐ３４４があり、この文献には、シ
ンクロナスＤＲＡＭなどの超高性能メモリ技術が記載さ
れている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社倍風館発行、伊藤清男（著）、「超ＬＳＩ
メモリ」Ｐ３３３〜Ｐ３４４があり、この文献には、シ
ンクロナスＤＲＡＭなどの超高性能メモリ技術が記載さ
れている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００７】すなわち、ＭＯＳトランジスタのしきい値
電圧を低くすることにより、サブスレショルド電流によ
るスタンバイ時の電流が増大してしまうという問題があ
る。
電圧を低くすることにより、サブスレショルド電流によ
るスタンバイ時の電流が増大してしまうという問題があ
る。
【０００８】また、スタンバイ時には、ＭＯＳトランジ
スタのしきい値電圧を高くし、動作時であるアクティブ
時にはしきい値電圧を低くするリーク電流制限回路が知
られているが、この場合、しきい値電圧を変化させるの
に時間が掛かってしまい、半導体集積回路装置の高速化
の妨げになるという問題がある。
スタのしきい値電圧を高くし、動作時であるアクティブ
時にはしきい値電圧を低くするリーク電流制限回路が知
られているが、この場合、しきい値電圧を変化させるの
に時間が掛かってしまい、半導体集積回路装置の高速化
の妨げになるという問題がある。
【０００９】さらに、半導体集積回路装置内部の配線経
路などにより入力された外部クロック信号と半導体集積
回路装置の内部クロック信号とに遅延が生じてしまい、
データの出力時などではバッファなどにより一時的にそ
れらのデータを保管し、外部クロック信号と同期させて
出力されているので、その遅延時間などが半導体集積回
路装置の高速化の妨げになるという問題がある。
路などにより入力された外部クロック信号と半導体集積
回路装置の内部クロック信号とに遅延が生じてしまい、
データの出力時などではバッファなどにより一時的にそ
れらのデータを保管し、外部クロック信号と同期させて
出力されているので、その遅延時間などが半導体集積回
路装置の高速化の妨げになるという問題がある。
【００１０】本発明の目的は、同期回路およびリーク電
流制限回路を１チップ内に設け、同時に動作させること
により、処理速度を大幅に向上することのできる半導体
集積回路装置を提供することにある。
流制限回路を１チップ内に設け、同時に動作させること
により、処理速度を大幅に向上することのできる半導体
集積回路装置を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、動作制御信号に基づいて制御が行われ、外部から入
力されるクロック信号と同期したデジタル回路の動作の
基準となる内部クロック信号を生成する同期回路と、動
作制御信号により動作が行われ、スタンバイ時にサブス
レッショルド電流を低減する制御を行うリーク電流制限
回路とを設けたものである。
は、動作制御信号に基づいて制御が行われ、外部から入
力されるクロック信号と同期したデジタル回路の動作の
基準となる内部クロック信号を生成する同期回路と、動
作制御信号により動作が行われ、スタンバイ時にサブス
レッショルド電流を低減する制御を行うリーク電流制限
回路とを設けたものである。
【００１４】また、本発明の半導体集積回路装置は、前
記同期回路が、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄ Ｌｏ
ｏｐ）またはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）のいずれかよりなるものである。
記同期回路が、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄ Ｌｏ
ｏｐ）またはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）のいずれかよりなるものである。
【００１５】さらに、本発明の半導体集積回路装置は、
前記同期回路および前記リーク電流制限回路の動作制御
が行われる動作制御信号が、特定の半導体チップを選択
するチップセレクト信号、セルフリフレッシュコマンド
により発生される信号またはダウンモード解除コマンド
により発生される信号のいずれかよりなるものである。
前記同期回路および前記リーク電流制限回路の動作制御
が行われる動作制御信号が、特定の半導体チップを選択
するチップセレクト信号、セルフリフレッシュコマンド
により発生される信号またはダウンモード解除コマンド
により発生される信号のいずれかよりなるものである。
【００１６】以上のことにより、半導体集積回路装置の
信号の入出力などの動作を外部クロック信号と同期して
動作を行うことができ、リーク電流制限回路によってス
タンバイ時のサブスレッショルドリークを防止しながら
ＭＯＳトランジスタの動作速度を高速化できるので、半
導体集積回路装置を大幅に高速化することができる。
信号の入出力などの動作を外部クロック信号と同期して
動作を行うことができ、リーク電流制限回路によってス
タンバイ時のサブスレッショルドリークを防止しながら
ＭＯＳトランジスタの動作速度を高速化できるので、半
導体集積回路装置を大幅に高速化することができる。
【００１７】また、チップセレクト信号などの動作制御
信号により同期回路およびリーク電流制限回路を同時に
動作させるので、同期回路が同期をとるのに必要な期間
を使ってリーク電流制限回路を動作させることができる
ので半導体集積回路装置をより高速化することができ
る。
信号により同期回路およびリーク電流制限回路を同時に
動作させるので、同期回路が同期をとるのに必要な期間
を使ってリーク電流制限回路を動作させることができる
ので半導体集積回路装置をより高速化することができ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態によるシン
クロナスＤＲＡＭのブロック図、図２は、本発明の一実
施の形態によるシンクロナスＤＲＡＭに設けられたしき
い値電圧Ｖｔｈ制御型のリーク電流制限回路の説明図、
図３は、本発明の一実施の形態によるシンクロナスＤＲ
ＡＭに設けられたＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型の
リーク電流制限回路の説明図、図４は、本発明の一実施
の形態によるＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型のリー
ク電流制限回路の動作波形図、図５は、本発明の一実施
の形態によるリーク電流制限回路および同期回路の信号
入力説明図、図６は、本発明の一実施の形態によるリー
ク電流制限回路、同期回路の信号タイミングチャートで
ある。
クロナスＤＲＡＭのブロック図、図２は、本発明の一実
施の形態によるシンクロナスＤＲＡＭに設けられたしき
い値電圧Ｖｔｈ制御型のリーク電流制限回路の説明図、
図３は、本発明の一実施の形態によるシンクロナスＤＲ
ＡＭに設けられたＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型の
リーク電流制限回路の説明図、図４は、本発明の一実施
の形態によるＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型のリー
ク電流制限回路の動作波形図、図５は、本発明の一実施
の形態によるリーク電流制限回路および同期回路の信号
入力説明図、図６は、本発明の一実施の形態によるリー
ク電流制限回路、同期回路の信号タイミングチャートで
ある。
【００２０】本実施の形態において、シンクロナスＤＲ
ＡＭであるメモリ（半導体集積回路装置）１は、記憶の
最小単位であるメモリセルが規則正しくアレイ状に並べ
られてメモリマット２が設けられ、このメモリマット２
が４つ設けられた４バンク構成となっている。
ＡＭであるメモリ（半導体集積回路装置）１は、記憶の
最小単位であるメモリセルが規則正しくアレイ状に並べ
られてメモリマット２が設けられ、このメモリマット２
が４つ設けられた４バンク構成となっている。
【００２１】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３、カラム（列）方向のビット線の選択を行うカラムデ
コーダ４ならびにカラムデコーダ４のデータの増幅を行
うセンスアンプ５が設けられている。
内、ロー（行）方向のワード線を選択するローデコーダ
３、カラム（列）方向のビット線の選択を行うカラムデ
コーダ４ならびにカラムデコーダ４のデータの増幅を行
うセンスアンプ５が設けられている。
【００２２】そして、これらローデコーダ３、カラムデ
コーダ４およびセンスアンプ５は、４バンク構成の各々
のメモリマット２にそれぞれ設けられている。
コーダ４およびセンスアンプ５は、４バンク構成の各々
のメモリマット２にそれぞれ設けられている。
【００２３】次に、メモリ１は、カラム方向のアドレス
信号が入力され、それぞれの内部アドレス信号を発生さ
せ、後述するカラムアドレスカウンタに出力するカラム
アドレスバッファ６および該カラムアドレスバッファ６
から入力されたアドレス信号に基づいてバーストモード
のアドレスを発生するカラムアドレスカウンタ７が設け
られている。
信号が入力され、それぞれの内部アドレス信号を発生さ
せ、後述するカラムアドレスカウンタに出力するカラム
アドレスバッファ６および該カラムアドレスバッファ６
から入力されたアドレス信号に基づいてバーストモード
のアドレスを発生するカラムアドレスカウンタ７が設け
られている。
【００２４】そして、カラムアドレスバッファ６はカラ
ムアドレスカウンタ７と電気的に接続され、カラムアド
レスカウンタ７は、それぞれのカラムデコーダ４と電気
的に接続されている。
ムアドレスカウンタ７と電気的に接続され、カラムアド
レスカウンタ７は、それぞれのカラムデコーダ４と電気
的に接続されている。
【００２５】また、メモリ１には、ロー方向のアドレス
信号が入力され、それぞれの内部アドレス信号を発生さ
せ、それぞれのローデコーダに出力するローアドレスバ
ッファ８が設けられている。
信号が入力され、それぞれの内部アドレス信号を発生さ
せ、それぞれのローデコーダに出力するローアドレスバ
ッファ８が設けられている。
【００２６】さらに、メモリ１は、リフレッシュ動作の
カウントを行うリフレッシュカウンタ９が設けられ、ロ
ーアドレスバッファ８と電気的に接続されている。
カウントを行うリフレッシュカウンタ９が設けられ、ロ
ーアドレスバッファ８と電気的に接続されている。
【００２７】また、メモリ１には、外部から入力される
クロック信号ＣＬＫ、クロック信号ＣＬＫを受け付ける
許可信号であるクロックイネーブル信号ＣＫＥやチップ
の選択を行うチップセレクト信号（動作制御信号）／Ｃ
Ｓ、ロー方向のアドレスを適当なタイミングで読み込む
ための制御信号であるローアドレスストローブ信号／Ｒ
ＡＳ、カラム方向のアドレスを適当なタイミングで読み
込むための制御信号であるカラムアドレスストローブ信
号／ＣＡＳ、書き込み許可信号であるライトイネーブル
信号／ＷＥならびに入出力マスク信号ＤＱＭなどの選択
信号などの入力信号およびコマンド用アドレス信号が入
力され、各種の制御信号ならびにコマンドデコード回路
によりコマンド信号がデコードされた制御信号を出力す
るコントロール回路１０が設けられている。さらに、前
述したコマンドデコード回路は、コントロール回路１０
内に設けられている。
クロック信号ＣＬＫ、クロック信号ＣＬＫを受け付ける
許可信号であるクロックイネーブル信号ＣＫＥやチップ
の選択を行うチップセレクト信号（動作制御信号）／Ｃ
Ｓ、ロー方向のアドレスを適当なタイミングで読み込む
ための制御信号であるローアドレスストローブ信号／Ｒ
ＡＳ、カラム方向のアドレスを適当なタイミングで読み
込むための制御信号であるカラムアドレスストローブ信
号／ＣＡＳ、書き込み許可信号であるライトイネーブル
信号／ＷＥならびに入出力マスク信号ＤＱＭなどの選択
信号などの入力信号およびコマンド用アドレス信号が入
力され、各種の制御信号ならびにコマンドデコード回路
によりコマンド信号がデコードされた制御信号を出力す
るコントロール回路１０が設けられている。さらに、前
述したコマンドデコード回路は、コントロール回路１０
内に設けられている。
【００２８】また、メモリ１には、ＤＬＬまたはＰＬＬ
のいずれかにより構成され、外部クロックであるクロッ
ク信号ＣＬＫに同期した後述する同期信号を生成する同
期回路１１が設けられている。
のいずれかにより構成され、外部クロックであるクロッ
ク信号ＣＬＫに同期した後述する同期信号を生成する同
期回路１１が設けられている。
【００２９】そして、この同期回路１１は、コントロー
ル回路１０と電気的に接続され、生成された同期信号が
コントロール回路１０に入力され、メモリ１の動作の基
本となるクロック信号として供給されており、コントロ
ール回路１０から出力されるコマンド信号が同期回路１
１に入力されている。
ル回路１０と電気的に接続され、生成された同期信号が
コントロール回路１０に入力され、メモリ１の動作の基
本となるクロック信号として供給されており、コントロ
ール回路１０から出力されるコマンド信号が同期回路１
１に入力されている。
【００３０】また、メモリ１は、入力データを所定のタ
イミングで取り込む入力バッファ１２および出力データ
を同期回路１１により生成された同期信号、すなわち、
クロックＣＬＫに同期して出力する出力バッファ１３が
設けられている。
イミングで取り込む入力バッファ１２および出力データ
を同期回路１１により生成された同期信号、すなわち、
クロックＣＬＫに同期して出力する出力バッファ１３が
設けられている。
【００３１】さらに、メモリ１には、該メモリ１のスタ
ンバイ時にはＭＯＳトランジスタのしきい値電圧Ｖｔｈ
を高くし、メモリ１の動作時であるアクティブ時にはし
きい値電圧Ｖｔｈを低くすることにより、動作速度を高
速化し、スタンバイ時のサブスレッシュルド電流、すな
わちスタンバイ電流を低減するリーク電流制限回路が、
ローデコーダ３、カラムデコーダ４、カラムアドレスカ
ウンタ７およびリフレッシュカウンタ９に用いられてい
るＭＯＳトランジスタに設けられている。
ンバイ時にはＭＯＳトランジスタのしきい値電圧Ｖｔｈ
を高くし、メモリ１の動作時であるアクティブ時にはし
きい値電圧Ｖｔｈを低くすることにより、動作速度を高
速化し、スタンバイ時のサブスレッシュルド電流、すな
わちスタンバイ電流を低減するリーク電流制限回路が、
ローデコーダ３、カラムデコーダ４、カラムアドレスカ
ウンタ７およびリフレッシュカウンタ９に用いられてい
るＭＯＳトランジスタに設けられている。
【００３２】このリーク電流制限回路ＬＬは、図２に示
すように、ＭＯＳトランジスタの基板バイアスによるし
きい値電圧Ｖｔｈ制御型と、図３に示すＳｗｉｔｃｈｅ
ｄＳｏｕｒｃｅ型がある。
すように、ＭＯＳトランジスタの基板バイアスによるし
きい値電圧Ｖｔｈ制御型と、図３に示すＳｗｉｔｃｈｅ
ｄＳｏｕｒｃｅ型がある。
【００３３】まず、図２に示す基板バイアスによるしき
い値電圧Ｖｔｈ制御型のリーク電流制限回路ＬＬでは、
前述したＭＯＳトランジスタのウェル電圧を制御してい
るメモリ１に設けられた電源回路によってアクティブ時
にはグランド電位Ｖｓｓにし、スタンバイ時にはグラン
ド電位Ｖｓｓ−αにすることによりしきい値電圧を下げ
ている。
い値電圧Ｖｔｈ制御型のリーク電流制限回路ＬＬでは、
前述したＭＯＳトランジスタのウェル電圧を制御してい
るメモリ１に設けられた電源回路によってアクティブ時
にはグランド電位Ｖｓｓにし、スタンバイ時にはグラン
ド電位Ｖｓｓ−αにすることによりしきい値電圧を下げ
ている。
【００３４】そして、電源回路に入力されるチップセレ
クト信号／ＣＳによってスタンバイ、アクティブの判断
を行っている。また、このスタンバイ、アクティブの判
断は、チップセレクト信号／ＣＳ以外にも、セルフリフ
レッシュコマンドにより発生される信号やダウンモード
解除コマンドにより発生される信号などを用いるように
してもよい。
クト信号／ＣＳによってスタンバイ、アクティブの判断
を行っている。また、このスタンバイ、アクティブの判
断は、チップセレクト信号／ＣＳ以外にも、セルフリフ
レッシュコマンドにより発生される信号やダウンモード
解除コマンドにより発生される信号などを用いるように
してもよい。
【００３５】次に、図３に示すＳｗｉｔｃｈｅｄ Ｓｏ
ｕｒｃｅ型のリーク電流制限回路ＬＬは、ＭＯＳトラン
ジスタのしきい値電圧を低下させるための回路であるイ
ンバータＩｖ１〜Ｉｖ４およびサブスレッショルド電流
を防止するスイッチングＭＯＳトランジスタであるトラ
ンジスタＴｒ１，Ｔｒ２が設けられている。
ｕｒｃｅ型のリーク電流制限回路ＬＬは、ＭＯＳトラン
ジスタのしきい値電圧を低下させるための回路であるイ
ンバータＩｖ１〜Ｉｖ４およびサブスレッショルド電流
を防止するスイッチングＭＯＳトランジスタであるトラ
ンジスタＴｒ１，Ｔｒ２が設けられている。
【００３６】また、インバータＩｖ１〜Ｉｖ４は、それ
ぞれが直列接続され、ＰチャネルＭＯＳであるトランジ
スタＴｒ１のソースは、電源電圧Ｖｃｃに接続されてい
る。
ぞれが直列接続され、ＰチャネルＭＯＳであるトランジ
スタＴｒ１のソースは、電源電圧Ｖｃｃに接続されてい
る。
【００３７】さらに、トランジスタＴｒ１のドレインは
内部電源発生回路のサブ電源電圧Ｖｃｔと接続され、ゲ
ートにはチップセレクト信号／ＣＳが入力されるように
接続されてる。
内部電源発生回路のサブ電源電圧Ｖｃｔと接続され、ゲ
ートにはチップセレクト信号／ＣＳが入力されるように
接続されてる。
【００３８】次に、ＮチャネルＭＯＳであるトランジス
タＴｒ２のソースはサブ電源のグランドであるサブグラ
ンド電位Ｖｓｔに接続され、ドレインは電源電圧のグラ
ンド電位Ｖｓｓと接続されており、ゲートにはチップセ
レクト信号の反転信号である反転チップセレクト信号Ｃ
Ｓが入力されるように接続されてる。
タＴｒ２のソースはサブ電源のグランドであるサブグラ
ンド電位Ｖｓｔに接続され、ドレインは電源電圧のグラ
ンド電位Ｖｓｓと接続されており、ゲートにはチップセ
レクト信号の反転信号である反転チップセレクト信号Ｃ
Ｓが入力されるように接続されてる。
【００３９】また、インバータＩｖ１，Ｉｖ３の電源供
給部は電源電圧Ｖｃｃとグランド電位Ｖｓｔが接続さ
れ、インバータＩｖ２，Ｉｖ４はサブ電源電圧Ｖｃｔと
サブグランド電位Ｖｓｔが接続されている。
給部は電源電圧Ｖｃｃとグランド電位Ｖｓｔが接続さ
れ、インバータＩｖ２，Ｉｖ４はサブ電源電圧Ｖｃｔと
サブグランド電位Ｖｓｔが接続されている。
【００４０】そして、トランジスタＴｒ１，Ｔｒ２がチ
ップセレクト信号／ＣＳ、反転チップセレクト信号ＣＳ
によりスタンバイ時には’ＯＮ’となり、アクティブ時
には’ＯＦＦ’となるように駆動されることになる。
ップセレクト信号／ＣＳ、反転チップセレクト信号ＣＳ
によりスタンバイ時には’ＯＮ’となり、アクティブ時
には’ＯＦＦ’となるように駆動されることになる。
【００４１】たとえば、トランジスタＴｒ１，Ｔｒ２
が’ＯＦＦ’であると、図４に示すように、サブ電源電
圧Ｖｃｔ、サブグランド電位Ｖｓｔがリーク電流により
それぞれ下降、上昇し、インバータを構成するＭＯＳト
ランジスタのうち、ＯＦＦしている方のＭＯＳトランジ
スタのソース、ゲート間電圧が逆バイアスされることに
よりリーク電流、すなわち、サブスレッショルド電流が
減少させられる。
が’ＯＦＦ’であると、図４に示すように、サブ電源電
圧Ｖｃｔ、サブグランド電位Ｖｓｔがリーク電流により
それぞれ下降、上昇し、インバータを構成するＭＯＳト
ランジスタのうち、ＯＦＦしている方のＭＯＳトランジ
スタのソース、ゲート間電圧が逆バイアスされることに
よりリーク電流、すなわち、サブスレッショルド電流が
減少させられる。
【００４２】一方、トランジスタＴｒ１，Ｔｒ２が’Ｏ
Ｎ’すると、各々のＭＯＳトランジスタが電源電圧Ｖｃ
ｃのレベルまで復帰し、低いしきい値電圧Ｖｔｈによる
大きなドレイン−ソース電流Ｉｄｓによる高速動作を可
能としている。
Ｎ’すると、各々のＭＯＳトランジスタが電源電圧Ｖｃ
ｃのレベルまで復帰し、低いしきい値電圧Ｖｔｈによる
大きなドレイン−ソース電流Ｉｄｓによる高速動作を可
能としている。
【００４３】次に、本実施の形態の作用について、図
１、図５の信号入力説明図および図６の信号タイミング
チャートを用いて説明する。
１、図５の信号入力説明図および図６の信号タイミング
チャートを用いて説明する。
【００４４】まず、図５に示すように、メモリ１に設け
られたリーク電流制限回路および同期回路１１には、チ
ップセレクト信号／ＣＳが入力されるようになってお
り、このチップセレクト信号／ＣＳにより制御が行われ
ている。
られたリーク電流制限回路および同期回路１１には、チ
ップセレクト信号／ＣＳが入力されるようになってお
り、このチップセレクト信号／ＣＳにより制御が行われ
ている。
【００４５】そして、図６に示すように、たとえば、マ
イクロコンピュータなどからチップセレクト信号／ＣＳ
が、それぞれのローデコーダ３、カラムデコーダ４、カ
ラムアドレスカウンタ７およびリフレッシュカウンタ９
のリーク電流制限回路、同期回路１１に入力されると、
同期回路１１は、外部クロックであるクロック信号ＣＬ
Ｋと同期した同期信号（内部クロック信号）ＣＫｉを生
成する。
イクロコンピュータなどからチップセレクト信号／ＣＳ
が、それぞれのローデコーダ３、カラムデコーダ４、カ
ラムアドレスカウンタ７およびリフレッシュカウンタ９
のリーク電流制限回路、同期回路１１に入力されると、
同期回路１１は、外部クロックであるクロック信号ＣＬ
Ｋと同期した同期信号（内部クロック信号）ＣＫｉを生
成する。
【００４６】また、同時に、前述したリーク電流制限回
路は、スタンバイ時に高めていたＭＯＳトランジスタの
しきい値電圧を低くするために、グランド電位Ｖｓｓ−
αからグランド電位Ｖｓｓに電位を上げ、高速動作を行
える状態とする。
路は、スタンバイ時に高めていたＭＯＳトランジスタの
しきい値電圧を低くするために、グランド電位Ｖｓｓ−
αからグランド電位Ｖｓｓに電位を上げ、高速動作を行
える状態とする。
【００４７】よって、同期回路１１とリーク電流制限回
路とを同一のチップセレクト信号／ＣＳによって同時に
動作させ、メモリ１のアクティブ時にはクロック信号Ｃ
ＬＫと同期した高速動作を行うことができる。
路とを同一のチップセレクト信号／ＣＳによって同時に
動作させ、メモリ１のアクティブ時にはクロック信号Ｃ
ＬＫと同期した高速動作を行うことができる。
【００４８】それにより、本実施の形態では、メモリ１
に設けられた同期回路１１によりメモリ１がクロック信
号ＣＬＫと同期した動作を行うことができ、かつリーク
電流制限回路により、スタンバイ時のサブスレッショル
ド電流を零にし、ＭＯＳトランジスタの動作速度を高速
化できるので、メモリ１を大幅に高速化することができ
る。
に設けられた同期回路１１によりメモリ１がクロック信
号ＣＬＫと同期した動作を行うことができ、かつリーク
電流制限回路により、スタンバイ時のサブスレッショル
ド電流を零にし、ＭＯＳトランジスタの動作速度を高速
化できるので、メモリ１を大幅に高速化することができ
る。
【００４９】また、メモリ１に入力されるチップセレク
ト信号／ＣＳにより同期回路１１およびリーク電流制限
回路を同時に動作させることにより、それぞれの回路の
動作時間を短縮することができる。
ト信号／ＣＳにより同期回路１１およびリーク電流制限
回路を同時に動作させることにより、それぞれの回路の
動作時間を短縮することができる。
【００５０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５１】たとえば、前記実施の形態においては、超
高速のメモリシンクロナスＤＲＡＭの半導体集積回路装
置について記載したが、Ｒａｍｂｕｓ ＤＲＡＭ、Ｓｙ
ｎｃｌｉｎｋ ＤＲＡＭおよび通常のＤＲＡＭなどのＣ
ＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ）が用い
られた半導体集積回路装置に同期回路およびリーク電流
制限回路を設けることにより、半導体集積回路装置の動
作速度を高速化することができる。
高速のメモリシンクロナスＤＲＡＭの半導体集積回路装
置について記載したが、Ｒａｍｂｕｓ ＤＲＡＭ、Ｓｙ
ｎｃｌｉｎｋ ＤＲＡＭおよび通常のＤＲＡＭなどのＣ
ＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ）が用い
られた半導体集積回路装置に同期回路およびリーク電流
制限回路を設けることにより、半導体集積回路装置の動
作速度を高速化することができる。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】（１）本発明によれば、半導体集積回路装
置にリーク電流制限回路および同期回路を設けることに
より、リーク電流制限回路によってスタンバイ時のサブ
スレッショル電流を大幅に低減しながらＭＯＳトランジ
スタの高速動作させることがきる。
置にリーク電流制限回路および同期回路を設けることに
より、リーク電流制限回路によってスタンバイ時のサブ
スレッショル電流を大幅に低減しながらＭＯＳトランジ
スタの高速動作させることがきる。
【００５４】（２）また、本発明では、チップセレクト
信号、セルフリフレッシュコマンドにより発生される信
号またはダウンモード解除コマンドにより発生される信
号のいずれかの動作制御信号により同期回路およびリー
ク電流制限回路を同時に動作させるので、同期回路が同
期をとるのに必要な期間を使ってリーク電流制限回路を
動作させることができるので半導体集積回路装置をより
高速化することができる。
信号、セルフリフレッシュコマンドにより発生される信
号またはダウンモード解除コマンドにより発生される信
号のいずれかの動作制御信号により同期回路およびリー
ク電流制限回路を同時に動作させるので、同期回路が同
期をとるのに必要な期間を使ってリーク電流制限回路を
動作させることができるので半導体集積回路装置をより
高速化することができる。
【００５５】（３）さらに、本発明においては、上記
（１），（２）により、半導体集積回路装置の動作速度
を大幅に高速化することができる。
（１），（２）により、半導体集積回路装置の動作速度
を大幅に高速化することができる。
【図１】本発明の一実施の形態によるシンクロナスＤＲ
ＡＭのブロック図である。
ＡＭのブロック図である。
【図２】本発明の一実施の形態によるシンクロナスＤＲ
ＡＭに設けられたしきい値電圧Ｖｔｈ制御型のリーク電
流制限回路の説明図である。
ＡＭに設けられたしきい値電圧Ｖｔｈ制御型のリーク電
流制限回路の説明図である。
【図３】本発明の一実施の形態によるシンクロナスＤＲ
ＡＭに設けられたＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型の
リーク電流制限回路の説明図である。
ＡＭに設けられたＳｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ型の
リーク電流制限回路の説明図である。
【図４】本発明の一実施の形態によるＳｗｉｔｃｈｅｄ
Ｓｏｕｒｃｅ型のリーク電流制限回路の動作波形図で
ある。
Ｓｏｕｒｃｅ型のリーク電流制限回路の動作波形図で
ある。
【図５】本発明の一実施の形態によるリーク電流制限回
路および同期回路の信号入力説明図である。
路および同期回路の信号入力説明図である。
【図６】本発明の一実施の形態によるリーク電流制限回
路、同期回路の信号タイミングチャートである。
路、同期回路の信号タイミングチャートである。
１ メモリ（半導体集積回路装置） ２ メモリマット ３ ローデコーダ ４ カラムデコーダ ５ センスアンプ ６ カラムアドレスバッファ ７ カラムアドレスカウンタ ８ ローアドレスバッファ ９ リフレッシュカウンタ １０ コントロール回路 １１ 同期回路 １２ 入力バッファ １３ 出力バッファ ＬＬ リーク電流制限回路 ＣＬＫ クロック信号 ＣＫＥ クロックイネーブル信号 ／ＣＳ チップセレクト信号（動作制御信号） ／ＲＡＳ ローアドレスストローブ信号 ／ＣＡＳ カラムアドレスストローブ信号 ／ＷＥ ライトイネーブル信号 ＤＱＭ 入出力マスク信号 ＣＫｉ 同期信号（内部クロック信号） Ｖｔｈ しきい値電圧 Ｔｒ１，Ｔｒ２ トランジスタ Ｉｖ１〜Ｉｖ４ インバータ Ｖｓｓ グランド電位 Ｖｓｔ サブグランド電位 Ｖｃｃ 電源電圧 Ｖｃｔ サブ電源電圧 Ｉｄｓ ドレイン−ソース電流
Claims (3)
- 【請求項１】 動作制御信号に基づいて制御が行われ、
外部から入力されるクロック信号と同期したデジタル回
路の動作の基準となる内部クロック信号を生成する同期
回路と、動作制御信号に基づいて動作が行われ、スタン
バイ時にサブスレッショルド電流を低減する制御を行う
リーク電流制限回路とを設けたことを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記同期回路が、ＤＬＬまたはＰＬＬのいずれか
であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記同期回路および前記リーク電流制限
回路の動作制御が行われる動作制御信号が、特定の半導
体チップを選択するチップセレクト信号、セルフリフレ
ッシュコマンドにより発生される信号またはダウンモー
ド解除コマンドにより発生される信号のいずれかである
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079659A JPH10275465A (ja) | 1997-03-31 | 1997-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079659A JPH10275465A (ja) | 1997-03-31 | 1997-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275465A true JPH10275465A (ja) | 1998-10-13 |
Family
ID=13696287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079659A Pending JPH10275465A (ja) | 1997-03-31 | 1997-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768690B2 (en) | 2001-06-30 | 2004-07-27 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| US7099225B2 (en) | 2004-09-06 | 2006-08-29 | Fujitsu Limited | Semiconductor memory device with reduced leak current |
| JP2016149177A (ja) * | 2015-02-09 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置、又は該半導体装置を有する電子機器 |
-
1997
- 1997-03-31 JP JP9079659A patent/JPH10275465A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768690B2 (en) | 2001-06-30 | 2004-07-27 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| US6914798B2 (en) | 2001-06-30 | 2005-07-05 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| US7099225B2 (en) | 2004-09-06 | 2006-08-29 | Fujitsu Limited | Semiconductor memory device with reduced leak current |
| JP2016149177A (ja) * | 2015-02-09 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置、又は該半導体装置を有する電子機器 |
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