JP2000243777A - Icチップを基板に接合する方法 - Google Patents
Icチップを基板に接合する方法Info
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Abstract
提供する。 【解決手段】 はんだバンプを、Al製のボンディング
部位に形成するために、はんだバンプ部位に最初にUB
M層21,22,23を形成する。ICチップ上のキャ
ップ層14をフォトレジストでコーティングしパターン
化してUBMとUBM周囲のキャップ層の周辺部分を露
出させる。その後はんだペースト62を塗布してリフロ
ーしてはんだバンプ71を形成する。フォトレジストが
固くなり、硬化しリフローステップの後は除去しづらく
なるために、犠牲バッファ層21が、フォトレジストマ
スク51とキャップ層14の間に配置され、フォトレジ
スト51の除去を容易にする。
Description
特にシリコン、セラミック製の相互接続用基板あるいは
プリント回路基板上に、ICチップを搭載するはんだバ
ンプによる相互接続技術に関する。
と及びこのパッケージをプリント回路基板等の相互接続
用基板上に電気的に接続して搭載するために、はんだバ
ンプによる相互接続が、電子部品の製造に幅広く用いら
れるようになっている。「相互接続用基板」という用語
は、電子部品をサポートするシリコンまたはセラミック
製基板のいくつかの形態を含む。本明細書においては、
これらのサポート部品は、一般的用語としてプリント配
線基板として説明する。
ジは、小型軽量化されており微細なパターンのはんだバ
ンプを用いて、プリント回路基板の表面に搭載されてい
る。通常、「はんだバンプ」あるいは「はんだパッド」
は、プリント配線基板上に形成され、そしてコンポーネ
ントパッケージは、この「はんだバンプ」の配列に対し
鏡面対称に配列されて、コンポーネントパッケージがそ
の上に置されて合わさるようになっている。そしてこの
組立体を加熱することによりはんだを溶融し、はんだバ
ンプと相互に接続した構造を構成することにより完成品
とされる。この技術はフリップチップ技術で用いられ、
この技術においてはコンポーネントパッケージ内のIC
チップの表面に接合用パッドあるいはバンプを具備し、
チップはプリント配線基板上に逆にさして搭載される。
点用パッドの列上に形成される。接点用パッドの列には
んだを局部的にすなわち選択的に形成することを容易に
するために、パッドの表面ははんだのウェッティング性
を具備しなければならない。したがって、接合される素
子上の接合用部位にはまず、バンプ下の金属領域(unde
r bump metallization:UBM)が形成される。その
後、通常スズベースのはんだ、たとえばスズ−鉛やスズ
−アンチモンが、このUBMの上に形成される。
基板に形成する様々な方法がある。もっとも一般的な方
法としては、はんだペーストのパターンをスクリーンま
たはステンシルを介してプリントし、その後このステン
シルを取り除いてはんだをリフローさせることである。
ペーストを使用しない同様なアプローチにおいては、は
んだをシャドーマスクを介してUBM上に蒸着すること
である。両方の方法とも、さらに狭い相互接続用ピッチ
の需要に適合するためにステンシルあるいはマスク内の
特徴物が小さくなるにつれて、信頼性の問題が増してく
る。一般的に、ステンシルとシャドーマスクの技術は、
バンプのピッチが200μm以上のオーダーのアプリケ
ーションに限定される。
のパターン上に蒸着することにより、さらに微細なパタ
ーンが形成でき、その後、リフトオフ技術を用いて不要
な部分を除去している。しかし、大きな基板上に均一な
層を蒸着することは、高価な装置を必要としさらにまた
適正な蒸着速度を達成するためには高濃度の鉛を含有の
はんだ組成に通常限定されてしまう。
解メッキを用いて微細なピッチ列に形成することもでき
る。この両方の技術は、はんだバンプを規定するために
光リソグラフィ技術を用い、そして正確な場所に微細な
線のバンプパターンを形成することができる。しかし、
電解メッキプロセス及び無電解メッキプロセスは別の信
頼性の問題を引き起こしてしまう。これらのプロセスは
非常にクリーンな処理環境と超クリーンで電気的に活性
な基板表面を必要とし、その結果コストと複雑性が増し
てしまう。
は、光リソグラフの微細な特徴物と精度とを、はんだペ
ースト技術の単純性とを組み合わせることである。はん
だバンプの部位を規定するUBMを形成した後、基板を
厚いフォトレジスト層でコーティングする。その後はん
だバンプのパターンを露出し、フォトレジストを現像し
て厚いパターン化されたマスクを残す。フォトレジスト
マスク内の開口は、所望のバンプのサイズよりは大きく
形成され、これにより最終バンプのはんだペーストから
十分なはんだの容量を得る。はんだペーストがフォトレ
ジストマスクの開口内に従来の手法により形成される。
はんだバンプをUBMのウェッティング性のある表面に
のみ自己整合させる。その後このフォトレジストを除去
する。この方法による過剰なはんだのフローと、短絡の
危険性が回避できるが、その理由はフォトレジストマス
クは各バンプ部位を切り離しリフローの間その場所に留
まるからである。この技術を用いて200μm以下のは
んだバンプピッチパターンが高い信頼性でもって形成で
きる。しかしこの技術の欠点は、はんだバンプが形成さ
れた後フォトレジストマスクを除去することが難しい点
である。これは、リフローステップの間フォトレジスト
の熱により誘起された短絡に起因する。このことは特に
高融点のはんだ材料が用いられた場合に当てはまること
である。
架橋を形成することは公知である。光リソグラフィー技
術においては、プレポリマ材料は化学線の照射の下で所
定レベルの架橋が発生するよう選択される。このレベル
は、露出した材料がフォトマスクとして機能するために
は十分頑強であるが、後のプロセスで容易に除去できる
ようにするレベルででなければならない。架橋がフォト
レジスト材料の設計レベルを越えた場合にはその除去は
困難となることがある。
た以上に過酷な熱的処理にさらされる場合には粘りけの
あるコーティング層を形成することが知られている。従
って、フォトレジストマスクははんだのリフローステッ
プの間、その場所に残されたときには過剰に架橋を形成
し除去するのが難しくなると予想される。さらに、一般
的なアプリケーションにおいては、はんだバンプが形成
されるICチップは、(通常ポリイミド製の)キャップ
層でもってコーティングされる。このフォトレジスト用
ポリマーは、加熱されるとポリイミドに固着し架橋を形
成する。
ジスト層を除去することは問題が多い。多くの場合、ウ
ェッティング性の溶剤では不十分である。フォトレジス
トのドライエッチング即ちアッシングはより有効である
が、現像し固化したフォトレジストとキャッピング層と
の間のドライエッチングの選択性は小さい。はんだバン
ププロセスをエポキシ−ガラス製の相互接続用基板に形
成した場合には同じ問題が発生する。
だバンププロセスにおいてフォトレジストプロセスの非
適合性の問題を解決する新たなはんだバンプの形成方法
を提供することである。
ァ層が、IC(相互接続用基板)とフォトレジスト層と
の間に形成される。このバッファ層はフォトレジスト層
がその下の層の表面に固着するのを阻止するような金属
製の薄い層である。このバッファ層は容易に堆積しかつ
容易に除去することができる。このバッファ層によりそ
の下の層を保護し、フォトレジストを除去するためにプ
ラズマエッチングを採用することができる。本発明の一
実施例においては、バッファ層を形成するステップは、
UBMを形成するステップと一体で行うことができる。
一部は11で、フィールド酸化物層は12で、アルミ製
接点は13で示されている。ポリイミド製のキャップ層
は14で示されている。接合用の部位でもあるアルミ製
接点13は、レベル間金属相互接続あるいは基板、例え
ばソース、ドレイン、ウィンドウ、接点である。下にあ
る半導体構造の詳細は、本発明の必須事項でないために
図示していない。
るアルミ製接点13の表面に、はんだのボールあるいは
バンプを形成することである。はんだは、アルミ製接点
に対しウェッティング性を与えることはないので、この
はんだバンプ形成の第1ステップは、UBMを形成する
ことである。UBMで使用される金属は、アルミによく
接着する層と通常スズはんだの形成によりウェッティン
グ性が与えられる層を含む。これらの要件を満たす層構
造は、チタンとクロムと銅の合成物である。
堆積し、クロム/銅をこのチタンの上に堆積し、銅をこ
のクロム/銅の上に堆積して、はんだウェッティング性
のある表面を提供する。クロム/銅は、チタン層と銅層
との間の遷移(組成がなだらかに変化する)層を形成す
る。はんだ合金は、銅を分解し、チタンからウェッティ
ング性を奪ってしまう。そのためチタン層の直接上に形
成された銅製の薄い層は、分解して融解はんだ(molten
solder)となり、その後このはんだはチタン層からウ
ェッティング性を奪ってしまう。はんだとUBMとの間
のインタフェースの完全性を維持するために、クロムと
銅の合成物(例えば遷移層)あるいは合金層がチタン層
と銅層との間に用いられる。別法として、UBMは、C
r、またはCr/Cu、またはCuを含んでもよい。他
のUBM材料も使用することができる。
で形成されるが、これらを堆積するためのいくつかの別
の方法も利用可能である。Cr−Cu層は、CrCu合
金のターケットからスパッタリングで形成されるか、あ
るいはCrのターゲットを用いてスパッタリングし、そ
の後Cuのターゲットに変更してスパッタリングで形成
することもできる。
2に示すような合成積層構造を形成する。本発明の一実
施例においては、これらの層は、チタンターゲットとク
ロムターゲットと銅ターゲットを含むスパッタリング装
置内でスパッタリングで形成される。スパッタリング技
術は従来公知である。金属層を堆積する他の技術とし
て、例えば蒸着、メッキ等を用いることができる。
で好ましくは1000〜3000Åのチタン製である。
チタンは、アルミ製接点13とポリイミド製のキャップ
層によく接着する。チタン層は通常のはんだ用合金では
ウェッティング性を有しない。この特徴の重要性を次に
説明する。
チタン層(第1層21)と後で形成される銅層(第3層
23)のとの間に金属組織学的に安定した界面を与える
ために、Cr/Cuの薄い遷移層である。第2層22は
スパッタリングで形成され、その厚さは1000〜50
00Åのオーダーで好ましくは2000〜3000Åで
ある。
〜10000Åで好ましくは2000〜6000Åであ
る。銅層である第3層23は、はんだバンプ用に通常使
用されるはんだ材料に対しウェッティング性を有する。
スズのはんだと銅の共晶混合物の融点は低くはんだ温度
において銅の表面ははんだバンプ内で分解して、物理的
電気的に安定した結合を形成する。すべての銅が分解し
てはんだ層内に入り込んだ場合でも、はんだは依然とし
てCr/Cu層に接着しそれにウェッティング性を与え
る。
24が銅層(第3層23)の表面に形成されて銅表面の
酸化を防止している。この金製の第4層24の厚さは、
500〜3000Åで好ましくは1000〜2000Å
である。
1がはんだバンプ領域をマスクするために形成される。
このエッチング用マスク31は、従来のフォトレジスト
で、下の層の表面の上にフォトレジストをスピニングし
て、このフォトレジストを化学線照射によりパターン化
することにより形成される。酸化物製のハードマスクの
ような、別のマスキング技術も用いることができる。
置することにより、第3層23は従来のエッチング剤を
用いてエッチングされる。金をエッチングする溶剤は、
シアン化カリウム/フェリシアン溶剤と、ヨウ化物溶
剤、王水を含む。銅は、例えば塩化鉄またはフッ酸とク
ロム酸カリウムの混合物でエッチングされる。銅/クロ
ム製の第2層22のエッチングステップは、上の銅層に
損傷を与えないで行わなければならない。適切なエッチ
ング剤は、水酸化ナトリウム、フェリシアン化カリウム
の基本溶剤に、水酸化アンモニウムのような銅の錯化剤
(copper compexing agent)を添加して、パシベーショ
ン層の形成を阻止するものである。
米国特許出願08/825923(出願日が04/02
/97)に開示されたものと類似である。UBMパッド
を規定するシャドーマスクを用いるような他の多層構造
もUBM技術も用いることができる。しかし微細なピッ
チのはんだバンプ列を形成するシャドーマスク技術の限
界点はすでに上記したとおりである。
る第1層21がバリア層として機能するようその場所に
残される。これを図4に示す。
をその後公知のフォトレジスト技術を用いて形成する。
このマスク51は、表面上にフォトレジストをスピニン
グし、適宜の化学線放射でフォトレジストをパターン化
することにより形成される。はんだバンプ部位は、UB
Mを露出するためにパターン化し、その際所望の大きさ
のはんだバンプを形成するために十分な量のはんだペー
ストを与えるために、UBMよりもより広い範囲に形成
する。通常はんだペーストをはんだにリフローするため
には、体積で約50%収縮する。従ってフォトレジスト
マスク内のウィンドウ52の面積と、このフォトレジス
トマスクの時間と高さ(すなわち厚さ)は、所望のはん
だペースト体積を近似し、はんだバンプ体積の2倍にし
なければならない。
100μm(直径)のはんだバンプは、はんだペースト
が約33mil3必要である。はんだバンプとフォトレジス
トマスクを分離するためのスペースを残しフォトレジス
トの除去を容易にしマスク開口の適正なアスペクト比を
提供する。開口の幅(直径)/はんだボールの幅(直
径)の適正な比率は、1.1〜2.0である。
はんだバンプの体積の2倍であると仮定し、フォトレジ
ストマスクの厚さをt、フォトレジストマスク内の開口
の直径をd1とすると、はんだバンプの直径d2は次式
で表される。 π(d1/2)2t=2(4/3)π(d2)3
れはその結果t=(0.3〜1.1)d2である。
内をその後従来の標準手法によりはんだペーストで充填
する。図6はこのステップを表し、従来のスクイギーで
あるアプリケータ61がペーストを塗布する状態が示さ
れている。このアプリケータ61ははんだペースト62
を塗布するための様々な適宜の方法の代表例である。
んだバンプ71を示す。このリフロー条件は使用される
ペーストにより変動する。例えば、比率が63/37の
Sn/Pb、あるいは95/5のSn/Sbを用いる。
通常の熱処理は液相線よりも約15℃低い温度に3分間
で到達するよう加熱し、その後さらに30秒加熱して液
相線より20〜30℃以上の温度に上げその後室温に急
速に(約2分で)冷却することにより行う。
ジストマスク51内のポリマーは、さらに架橋して固化
し、ポリイミド製のキャップ層14にねっちりと接着す
る。このような接着は、第1層21により図7の構造体
の中では回避される。このフォトレジストマスクは、従
来の湿式溶融フォトレジストストリッパ(例として50
℃に加熱されたPRS1000)により除去され、その
後残留ポリマーを除去するために標準のプラズマエッチ
ングが行われる。このプラズマエッチングは、第1層2
1の場所を除いて下のポリイミド製のキャップ層14を
浸食する。かくして第1層21が存在することにより比
較的シビアなフォトレジスト除去ステップは、下の基板
に損傷を与えずに行うことができる。これによりフォト
レジストの完全な除去が行われる。
層21がはんだバンプとUBMをマスクとして用いて除
去される。この第1層21は、標準のウェットエッチプ
ロセスを用いてエッチングで除去される。Tiの場合に
は、第1層21は、1:3比率のH2Oのエチレングリ
コール内の2.5%HFで除去することができる。その
結果得られた構造体を図8に示し基板表面81は化粧洗
浄される。
は公知である。かくしてコストの安い方法は、第1層2
1の形成とUBMを一体に行うことである。チタン層は
第1層21として選択されるが、その理由ははんだはチ
タンにウェッティング性を与えないからである。この特
徴は重要であり、これにより表面張力が図7に示すよう
にはんだバンプを形成する。このアプローチは、第1層
21が導電性であり、UBMの一部であることを必要と
する。しかし他の選択的手段により、第1層21は非導
電性で第1層21はUBMを露出するよう選択的に形成
することもできる。
ィング性の金属でコーティングして、フォトレジストの
はんだペーストマスクを形成する前に、あるいはその後
に、光リソグラフ技術を用いてUBMを露出させること
である。この場合、はんだペーストマスクは、UBM領
域から第1層21の材料を除去するのに用いることがで
きる。この実施例を図9〜12に示す。
ング用マスク31が残っている状態の構造を示す。第1
層21は、第1の実施例におけるバッファ層として残さ
れるが、これは他の第2層22〜第4層24とともに基
板からエッチングで除去される。これは減算方法(subt
ractive method)としてUBMを形成する通常のシーケ
ンスである。
の後ブランケット堆積される。好ましくはこの層は非ウ
ェッティング性の材料製である。本明細書において「非
ウェッティング性材料」とは、はんだによりウェッティ
ング性を有さない材料を意味する。このような材料は、
アルミ、チタン、モリブデン、タングステン等が含まれ
る。バッファ層91の厚さは、重要ではない。バッファ
層として機能するために十分厚くすべきであるが、しか
し除去を容易にするためには薄くすべきである。0.1
〜5μmの範囲が妥当である。はんだペーストのフォト
レジストマスク92をその後、図11に示すように塗布
する。フォトレジストマスク92をその場所におくこと
によりバッファ層91の露出部分がエッチングで除去さ
れる。ウェットエッチング(例、HFまたはPAEエッ
チング)がアルミ用に用いることができる。その後得ら
れた構造体を図12に示し、バッファ層91がフォトレ
ジストマスク92の下にある。残りのプロセスは、第1
の実施例で示したとおりである。
るためにはんだペースト用のフォトレジストマスクを使
用することは、便利でありプロセスのコストを低減す
る。しかし、図12で記載してステップで露出したキャ
ップ層が、厚いはんだペーストマスクが除去されたとき
に、損傷を受けやすいような場合が発生する。従って、
別々のフォトレジストステップでバッファ層91をパタ
ーン化し、UBMのみを露出させることがある場合では
好ましい。この場合、この構造体は、図12に示したの
と同一であるが、バッファ層はキャップ層をカバーした
状態にある。
lms Inc.の Endeavor cluster tool で行われた。その
後、このコーティングされたウェハを従来のリソグラフ
技術でパターン化した。ウェハを接着促進剤例えばHM
DSとともに、YES蒸気プライムオーブン内に5分間
おいた。このウェハをMTIFlexifabトラック上で、5
μm厚さのAZ4620のフォトレジストでスピンコー
ティングし、100℃で1分間ソフトベイクした。パタ
ーンが、GCAステッパ露光システムを用いてレジスト
内で露出された(t=30秒、または200分)。その
後、AZ400kのディベロッパで現像(t=2分)し
た。
分間エッチングする前にハードベイクした。銅層とCr
/Cu層をその後エッチングしフォトレジストを除去し
た。はんだペースト用のフォトレジストマスクを、上記
したフォトレジスト手順を用いて形成しそしてこのはん
だペーストを従来のアプリケータを用いて、パターン化
されたマスク上に形成した。このはんだペースト用のフ
ォトレジストマスクは、約100μmの厚さではんだペ
ースト用の開口は約160μmの直径を有する。その後
はんだペーストを加熱窒素中でリフローさせて直径が約
120μmのはんだバンプを形成した。その後フォトレ
ジストをPRS1000内で30分間、100℃で除去
し、その後プラズマストリップで残留したフォトレジス
トを除去した。その後チタン層を1/3水とエチレング
リコールの溶剤中で、2.5%のHFを用いてエッチン
グで除去した。その結果得られたウェハは、選択的に形
成されたUBMと、包囲している表面が洗浄されたはん
だバンプを有する。
成を行う本発明の一実施例の第1ステップを表す図。
成を行う本発明の一実施例の第2ステップを表す図。
成を行う本発明の一実施例のの第3ステップを表す図。
成を行う本発明の一実施例のの第4ステップを表す図。
成を行う本発明の一実施例のの第5ステップを表す図。
成を行う本発明の一実施例のの第6ステップを表す図。
成を行う本発明の一実施例のの第7ステップを表す図。
成を行う本発明の一実施例のの第8ステップを表す図。
成を行う本発明の他の実施例の第4ステップを表す図。
形成を行う本発明の他の実施例の第5ステップを表す
図。
形成を行う本発明の他の実施例の第6ステップを表す
図。
形成を行う本発明の他の実施例の第7ステップを表す
図。
Claims (12)
- 【請求項1】 キャップ層(14)とこのキャップ層上
に複数のアルミ製接合用部位を具備するICチップを支
持用基板に接合する方法において、 (A) バンプ下金属領域(UBM:21,22,2
3)を、アルミ製接合用部位(13)上に選択的に形成
するステップと、 (B) バッファ層(21)を前記キャップ層(14)
上に堆積するステップと、 (C) 前記バンプ下金属領域の一部を露出するために
前記バッファ層(21)をパターン化するステップと、 (D) 前記バッファ層(21)上にフォトレジストマ
スク(51)を形成するステップと、 前記フォトレジストマスク(51)は、前記バンプ下金
属領域を露出する開口部分(52)を有してキャップ層
(14)の上に形成され、 (E) 前記フォトレジストマスクの開口部分(52)
をはんだペースト(62)で充填するステップと、 (F) 前記バンプ下金属領域上にはんだバンプ(7
1)を形成するために、前記はんだペースト(62)を
リフローさせるステップと、 (G) 前記フォトレジストマスク(51)を除去する
ステップと、 (H) 前記バッファ層(21)を除去するステップと
からなることを特徴とするICチップを基板に接合する
方法。 - 【請求項2】 前記バッファ層(21)の一部は前記バ
ンプ下金属領域の一部であることを特徴とする請求項1
記載の方法。 - 【請求項3】 前記バンプ下金属領域は、少なくとも2
つの金属層(21、22)からなる積層構造体であり、 前記金属層の1つは、前記バッファ層(21)を形成す
るために前記キャップ層(14)の上に延在することを
特徴とする請求項2記載の方法。 - 【請求項4】 前記バンプ下金属領域は、Ti層、Cr
/Cu層、Cu層からなる積層構造体であり、 前記Ti層は、前記バッファ層(21)を形成するため
に、前記キャップ層の上に延在することを特徴とする請
求項3記載の方法。 - 【請求項5】 前記キャップ層(14)は、ポリイミド
製であることを特徴とする請求項1記載の方法。 - 【請求項6】 キャップ層と、このキャップ層上に複数
のアルミ製接合用部位を具備するICチップを支持用基
板に接合する方法において、 (A) 前記ICチップをカバーするために、金属製バ
ッファ層(21)を形成するステップと、 (B) 前記バッファ層(21)の上にバンプ下金属領
域層(21、22,23)を形成するステップと、 (C) 前記アルミ製ボンディング部位の少なくとも一
部をカバーし、前記バッファ層の一部を露出させるため
に前記バンプ下金属領域層をパターン化するステップ
と、 (D) 前記バッファ層(21)の上に、フォトレジス
トマスク(51)を形成するステップと、 前記フォトレジストマスクの開口部分(52)が前記バ
ンプ下金属領域層を露出させ、 (E) 前記フォトレジストマスクの開口部分(52)
をはんだペースト(62)で充填するステップと、 (F) 前記バンプ下金属領域上にはんだバンプを形成
するために、前記はんだペーストをリフローさせるステ
ップと、 (G) 前記フォトレジストマスク(51)を除去する
ステップと、 (H) 前記バッファ層(21)の露出した部分を除去
するステップとからなることを特徴とするICチップを
基板に接合する方法。 - 【請求項7】 前記バッファ層(21)は、はんだに対
しウェッティング性を有しない材料を含むことを特徴と
する請求項6記載の方法。 - 【請求項8】 前記フォトレジストマスクの開口部分
(52)は、前記バンプ下金属領域層を包囲する前記バ
ッファ層の周辺領域を露出させることを特徴とする請求
項6記載の方法。 - 【請求項9】 キャップ層と、このキャップ層上に複数
のアルミ製接合用部位を具備するICチップを支持用基
板に接合する方法において、 (A) バンプ下の金属領域(UBM)を、アルミ製接
合用部位に選択的に形成するステップと、 (B) 前記ICチップと、前記バンプ下金属領域上に
金属層をブランケット堆積するステップと、 (C) 前記金属層の上にパターン化されたフォトレジ
ストマスクを形成するステップと、 前記フォトレジストマスクの開口部分が、前記バンプ下
金属領域上の金属層を露出させ、 (D) 前記パターン化されたフォトレジストマスクを
エッチングマスクとして用いて、前記バンプ下金属領域
上の前記金属層の一部をエッチングで除去するステップ
と、 (E) 前記フォトレジストマスクの開口部分を、はん
だペーストで充填するステップと、 (F) 前記バンプ下金属領域上にはんだバンプを形成
するために、前記はんだペーストをリフローさせるステ
ップと、 (G) 前記フォトレジストマスクを除去するステップ
と、 (H) 前記金属層を除去するステップとからなること
を特徴とするICチップを基板に接合する方法。 - 【請求項10】 前記第1のバンプ下金属領域層は、は
んだに対しウェッティング性を有しない材料を含むこと
を特徴とする請求項9記載の方法。 - 【請求項11】 前記キャップ層はポリイミド製である
ことを特徴とする請求項10記載の方法。 - 【請求項12】 前記フォトレジストマスクの開口部分
は、前記バンプ下金属領域を包囲する前記キャップ層の
周辺領域を露出させることを特徴とする請求項9記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/256,443 US6232212B1 (en) | 1999-02-23 | 1999-02-23 | Flip chip bump bonding |
| US09/256443 | 1999-02-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243777A true JP2000243777A (ja) | 2000-09-08 |
| JP3588027B2 JP3588027B2 (ja) | 2004-11-10 |
Family
ID=22972258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044330A Expired - Lifetime JP3588027B2 (ja) | 1999-02-23 | 2000-02-22 | Icチップを基板に接合する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6232212B1 (ja) |
| EP (1) | EP1032030B1 (ja) |
| JP (1) | JP3588027B2 (ja) |
| KR (1) | KR100712772B1 (ja) |
| SG (1) | SG84568A1 (ja) |
| TW (1) | TW445554B (ja) |
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- 2000-02-22 JP JP2000044330A patent/JP3588027B2/ja not_active Expired - Lifetime
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|---|---|
| KR100712772B1 (ko) | 2007-04-30 |
| KR20000071360A (ko) | 2000-11-25 |
| EP1032030B1 (en) | 2011-06-22 |
| SG84568A1 (en) | 2001-11-20 |
| EP1032030A3 (en) | 2002-01-02 |
| EP1032030A2 (en) | 2000-08-30 |
| JP3588027B2 (ja) | 2004-11-10 |
| US6232212B1 (en) | 2001-05-15 |
| TW445554B (en) | 2001-07-11 |
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Legal Events
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