JP2000243836A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
- H10W20/085—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving intermediate temporary filling with material
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- H10W20/088—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving partial etching of via holes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 トレンチの歪曲及び下部電極における露出面
積の減少を防止することができる半導体素子の配線形成
方法を提供する。 【解決手段】 基板３１上に第１配線３３を形成するス
テップと、基板３１上に第１絶縁膜３５を形成するステ
ップと、第１絶縁膜３５の所定部位に第１オープニング
を形成するステップと、第１絶縁膜３５の上面に第１オ
ープニングを密封する第２絶縁膜４１を形成するステッ
プと、第２絶縁膜４１及び第１絶縁膜３５を食刻して第
２オープニングを形成すると同時に第１オープニングを
第１配線３３が露出するまで延長するステップと、第１
配線３３と連結するように第１オープニング及び第２オ
ープニングの内側面に第２配線４９を形成するステップ
とを順次行うものである。これにより、トレンチの歪曲
及び下部電極における露出面積の減少を防止することが
できる。
積の減少を防止することができる半導体素子の配線形成
方法を提供する。 【解決手段】 基板３１上に第１配線３３を形成するス
テップと、基板３１上に第１絶縁膜３５を形成するステ
ップと、第１絶縁膜３５の所定部位に第１オープニング
を形成するステップと、第１絶縁膜３５の上面に第１オ
ープニングを密封する第２絶縁膜４１を形成するステッ
プと、第２絶縁膜４１及び第１絶縁膜３５を食刻して第
２オープニングを形成すると同時に第１オープニングを
第１配線３３が露出するまで延長するステップと、第１
配線３３と連結するように第１オープニング及び第２オ
ープニングの内側面に第２配線４９を形成するステップ
とを順次行うものである。これにより、トレンチの歪曲
及び下部電極における露出面積の減少を防止することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
形成方法に関するもので、特に上部配線を形成するトレ
ンチ及び下部配線を露出させるコンタクトホールを形成
するとき、トレンチの歪曲及び下部電極における露出面
積の減少を防止することができる半導体素子の配線形成
方法に関する。
形成方法に関するもので、特に上部配線を形成するトレ
ンチ及び下部配線を露出させるコンタクトホールを形成
するとき、トレンチの歪曲及び下部電極における露出面
積の減少を防止することができる半導体素子の配線形成
方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子の回路配線を形成
する材料として、電気伝導度が高く、乾式食刻によるパ
ターン形成が容易で、シリコン酸化膜との接着性に優
れ、かつ比較的低価格であるアルミニウムまたはアルミ
ニウム合金が多用されてきた。しかし、半導体素子の集
積度が増加するにしたがって配線間隔が小さくなり、配
線幅が微細かつ多層になるので、配線が形成される表面
のトポグラフィー(topography)が低下し、コンタクトホ
ールの内部のように屈曲性を有する部位における段差被
覆性(stepcoverage)が重要なものとなった。即ち、従来
はアルミニウムまたはアルミニウム合金を用いてスパッ
タリングを施し、配線膜を形成すると、屈曲性を有する
部位は、段差被覆性による陰影効果(shadow effect)に
よって局部的に配線膜の厚さが薄くなり、特に縦横比が
１より大きいコンタクトホールにおいては、上記陰影効
果が大きく表れた。
する材料として、電気伝導度が高く、乾式食刻によるパ
ターン形成が容易で、シリコン酸化膜との接着性に優
れ、かつ比較的低価格であるアルミニウムまたはアルミ
ニウム合金が多用されてきた。しかし、半導体素子の集
積度が増加するにしたがって配線間隔が小さくなり、配
線幅が微細かつ多層になるので、配線が形成される表面
のトポグラフィー(topography)が低下し、コンタクトホ
ールの内部のように屈曲性を有する部位における段差被
覆性(stepcoverage)が重要なものとなった。即ち、従来
はアルミニウムまたはアルミニウム合金を用いてスパッ
タリングを施し、配線膜を形成すると、屈曲性を有する
部位は、段差被覆性による陰影効果(shadow effect)に
よって局部的に配線膜の厚さが薄くなり、特に縦横比が
１より大きいコンタクトホールにおいては、上記陰影効
果が大きく表れた。
【０００３】そこで、スパッタリングのような物理的な
蒸着方法の代わりに、形成される膜の表面を平坦化させ
ることができる化学気相蒸着(Chemical Vapor Depositi
on：以下、「ＣＶＤ」と略称する)法を施し、アルミニ
ウムまたはアルミニウム合金を蒸着することによって、
段差被覆性を改善する研究が進行されていた。
蒸着方法の代わりに、形成される膜の表面を平坦化させ
ることができる化学気相蒸着(Chemical Vapor Depositi
on：以下、「ＣＶＤ」と略称する)法を施し、アルミニ
ウムまたはアルミニウム合金を蒸着することによって、
段差被覆性を改善する研究が進行されていた。
【０００４】ところが、半導体素子の集積度が更に増加
するにつれ配線幅は超微細化することになり、アルミニ
ウムまたはアルミニウム合金より電気伝導度が高い銅
（Cu）、金（Au）または銀（Ag）を用いて回路配線を形
成しなければならなくなった。このような場合におい
て、上記の銅、金または銀は、アルミニウムと比べ比抵
抗が低いというだけでなく、電子移動(electro migrati
on)特性及び応力移動(stress migration)特性を向上さ
せることできるので、信頼性を更に高めることができ
る。
するにつれ配線幅は超微細化することになり、アルミニ
ウムまたはアルミニウム合金より電気伝導度が高い銅
（Cu）、金（Au）または銀（Ag）を用いて回路配線を形
成しなければならなくなった。このような場合におい
て、上記の銅、金または銀は、アルミニウムと比べ比抵
抗が低いというだけでなく、電子移動(electro migrati
on)特性及び応力移動(stress migration)特性を向上さ
せることできるので、信頼性を更に高めることができ
る。
【０００５】しかし、上記の銅、金または銀をパターニ
ングして配線を形成する時、従来、アルミニウム等を食
刻するときに用いられたハロゲン化合物を用いても、
銅、金または銀と反応するハロゲン化合物は、蒸気圧が
低いので食刻速度が遅い。従って、ハロゲン化合物を用
いて銅、金または銀を食刻する時には、蒸気圧を高めて
食刻速度を向上させるために、蒸着温度を５００℃程度
まで上昇させなければならないという問題点があった。
ングして配線を形成する時、従来、アルミニウム等を食
刻するときに用いられたハロゲン化合物を用いても、
銅、金または銀と反応するハロゲン化合物は、蒸気圧が
低いので食刻速度が遅い。従って、ハロゲン化合物を用
いて銅、金または銀を食刻する時には、蒸気圧を高めて
食刻速度を向上させるために、蒸着温度を５００℃程度
まで上昇させなければならないという問題点があった。
【０００６】そこで、銅、金または銀からなる配線を形
成する場合、従来の食刻によりパターニングを形成する
方法の代わりに、基板にトレンチ(trench)を形成した
後、銅、金または銀を蒸着し、更に化学機械的研磨(Che
mical Mechanical Polishing；以下、「ＣＭＰ」と略称
する)法によりエッチバックを施すことによって、配線
をトレンチ内に埋没されるように形成する方法であるデ
ュアルダマシン(Dual Damascene)法が開発された。
成する場合、従来の食刻によりパターニングを形成する
方法の代わりに、基板にトレンチ(trench)を形成した
後、銅、金または銀を蒸着し、更に化学機械的研磨(Che
mical Mechanical Polishing；以下、「ＣＭＰ」と略称
する)法によりエッチバックを施すことによって、配線
をトレンチ内に埋没されるように形成する方法であるデ
ュアルダマシン(Dual Damascene)法が開発された。
【０００７】図６〜図９は、従来の技術による半導体素
子の配線形成方法を図示する工程断面図である。まず、
図６を参照すると、基板１１上の所定部分に第１配線１
３を形成した後、前記基板１１上にＣＶＤ法を施して酸
化シリコンまたは窒化シリコンを蒸着し、前記第１配線
１３を覆うように絶縁膜１５を形成する。なお、前記基
板１１は、トランジスタが形成されるかまたは下部配線
を有する半導体基板の上面に形成された絶縁膜からな
る。
子の配線形成方法を図示する工程断面図である。まず、
図６を参照すると、基板１１上の所定部分に第１配線１
３を形成した後、前記基板１１上にＣＶＤ法を施して酸
化シリコンまたは窒化シリコンを蒸着し、前記第１配線
１３を覆うように絶縁膜１５を形成する。なお、前記基
板１１は、トランジスタが形成されるかまたは下部配線
を有する半導体基板の上面に形成された絶縁膜からな
る。
【０００８】次に、図７を参照すると、絶縁膜１５上に
第１感光膜１７を塗布した後、該第１感光膜１７に露光
及び現像を施してパターニングを形成し、前記絶縁膜１
５上面の、第１配線１３の所定部分の上方に位置する部
分を露出させる。そして、前記第１感光膜１７をマスク
として用いて、絶縁膜１５の露出された部位に反応性イ
オン食刻（Reactive Ion Etching：以下、「ＲＩＥ」と
略称する）法等の異方性食刻を施し、所定の深さまで食
刻して第１オープニング１９を形成する。
第１感光膜１７を塗布した後、該第１感光膜１７に露光
及び現像を施してパターニングを形成し、前記絶縁膜１
５上面の、第１配線１３の所定部分の上方に位置する部
分を露出させる。そして、前記第１感光膜１７をマスク
として用いて、絶縁膜１５の露出された部位に反応性イ
オン食刻（Reactive Ion Etching：以下、「ＲＩＥ」と
略称する）法等の異方性食刻を施し、所定の深さまで食
刻して第１オープニング１９を形成する。
【０００９】次に、上記第１感光膜１７を除去して絶縁
膜１５の上面を露出させた後、該絶縁膜１５の上面に第
２感光膜２１を塗布する。そして、絶縁膜１５の上部に
形成された上記第１オープニング１９の上方に位置する
第２感光膜２１の所定部分に露光及び現像を施し、前記
第１オープニングの長い帯形状（図示せず）が露出され
るようなパターニングを形成する。そして、図８に示し
たように、上記のようにパターニングされた第２感光膜
２１をマスクとして用いて、絶縁膜１５を露出している
部位にＲＩＥ法等の異方性食刻を施し、トレンチとなる
第２オープニング２３を形成する。この時、同時に第１
オープニング１９の底面も食刻されて、第１オープニン
グ１９は、第１配線１３が露出するまで延長する。従っ
て、第１オープニング１９は、コンタクトホールの形状
となる。
膜１５の上面を露出させた後、該絶縁膜１５の上面に第
２感光膜２１を塗布する。そして、絶縁膜１５の上部に
形成された上記第１オープニング１９の上方に位置する
第２感光膜２１の所定部分に露光及び現像を施し、前記
第１オープニングの長い帯形状（図示せず）が露出され
るようなパターニングを形成する。そして、図８に示し
たように、上記のようにパターニングされた第２感光膜
２１をマスクとして用いて、絶縁膜１５を露出している
部位にＲＩＥ法等の異方性食刻を施し、トレンチとなる
第２オープニング２３を形成する。この時、同時に第１
オープニング１９の底面も食刻されて、第１オープニン
グ１９は、第１配線１３が露出するまで延長する。従っ
て、第１オープニング１９は、コンタクトホールの形状
となる。
【００１０】次に、上記のマスクとして用いた第２感光
膜２１を除去する。そして、図９に示したように、延長
した第１オープニング１９及び第２オープニング２３の
内側面及び絶縁膜１５の上面にスパッタリング法を施
し、障壁金属層２７を形成する。そして、該障壁金属層
２７上にＣＶＤ法を施して第１オープニング１９及び第
２オープニング２３を満たすように導電性金属を蒸着す
る。
膜２１を除去する。そして、図９に示したように、延長
した第１オープニング１９及び第２オープニング２３の
内側面及び絶縁膜１５の上面にスパッタリング法を施
し、障壁金属層２７を形成する。そして、該障壁金属層
２７上にＣＶＤ法を施して第１オープニング１９及び第
２オープニング２３を満たすように導電性金属を蒸着す
る。
【００１１】その後、導電性金属及び障壁金属層２７の
上面にＣＭＰ法を施し、絶縁膜１５が露出するまでエッ
チバックして、前記第１オープニング１９及び前記第２
オープニング２３（図８参照）の内部のみに導電性金属
障壁金属層２７を残留させる。この時、前記第１オープ
ニング１９及び前記第２オープニング２３の内部に残留
した導電性金属は、第２配線２９となる。
上面にＣＭＰ法を施し、絶縁膜１５が露出するまでエッ
チバックして、前記第１オープニング１９及び前記第２
オープニング２３（図８参照）の内部のみに導電性金属
障壁金属層２７を残留させる。この時、前記第１オープ
ニング１９及び前記第２オープニング２３の内部に残留
した導電性金属は、第２配線２９となる。
【００１２】しかし、上述した従来の技術による半導体
素子の配線形成方法には、絶縁膜１５の内部において、
第１オープニング１９が形成される部位と形成されない
部位との厚さの差異があるので、絶縁膜１５上に塗布さ
れた第２感光膜２１を露光する時、ハレーションによる
パターンの歪曲が発生するという問題点があった。ま
た、その後パターニングされた第２感光膜２１を除去す
る時、第１オープニング１９の内部に満たされた感光物
質を全て除去することが難しく内部に一部を残留するの
で、第２オープニング２３の形成と同時に第１オープニ
ング１９を延長したことによって露出した第１配線１３
の面積は減少し、よって接触抵抗が増加するという問題
点があった。
素子の配線形成方法には、絶縁膜１５の内部において、
第１オープニング１９が形成される部位と形成されない
部位との厚さの差異があるので、絶縁膜１５上に塗布さ
れた第２感光膜２１を露光する時、ハレーションによる
パターンの歪曲が発生するという問題点があった。ま
た、その後パターニングされた第２感光膜２１を除去す
る時、第１オープニング１９の内部に満たされた感光物
質を全て除去することが難しく内部に一部を残留するの
で、第２オープニング２３の形成と同時に第１オープニ
ング１９を延長したことによって露出した第１配線１３
の面積は減少し、よって接触抵抗が増加するという問題
点があった。
【００１３】
【発明が解決しようとする課題】そこで、本発明は、こ
のような問題点に対処し、第２オープニングを形成する
ために第２感光膜に露光を施す時、ハレーションの発生
によるパターニングの歪曲を防止し、よって素子の信頼
性を向上することができ、かつ異方性食刻法を施して第
１オープニングを延長する時、第１オープニング内部に
残留した感光物質による第１配線の露出面積の減少を防
止し、よって接触抵抗の増加を抑制することができる半
導体素子の配線形成方法を提供することを目的とする。
のような問題点に対処し、第２オープニングを形成する
ために第２感光膜に露光を施す時、ハレーションの発生
によるパターニングの歪曲を防止し、よって素子の信頼
性を向上することができ、かつ異方性食刻法を施して第
１オープニングを延長する時、第１オープニング内部に
残留した感光物質による第１配線の露出面積の減少を防
止し、よって接触抵抗の増加を抑制することができる半
導体素子の配線形成方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】前記の目的等を達成する
ための本発明による半導体素子の配線形成方法は、基板
上に第１配線を形成するステップと、前記基板上に第１
絶縁膜を形成するステップと、第１配線の上方の第１絶
縁膜の所定部位を食刻して第１オープニングを形成する
ステップと、第１絶縁膜の上面に第２絶縁膜を第１オー
プニングの上方部で接触するように形成して第１オープ
ニングを密封するステップと、第１配線の上方に位置す
る第１絶縁膜及び第２絶縁膜を食刻して第２オープニン
グを形成すると同時に第１オープニングを第１配線が露
出するように延長するステップと、第１配線と連結する
ように第１オープニング及び第２オープニングの内側面
に第２配線を形成するステップと、を順次行うこととす
る。
ための本発明による半導体素子の配線形成方法は、基板
上に第１配線を形成するステップと、前記基板上に第１
絶縁膜を形成するステップと、第１配線の上方の第１絶
縁膜の所定部位を食刻して第１オープニングを形成する
ステップと、第１絶縁膜の上面に第２絶縁膜を第１オー
プニングの上方部で接触するように形成して第１オープ
ニングを密封するステップと、第１配線の上方に位置す
る第１絶縁膜及び第２絶縁膜を食刻して第２オープニン
グを形成すると同時に第１オープニングを第１配線が露
出するように延長するステップと、第１配線と連結する
ように第１オープニング及び第２オープニングの内側面
に第２配線を形成するステップと、を順次行うこととす
る。
【００１５】このとき、前記第１オープニングを形成す
るステップは、第１絶縁膜の上面に、第１配線の所定部
分の上方に位置する部分を露出させるように第１感光膜
を形成し、第１感光膜をマスクとして用いて第１絶縁膜
を所定の深さまで食刻するものとする。
るステップは、第１絶縁膜の上面に、第１配線の所定部
分の上方に位置する部分を露出させるように第１感光膜
を形成し、第１感光膜をマスクとして用いて第１絶縁膜
を所定の深さまで食刻するものとする。
【００１６】また、第２絶縁膜は、第１オープニングの
上部角部に、張り出した部分が形成され、該張り出した
部分が相互に接触するように蒸着して前記第１オープニ
ングを密封するものとする。
上部角部に、張り出した部分が形成され、該張り出した
部分が相互に接触するように蒸着して前記第１オープニ
ングを密封するものとする。
【００１７】また、第２オープニングは、第２絶縁膜上
に、第１オープニングの上方に位置する部位を含む所定
部位を露出させるように第２感光膜を形成し、この第２
感光膜をマスクとして用いて第１絶縁膜及び第２絶縁膜
を食刻して形成するものとする。
に、第１オープニングの上方に位置する部位を含む所定
部位を露出させるように第２感光膜を形成し、この第２
感光膜をマスクとして用いて第１絶縁膜及び第２絶縁膜
を食刻して形成するものとする。
【００１８】また、前記第２オープニングは、第１オー
プニングより幅を広く形成するものとする。
プニングより幅を広く形成するものとする。
【００１９】なお、第２配線を形成するステップの前
に、第１オープニング及び第２オープニングの内側面に
障壁金属層を形成するステップを更に行うこととする。
に、第１オープニング及び第２オープニングの内側面に
障壁金属層を形成するステップを更に行うこととする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して詳細に説明する。図１〜図５は、本発明
による半導体素子の配線形成方法の実施の形態を図示す
る工程断面図である。
図面を参照して詳細に説明する。図１〜図５は、本発明
による半導体素子の配線形成方法の実施の形態を図示す
る工程断面図である。
【００２１】まず、図１を参照すると、基板３１上に導
電性物質を蒸着した後、該誘電性物質にフォトリソグラ
フィー法によるパターニングを施し、第１配線３３を形
成する。なお、前記基板３１は、トランジスタが形成さ
れるかまたは下部配線を有する半導体基板の上面に形成
された絶縁膜からなる。また、第１配線３３は、ゲート
電極、またはビットラインとなり、または他の配線とな
る場合もあり、多結晶シリコン、ポリサイド(policid
e)、ケイ化物、導電性金属または導電性金属化合物等か
ら形成されている。
電性物質を蒸着した後、該誘電性物質にフォトリソグラ
フィー法によるパターニングを施し、第１配線３３を形
成する。なお、前記基板３１は、トランジスタが形成さ
れるかまたは下部配線を有する半導体基板の上面に形成
された絶縁膜からなる。また、第１配線３３は、ゲート
電極、またはビットラインとなり、または他の配線とな
る場合もあり、多結晶シリコン、ポリサイド(policid
e)、ケイ化物、導電性金属または導電性金属化合物等か
ら形成されている。
【００２２】そして、上記基板３１上にＣＶＤ法を施し
て酸化シリコンまたは窒化シリコンを0.8〜２μｍ程度
の厚さに蒸着し、第１配線３３を覆うように第１絶縁膜
３５を形成する。
て酸化シリコンまたは窒化シリコンを0.8〜２μｍ程度
の厚さに蒸着し、第１配線３３を覆うように第１絶縁膜
３５を形成する。
【００２３】次に、図２を参照すると、前記第１絶縁膜
３５上に第１感光膜３７を塗布した後、該第１感光膜３
７に露光及び現像を施してパターニングを形成し、第１
絶縁膜３５の上面の、第１配線３３の所定部分の上方に
位置する部分を露出させる。そして、前記第１感光膜３
７をマスクとして用いて、第１絶縁膜３５の露出した部
位を食刻し、第１オープニング３９を形成する。なお、
第１オープニング３９は、四フッ化炭素（CF4）、六フ
ッ化二炭素（C2F6）またはCHF3等を食刻ガスとして用い
てＲＩＥ法等の異方性食刻を施し、第１絶縁膜３５を40
00〜12000Å程度の深さまで食刻することにより形成さ
れる。
３５上に第１感光膜３７を塗布した後、該第１感光膜３
７に露光及び現像を施してパターニングを形成し、第１
絶縁膜３５の上面の、第１配線３３の所定部分の上方に
位置する部分を露出させる。そして、前記第１感光膜３
７をマスクとして用いて、第１絶縁膜３５の露出した部
位を食刻し、第１オープニング３９を形成する。なお、
第１オープニング３９は、四フッ化炭素（CF4）、六フ
ッ化二炭素（C2F6）またはCHF3等を食刻ガスとして用い
てＲＩＥ法等の異方性食刻を施し、第１絶縁膜３５を40
00〜12000Å程度の深さまで食刻することにより形成さ
れる。
【００２４】次に、第１感光膜３７を除去して第１絶縁
膜３５の表面を露出させた後、図３に示したように、該
第１絶縁膜３５の上面に酸化シリコンを蒸着して2000〜
4000Å程度の厚さの第２絶縁膜４１を段差に沿って被覆
しないように形成する。この時、第２絶縁膜４１は、第
１オープニング３９の上部角部に張り出し(overhang)が
発生し、この張り出した部分は、やがて相互に接触して
第１オープニング３９を密封する。すると、第１絶縁膜
３５の内部には空隙(void)が残される。そして、表面が
平坦になるまで蒸着を施す。なお、第２絶縁膜４１は、
シラン（SiH4）またはＴＥＯＳ(tetraethyl orthosilic
ate)を反応ガスとして用いるＰＥＣＶＤ(Plasma Enhanc
ed ＣＶＤ)法またはスパッタリング法を施して形成する
ことができる。
膜３５の表面を露出させた後、図３に示したように、該
第１絶縁膜３５の上面に酸化シリコンを蒸着して2000〜
4000Å程度の厚さの第２絶縁膜４１を段差に沿って被覆
しないように形成する。この時、第２絶縁膜４１は、第
１オープニング３９の上部角部に張り出し(overhang)が
発生し、この張り出した部分は、やがて相互に接触して
第１オープニング３９を密封する。すると、第１絶縁膜
３５の内部には空隙(void)が残される。そして、表面が
平坦になるまで蒸着を施す。なお、第２絶縁膜４１は、
シラン（SiH4）またはＴＥＯＳ(tetraethyl orthosilic
ate)を反応ガスとして用いるＰＥＣＶＤ(Plasma Enhanc
ed ＣＶＤ)法またはスパッタリング法を施して形成する
ことができる。
【００２５】さらに、第２絶縁膜４１上に第２感光膜４
３を塗布した後、該感光膜４３の所定部分に露光及び現
像を施し、前記第２絶縁膜４１の上面の、前記第１オー
プニング３９の上方に位置する部分を含む所定部分の長
い帯形状（図示せず）が露出されるようなパターニング
を形成する。この時、第２感光膜４３にパターニングを
施して露出した第２絶縁膜４１は、前記第１オープニン
グ３９より幅が広くなるようにする。この場合、前記第
２絶縁膜４１の上面に第２感光膜４３を塗布する時、前
記第２絶縁膜４１を形成するときに張り出した部分は、
第１オープニング３９を密封しているので、該第１オー
プニング３９の内部に感光物質が侵入することを防止す
ることができる。また、第２絶縁膜４１は、第１オープ
ニング３９の上方に位置する部分とそれ以外の部分との
厚さの差異が少なく平坦に形成されるので、第２感光膜
４３に露光を施す時に、該第２感光膜４３の厚さの差異
により生じるハレーションを防止できるので、歪曲のな
い良好なパターンを得られるようになる。
３を塗布した後、該感光膜４３の所定部分に露光及び現
像を施し、前記第２絶縁膜４１の上面の、前記第１オー
プニング３９の上方に位置する部分を含む所定部分の長
い帯形状（図示せず）が露出されるようなパターニング
を形成する。この時、第２感光膜４３にパターニングを
施して露出した第２絶縁膜４１は、前記第１オープニン
グ３９より幅が広くなるようにする。この場合、前記第
２絶縁膜４１の上面に第２感光膜４３を塗布する時、前
記第２絶縁膜４１を形成するときに張り出した部分は、
第１オープニング３９を密封しているので、該第１オー
プニング３９の内部に感光物質が侵入することを防止す
ることができる。また、第２絶縁膜４１は、第１オープ
ニング３９の上方に位置する部分とそれ以外の部分との
厚さの差異が少なく平坦に形成されるので、第２感光膜
４３に露光を施す時に、該第２感光膜４３の厚さの差異
により生じるハレーションを防止できるので、歪曲のな
い良好なパターンを得られるようになる。
【００２６】次に、図４を参照すると、第２感光膜４３
をマスクとして用いて、第２絶縁膜４１の露出された部
位と第１絶縁膜３５とにCF4、C2F6またはCHF3等を食刻
ガスとして用いるＲＩＥ法等の異方性食刻を施し、図示
省略の長い帯形状のトレンチとなる第２オープニング４
５を形成し、それと同時に第１オープニング３９を延長
させて第１配線３３を露出させる。即ち、第２絶縁膜４
１を食刻し、第１絶縁膜３５の上部表面を露出すると第
１オープニング３９も露出する。その後、露出した前記
第１絶縁膜３５の上部表面に食刻を施し第２オープニン
グ４５を形成する時、それと同時に、露出した第１オー
プニング３９は、底面が食刻されるので第１配線３３を
露出させるように延長する。この場合、第１オープニン
グ３９内の空隙部には、感光物質が侵入しないので、該
第１オープニング３９を延長した時、感光物質の残留に
より生じる第１配線３３の露出面積の減少を防止するこ
とができる。
をマスクとして用いて、第２絶縁膜４１の露出された部
位と第１絶縁膜３５とにCF4、C2F6またはCHF3等を食刻
ガスとして用いるＲＩＥ法等の異方性食刻を施し、図示
省略の長い帯形状のトレンチとなる第２オープニング４
５を形成し、それと同時に第１オープニング３９を延長
させて第１配線３３を露出させる。即ち、第２絶縁膜４
１を食刻し、第１絶縁膜３５の上部表面を露出すると第
１オープニング３９も露出する。その後、露出した前記
第１絶縁膜３５の上部表面に食刻を施し第２オープニン
グ４５を形成する時、それと同時に、露出した第１オー
プニング３９は、底面が食刻されるので第１配線３３を
露出させるように延長する。この場合、第１オープニン
グ３９内の空隙部には、感光物質が侵入しないので、該
第１オープニング３９を延長した時、感光物質の残留に
より生じる第１配線３３の露出面積の減少を防止するこ
とができる。
【００２７】そして、第１感光膜４３を除去して、図３
に示したように、前記第１オープニング３９及び前記第
２オープニング４５の表面及び内側面に障壁金属層４９
を形成する。なお、障壁金属層４９は、チタン（Ti）と
窒化チタン（TiN）を用いてスパッタリング法を施し、
第１配線３３に連続して接触するように500〜1000Å程
度の厚さに蒸着して形成する。また、障壁金属層４９
は、後の工程で形成される第２配線５１を構成する物質
が、前記第１絶縁膜３５及び前記第２絶縁膜４１に拡散
されることを防止することができる。
に示したように、前記第１オープニング３９及び前記第
２オープニング４５の表面及び内側面に障壁金属層４９
を形成する。なお、障壁金属層４９は、チタン（Ti）と
窒化チタン（TiN）を用いてスパッタリング法を施し、
第１配線３３に連続して接触するように500〜1000Å程
度の厚さに蒸着して形成する。また、障壁金属層４９
は、後の工程で形成される第２配線５１を構成する物質
が、前記第１絶縁膜３５及び前記第２絶縁膜４１に拡散
されることを防止することができる。
【００２８】次いで、障壁金属層４９上にアルミニウ
ム、銅、金または銀等のような導電性金属を、前記第１
オープニング３９及び前記第２オープニング４５を満た
すようにＣＶＤ法を施して蒸着する。そして、該導電性
金属及び障壁金属層４９を前記第１オープニング３９及
び前記第２オープニング４５内のみに残留するように、
第２絶縁膜４１が露出するまでＣＭＰ法を施し、エッチ
バックする。この時、前記第１オープニング３９及び前
記第２オープニング４５内に残留する前記導電性金属
は、第２配線５１となる。また、第２配線５１を形成す
る時、同時に第２絶縁膜４１も除去して、素子の高さを
減少させることができる。
ム、銅、金または銀等のような導電性金属を、前記第１
オープニング３９及び前記第２オープニング４５を満た
すようにＣＶＤ法を施して蒸着する。そして、該導電性
金属及び障壁金属層４９を前記第１オープニング３９及
び前記第２オープニング４５内のみに残留するように、
第２絶縁膜４１が露出するまでＣＭＰ法を施し、エッチ
バックする。この時、前記第１オープニング３９及び前
記第２オープニング４５内に残留する前記導電性金属
は、第２配線５１となる。また、第２配線５１を形成す
る時、同時に第２絶縁膜４１も除去して、素子の高さを
減少させることができる。
【００２９】このような本発明による半導体素子の配線
形成方法は、第１オープニング３９を有する第１絶縁膜
３５上に第２絶縁膜を段差に沿って被覆しないように形
成すると、つまり第２絶縁膜を蒸着する時に第１オープ
ニング３９の上部角部に張り出し部分が発生して該張り
出し部分が相互に接触し空隙部を残したまま第１オープ
ニング３９を密封すると、そのまま表面が平坦になるま
で蒸着を施して形成された第２絶縁膜４１の上面に第２
感光膜４３を塗布した後、該感光膜４３に露光及び現像
を施してパターニングを形成し、該パターニングされた
第２感光膜４３をマスクとして用いて食刻を施すことで
トレンチ形状の第２オープニングを形成することがで
き、それと同時に第１オープニングを第１配線が露出さ
れるように延長させることができる。
形成方法は、第１オープニング３９を有する第１絶縁膜
３５上に第２絶縁膜を段差に沿って被覆しないように形
成すると、つまり第２絶縁膜を蒸着する時に第１オープ
ニング３９の上部角部に張り出し部分が発生して該張り
出し部分が相互に接触し空隙部を残したまま第１オープ
ニング３９を密封すると、そのまま表面が平坦になるま
で蒸着を施して形成された第２絶縁膜４１の上面に第２
感光膜４３を塗布した後、該感光膜４３に露光及び現像
を施してパターニングを形成し、該パターニングされた
第２感光膜４３をマスクとして用いて食刻を施すことで
トレンチ形状の第２オープニングを形成することがで
き、それと同時に第１オープニングを第１配線が露出さ
れるように延長させることができる。
【００３０】
【発明の効果】本発明は、以上のように構成されたの
で、請求項１に係る発明によれば、第１オープニングの
上方の部分とそれ以外の部分において第２絶縁膜は、厚
さの差異が少なく平坦に形成されるので、第２感光膜に
露光を施す時に乱反射によるハレーションを防止するこ
とができる。
で、請求項１に係る発明によれば、第１オープニングの
上方の部分とそれ以外の部分において第２絶縁膜は、厚
さの差異が少なく平坦に形成されるので、第２感光膜に
露光を施す時に乱反射によるハレーションを防止するこ
とができる。
【００３１】請求項２に係る発明によれば、第１オープ
ニングは、第１配線の上方に形成されるので、デュアル
ダマシン法により第２配線をトレンチ内に埋没されるよ
うに形成することができる。
ニングは、第１配線の上方に形成されるので、デュアル
ダマシン法により第２配線をトレンチ内に埋没されるよ
うに形成することができる。
【００３２】請求項３に係る発明によれば、第２絶縁膜
の上面に第２感光膜を塗布する時、第１オープニング内
に感光物質が満たされることを防止することができる。
の上面に第２感光膜を塗布する時、第１オープニング内
に感光物質が満たされることを防止することができる。
【００３３】請求項４に係る発明によれば、第１オープ
ニングを延長した時、従来のような残留感光物質による
第１配線の露出面積の減少を防止することができ、接触
抵抗の増加を抑制することができる。
ニングを延長した時、従来のような残留感光物質による
第１配線の露出面積の減少を防止することができ、接触
抵抗の増加を抑制することができる。
【００３４】請求項５に係る発明によれば、第２オープ
ニングは、第１配線より幅を広くするので抵抗の増加を
防止することができる。
ニングは、第１配線より幅を広くするので抵抗の増加を
防止することができる。
【００３５】請求項６に係る発明によれば、第１オープ
ニング及び第２オープニングの内側面に形成した障壁金
属層により、第２配線を形成する導電性物質が第１絶縁
層及び第２絶縁層に拡散することを防止することができ
る。
ニング及び第２オープニングの内側面に形成した障壁金
属層により、第２配線を形成する導電性物質が第１絶縁
層及び第２絶縁層に拡散することを防止することができ
る。
【図面の簡単な説明】
【図１】本発明による半導体素子の配線形成方法の実施
形態を示す工程断面図であり、第１配線を形成した基板
上に第１絶縁膜を形成する工程を示す図である。
形態を示す工程断面図であり、第１配線を形成した基板
上に第１絶縁膜を形成する工程を示す図である。
【図２】上記の工程断面図において、第１絶縁膜の上面
に形成した第１感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第１オープニングを形成する工
程を示す図である。
に形成した第１感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第１オープニングを形成する工
程を示す図である。
【図３】上記の工程断面図において、第１絶縁膜の上面
に第１オープニングを密封する第２絶縁膜を形成した
後、該第２絶縁膜の上面に第２感光膜によるマスクパタ
ーンを形成する工程を示す図である。
に第１オープニングを密封する第２絶縁膜を形成した
後、該第２絶縁膜の上面に第２感光膜によるマスクパタ
ーンを形成する工程を示す図である。
【図４】上記の工程断面図において、第２絶縁膜の上面
に形成したマスクパターンを用いて該第２絶縁膜に食刻
を施し、第２オープニングを形成すると同時に第１オー
プニングを延長させて第１配線を露出させる工程を示す
図である。
に形成したマスクパターンを用いて該第２絶縁膜に食刻
を施し、第２オープニングを形成すると同時に第１オー
プニングを延長させて第１配線を露出させる工程を示す
図である。
【図５】上記の工程断面図において、第２オープニング
及び第１オープニングの内側面に金属障壁膜を形成し、
該金属障壁膜の内部に第２配線を形成する工程を示す図
である。
及び第１オープニングの内側面に金属障壁膜を形成し、
該金属障壁膜の内部に第２配線を形成する工程を示す図
である。
【図６】従来の半導体素子の配線形成方法を示す工程断
面図であり、第１配線を形成した基板上に第１絶縁膜を
形成する工程を示す図である。
面図であり、第１配線を形成した基板上に第１絶縁膜を
形成する工程を示す図である。
【図７】上記の工程断面図において、第１絶縁膜の上面
に形成した第１感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第１オープニングを形成する工
程を示す図である。
に形成した第１感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第１オープニングを形成する工
程を示す図である。
【図８】上記の工程断面図において、第１絶縁膜の上面
に形成した第２感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第２オープニングを形成すると
同時に、第１オープニングを延長して第１配線を露出さ
せる工程を示す図である。
に形成した第２感光膜によるマスクパターンを用いて、
第１絶縁膜の所定部位に第２オープニングを形成すると
同時に、第１オープニングを延長して第１配線を露出さ
せる工程を示す図である。
【図９】上記の工程断面図において、第２オープニング
及び第１オープニングの内側面に金属障壁膜を形成し、
該金属障壁膜の内部に第２配線を形成する工程を示す図
である。
及び第１オープニングの内側面に金属障壁膜を形成し、
該金属障壁膜の内部に第２配線を形成する工程を示す図
である。
３１…基板 ３３…第１配線 ３５…第１絶縁膜 ３７…第１感光膜 ３９…第１オープニング ４１…第２絶縁膜 ４３…第２感光膜 ４５…第２オープニング ４９…障壁金属膜 ５１…第２配線
Claims (6)
- 【請求項１】 基板上に第１配線を形成するステップ
と、 前記第１配線を形成した前記基板上に第１絶縁膜を形成
するステップと、 前記第１配線の上方の前記第１絶縁膜の所定部位を食刻
して第１オープニングを形成するステップと、 前記第１絶縁膜の上面に第２絶縁膜を前記第１オープニ
ングの上方部で接触するように形成して前記第１オープ
ニングを密封するステップと、 前記第１配線の上方に位置する前記第１絶縁膜及び前記
第２絶縁膜を食刻して第２オープニングを形成すると同
時に前記第１オープニングを前記第１配線が露出するよ
うに延長するステップと、 前記第１配線と連結するように前記第１オープニング及
び前記第２オープニングの内側面に第２配線を形成する
ステップと、を順次行うことを特徴とする半導体素子の
配線形成方法。 - 【請求項２】 前記第１オープニングを形成するステッ
プは、前記第１絶縁膜の上面に前記第１配線の所定部分
の上方に位置する部分を露出させるように第１感光膜を
形成し、該第１感光膜をマスクとして用いて前記第１絶
縁膜を所定の深さまで食刻することを特徴とする請求項
１記載の半導体素子の配線形成方法。 - 【請求項３】 前記第２絶縁膜は、前記第１オープニン
グの上部角部に張り出した部分が形成され、該張り出し
た部分が相互に接触するように蒸着して前記第１オープ
ニングを密封することを特徴とする請求項１記載の半導
体素子の配線形成方法。 - 【請求項４】 前記第２オープニングは、前記第２絶縁
膜上に、前記第１オープニングの上方に位置する部位を
含む所定部分を露出させる第２感光膜を形成し、該第２
感光膜をマスクとして用いて第１絶縁膜及び第２絶縁膜
を食刻して形成することを特徴とする請求項１記載の半
導体素子の配線形成方法。 - 【請求項５】 前記第２オープニングは、前記第１オー
プニングより幅を広く形成することを特徴とする請求項
４記載の半導体素子の配線形成方法。 - 【請求項６】 第２配線を形成するステップの前に、前
記第１オープニング及び前記第２オープニングの内側面
に障壁金属層を形成するステップを更に行うことを特徴
とする請求項１記載の半導体素子の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990005794A KR100282232B1 (ko) | 1999-02-22 | 1999-02-22 | 반도체장치의 배선 형성방법 |
| KR5794/1999 | 1999-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243836A true JP2000243836A (ja) | 2000-09-08 |
Family
ID=19574743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000037830A Pending JP2000243836A (ja) | 1999-02-22 | 2000-02-16 | 半導体素子の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6583054B2 (ja) |
| JP (1) | JP2000243836A (ja) |
| KR (1) | KR100282232B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366633B1 (ko) * | 2000-10-20 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 |
| JP2008108892A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の配線形成方法及び配線 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440259B1 (ko) * | 2001-12-19 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
| US20040132280A1 (en) * | 2002-07-26 | 2004-07-08 | Dongbu Electronics Co. Ltd. | Method of forming metal wiring in a semiconductor device |
| KR101028811B1 (ko) * | 2003-12-29 | 2011-04-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
| US7985681B2 (en) * | 2007-06-22 | 2011-07-26 | Micron Technology, Inc. | Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device |
| DE102008016425B4 (de) * | 2008-03-31 | 2015-11-19 | Advanced Micro Devices, Inc. | Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials |
| US9870995B2 (en) * | 2015-06-18 | 2018-01-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Formation of copper layer structure with self anneal strain improvement |
| TWI756786B (zh) * | 2020-08-20 | 2022-03-01 | 矽品精密工業股份有限公司 | 基板結構及其製法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407870A (en) | 1993-06-07 | 1995-04-18 | Motorola Inc. | Process for fabricating a semiconductor device having a high reliability dielectric material |
| US5719081A (en) | 1995-11-03 | 1998-02-17 | Motorola, Inc. | Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant |
| KR0179292B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 반도체소자의 다층배선 형성방법 |
| JPH10242147A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 |
| US6054377A (en) * | 1997-05-19 | 2000-04-25 | Motorola, Inc. | Method for forming an inlaid via in a semiconductor device |
| US6063711A (en) * | 1998-04-28 | 2000-05-16 | Taiwan Semiconductor Manufacturing Company | High selectivity etching stop layer for damascene process |
| US6228758B1 (en) * | 1998-10-14 | 2001-05-08 | Advanced Micro Devices, Inc. | Method of making dual damascene conductive interconnections and integrated circuit device comprising same |
-
1999
- 1999-02-22 KR KR1019990005794A patent/KR100282232B1/ko not_active Expired - Fee Related
- 1999-10-19 US US09/421,092 patent/US6583054B2/en not_active Expired - Fee Related
-
2000
- 2000-02-16 JP JP2000037830A patent/JP2000243836A/ja active Pending
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| JP2008108892A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の配線形成方法及び配線 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6583054B2 (en) | 2003-06-24 |
| US20020064939A1 (en) | 2002-05-30 |
| KR100282232B1 (ko) | 2001-02-15 |
| KR20000056457A (ko) | 2000-09-15 |
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