JPH0786209A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0786209A JPH0786209A JP22628193A JP22628193A JPH0786209A JP H0786209 A JPH0786209 A JP H0786209A JP 22628193 A JP22628193 A JP 22628193A JP 22628193 A JP22628193 A JP 22628193A JP H0786209 A JPH0786209 A JP H0786209A
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- hole
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Abstract
(57)【要約】
【目的】 底面のみバリア層を有し側面にバリア層がな
いビアホールの形成方法に関し，配線抵抗が小さなビア
ホールの形成を目的とする。 【構成】 導電領域２を覆う絶縁層３に孔５を開設し，
高融点金属又は高融点金属化合物からなる高融点メタル
薄膜４をスパッタにより堆積する工程と，等方性エッチ
ングにより，導電領域２表出面及び絶縁層３上表面上に
堆積した高融点メタル薄膜４をバリア層４ａとして残
し，かつ孔５側壁面上に堆積した高融点メタル薄膜４を
除去する工程と，次いで，絶縁層３上に孔（５）を埋込
み導電体層を堆積，パターニングして上層配線７を形成
する。
いビアホールの形成方法に関し，配線抵抗が小さなビア
ホールの形成を目的とする。 【構成】 導電領域２を覆う絶縁層３に孔５を開設し，
高融点金属又は高融点金属化合物からなる高融点メタル
薄膜４をスパッタにより堆積する工程と，等方性エッチ
ングにより，導電領域２表出面及び絶縁層３上表面上に
堆積した高融点メタル薄膜４をバリア層４ａとして残
し，かつ孔５側壁面上に堆積した高融点メタル薄膜４を
除去する工程と，次いで，絶縁層３上に孔（５）を埋込
み導電体層を堆積，パターニングして上層配線７を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し，とくに小さな配線抵抗を有するビアホールの形成
に関する。
関し，とくに小さな配線抵抗を有するビアホールの形成
に関する。
【０００２】半導体装置のビアホールの微細化，例えば
多層配線間を接続する孔又は半導体領域と配線とを接続
するコンタクトホールの微細化は，これらビアホールの
アスペクト比を大きくし配線抵抗を増大させる結果，エ
レクトロマイグレーションを招来し半導体装置の信頼性
を劣化させる。
多層配線間を接続する孔又は半導体領域と配線とを接続
するコンタクトホールの微細化は，これらビアホールの
アスペクト比を大きくし配線抵抗を増大させる結果，エ
レクトロマイグレーションを招来し半導体装置の信頼性
を劣化させる。
【０００３】このため，微細配線ではビアホールのアス
ペクト比を低下させ，ビアホールの配線抵抗を減少する
必要がある。
ペクト比を低下させ，ビアホールの配線抵抗を減少する
必要がある。
【０００４】
【従来の技術】半導体装置に用いられるビアホールは，
マイグレーション防止を目的として，接続すべき上下の
配線間を，通常は高融点金属又はその化合物からなる高
融点メタル薄膜を拡散バリア層として挟み，導電体から
なる栓で接続する。
マイグレーション防止を目的として，接続すべき上下の
配線間を，通常は高融点金属又はその化合物からなる高
融点メタル薄膜を拡散バリア層として挟み，導電体から
なる栓で接続する。
【０００５】かかるビアホールの形成工程を図２を参照
して説明する。図２は，従来の実施例断面工程図であ
り，半導体装置におけるビアホールの形成過程を表して
いる。従来のビアホールの形成では，先ず，図２（ａ）
を参照して，表面が絶縁された半導体基板１上に，導電
領域２としてアルミニウムの下層配線２ａを形成する。
次いで，基板上全面に，下層配線２ａを覆う，例えば燐
ガラス（ＰＳＧ）からなる絶縁層３を堆積する。
して説明する。図２は，従来の実施例断面工程図であ
り，半導体装置におけるビアホールの形成過程を表して
いる。従来のビアホールの形成では，先ず，図２（ａ）
を参照して，表面が絶縁された半導体基板１上に，導電
領域２としてアルミニウムの下層配線２ａを形成する。
次いで，基板上全面に，下層配線２ａを覆う，例えば燐
ガラス（ＰＳＧ）からなる絶縁層３を堆積する。
【０００６】次いで，絶縁層３を貫通する孔５を下層配
線２ａ上に開設する。次いで，図２（ｂ）を参照して，
絶縁層３の上表面及び孔５内面を覆う高融点メタル薄膜
４を堆積する。
線２ａ上に開設する。次いで，図２（ｂ）を参照して，
絶縁層３の上表面及び孔５内面を覆う高融点メタル薄膜
４を堆積する。
【０００７】次いで，図２（ｃ）を参照して，高融点メ
タル薄膜４上に該孔５を埋め込みアルミニウム層を堆積
し，このアルミニウム層をパターニングして上層配線７
を形成する。このとき，アルミニウムで埋め込まれた孔
５が下層配線２ａと上層配線７とを接続するビアホール
を構成する。
タル薄膜４上に該孔５を埋め込みアルミニウム層を堆積
し，このアルミニウム層をパターニングして上層配線７
を形成する。このとき，アルミニウムで埋め込まれた孔
５が下層配線２ａと上層配線７とを接続するビアホール
を構成する。
【０００８】かかる工程で形成されたビアホールは，下
層配線２ａの表面以外に，ビアホールの外周面にも高融
点メタル薄膜４が形成される。このビアホール外周面に
形成された高融点メタル薄膜４があるために，孔５を埋
め込むアルミニウム栓が細くなる。その結果，実効的な
ビアホールの直径が小さく，アスペクト比が大きくなる
ためビアホールの配線抵抗が増加するのである。このた
め，電流密度の増大とともに，マイグレーションを起こ
し易くなる。
層配線２ａの表面以外に，ビアホールの外周面にも高融
点メタル薄膜４が形成される。このビアホール外周面に
形成された高融点メタル薄膜４があるために，孔５を埋
め込むアルミニウム栓が細くなる。その結果，実効的な
ビアホールの直径が小さく，アスペクト比が大きくなる
ためビアホールの配線抵抗が増加するのである。このた
め，電流密度の増大とともに，マイグレーションを起こ
し易くなる。
【０００９】
【発明が解決しようとする課題】上述したように，従来
の半導体装置の製造方法では，ビアホールの外周に高融
点メタル薄膜が形成されるためアルミニウム栓径が細く
なり，配線抵抗及び電流密度が大きくなるため，マイグ
レーションを起こし易いという問題がある。
の半導体装置の製造方法では，ビアホールの外周に高融
点メタル薄膜が形成されるためアルミニウム栓径が細く
なり，配線抵抗及び電流密度が大きくなるため，マイグ
レーションを起こし易いという問題がある。
【００１０】本発明は，ビアホールを構成する孔側壁面
上に堆積された高融点メタル薄膜を，孔側壁と直交する
平面上に堆積された高融点メタル薄膜とのエッチング速
度が相違することを利用して選択的に除去することで，
外周に高融点メタル薄膜を有しないビアホールを形成
し，導体となる栓径が太くかつ配線抵抗が小さいビアホ
ールを形成する半導体装置の製造方法を提供することを
目的とする。
上に堆積された高融点メタル薄膜を，孔側壁と直交する
平面上に堆積された高融点メタル薄膜とのエッチング速
度が相違することを利用して選択的に除去することで，
外周に高融点メタル薄膜を有しないビアホールを形成
し，導体となる栓径が太くかつ配線抵抗が小さいビアホ
ールを形成する半導体装置の製造方法を提供することを
目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の実施例断
面工程図であり，半導体装置のビアホールを表してい
る。
面工程図であり，半導体装置のビアホールを表してい
る。
【００１２】上記課題を解決するために，図１を参照し
て，本発明の第一の構成は，基板１上に形成された下層
配線又は半導体領域からなる導電領域２と，該導電領域
２上に設けられた絶縁層３を貫通して，該絶縁層３上に
設けられた上層配線７と該導電領域２とを電気的に接続
するビアホール８を有する半導体装置の製造方法におい
て，該基板１上に該導電領域２を覆う該絶縁層３を堆積
する工程と，次いで，該絶縁層３に該ビアホール８を画
定する孔５を開設する工程と，次いで，該孔５の底に表
出する該導電領域２の表出面，該孔５の側壁面及び該絶
縁層３の上表面を覆う高融点金属又は高融点金属化合物
からなる高融点メタル薄膜４をスパッタにより堆積する
工程と，次いで，該高融点金属又は該高融点金属化合物
の等方性エッチングを用いてする該高融点メタル薄膜４
のエッチングにより，該導電領域２の表出面及び該絶縁
層３上の表面上に堆積した該高融点メタル薄膜４をバリ
ア層４ａとして残し，かつ該孔５の側壁面上に堆積した
該高融点メタル薄膜４を除去する工程と，次いで，該絶
縁層３上に該孔５を埋込み堆積された導電体層をパター
ニングして上層配線７を形成し，該上層配線７と該導電
領域２とを該バリア層４ａを挟み該孔５を通して接続す
る該ビアホール８を形成する工程とを有することを特徴
として構成し，及び，第二の構成は，第一の構成の半導
体装置の製造方法において，該上層配線７は，アルミニ
ウム又はアルミニウム合金からなり，該高融点メタル薄
膜４は，チタン，タングステン，窒化チタン若しくはチ
タンタングステンの薄膜，又はチタン薄膜及び該チタン
薄膜上に設けられた窒化チタン薄膜からなることを特徴
として構成し，及び，第三の構成は，第一又は第二の構
成の半導体装置の製造方法において，該高融点メタル薄
膜４を除去する工程後，該ビアホール８を形成する工程
前に，該絶縁層３上に該孔５を埋込むレジスト６を堆積
する工程と，次いで，該レジスト６をエッチバックし
て，該孔５を埋め込む該レジスト６を残し，該絶縁層３
上の該レジスト６を除去する工程とを有することを特徴
として構成する。
て，本発明の第一の構成は，基板１上に形成された下層
配線又は半導体領域からなる導電領域２と，該導電領域
２上に設けられた絶縁層３を貫通して，該絶縁層３上に
設けられた上層配線７と該導電領域２とを電気的に接続
するビアホール８を有する半導体装置の製造方法におい
て，該基板１上に該導電領域２を覆う該絶縁層３を堆積
する工程と，次いで，該絶縁層３に該ビアホール８を画
定する孔５を開設する工程と，次いで，該孔５の底に表
出する該導電領域２の表出面，該孔５の側壁面及び該絶
縁層３の上表面を覆う高融点金属又は高融点金属化合物
からなる高融点メタル薄膜４をスパッタにより堆積する
工程と，次いで，該高融点金属又は該高融点金属化合物
の等方性エッチングを用いてする該高融点メタル薄膜４
のエッチングにより，該導電領域２の表出面及び該絶縁
層３上の表面上に堆積した該高融点メタル薄膜４をバリ
ア層４ａとして残し，かつ該孔５の側壁面上に堆積した
該高融点メタル薄膜４を除去する工程と，次いで，該絶
縁層３上に該孔５を埋込み堆積された導電体層をパター
ニングして上層配線７を形成し，該上層配線７と該導電
領域２とを該バリア層４ａを挟み該孔５を通して接続す
る該ビアホール８を形成する工程とを有することを特徴
として構成し，及び，第二の構成は，第一の構成の半導
体装置の製造方法において，該上層配線７は，アルミニ
ウム又はアルミニウム合金からなり，該高融点メタル薄
膜４は，チタン，タングステン，窒化チタン若しくはチ
タンタングステンの薄膜，又はチタン薄膜及び該チタン
薄膜上に設けられた窒化チタン薄膜からなることを特徴
として構成し，及び，第三の構成は，第一又は第二の構
成の半導体装置の製造方法において，該高融点メタル薄
膜４を除去する工程後，該ビアホール８を形成する工程
前に，該絶縁層３上に該孔５を埋込むレジスト６を堆積
する工程と，次いで，該レジスト６をエッチバックし
て，該孔５を埋め込む該レジスト６を残し，該絶縁層３
上の該レジスト６を除去する工程とを有することを特徴
として構成する。
【００１３】
【作用】本発明の構成では，図１（ａ）を参照して，先
ず，既述した従来のビアホールの形成と同様に，導電領
域２を被覆する絶縁層３に，底に導電領域２を表出する
孔５を開設し，その孔５の全内壁面及び絶縁層３上面を
覆う高融点メタル薄膜４をスパッタにより堆積する。
ず，既述した従来のビアホールの形成と同様に，導電領
域２を被覆する絶縁層３に，底に導電領域２を表出する
孔５を開設し，その孔５の全内壁面及び絶縁層３上面を
覆う高融点メタル薄膜４をスパッタにより堆積する。
【００１４】本発明の構成では，次いで，高融点金属又
はその化合物を等方的にエッチングする手段，例えば等
方性の化学的エッチングをもって，孔内面の高融点メタ
ル薄膜をエッチングする。
はその化合物を等方的にエッチングする手段，例えば等
方性の化学的エッチングをもって，孔内面の高融点メタ
ル薄膜をエッチングする。
【００１５】ところで，スパッタにより堆積された高融
点メタル薄膜４は，基板１表面に垂直な柱状構造を有す
るため，基板１表面と垂直な孔５側壁面上に堆積した高
融点メタル薄膜４の方が，基板１表面に平行する導電領
域２の表面及び絶縁膜３の上表面上に堆積した高融点メ
タル薄膜４よりもエッチング速度が早いのである。
点メタル薄膜４は，基板１表面に垂直な柱状構造を有す
るため，基板１表面と垂直な孔５側壁面上に堆積した高
融点メタル薄膜４の方が，基板１表面に平行する導電領
域２の表面及び絶縁膜３の上表面上に堆積した高融点メ
タル薄膜４よりもエッチング速度が早いのである。
【００１６】従って，図１（ｂ）を参照して，かかる孔
５内に堆積する高融点メタル薄膜４に，通常の等方性エ
ッチングを適用することで，孔５側壁面上に堆積した高
融点メタル薄膜４のみを除去することができる。一方，
孔５の底面に表出する導電領域２表面及び絶縁層３の上
面に堆積する高融点メタル薄膜４は，堆積時の膜厚より
は薄くなるものの薄膜として残留し，バリア層４ａとな
る。その残留する膜厚は，基板１表面に垂直な面と平行
な面上にそれぞれ堆積した高融点メタル薄膜のエッチン
グ速度の差と，堆積当初の膜厚とにより定まる。このエ
ッチング速度の差と堆積当初の膜厚は，通常明確に決定
され，また容易に制御することができるから，残留する
膜厚，即ちバリア層４ａの膜厚は容易かつ精密に制御さ
れる。
５内に堆積する高融点メタル薄膜４に，通常の等方性エ
ッチングを適用することで，孔５側壁面上に堆積した高
融点メタル薄膜４のみを除去することができる。一方，
孔５の底面に表出する導電領域２表面及び絶縁層３の上
面に堆積する高融点メタル薄膜４は，堆積時の膜厚より
は薄くなるものの薄膜として残留し，バリア層４ａとな
る。その残留する膜厚は，基板１表面に垂直な面と平行
な面上にそれぞれ堆積した高融点メタル薄膜のエッチン
グ速度の差と，堆積当初の膜厚とにより定まる。このエ
ッチング速度の差と堆積当初の膜厚は，通常明確に決定
され，また容易に制御することができるから，残留する
膜厚，即ちバリア層４ａの膜厚は容易かつ精密に制御さ
れる。
【００１７】本構成では，図１（ｅ）を参照して，上記
工程により形成された，底面にバリア層４ａを有し，か
つ側壁面の高融点メタル薄膜が除去された孔５を，上層
配線７材料により埋込み，ビアホール８を形成する。か
かるビアホール８は，既述の従来のビアホールのように
ビアホール外周に高融点メタル薄膜が存在しないので，
ビアホール８の栓となる導電体の径は孔５の径と同一と
なる。このため，高融点メタル薄膜による実質的なビア
ホールの小径化を回避できるから，小さな配線抵抗と小
さなアスペクト比のビアホールを形成でき，耐マイグレ
ーション性に優れた配線が実現される。
工程により形成された，底面にバリア層４ａを有し，か
つ側壁面の高融点メタル薄膜が除去された孔５を，上層
配線７材料により埋込み，ビアホール８を形成する。か
かるビアホール８は，既述の従来のビアホールのように
ビアホール外周に高融点メタル薄膜が存在しないので，
ビアホール８の栓となる導電体の径は孔５の径と同一と
なる。このため，高融点メタル薄膜による実質的なビア
ホールの小径化を回避できるから，小さな配線抵抗と小
さなアスペクト比のビアホールを形成でき，耐マイグレ
ーション性に優れた配線が実現される。
【００１８】本発明の第二の構成では，配線材料として
アルミニウム又はその合金を用いた場合のビアホールの
形成に関し，バリア層として，チタン，タングステン，
窒化チタン，チタンタングステンの薄膜を用いる。さら
に，バリア層として，該チタン薄膜上に窒化チタン薄膜
を設けた２層構造（以下「窒化チタン／チタン薄膜」と
いう。）とすることもできる。ここで，窒化チタン／チ
タン薄膜，窒化チタンの等方性エッチングはアンモニュ
ウム及び硝酸の混液をエッチャントするウエットエッチ
ングによりなすことができる。また，タングステン，チ
タンタングステンの等方性エッチングはフェリシアン化
カリウムをエッチャントとしてなすことができる。
アルミニウム又はその合金を用いた場合のビアホールの
形成に関し，バリア層として，チタン，タングステン，
窒化チタン，チタンタングステンの薄膜を用いる。さら
に，バリア層として，該チタン薄膜上に窒化チタン薄膜
を設けた２層構造（以下「窒化チタン／チタン薄膜」と
いう。）とすることもできる。ここで，窒化チタン／チ
タン薄膜，窒化チタンの等方性エッチングはアンモニュ
ウム及び硝酸の混液をエッチャントするウエットエッチ
ングによりなすことができる。また，タングステン，チ
タンタングステンの等方性エッチングはフェリシアン化
カリウムをエッチャントとしてなすことができる。
【００１９】第三の構成では，第一又は第二の構成によ
り側壁面上に堆積した高融点メタル薄膜が除去され，底
面にのみバリア層として高融点メタル薄膜が残る孔をレ
ジストで埋込み，個のレジストで孔内面を保護して，孔
の外側，即ち絶縁層の上面に堆積する高融点メタル薄膜
をエッチングして除去する。この構成では，絶縁層上に
設けられる配線の下にはバリア層が存在しないため，同
一高さの配線に比して配線抵抗が小さい。
り側壁面上に堆積した高融点メタル薄膜が除去され，底
面にのみバリア層として高融点メタル薄膜が残る孔をレ
ジストで埋込み，個のレジストで孔内面を保護して，孔
の外側，即ち絶縁層の上面に堆積する高融点メタル薄膜
をエッチングして除去する。この構成では，絶縁層上に
設けられる配線の下にはバリア層が存在しないため，同
一高さの配線に比して配線抵抗が小さい。
【００２０】
【実施例】本発明を，半導体装置の多層配線間を接続す
るビアホールの形成に用いられた実施例を参照して説明
する。
るビアホールの形成に用いられた実施例を参照して説明
する。
【００２１】先ず，半導体素子が形成された半導体ウエ
ーハの表面に酸化シリコンを形成して，表面が絶縁され
た半導体基板を形成する。次いで，図１（ａ）を参照し
て，上記半導体基板１上にアルミニウム又はその合金か
らなる下層配線２ａを導電領域２として形成する。この
下層配線２ａは，通常の半導体装置の配線の製作工程に
より，例えばスパッタされた配線材料のパターニングに
より形成できる。なお，本実施例において，下層配線２
ａに代えて，半導体基板１に形成された不純物領域を導
電領域２とする場合も以下の工程は同様になされる。
ーハの表面に酸化シリコンを形成して，表面が絶縁され
た半導体基板を形成する。次いで，図１（ａ）を参照し
て，上記半導体基板１上にアルミニウム又はその合金か
らなる下層配線２ａを導電領域２として形成する。この
下層配線２ａは，通常の半導体装置の配線の製作工程に
より，例えばスパッタされた配線材料のパターニングに
より形成できる。なお，本実施例において，下層配線２
ａに代えて，半導体基板１に形成された不純物領域を導
電領域２とする場合も以下の工程は同様になされる。
【００２２】次いで，導電領域２を覆う例えば厚さ７０
０nmの酸化シリコンを基板上全面に堆積し，絶縁層３を
形成する。その後，絶縁層３の導電領域２上に例えば直
径６００nmの孔５を開設する。
０nmの酸化シリコンを基板上全面に堆積し，絶縁層３を
形成する。その後，絶縁層３の導電領域２上に例えば直
径６００nmの孔５を開設する。
【００２３】次いで，高融点メタル薄膜４として，例え
ば窒化チタンをスパッタにより孔５内壁面を覆い基板１
上全面に延在するように堆積する。次いで，アンモニュ
ウム及び硝酸の混液に基板１を浸漬して，高融点メタル
薄膜４をエッチングする。このエッチングは，図１
（ｂ）を参照して，孔側壁面上に堆積した高融点メタル
薄膜４が略除去された時点で終了する。勿論当初の高融
点メタル薄膜４の膜厚を予め厚く堆積しておくことで，
オーバエッチングすることもできる。このエッチングの
結果，孔５の底面に表出する導電領域２上に例えば厚さ
１００nmの窒化チタンからなるバリア層４ａが形成さ
れ，他方孔５の側壁は高融点メタル薄膜４が除去され絶
縁層３が表出する。
ば窒化チタンをスパッタにより孔５内壁面を覆い基板１
上全面に延在するように堆積する。次いで，アンモニュ
ウム及び硝酸の混液に基板１を浸漬して，高融点メタル
薄膜４をエッチングする。このエッチングは，図１
（ｂ）を参照して，孔側壁面上に堆積した高融点メタル
薄膜４が略除去された時点で終了する。勿論当初の高融
点メタル薄膜４の膜厚を予め厚く堆積しておくことで，
オーバエッチングすることもできる。このエッチングの
結果，孔５の底面に表出する導電領域２上に例えば厚さ
１００nmの窒化チタンからなるバリア層４ａが形成さ
れ，他方孔５の側壁は高融点メタル薄膜４が除去され絶
縁層３が表出する。
【００２４】次いで，図１（ｃ）を参照して，基板１上
にレジスト６を例えばスピンコートにより堆積する。次
いで，レジスト１の全面をエッチングしてレジスト６を
基板１表面と平行に絶縁層３上面のバリア層４ａが表出
するまで除去する。このとき，レジスト６はなお孔５を
埋めて残留している。
にレジスト６を例えばスピンコートにより堆積する。次
いで，レジスト１の全面をエッチングしてレジスト６を
基板１表面と平行に絶縁層３上面のバリア層４ａが表出
するまで除去する。このとき，レジスト６はなお孔５を
埋めて残留している。
【００２５】次いで，図１（ｄ）を参照して，絶縁層３
上面のバリア層４ａをエッチングして除去する。次い
で，孔５内のレジストを除去した後，図１（ｅ）を参照
して，孔５を埋込み基板１上全面にアルミニュウム配線
材料を堆積し，パターニングして上層配線７を形成す
る。
上面のバリア層４ａをエッチングして除去する。次い
で，孔５内のレジストを除去した後，図１（ｅ）を参照
して，孔５を埋込み基板１上全面にアルミニュウム配線
材料を堆積し，パターニングして上層配線７を形成す
る。
【００２６】これにより，導電領域２と上層配線７を接
続するビアホール８であって，アルミニュウム配線材料
を栓７ａとし，その栓７ａと導電領域２との間にバリア
層４ａを挟むビアホールが完成する。
続するビアホール８であって，アルミニュウム配線材料
を栓７ａとし，その栓７ａと導電領域２との間にバリア
層４ａを挟むビアホールが完成する。
【００２７】本実施例により形成されたビアホールは，
アルミニウムの栓の直径が６００nmある。この栓は，従
来の周辺部に厚さ１００nmのバリア層を有するビアホー
ルにおけるアルミニウムの栓の直径，４００nmの場合に
較べ，２倍強の断面積を有する。従って，電気的接続に
主として寄与するアルミニウム栓についてのアスペクト
比，即ち実効的なビアホールのアスペクト比を小さくで
きる。このため，配線抵抗が小さいビアホールが形成さ
れる。
アルミニウムの栓の直径が６００nmある。この栓は，従
来の周辺部に厚さ１００nmのバリア層を有するビアホー
ルにおけるアルミニウムの栓の直径，４００nmの場合に
較べ，２倍強の断面積を有する。従って，電気的接続に
主として寄与するアルミニウム栓についてのアスペクト
比，即ち実効的なビアホールのアスペクト比を小さくで
きる。このため，配線抵抗が小さいビアホールが形成さ
れる。
【００２８】
【発明の効果】上述したように，本発明によれば，孔側
壁上の高融点メタル薄膜を等方性エッチングによって選
択的に除去できるから，ビアホールの栓となる導電体の
直径をビアホール径と同一にできるから栓径が大きくな
り，配線抵抗が小さく，マイグレーションの少ないビア
ホールを容易に形成することができる半導体装置の製造
方法を提供でき，半導体装置の性能向上に寄与するとこ
ろが大きい。
壁上の高融点メタル薄膜を等方性エッチングによって選
択的に除去できるから，ビアホールの栓となる導電体の
直径をビアホール径と同一にできるから栓径が大きくな
り，配線抵抗が小さく，マイグレーションの少ないビア
ホールを容易に形成することができる半導体装置の製造
方法を提供でき，半導体装置の性能向上に寄与するとこ
ろが大きい。
【図１】 本発明の実施例断面工程図
【図２】 従来の実施例断面工程図
１ 基板 ２ 導電領域 ２ａ 下層配線 ３ 絶縁層 ４ 高融点メタル薄膜 ４ａ バリア層 ５ 孔 ６ レジスト ７ 上層配線 ８ ビアホール
Claims (3)
- 【請求項１】 基板（１）上に形成された下層配線又は
半導体領域からなる導電領域（２）と，該導電領域
（２）上に設けられた絶縁層（３）を貫通して，該絶縁
層（３）上に設けられた上層配線（７）と該導電領域
（２）とを電気的に接続するビアホール（８）を有する
半導体装置の製造方法において，該基板（１）上に該導
電領域（２）を覆う該絶縁層（３）を堆積する工程と，
次いで，該絶縁層（３）に該ビアホール（８）を画定す
る孔（５）を開設する工程と，次いで，該孔（５）の底
に表出する該導電領域（２）の表出面，該孔（５）の側
壁面及び該絶縁層（３）の上表面を覆う高融点金属又は
高融点金属化合物からなる高融点メタル薄膜（４）をス
パッタにより堆積する工程と，次いで，該高融点金属又
は該高融点金属化合物の等方性エッチングを用いてする
該高融点メタル薄膜（４）のエッチングにより，該導電
領域（２）の表出面及び該絶縁層（３）上の表面上に堆
積した該高融点メタル薄膜（４）をバリア層（４ａ）と
して残し，かつ該孔（５）の側壁面上に堆積した該高融
点メタル薄膜（４）を除去する工程と，次いで，該絶縁
層（３）上に該孔（５）を埋込み堆積された導電体層を
パターニングして上層配線（７）を形成し，該上層配線
（７）と該導電領域（２）とを該バリア層（４ａ）を挟
み該孔（５）を通して接続する該ビアホール（８）を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，該上層配線（７）は，アルミニウム又はアルミ
ニウム合金からなり，該高融点メタル薄膜（４）は，チ
タン，タングステン，窒化チタン若しくはチタンタング
ステンの薄膜，又はチタン薄膜及び該チタン薄膜上に設
けられた窒化チタン薄膜からなることを特徴とする半導
体装置の製造方法。 - 【請求項３】 請求項１又は請求項２記載の半導体装置
の製造方法において，該高融点メタル薄膜（４）を除去
する工程後，該ビアホール（８）を形成する工程前に，
該絶縁層（３）上に該孔（５）を埋込むレジスト（６）
を堆積する工程と，次いで，該レジスト（６）をエッチ
バックして，該孔（５）を埋め込む該レジスト（６）を
残し，該絶縁層（３）上の該レジスト（６）を除去する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628193A JPH0786209A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628193A JPH0786209A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786209A true JPH0786209A (ja) | 1995-03-31 |
Family
ID=16842759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22628193A Withdrawn JPH0786209A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786209A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990052529A (ko) * | 1997-12-22 | 1999-07-15 | 윤종용 | 반도체소자의 도전 라인 형성방법 |
| KR100325303B1 (ko) * | 1999-06-16 | 2002-02-21 | 김영환 | 반도체 소자의 금속 배선 및 그의 제조 방법 |
| US7709376B2 (en) | 2007-07-18 | 2010-05-04 | Kabushiki Kaisha Toshiba | Method for fabricating semiconductor device and semiconductor device |
-
1993
- 1993-09-13 JP JP22628193A patent/JPH0786209A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990052529A (ko) * | 1997-12-22 | 1999-07-15 | 윤종용 | 반도체소자의 도전 라인 형성방법 |
| KR100325303B1 (ko) * | 1999-06-16 | 2002-02-21 | 김영환 | 반도체 소자의 금속 배선 및 그의 제조 방법 |
| US7709376B2 (en) | 2007-07-18 | 2010-05-04 | Kabushiki Kaisha Toshiba | Method for fabricating semiconductor device and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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