JP2000243923A - 強誘電体素子 - Google Patents
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 強誘電体素子において、アルミニウム配線の
膨張などにより受ける応力により強誘電体層が劣化する
現象がある。 【解決手段】 強誘電体層５上に上部電極７を有し、該
上部電極上に絶縁層を有し、該絶縁層に配線６が前記強
誘電体層をオーバーラップして設けられている強誘電体
素子であって、前記強誘電体層上に前記配線からの応力
を阻止する応力阻止層８を有することを特徴とする。
膨張などにより受ける応力により強誘電体層が劣化する
現象がある。 【解決手段】 強誘電体層５上に上部電極７を有し、該
上部電極上に絶縁層を有し、該絶縁層に配線６が前記強
誘電体層をオーバーラップして設けられている強誘電体
素子であって、前記強誘電体層上に前記配線からの応力
を阻止する応力阻止層８を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体素子に関
し、特に、強誘電体素子の上部電極構造に関する発明で
ある。
し、特に、強誘電体素子の上部電極構造に関する発明で
ある。
【０００２】
【従来の技術】不揮発性メモリの一種として、最近、動
作速度が速く、書き換え回数を大きく取れる強誘電体メ
モリが登場した。これは、ＤＲＡＭのキャパシタを強誘
電体キャパシタに置き換えた構造をしたもので、ＦＲＡ
Ｍ(Ferroelectric Random Access Memory)として、特開
平２ー１１３４９６号公報（ラムトロン・コーポレーシ
ョン）等に見られる。この前記素子は、電源を遮断して
も情報が失われない不揮発性メモリであり、かつ動作が
ＤＲＡＭ並に高速であるため注目されている。しかしな
がら、強誘電体が製造プロセス過程で受けるダメージが
深刻であるため、多層配線化が難しく、歩留まりが低下
するなどの問題が発生している。
作速度が速く、書き換え回数を大きく取れる強誘電体メ
モリが登場した。これは、ＤＲＡＭのキャパシタを強誘
電体キャパシタに置き換えた構造をしたもので、ＦＲＡ
Ｍ(Ferroelectric Random Access Memory)として、特開
平２ー１１３４９６号公報（ラムトロン・コーポレーシ
ョン）等に見られる。この前記素子は、電源を遮断して
も情報が失われない不揮発性メモリであり、かつ動作が
ＤＲＡＭ並に高速であるため注目されている。しかしな
がら、強誘電体が製造プロセス過程で受けるダメージが
深刻であるため、多層配線化が難しく、歩留まりが低下
するなどの問題が発生している。
【０００３】
【発明が解決しようとする課題】上記の強誘電体が製造
プロセス過程で受けるダメージとして、水素雰囲気にお
ける強誘電体の還元作用が最も大きいとされているが、
本発明者の検討によれば、強誘電体がアルミニウム配線
の膨張などにより受ける応力により劣化する現象もそれ
に匹敵する重大な問題であることが判った。本発明は、
このような従来の技術が有する未解決の課題を解決する
べく行われたものであり、強誘電体が受ける応力による
劣化問題を解決することを目的としている。
プロセス過程で受けるダメージとして、水素雰囲気にお
ける強誘電体の還元作用が最も大きいとされているが、
本発明者の検討によれば、強誘電体がアルミニウム配線
の膨張などにより受ける応力により劣化する現象もそれ
に匹敵する重大な問題であることが判った。本発明は、
このような従来の技術が有する未解決の課題を解決する
べく行われたものであり、強誘電体が受ける応力による
劣化問題を解決することを目的としている。
【０００４】
【課題を解決するための手段】強誘電体層上に上部電極
を有し、該上部電極上に絶縁層を有し、該絶縁層上に配
線が前記強誘電体層をオーバーラップして設けられてい
る強誘電体素子において、配線形成時の熱処理が強誘電
体層の強誘電特性を著しく劣化させる事が分かった。つ
まり、アルミニウム等の配線の熱処理温度は強誘電体層
の相転移温度付近のため強誘電体層の結晶構造に大きな
影響を与えていると思われる。強誘電体層の劣化を防ぐ
為にアルミニウムより低い熱膨張係数で硬い層を配線と
強誘電体層の間に設けることが有効であることを見いだ
し、本発明に至った。
を有し、該上部電極上に絶縁層を有し、該絶縁層上に配
線が前記強誘電体層をオーバーラップして設けられてい
る強誘電体素子において、配線形成時の熱処理が強誘電
体層の強誘電特性を著しく劣化させる事が分かった。つ
まり、アルミニウム等の配線の熱処理温度は強誘電体層
の相転移温度付近のため強誘電体層の結晶構造に大きな
影響を与えていると思われる。強誘電体層の劣化を防ぐ
為にアルミニウムより低い熱膨張係数で硬い層を配線と
強誘電体層の間に設けることが有効であることを見いだ
し、本発明に至った。
【０００５】つまり、請求項１記載の強誘電体素子は、
強誘電体層上に上部電極を有し、該上部電極上に絶縁層
を有し、該絶縁層上に配線が前記強誘電体層をオーバー
ラップして設けられている強誘電体素子であって、前記
強誘電体層上に前記配線からの応力を阻止する応力阻止
層を有することを特徴とする。また、請求項２記載の強
誘電体素子は、請求項１記載の強誘電素子において、前
記応力阻止層が導電性の窒化チタン、窒化ガリウム、窒
化アルミニウム、安定化ジルコニウム酸化物、錫酸化
物、またはこれらに不純物を混入した層であることを特
徴とする。
強誘電体層上に上部電極を有し、該上部電極上に絶縁層
を有し、該絶縁層上に配線が前記強誘電体層をオーバー
ラップして設けられている強誘電体素子であって、前記
強誘電体層上に前記配線からの応力を阻止する応力阻止
層を有することを特徴とする。また、請求項２記載の強
誘電体素子は、請求項１記載の強誘電素子において、前
記応力阻止層が導電性の窒化チタン、窒化ガリウム、窒
化アルミニウム、安定化ジルコニウム酸化物、錫酸化
物、またはこれらに不純物を混入した層であることを特
徴とする。
【０００６】また、請求項３記載の強誘電体素子は、請
求項１記載の強誘電体素子において、前記応力阻止層が
導電性または絶縁性の窒化チタン、酸化チタン、窒化ガ
リウム、窒化アルミニウム、ジルコニウム酸化物、セリ
ウム酸化物、錫酸化物、チタン酸ストロンチウム、ラン
タン・ストロンチウム・コバルト酸化物、またはこれら
に不純物を混入した層であることを特徴とする。
求項１記載の強誘電体素子において、前記応力阻止層が
導電性または絶縁性の窒化チタン、酸化チタン、窒化ガ
リウム、窒化アルミニウム、ジルコニウム酸化物、セリ
ウム酸化物、錫酸化物、チタン酸ストロンチウム、ラン
タン・ストロンチウム・コバルト酸化物、またはこれら
に不純物を混入した層であることを特徴とする。
【０００７】また、請求項４記載の強誘電体素子は、請
求項１乃至請求項３記載の強誘電体素子において、前記
強誘電体層がＡＢＯ 3型構造を持つ強誘電体またはビス
マス層状化合物の強誘電体であることを特徴とする。ま
た、請求項５記載の強誘電体素子は、請求項１乃至請求
項４記載の強誘電体素子において、該強誘電体素子が強
誘電体キャパシタと電界効果型トランジスタを有してい
ることを特徴とする。
求項１乃至請求項３記載の強誘電体素子において、前記
強誘電体層がＡＢＯ 3型構造を持つ強誘電体またはビス
マス層状化合物の強誘電体であることを特徴とする。ま
た、請求項５記載の強誘電体素子は、請求項１乃至請求
項４記載の強誘電体素子において、該強誘電体素子が強
誘電体キャパシタと電界効果型トランジスタを有してい
ることを特徴とする。
【０００８】
【発明の実施の形態】強誘電体素子とは、強誘電体キャ
パシタや強誘電体キャパシタと電界効果型トランジスタ
との組み合わせ等で、強誘電体の特性を利用する素子を
いう。電界効果型トランジスタとは、半導体と絶縁体を
接合した構造を持つゲートの両側にソース、ドレインと
称する導電体電極を有するトランジスタのことで、例え
ば、ＭＯＳ（Metal/Oxide/Semiconductor）−ＦＥＴ（F
ield Effect Transistor）、ＴＦＴ（Thin Film Transi
stor）などがこれにあたる。強誘電体とは、印加電圧を
取り除いても、内部分極が残る（残留分極）誘電体（絶
縁体）のことで、例えば、ＰｂＴｉＯ 3、ＰＺＴ（Ｐｂ
ＺｒＴｉＯ 3）、ＰＬＺＴ（Ｐｂ 1- xＬａ xＺｒ 1- y
Ｔｉ yＯ 3）、Ｂｉ 2ＳｒＴａ 2Ｏ 9、Ｂｉ 2- XＮｂ
XＳｒＴａ 2Ｏ 9、Ｂｉ 2ＶＯ 5 ~ 6薄膜等を用いる。
強誘電体キャパシタとは、上記強誘電体からなる薄膜
を、例えばＰｔ、Ｉｒ、ＩｒＯ 2などの導電性の薄膜電
極で挟み、容量（キャパシタ）としたものである。
パシタや強誘電体キャパシタと電界効果型トランジスタ
との組み合わせ等で、強誘電体の特性を利用する素子を
いう。電界効果型トランジスタとは、半導体と絶縁体を
接合した構造を持つゲートの両側にソース、ドレインと
称する導電体電極を有するトランジスタのことで、例え
ば、ＭＯＳ（Metal/Oxide/Semiconductor）−ＦＥＴ（F
ield Effect Transistor）、ＴＦＴ（Thin Film Transi
stor）などがこれにあたる。強誘電体とは、印加電圧を
取り除いても、内部分極が残る（残留分極）誘電体（絶
縁体）のことで、例えば、ＰｂＴｉＯ 3、ＰＺＴ（Ｐｂ
ＺｒＴｉＯ 3）、ＰＬＺＴ（Ｐｂ 1- xＬａ xＺｒ 1- y
Ｔｉ yＯ 3）、Ｂｉ 2ＳｒＴａ 2Ｏ 9、Ｂｉ 2- XＮｂ
XＳｒＴａ 2Ｏ 9、Ｂｉ 2ＶＯ 5 ~ 6薄膜等を用いる。
強誘電体キャパシタとは、上記強誘電体からなる薄膜
を、例えばＰｔ、Ｉｒ、ＩｒＯ 2などの導電性の薄膜電
極で挟み、容量（キャパシタ）としたものである。
【０００９】応力阻止層とは、アルミニウム配線薄膜な
どから受ける応力（主に引っ張り応力）が強誘電体に伝
達するのを阻止するための層である。この層に必要な機
能として、特にアルミニウムより小さい熱膨張係数をも
つ酸化物、窒化物などが好適である。一例として、窒化
チタン、酸化チタン、窒化ガリウム、安定化ジルコニア
酸化物、セリウム酸化物等が挙げられる。
どから受ける応力（主に引っ張り応力）が強誘電体に伝
達するのを阻止するための層である。この層に必要な機
能として、特にアルミニウムより小さい熱膨張係数をも
つ酸化物、窒化物などが好適である。一例として、窒化
チタン、酸化チタン、窒化ガリウム、安定化ジルコニア
酸化物、セリウム酸化物等が挙げられる。
【００１０】このような応力阻止層を設けることによ
り、アルミ配線工程後においても強誘電体特性を維持す
ることが出来、強誘電体素子の実用化に大いに貢献でき
る。これらの特徴により、加工工程によるダメージに強
く、信頼性の高い強誘電体素子を得ることができる。
り、アルミ配線工程後においても強誘電体特性を維持す
ることが出来、強誘電体素子の実用化に大いに貢献でき
る。これらの特徴により、加工工程によるダメージに強
く、信頼性の高い強誘電体素子を得ることができる。
【００１１】
【実施例１】以下、本発明の実施例を図面に基づいて説
明する。図１に示すような不揮発性強誘電体記憶素子を
作製した。基板１には、抵抗率２Ωcmのｐ型Ｓｉ（１０
０）単結晶基板を用い、表面に熱酸化法によってフィー
ルド酸化膜２を400nm形成させたものを用いた。この上
に下部電極４として、チタン20nm、Ｐｔ150nmをＤＣス
パッタ法で形成した。Ｐｔを形成する際の基板温度は30
0℃とした。さらに、この下部電極４の上に強誘電体薄
膜５としてＰＬＺＴをゾルゲル法で作製した。強誘電体
の組成は、Ｐｂ1.15、Ｌａ0.03、Ｚｒ0.30、Ｔｉ0.70の
ものを使用した。5回塗布し、250nmの膜厚を得た。1回
塗布毎にＲＴＡ（急速加熱法）による600℃のアニール
を30秒行い、5回塗布後に20分の酸素中アニールを行っ
た。さらに上部電極７として、Ｉｒ／ＩｒＯ 2をＤＣス
パッタによって形成し、膜厚150nmを得た。
明する。図１に示すような不揮発性強誘電体記憶素子を
作製した。基板１には、抵抗率２Ωcmのｐ型Ｓｉ（１０
０）単結晶基板を用い、表面に熱酸化法によってフィー
ルド酸化膜２を400nm形成させたものを用いた。この上
に下部電極４として、チタン20nm、Ｐｔ150nmをＤＣス
パッタ法で形成した。Ｐｔを形成する際の基板温度は30
0℃とした。さらに、この下部電極４の上に強誘電体薄
膜５としてＰＬＺＴをゾルゲル法で作製した。強誘電体
の組成は、Ｐｂ1.15、Ｌａ0.03、Ｚｒ0.30、Ｔｉ0.70の
ものを使用した。5回塗布し、250nmの膜厚を得た。1回
塗布毎にＲＴＡ（急速加熱法）による600℃のアニール
を30秒行い、5回塗布後に20分の酸素中アニールを行っ
た。さらに上部電極７として、Ｉｒ／ＩｒＯ 2をＤＣス
パッタによって形成し、膜厚150nmを得た。
【００１２】さらにその上に、応力阻止層８として、Ｒ
Ｆスパッタ法により絶縁体のチタン酸化物薄膜を形成し
た。膜厚は200nmである。これを順次ドライエッチング
して、強誘電体キャパシタを形成した後、層間絶縁膜３
としてオゾンTEOS膜を400nm形成し、コンタクトホール
をあけた後、回復アニールを酸素雰囲気中、650℃20分
行った。さらに、アルミニウム配線６を形成し、これを
ドライエッチングして加工した。最後に、窒素雰囲気中
で、400℃20分のアニールを行った。その後に図２のよ
うな電圧と分極強度の関係を測定した。
Ｆスパッタ法により絶縁体のチタン酸化物薄膜を形成し
た。膜厚は200nmである。これを順次ドライエッチング
して、強誘電体キャパシタを形成した後、層間絶縁膜３
としてオゾンTEOS膜を400nm形成し、コンタクトホール
をあけた後、回復アニールを酸素雰囲気中、650℃20分
行った。さらに、アルミニウム配線６を形成し、これを
ドライエッチングして加工した。最後に、窒素雰囲気中
で、400℃20分のアニールを行った。その後に図２のよ
うな電圧と分極強度の関係を測定した。
【００１３】また、素子構造を、図３、図４のようにし
たものにおいても同様の結果を得た。また、応力阻止層
８として、安定化ジルコニウム酸化物、チタン酸ストロ
ンチウム、ランタン・ストロンチウム酸化物を用いた場
合も同様の優位性を得た。比較例として、応力阻止層８
を形成しない素子も作製した。このサンプルについて、
印加電圧、分極強度の関係を測定した結果、図２のよう
な結果を得た。応力阻止層がないものに比べ、応力阻止
層があるもののほうが、分極強度が大きくなっているこ
とが判る。
たものにおいても同様の結果を得た。また、応力阻止層
８として、安定化ジルコニウム酸化物、チタン酸ストロ
ンチウム、ランタン・ストロンチウム酸化物を用いた場
合も同様の優位性を得た。比較例として、応力阻止層８
を形成しない素子も作製した。このサンプルについて、
印加電圧、分極強度の関係を測定した結果、図２のよう
な結果を得た。応力阻止層がないものに比べ、応力阻止
層があるもののほうが、分極強度が大きくなっているこ
とが判る。
【００１４】
【実施例２】以下に他の実施例を示す。図５に示すよう
な不揮発性強誘電体記憶素子を作製した。基板１には、
抵抗率２Ωcmのｐ型Ｓｉ（１００）単結晶基板を用い、
上部電極７までは実施例１と同様に作製した。さらにそ
の上に、応力阻止層８として、ＤＣスパッタ法により導
電体の窒化ガリウム薄膜を形成した。膜厚は200nmであ
る。これを順次ドライエッチングして、強誘電体キャパ
シタを形成した後、層間絶縁膜３としてオゾンTEOS膜を
400nm形成し、コンタクトホールをあけた後、回復アニ
ールを酸素雰囲気中、650℃20分行った。さらに、アル
ミニウム配線６を形成し、これをドライエッチングして
加工した。最後に、窒素雰囲気中で、400℃20分のアニ
ールを行った。
な不揮発性強誘電体記憶素子を作製した。基板１には、
抵抗率２Ωcmのｐ型Ｓｉ（１００）単結晶基板を用い、
上部電極７までは実施例１と同様に作製した。さらにそ
の上に、応力阻止層８として、ＤＣスパッタ法により導
電体の窒化ガリウム薄膜を形成した。膜厚は200nmであ
る。これを順次ドライエッチングして、強誘電体キャパ
シタを形成した後、層間絶縁膜３としてオゾンTEOS膜を
400nm形成し、コンタクトホールをあけた後、回復アニ
ールを酸素雰囲気中、650℃20分行った。さらに、アル
ミニウム配線６を形成し、これをドライエッチングして
加工した。最後に、窒素雰囲気中で、400℃20分のアニ
ールを行った。
【００１５】比較例として、応力阻止層８を形成しない
素子も作製した。このサンプルについて、印加電圧、分
極強度の関係を測定した結果、応力阻止層がないものに
比べ、応力阻止層があるもののほうが、分極強度が大き
くなった。
素子も作製した。このサンプルについて、印加電圧、分
極強度の関係を測定した結果、応力阻止層がないものに
比べ、応力阻止層があるもののほうが、分極強度が大き
くなった。
【００１６】
【実施例３】以下に他の実施例を示す。図６に示すよう
な不揮発性強誘電体記憶素子を作製した。基板１には、
抵抗率２Ωcmのｐ型Ｓｉ（１００）単結晶基板を用い、
強誘電体薄膜５までは実施例１と同様に作製した。この
上に、応力阻止層８として導電性のＬａＳｒＣｏＯ 3薄
膜をゾルゲル法にて成膜した。ゾルゲル液の組成は、Ｌ
ａ0.05、Ｓｒ1.0、Ｃｏ1.0であり、成膜後の膜厚は150n
mであった。さらにこの上に、実施例１と同様の手法
で、上部電極７として、Ｉｒ／ＩｒＯ 2をＤＣスパッタ
によって形成し、これを順次ドライエッチングして、強
誘電体キャパシタを形成した後、層間絶縁膜３としてオ
ゾンTEOS膜を400nm形成し、コンタクトホールをあけた
後、回復アニールを酸素雰囲気中、650℃20分行った。
な不揮発性強誘電体記憶素子を作製した。基板１には、
抵抗率２Ωcmのｐ型Ｓｉ（１００）単結晶基板を用い、
強誘電体薄膜５までは実施例１と同様に作製した。この
上に、応力阻止層８として導電性のＬａＳｒＣｏＯ 3薄
膜をゾルゲル法にて成膜した。ゾルゲル液の組成は、Ｌ
ａ0.05、Ｓｒ1.0、Ｃｏ1.0であり、成膜後の膜厚は150n
mであった。さらにこの上に、実施例１と同様の手法
で、上部電極７として、Ｉｒ／ＩｒＯ 2をＤＣスパッタ
によって形成し、これを順次ドライエッチングして、強
誘電体キャパシタを形成した後、層間絶縁膜３としてオ
ゾンTEOS膜を400nm形成し、コンタクトホールをあけた
後、回復アニールを酸素雰囲気中、650℃20分行った。
【００１７】さらに、アルミニウム配線６を形成し、こ
れをドライエッチングして加工した。最後に、窒素雰囲
気中で、400℃20分のアニールを行った。比較例とし
て、応力阻止層８を形成しない素子も作製した。このサ
ンプルについて、印加電圧、分極強度の関係を測定した
結果、応力阻止層がないものに比べ、応力阻止層がある
もののほうが、分極強度が大きくなった。
れをドライエッチングして加工した。最後に、窒素雰囲
気中で、400℃20分のアニールを行った。比較例とし
て、応力阻止層８を形成しない素子も作製した。このサ
ンプルについて、印加電圧、分極強度の関係を測定した
結果、応力阻止層がないものに比べ、応力阻止層がある
もののほうが、分極強度が大きくなった。
【００１８】
【発明の効果】以上の説明のように、本発明によれば、
アルミ配線による応力の強誘電体膜への影響を阻止する
ことが出来、加工ダメージの少ない強誘電体メモリを提
供することが出来る。このため、歩留まりが高く、信頼
性の高い強誘電体メモリを実現できるなどのなどの効果
がある。
アルミ配線による応力の強誘電体膜への影響を阻止する
ことが出来、加工ダメージの少ない強誘電体メモリを提
供することが出来る。このため、歩留まりが高く、信頼
性の高い強誘電体メモリを実現できるなどのなどの効果
がある。
【図１】実施例１で作製した本発明の強誘電体素子の断
面を示す図である。
面を示す図である。
【図２】実施例１で作製した強誘電体素子の電気特性評
価結果を示す図である。
価結果を示す図である。
【図３】実施例１で作製した本発明の強誘電体素子の断
面を示す図である。
面を示す図である。
【図４】実施例１で作製した本発明の強誘電体素子の断
面を示す図である。
面を示す図である。
【図５】実施例２で作製した本発明の強誘電体素子の断
面を示す図である。
面を示す図である。
【図６】実施例３で作製した本発明の強誘電体素子の断
面を示す図である。
面を示す図である。
１・・・・基板 ２・・・・フィールド酸化膜 ３・・・・層間絶縁膜（オゾンTEOSシリコン酸化膜） ４・・・・下部電極（Ｐｔ／Ｔｉ薄膜） ５・・・・強誘電体薄膜（ＰＬＺＴ） ６・・・・金属配線層（アルミニウム） ７・・・・上部電極（Ｉｒ／ＩｒＯ 2） ８・・・・応力阻止層
Claims (5)
- 【請求項１】 強誘電体層上に上部電極を有し、該上部
電極上に絶縁層を有し、該絶縁層上に配線が前記強誘電
体層をオーバーラップして設けられている強誘電体素子
であって、前記強誘電体層上に前記配線からの応力を阻
止する応力阻止層を有することを特徴とする強誘電体素
子。 - 【請求項２】 請求項１記載の強誘電素子において、前
記応力阻止層が導電性の窒化チタン、窒化ガリウム、窒
化アルミニウム、安定化ジルコニウム酸化物、錫酸化
物、またはこれらに不純物を混入した層であることを特
徴とする強誘電体素子。 - 【請求項３】 請求項１記載の強誘電体素子において、
前記応力阻止層が導電性または絶縁性の窒化チタン、酸
化チタン、窒化ガリウム、窒化アルミニウム、ジルコニ
ウム酸化物、セリウム酸化物、錫酸化物、チタン酸スト
ロンチウム、ランタン・ストロンチウム・コバルト酸化
物、またはこれらに不純物を混入した層であることを特
徴とする強誘電体素子。 - 【請求項４】 請求項１乃至請求項３記載の強誘電体素
子において、前記強誘電体層がＡＢＯ 3型構造を持つ強
誘電体またはビスマス層状化合物の強誘電体であること
を特徴とする強誘電体素子。 - 【請求項５】 請求項１乃至請求項４記載の強誘電体素
子において、該強誘電体素子が強誘電体キャパシタと電
界効果型トランジスタを有していることを特徴とする強
誘電体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045758A JP2000243923A (ja) | 1999-02-24 | 1999-02-24 | 強誘電体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045758A JP2000243923A (ja) | 1999-02-24 | 1999-02-24 | 強誘電体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243923A true JP2000243923A (ja) | 2000-09-08 |
Family
ID=12728209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045758A Withdrawn JP2000243923A (ja) | 1999-02-24 | 1999-02-24 | 強誘電体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243923A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281023B2 (en) * | 1996-08-20 | 2001-08-28 | Ramtron International Corporation | Completely encapsulated top electrode of a ferroelectric capacitor using a lead-enhanced encapsulation layer |
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
-
1999
- 1999-02-24 JP JP11045758A patent/JP2000243923A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281023B2 (en) * | 1996-08-20 | 2001-08-28 | Ramtron International Corporation | Completely encapsulated top electrode of a ferroelectric capacitor using a lead-enhanced encapsulation layer |
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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