JPH118362A

JPH118362A - 誘電体素子、誘電体メモリ、誘電体メモリの製造方法および強誘電体メモリの動作方法

Info

Publication number: JPH118362A
Application number: JP9161705A
Authority: JP
Inventors: Takashi Goto; 隆後藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-06-18
Filing date: 1997-06-18
Publication date: 1999-01-12

Abstract

(57)【要約】（修正有）【課題】良好な素子特性および高い信頼性を有する強
誘電体メモリ、その動作方法およびその製造方法を提供
することである。【解決手段】シリコン基板１の表面にソース領域４お
よびドレイン領域５が形成され、ソース領域４とドレイ
ン領域５との間のチャネル領域上にゲート絶縁膜２およ
び浮遊ゲート電極３が順に形成される。浮遊ゲート電極
３およびゲート絶縁膜２を覆うようにシリコン基板１上
に第１層間絶縁膜７が形成される。浮遊ゲート電極３上
の層間絶縁膜７に第１コンタクト孔が形成され、第１コ
ンタクト孔内に接続層９が形成される。接続層９上に容
量絶縁膜１０、下部電極１１および強誘電体薄膜１２が
順に形成される。強誘電体薄膜上の第２層間絶縁膜１３
に第２コンタクト孔が形成され、第２コンタクト孔内に
上部電極１９が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘電体素子、誘電
体メモリ、誘電体メモリの製造方法および強誘電体メモ
リの動作方法に関する。

【０００２】

【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体膜からなるキャパシタが設けられたメ
モリは、非破壊読み出しが可能な不揮発性メモリとして
知られている。このような強誘電体メモリの構造として
は、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩＳ
（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩＳ
（金属・強誘電体・金属・絶縁体・半導体）構造などが
提案されている。

【０００３】ＭＦＳ構造の強誘電体メモリでは、ＦＥＴ
のゲート絶縁膜として強誘電体膜が設けられているの
で、強誘電体膜が半導体基板と直接接触する。そのた
め、強誘電体膜と半導体基板との界面で構成原子の反応
や相互拡散が起こる。その結果、素子特性が劣化し、信
頼性が低下する。

【０００４】ＭＦＩＳ構造の強誘電体メモリでは、半導
体基板と強誘電体膜との間に構成原子の相互拡散を防止
するための拡散バリア層（バッファ層）として絶縁膜が
設けられている。しかしながら、絶縁膜の拡散バリア特
性は十分ではなく、強誘電体膜と半導体基板との界面に
おける構成原子の反応や相互拡散の問題が十分に解決さ
れていない。

【０００５】そこで、ＭＦＭＩＳ構造の強誘電体メモリ
では、半導体基板に形成された通常のＦＥＴのゲート電
極上に強誘電体膜からなるキャパシタ（以下、強誘電体
キャパシタと呼ぶ。）が形成されている。

【０００６】図８は従来のＭＦＭＩＳ構造の強誘電体メ
モリの一例を示す模式的断面図である。この強誘電体メ
モリは、1995 IEEE International Solid-State Circui
ts Conference Technical digest,p.68 に開示されてい
る。

【０００７】図８において、ｐ型シリコン基板５１の表
面に、所定間隔を隔ててｎ⁺層からなるソース領域５２
およびｎ⁺層からなるドレイン領域５３が形成されてい
る。ソース領域５２とドレイン領域５３との間のシリコ
ン基板５１の領域がチャネル領域５７となる。チャネル
領域５７上には、ゲート絶縁膜５３、下部電極（浮遊ゲ
ート電極）５４、強誘電体膜５５および上部電極（制御
ゲート電極）５６が順に形成されている。

【０００８】図８の強誘電体メモリにおいては、シリコ
ン基板５１、ソース領域５２、ドレイン領域５３、チャ
ネル領域５７、ゲート絶縁膜５３および下部電極５４が
ＭＩＳキャパシタ（ＭＩＳＦＥＴ）６１を構成し、下部
電極５４、強誘電体膜５５および上部電極５６が強誘電
体キャパシタ６２を構成する。

【０００９】ここで、図８の強誘電体メモリの動作原理
について説明する。上部電極５６に強誘電体膜５５を分
極反転させるために十分な正電圧を印加し、再び上部電
極５６の電圧を０とする。それにより、強誘電体膜５５
の上部電極５６との界面が負に帯電し、下部電極５４と
の界面が正に帯電する。

【００１０】この場合、下部電極５４の強誘電体膜５５
との界面が負に帯電し、ゲート絶縁膜５３との界面が正
に帯電し、ソース領域５２とドレイン領域５３との間の
チャネル領域５７に反転層が形成される。その結果、上
部電極５６の電圧が０にもかかわらず、ＦＥＴはオン状
態となる。

【００１１】逆に、上部電極５６に強誘電体膜５５を分
極反転させるために十分な負電圧を印加し、再び上部電
極５６の電圧を０にする。それにより、強誘電体膜５５
の上部電極５６との界面が正に帯電し、下部電極５４と
の界面が負に帯電する。

【００１２】この場合、下部電極５４の強誘電体膜５５
との界面が正に帯電し、ゲート絶縁膜５３との界面が負
に帯電する。その結果、ソース領域５２とドレイン領域
５３との間のチャネル領域５７に反転層が形成されず、
ＦＥＴはオフ状態となる。

【００１３】このように、強誘電体膜５５が十分に分極
反転していると、上部電極５６に印加する電圧を０にし
た後も、ＦＥＴを選択的にオン状態またはオフ状態にす
ることができる。そのため、ソース・ドレイン間の電流
を検出することにより強誘電体メモリに記憶されるデー
タ”１”および”０”を判別することが可能となる。

【００１４】図８の強誘電体メモリでは、強誘電体膜５
５がＰｔ（白金）等の反応性の低い材料からなる下部電
極５４上に形成されかつゲート絶縁膜５３および下部電
極５４が拡散バリア層として働く。したがって、ＭＦＳ
構造の強誘電体メモリやＭＦＩＳ構造の強誘電体メモリ
に比べて、強誘電体膜と半導体基板との間での構成原子
の反応や相互拡散が防止される。

【００１５】

【発明が解決しようとする課題】図８の強誘電体メモリ
では、ＭＩＳキャパシタ６１と強誘電体キャパシタ６２
とが直列に接続されているため、上部電極５６とシリコ
ン基板１との間に印加された電圧がＭＩＳキャパシタ６
１と強誘電体キャパシタ６２とで分配される。この場
合、下部電極５４とシリコン基板５１との間にかかる電
界は、強誘電体キャパシタ６２の容量成分ＣｆとＭＩＳ
キャパシタ６１の容量成分Ｃｉの比によって定まる。

【００１６】Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃等の比誘電率の高
い強誘電体材料を強誘電体膜５５の材料として用いた場
合、強誘電体キャパシタ６２の容量値ＣｆがＭＩＳキャ
パシタ６１の容量値Ｃｉに比べてかなり大きくなる。そ
れにより、上部電極５６とシリコン基板５１との間に電
圧を印加した際に、ゲート絶縁膜５３にかかる電圧が高
くなり、絶縁破壊を招くおそれがある。

【００１７】また、下部電極５４には、一般的に酸化性
が乏しいこと、および強誘電体膜５５の結晶配向を助け
る機能を有することが要求される。そのため、下部電極
５４の材料としてＰｔ（白金）を用いることが望まし
い。しかしながら、下部電極５４の材料としてＰｔを用
いた場合、強誘電体膜５５の結晶化等の熱履歴を経るこ
とによりＰｔがゲート絶縁膜５３とシリコン基板１との
界面に影響を及ぼす。これらの結果、素子特性および信
頼性が低下する。

【００１８】本発明の目的は、良好な素子特性および高
い信頼性を有する誘電体素子、誘電体メモリ、誘電体メ
モリの製造方法および強誘電体メモリの動作方法を提供
することである。

【００１９】

【課題を解決するための手段および発明の効果】

（１）第１の発明第１の発明に係る誘電体素子は、半導体基板または半導
体層上の電極と誘電体膜とを容量結合したものである。

【００２０】本発明に係る誘電体素子においては、半導
体基板または半導体層上の電極と誘電体膜とが容量結合
されているので、誘電体膜と半導体基板または半導体層
との間に電圧を印加することにより電極の電位を制御す
ることができる。

【００２１】（２）第２の発明第２の発明に係る誘電体素子は、半導体基板または半導
体層上に第１の絶縁膜、第１の導電層、第２の絶縁膜、
第２の導電層、誘電体膜および第３の導電層を順に備え
たものである。

【００２２】本発明に係る誘電体素子においては、半導
体基板または半導体層、第１の絶縁膜および第１の導電
層が第１のキャパシタを構成し、第１の導電層、第２の
絶縁膜および第２の導電層が第２のキャパシタを構成
し、第２の導電層、誘電体膜および第３の導電層が第３
のキャパシタを構成する。それにより、第３の導電層と
半導体基板または半導体層との間に所定の正または負の
電圧を印加すると、その電圧は第１のキャパシタ、第２
のキャパシタおよび第３のキャパシタに分配される。し
たがって、半導体基板または半導体層上の第１の絶縁膜
にかかる電圧が低減され、絶縁破壊が防止される。

【００２３】（３）第３の発明第３の発明に係る誘電体素子は、ゲート絶縁膜を有する
電界効果トランジスタ上に第１のキャパシタおよび誘電
体膜を含む第２のキャパシタが順に積層されたものであ
る。

【００２４】本発明に係る誘電体素子においては、電界
効果トランジスタ上に第１のキャパシタを介して誘電体
膜を含む第２のキャパシタが積層されている。それによ
り、第２のキャパシタと電界効果トランジスタとの間に
所定の正または負の電圧を印加すると、その電圧は電界
効果トランジスタ、第１のキャパシタおよび第２のキャ
パシタに分配される。したがって、電界効果トランジス
タのゲート絶縁膜にかかる電圧が低減され、絶縁破壊が
防止される。

【００２５】（４）第４の発明第４の発明に係る誘電体素子は、第１、第２または第３
の発明に係る誘電体素子の構成において、誘電体膜が強
誘電体を含むことを特徴とする。この場合、強誘電体膜
を含む誘電体素子の素子特性および信頼性が向上する。

【００２６】（５）第５の発明第５の発明に係る誘電体メモリは、半導体基板または半
導体層に所定の間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成された第１の絶縁膜と、第１の絶縁膜上に形成
された第１の電極層と、第１の電極層上に形成された第
２の絶縁膜と、第２の絶縁膜上に形成された第２の電極
層と、第２の電極層上に形成された誘電体膜と、誘電体
膜上に形成された第３の電極層とを備えたものである。

【００２７】本発明に係る誘電体メモリにおいては、半
導体基板または半導体層、第１および第２の不純物領
域、第１の絶縁膜および第１の電極層が電界効果トラン
ジスタを構成し、第１の電極層、第２の絶縁膜および第
２の電極層が挿入キャパシタを構成し、第２の電極層、
誘電体膜および第３の電極層が誘電体キャパシタを構成
する。それにより、第３の電極層と半導体基板または半
導体層との間に所定の正または負の電圧を印加すると、
その電圧は誘電体キャパシタ、挿入キャパシタおよび電
界効果トランジスタに分配される。したがって、電界効
果トランジスタの第１の絶縁膜にかかる電圧が低減さ
れ、絶縁破壊が防止される。

【００２８】その結果、誘電体膜の材料として高い比誘
電率の誘電体材料を用いることができる。また、第３の
電極層と半導体基板または半導体層との間に印加する電
圧を大きくすることができる。さらに、第１の絶縁膜の
膜厚を低減することが可能となり、電界効果トランジス
タの微細化および高速化を図ることができる。

【００２９】また、誘電体キャパシタと電界効果トラン
ジスタとの間に挿入キャパシタが存在するため、誘電体
膜と半導体基板または半導体層との間で構成元素の反応
や相互拡散が十分に防止されるとともに、第２の電極層
の材料や構成元素が電界効果トランジスタの第１の絶縁
膜と半導体基板または半導体層との界面に影響を及ぼす
ことが回避される。これらの結果、良好な素子特性およ
び高い信頼性が得られる。

【００３０】（６）第６の発明第６の発明に係る誘電体メモリは、第５の発明に係る誘
電体メモリの構成において、半導体基板または半導体層
上に形成された層間絶縁膜をさらに備え、第１の電極層
は、第１の絶縁膜上に形成されたゲート電極と、ゲート
電極上の層間絶縁膜に設けられたコンタクト孔内に形成
された接続層とを含むものである。

【００３１】この場合、第２の絶縁膜と第１の絶縁膜と
の間に層間絶縁膜が設けられているので、誘電体膜と半
導体基板または半導体層との間での構成元素の反応や相
互拡散がより十分に防止されるとともに、第２の電極層
の材料や構成元素が第１の絶縁膜と半導体基板または半
導体層との界面に影響を及ぼすことがより十分に回避さ
れる。それにより、素子特性がさらに良好となり、信頼
性がさらに向上する。

【００３２】（７）第７の発明第７の発明に係る誘電体メモリは、第５または第６の発
明に係る誘電体メモリの構成において、誘電体膜が強誘
電体を含むことを特徴とする。この場合、誘電体メモリ
の素子特性および信頼性が向上することに加えて、不揮
発性動作を行うことも可能となり、誘電体メモリの機能
が向上する。

【００３３】（８）第８の発明第８の発明に係る強誘電体メモリの動作方法は、半導体
基板または半導体層のチャネル領域上に第１の絶縁膜、
第１の電極層、第２の絶縁膜、第２の電極層、強誘電体
膜および第３の電極層が順に積層されてなる強誘電体メ
モリの動作方法であって、第３の電極層と半導体基板ま
たは半導体層との間に強誘電体膜を分極反転させるため
の電圧を印加するものである。

【００３４】この強誘電体メモリにおいては、半導体基
板または半導体層のチャネル領域、第１の絶縁膜および
第１の電極層が電界効果トランジスタを構成し、第１の
電極層、第２の絶縁膜および第２の電極層が挿入キャパ
シタを構成し、第２の電極層、強誘電体膜および第３の
電極層が強誘電体キャパシタを構成する。

【００３５】第３の電極層と半導体基板または半導体層
との間に強誘電体膜を分極反転させるための電圧を印加
すると、強誘電体膜に上向きまたは下向きの自発分極が
形成され、挿入キャパシタを介して第１の絶縁膜のチャ
ネル領域との界面が正または負に帯電する。それによ
り、電界効果トランジスタがオン状態またはオフ状態と
なる。その後、第３の電極層への電圧の印加を解除して
も、強誘電体膜に生成された残留分極により電界効果ト
ランジスタのオン状態またはオフ状態を維持することが
できる。このようにして、データの書き込み動作が可能
となる。

【００３６】読み出し動作時には、チャネル領域に流れ
る電流を検出することによりデータを判別することがで
きる。

【００３７】第３の電極層と半導体基板または半導体層
との間に印加される電圧は強誘電体キャパシタ、挿入キ
ャパシタおよび電界効果トランジスタに分配されるの
で、電界効果トランジスタの第１の絶縁膜にかかる電圧
が低減され、絶縁破壊が防止される。

【００３８】なお、第３の電極層と半導体基板または半
導体層に印加する電圧は、第３の電極層と半導体基板ま
たは半導体層に形成されたソース領域またはドレイン領
域との間に印加してもよく、あるいは第３の電極層と半
導体基板または半導体層に形成されたソース領域または
ドレイン領域を除く半導体基板または半導体層の領域に
印加してもよい。

【００３９】（９）第９の発明第９の発明に係る誘電体メモリの製造方法は、半導体基
板または半導体層のチャネル領域上に第１の絶縁膜を形
成する工程と、第１の絶縁膜上に第１の電極層を形成す
る工程と、第１の電極層上に第２の絶縁膜を形成する工
程と、第２の絶縁膜上に第２の電極層を形成する工程
と、第２の電極層上に誘電体膜を形成する工程と、誘電
体膜上に第３の電極層を形成する工程とを備えたもので
ある。

【００４０】本発明に係る製造方法により製造された誘
電体メモリにおいては、半導体基板または半導体層のチ
ャネル領域、第１の絶縁膜および第１の電極層が電界効
果トランジスタを構成し、第１の電極層、第２の絶縁膜
および第２の電極層が挿入キャパシタを構成し、第２の
電極層、誘電体膜および第３の電極層が誘電体キャパシ
タを構成する。

【００４１】このように、誘電体キャパシタと電界効果
トランジスタとの間に挿入キャパシタが設けられるた
め、誘電体膜と半導体基板または半導体層との間で構成
元素の反応や相互拡散が十分に防止されるとともに、第
２の電極層の材料や構成元素が電界効果トランジスタの
第１の絶縁膜とチャネル領域との界面に影響を及ぼすこ
とが回避される。

【００４２】また、第３の電極層と半導体基板または半
導体層との間に電圧を印加すると、その電圧は電界効果
トランジスタ、挿入キャパシタおよび誘電体キャパシタ
に分配される。それにより、第１の絶縁膜にかかる電圧
が低減され、絶縁破壊が防止される。

【００４３】その結果、誘電体膜の材料として高い比誘
電率の誘電体材料を用いることができる。また、第３の
電極層と半導体基板または半導体層との間に印加する電
圧を大きくすることができる。さらに、第１の絶縁膜の
膜厚を低減することが可能となり、電界効果トランジス
タの微細化および高速化を図ることができる。

【００４４】これらの結果、良好な素子特性および高い
信頼性を有する誘電体メモリが得られる。

【００４５】（１０）第１０の発明第１０の発明に係る誘電体メモリの製造方法は、第９の
発明に係る誘電体メモリの製造方法において、第１の電
極層を形成する工程が、第１の絶縁膜上にゲート電極を
形成する工程と、ゲート電極および第１の絶縁膜を覆う
ように半導体基板または半導体層上に層間絶縁膜を形成
する工程と、ゲート電極上の層間絶縁膜にコンタクト孔
を形成する工程と、層間絶縁膜のコンタクト孔内に接続
層を形成する工程とを含むものである。

【００４６】この場合、第１の絶縁膜と第２の絶縁膜と
の間に層間絶縁膜が設けられるので、誘電体膜と半導体
基板または半導体層との間での構成元素の反応や相互拡
散がより十分に防止されるとともに、第２の電極層の材
料や構成元素が電界効果トランジスタの第１の絶縁膜と
チャネル領域との界面に影響を及ぼすことが十分に回避
される。それにより、素子特性がさらに良好となり、信
頼性がさらに向上する。

【００４７】（１１）第１１の発明第１１の発明に係る誘電体メモリの製造方法は、第９ま
たは第１０の発明に係る誘電体メモリの製造方法におい
て、誘電体膜が強誘電体を含むことを特徴とする。この
場合、誘電体メモリの素子特性および信頼性が向上する
ことに加えて、不揮発性動作を行うことも可能となり、
誘電体メモリの機能が向上する。

【００４８】

【発明の実施の形態】図１は本発明の一実施例における
強誘電体メモリの構造を示す模式的断面図である。

【００４９】図１において、ｐ型単結晶シリコン基板１
の表面に、所定間隔を隔ててｎ⁺層からなるソース領域
４およびｎ⁺層からなるドレイン領域５が形成されてい
る。ソース領域４とドレイン領域５との間のシリコン基
板１の領域がチャネル領域６となる。シリコン基板１の
表面のソース領域４、ドレイン領域５およびチャネル領
域６を含む素子領域は素子分離領域２０により他の領域
から分離されている。

【００５０】チャネル領域６上には、ＳｉＯ₂等からな
るゲート絶縁膜２が形成されている。ゲート絶縁膜２上
には、ポリシリコン等からなる浮遊ゲート電極３が形成
されている。浮遊ゲート電極３およびゲート絶縁膜２を
覆うようにシリコン基板１上にＳｉＯ₂等からなる第１
層間絶縁膜７が形成されている。

【００５１】浮遊ゲート電極３上の第１層間絶縁膜７に
はコンタクト孔が形成され、そのコンタクト孔内にポリ
シリコン等の導電性材料からなる接続層（導電性プラ
グ）９が形成されている。

【００５２】接続層９上には、Ｔａ₂Ｏ₅等からなる容
量絶縁膜１０が形成されている。容量絶縁膜１０上に
は、Ｐｔ／ＴｉＮ／Ｔｉ等からなる下部電極１１が形成
されている。下部電極１１上には、ペロブスカイト型結
晶構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ₃等からなる強誘
電体膜１２が形成されている。

【００５３】強誘電体膜１２、下部電極１１および容量
絶縁膜１０を覆うように第１層間絶縁膜７上にＳｉＯ₂
等からなる第２層間絶縁膜１３が形成されている。強誘
電体膜１２上の第２層間絶縁膜１３にはコンタクト孔が
形成され、そのコンタクト孔内にＰｔ等からなる上部電
極１９が形成されている。

【００５４】ソース領域４はソース電極（図示せず）を
介してソース線に電気的に接続され、ドレイン領域５は
ドレイン電極（図示せず）を介してビット線に電気的に
接続される。また、上部電極１９はワード線に電気的に
接続される。

【００５５】図１の強誘電体メモリでは、シリコン基板
１、ソース領域４、ドレイン領域５、チャネル領域６、
ゲート絶縁膜２および浮遊ゲート電極３がＭＩＳキャパ
シタ（ＭＩＳＦＥＴ）２１を構成する。また、接続層
９、容量絶縁膜１０および下部電極１１が挿入キャパシ
タ２２を構成する。さらに、下部電極１１、強誘電体膜
１２および上部電極１９が強誘電体キャパシタ２３を構
成する。このように、本実施例の強誘電体メモリは、Ｍ
ＦＭＩＭＩＳ構造（導体−強誘電体−導体−絶縁体−導
体−絶縁体−半導体（基板）構造）を有する。

【００５６】本実施例では、ソース領域４およびドレイ
ン領域５がそれぞれ第１および第２の不純物領域に相当
し、ゲート絶縁膜２が第１の絶縁膜に相当する。また、
浮遊ゲート電極３がゲート電極に相当し、接続層９が接
続層に相当し、浮遊ゲート電極３および接続層９が第１
の導電層または第１の電極層を構成する。さらに、容量
絶縁膜１０が第２の絶縁膜に相当し、下部電極１１が第
２の導電層または第２の電極層に相当し、強誘電体膜１
２が誘電体膜または強誘電体膜に相当し、上部電極１９
が第３の導電層または第３の電極層に相当する。

【００５７】ここで、図１の強誘電体メモリの動作を説
明する。上部電極１９とシリコン基板１との間に強誘電
体膜１２を分極反転させるために十分な正電圧を印加
し、再び上部電極１９の電圧を０とする。それにより、
強誘電体膜１２の上部電極１９との界面が負に帯電し、
下部電極１１との界面が正に帯電する。

【００５８】この場合、下部電極１１の強誘電体膜１２
との界面が負に帯電し、容量絶縁膜１０との界面が正に
帯電する。それにより、挿入キャパシタ２２を介して浮
遊ゲート電極３のゲート絶縁膜２との界面が正に帯電
し、ゲート絶縁膜２のチャネル領域６との界面が正に帯
電し、ソース領域４とドレイン領域５との間のチャネル
領域６に空乏層または反転層が形成される。その結果、
上部電極１９の電圧が、０あるいは強誘電体キャパシタ
がないＭＩＳＦＥＴの反転層形成に必要なしきい電圧よ
り低い電圧であっても、ＦＥＴはオン状態となる。

【００５９】逆に、上部電極１９とシリコン基板１との
間に強誘電体膜１２を分極反転させるために十分な負電
圧を印加し、再びその電圧を０にする。それにより、強
誘電体膜１２の上部電極１９との界面が正に帯電し、下
部電極１１との界面が負に帯電する。

【００６０】この場合、下部電極１１の強誘電体膜１２
との界面が正に帯電し、容量絶縁膜１０との界面が負に
帯電する。それにより、挿入キャパシタ２２を介して浮
遊ゲート電極３のゲート絶縁膜２との界面が負に帯電
し、ゲート絶縁膜２のチャネル領域６との界面が負に帯
電する。その結果、ソース領域４とドレイン領域５との
間のチャネル領域６に反転層が形成されず、強誘電体キ
ャパシタがないＭＩＳＦＥＴの反転層形成に必要なしき
い電圧より高い電圧を上部電極１９にかけても、ＦＥＴ
はオフ状態となる。

【００６１】このように、強誘電体膜１２が十分に分極
反転していると、上部電極１２に印加する電圧を０にし
た後も、ＦＥＴを選択的にオン状態またはオフ状態にす
ることができる。そのため、ソース・ドレイン間の電流
を検出することにより、強誘電体メモリに記憶されるデ
ータ”１”および”０”を判別することが可能となる。

【００６２】なお、強誘電体膜１２を分極反転させるた
めの正電圧または負電圧を上部電極１９とシリコン基板
１に形成されたソース領域４またはドレイン領域５との
間に印加してもよい。

【００６３】図２は図１の強誘電体メモリの等価回路図
である。この強誘電体メモリは、ＭＩＳキャパシタ２
１、挿入キャパシタ２２および強誘電体キャパシタ２３
が直列に接続された構造を有する。

【００６４】ここで、ＭＩＳキャパシタ２１、挿入キャ
パシタ２２および強誘電体キャパシタ２３にかかる電界
強度を計算した。この計算において、上部電極１９とシ
リコン基板１との間の電位差（電圧）、電界強度および
容量値（キャパシタンス）をそれぞれＶ、ＥおよびＣと
する。また、ＭＩＳキャパシタ２１、挿入キャパシタ２
２および強誘電体キャパシタ２３の形状はすべて四角形
（長方形または正方形）と仮定した。

【００６５】ＭＩＳキャパシタ２１にかかる電圧および
電界強度をそれぞれＶ１およびＥ１とし、挿入キャパシ
タ２２にかかる電圧および電界強度をそれぞれＶ２およ
びＥ２とし、強誘電体キャパシタ２３にかかる電圧およ
び電界強度をそれぞれＶｆおよびＥｆとする。

【００６６】Ｃ１、Ｓ１、Ｌ１、Ｗ１、ｄ１およびε１
は、それぞれＭＩＳキャパシタ２１の容量値、面積、一
辺の長さ、一辺の幅、ゲート絶縁膜２の厚さおよびゲー
ト絶縁膜２の比誘電率である。Ｃ２、Ｓ２、Ｌ２、Ｗ
２、ｄ２およびε２はそれぞれ挿入キャパシタ２２の容
量値、面積、一辺の長さ、一辺の幅、容量絶縁膜１０の
厚さおよび容量絶縁膜１０の比誘電率である。Ｃｆ、Ｓ
ｆ、Ｌｆ、Ｗｆ、ｄｆおよびεｆは、それぞれ強誘電体
キャパシタ２３の容量値、面積、一辺の長さ、一辺の
幅、強誘電体膜１２の厚さおよび強誘電体膜１２の比誘
電率である。

【００６７】ＣＶ＝Ｃ１×Ｖ１＝Ｃ２×Ｖ２＝Ｃｆ×Ｖｆ・・・（１）Ｃ＝Ｃ１×Ｃ２×Ｃｆ／（Ｃ２×Ｃｆ＋Ｃｆ×Ｃ１＋Ｃ１×Ｃ２）・・・（２）式（１）および式（２）より、Ｖ１＝ＣＶ／Ｃ１＝Ｖ×Ｃ２×Ｃｆ／（Ｃ２×Ｃｆ＋Ｃｆ×Ｃ１＋Ｃ１×Ｃ２）・・・（３）Ｖ２＝ＣＶ／Ｃ２＝Ｖ×Ｃｆ×Ｃ１／（Ｃ２×Ｃｆ＋Ｃｆ×Ｃ１＋Ｃ１×Ｃ２）・・・（４）Ｖｆ＝ＣＶ／Ｃｆ＝Ｖ×Ｃ１×Ｃ２／（Ｃ２×Ｃｆ＋Ｃｆ×Ｃ１＋Ｃ１×Ｃ２）・・・（５）また、Ｃ＝ε０×ε×Ｓ／ｄ＝ε０×ε×Ｌ×Ｗ／ｄ・・・（６）Ｃ１＝ε０×ε１×Ｓ１／ｄ１＝ε０×ε１×Ｌ１×Ｗ１／ｄ１・・・（７）Ｃ２＝ε０×ε２×Ｓ２／ｄ２＝ε０×ε２×Ｌ２×Ｗ２／ｄ２・・・（８）Ｃｆ＝ε０×εｆ×Ｓｆ／ｄｆ＝ε０×εｒ×Ｌｆ×Ｗｆ／ｄｆ・・・（９）Ｅ１＝Ｖ１／ｄ１・・・（１０）Ｅ２＝Ｖ２／ｄ２・・・（１１）Ｅｆ＝Ｖｆ／ｄｆ・・・（１２）式（１０）に式（３），（７）を代入することによりＭ
ＩＳキャパシタ２１にかかる電界強度Ｅ１を求め、式
（１１）に式（４），（８）を代入することにより挿入
キャパシタ２２にかかる電界強度Ｅ２を求め、式（１
２）に式（５），（９）を代入することにより強誘電体
キャパシタ２３にかかる電界強度Ｅｆを求める。

【００６８】実際の計算例を以下に示す。図２の等価回
路において、式（１）〜（１２）に次の値を代入し、Ｍ
ＩＳキャパシタ２１のゲート絶縁膜２に印加される電界
強度Ｅ１を求めると、表１および表２のようになる。

【００６９】Ｌ１＝２μｍ、Ｗ１＝５μｍ、ｄ１＝０．
０１μｍ、ε１＝４（ＳｉＯ₂）Ｌ２＝５μｍ、Ｗ２＝５μｍ、ｄ２＝０．３μｍＬｆ＝５μｍ、Ｗｆ＝５μｍ、ｄｆ＝０．３μｍ表１は強誘電体膜１２の材料として比誘電率εｆ＝５０
０のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）を用いた場合の
計算結果を示す。

【００７０】

【表１】

【００７１】表１に示すように、容量絶縁膜１０の材料
がＳｉＯ₂、ＳｉＮ、ＣｅＯ₂およびＴａ₂Ｏ₅である
場合には、ゲート絶縁膜２に印加される電界強度Ｅ１は
それぞれ１．７９、２．１９、２．４１および１．３２
となっている。一方、挿入キャパシタ２２がない場合に
は、ゲート絶縁膜２に印加される電界強度Ｅ１は３．１
３となる。このように、挿入キャパシタ２２の存在によ
り、ゲート絶縁膜２にかかる電界強度Ｅ１が低減される
ことがわかる。

【００７２】表２は強誘電体膜１２の材料として比誘電
率εｆ＝２００のＳＢＴ（ＳｒＢｉ ₂Ｔａ₂Ｏ₉）を用
いた場合の計算結果を示す。

【００７３】

【表２】

【００７４】表２に示すように、容量絶縁膜１０の材料
がＳｉＯ₂、ＳｉＮ、ＣｅＯ₂およびＴａ₂Ｏ₅である
場合には、ゲート絶縁膜２に印加される電界強度Ｅ１は
それぞれ１．７０、２．０６、２．２６および２．０３
となる。一方、挿入キャパシタ２２がない場合には、ゲ
ート絶縁膜２に印加される電界強度Ｅ１は２．８７とな
る。このように、挿入キャパシタ２２の存在により、ゲ
ート絶縁膜２に印加される電界強度Ｅ１が低減されるこ
とがわかる。

【００７５】上記のように、本実施例の強誘電体メモリ
においては、挿入キャパシタ２２を設けることにより、
ＭＩＳキャパシタ２１のゲート絶縁膜２に印加される電
界強度Ｅ１を低減することが可能となる。

【００７６】その結果、強誘電体膜１２の材料として高
い比誘電率の強誘電体材料を用いることができる。ま
た、上部電極１９とシリコン基板１との間に印加する電
圧Ｖを大きくすることができる。さらに、ゲート絶縁膜
２の膜厚を低減することが可能となり、ＭＩＳキャパシ
タ（ＭＩＳＦＥＴ）２１の微細化および高速化を図るこ
とができる。

【００７７】また、強誘電体キャパシタ２３とＭＩＳキ
ャパシタ２１との間に挿入キャパシタ２２が存在するた
め、強誘電体膜１２とシリコン基板１との間で構成元素
の反応や相互拡散が十分に防止されるとともに、下部電
極１１の材料や構成元素イオン等がゲート絶縁膜２とチ
ャネル領域６との界面に影響を及ぼすことが回避され
る。

【００７８】図３〜図７は図１の強誘電体メモリの製造
方法を示す工程断面図である。図３（ａ）は、ｐ型単結
晶シリコン基板１を示す。まず、図３（ｂ）に示すよう
に、シリコン基板１の表面に、ＳｉＯ₂等からなる素子
分離領域２０を形成する。そして、図３（ｃ）に示すよ
うに、シリコン基板１上に、ＳｉＯ₂、ＳｉＯＮ等から
なる膜厚５〜１００ｎｍのゲート絶縁膜２を形成する。

【００７９】次に、図４（ｄ）に示すように、ゲート絶
縁膜２上に、ポリシリコン等の導電性材料からなる膜厚
１００〜５００ｎｍの浮遊ゲート電極３を形成する。さ
らに、図４（ｅ）に示すように、浮遊ゲート電極３をイ
オン注入用マスクとして用い、シリコン基板１の表面に
Ｐ（リン）等のｎ型不純物（ｎ型ドーパント）をイオン
注入し、熱処理を行う。それにより、シリコン基板１上
の浮遊ゲート電極３に対して自己整合的にｎ型不純物層
（ｎ⁺層）からなるソース領域４およびドレイン領域５
がそれぞれ形成される。ソース領域４とドレイン領域５
との間のシリコン基板１の領域はチャネル領域６とな
る。

【００８０】次に、図４（ｆ）に示すように、浮遊ゲー
ト電極３およびゲート絶縁膜２を覆うようにシリコン基
板１上にＳｉＯ₂等からなる第１層間絶縁膜７を形成す
る。このようにして、ＭＩＳトランジスタ基板が作製さ
れる。

【００８１】次に、図５（ｇ）に示すように、浮遊ゲー
ト電極３上の第１層間絶縁膜７に、一般的なリソグラフ
ィおよびエッチングにより第１コンタクト孔８を形成す
る。そして、図５（ｈ）に示すように、第１層間絶縁膜
７上および第１コンタクト孔８内に、ＣＶＤ法（化学的
気相成長法）等によりポリシリコン、Ｗ（タングステ
ン）、ＷＳｉ等の耐熱性の高い導電性材料からなる膜厚
１５０ｎｍ〜１μｍの導電性膜９ａを形成する。

【００８２】次いで、図５（ｉ）に示すように、ＣＭＰ
法（化学的機械的研磨法）またはＡｒガスを用いたエッ
チバックにより第１層間絶縁膜７上の導電性膜９ａを除
去するとともに、第１コンタクト孔８内の導電性膜９ａ
の上面を平坦化する。それにより、第１コンタクト孔８
内に接続層（導電性プラグ）９が形成される。

【００８３】その後、図６（ｊ）に示すように、第１層
間絶縁膜７および接続層９上に、ＣＶＤ法、スパッタリ
ング法、蒸着法等により膜厚１０ｎｍ〜５００ｎｍの容
量絶縁膜１０ａを形成する。容量絶縁膜１０ａの材料と
しては、Ｔａ₂Ｏ₅、ＣｅＯ ₂、ＳｉＯ₂、ＳｉＮ等の
誘電体材料を用いる。続いて、容量絶縁膜１０ａ上に、
スパッタリング法等により膜厚５０ｎｍ〜１μｍの下部
電極膜１１ａを形成する。下部電極膜１１ａの材料とし
ては、Ｐｔ／ＴｉＮ／Ｔｉ、Ｐｔ／Ｔｉ、ＩｒＯ₂、Ｒ
ｕＯ₂、Ｉｒ、Ｒｕ等の導電性材料を用いる。次いで、
下部電極膜１１ａ上に、ＣＶＤ法、スパッタリング法、
ソルゲル法等により膜厚５０ｎｍ〜１μｍの強誘電体膜
１２ａを形成する。強誘電体膜１２ａの材料としては、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｓｒ
Ｂｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉等を用いる。

【００８４】その後、図６（ｋ）に示すように、一般的
なリソグラフィおよびＲＩＥ（反応性イオンエッチン
グ）等のエッチングにより強誘電体膜１２ａ、下部電極
膜１１ａおよび容量絶縁膜１０ａをパターニングし、容
量絶縁膜１０、下部電極１１および強誘電体膜１２を形
成する。強誘電体膜１２ａおよび下部電極膜１１ａのエ
ッチング時には、エッチングガスとしてＡｒおよびＣｌ
₂の混合ガスを用い、容量絶縁膜１０ａのエッチング時
にはエッチングガスとしてＡｒおよびＣＨＦ₃の混合ガ
スを用いる。エッチングガスとしてＡｒ、ＳＦ₆、Ｃｌ
₂、ＨＢｒ、ＣＦ ₄、Ｏ₂等のガスを単独でまたは混合
して用いてもよい。このようなエッチングガスをプラズ
マ化した雰囲気中でエッチング加工を行う。エッチング
条件としては、圧力を１０^-4〜１０^-1Ｔｏｒｒとし、高
周波出力を２００〜１５００Ｗとする。

【００８５】次に、図６（ｌ）に示すように、ソース領
域４およびドレイン領域５上の第１層間絶縁膜７にそれ
ぞれコンタクト孔を形成し、それらのコンタクト孔内に
それぞれ導電性材料からなるソース電極１４およびドレ
イン電極１５を形成し、ソース電極１４およびドレイン
電極１５上にそれぞれ配線層１６，１７を形成する。ま
た、強誘電体膜１２、下部電極１１および容量絶縁膜１
０を覆うように第１層間絶縁膜７上に、ＣＶＤ法、スパ
ッタリング法、スピンコート法等によりＳｉＯ ₂、Ｓｉ
Ｎ、ＴｉＯ₂ポリイミド樹脂等からなる膜厚５０ｎｍ〜
１μｍの第２層間絶縁膜１３を形成する。

【００８６】次に、図７（ｍ）に示すように、強誘電体
膜１２上の第２層間絶縁膜１３に一般的なリソグラフィ
およびエッチングにより第２コンタクト孔１８を形成す
る。その後、図７（ｎ）に示すように、第２コンタクト
孔１８内に、スパッタリング法、ＣＶＤ法等により膜厚
１０ｎｍ〜１μｍの上部電極１９を形成する。上部電極
１９の材料としては、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｔ
ｉＮ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＳｉ／ＴｉＮ積層
膜、ＡｌＳｉＣｕ／ＴｉＮ積層膜等の導電性材料を用い
る。このようにして、本実施例の強誘電体メモリが作製
される。

【００８７】なお、強誘電体膜１２として、以下の各材
料からなる強誘電体を用いてもよい。

【００８８】（１）下記の一般式で示されるビスマス系
層状強誘電体を用いてもよい。（Ｂｉ₂Ｏ₂）²⁺（Ａ_n-1Ｂ_nＯ_3n+1）^2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。

【００８９】ｎ＝１の場合：Ｂｉ₂ＷＯ₆ Ｂｉ₂ＶＯ_5.5 ｎ＝２の場合：Ｂｉ₂Ｏ₃／ＳｒＴａ₂Ｏ₆ （ＳｒＢｉ₂Ｔａ₂Ｏ₉）：ＳＢＴＢｉ₂Ｏ₃／ＳｒＮｂ₂Ｏ₆ （ＳｒＢｉ₂Ｎｂ₂Ｏ₉）ｎ＝３の場合：Ｂｉ₂Ｏ₃／ＳｒＴａ₂Ｏ₆／ＢａＴｉＯ₃ Ｂｉ₂Ｏ₃／ＳｒＴａＯ₆／ＳｒＴｉＯ₃ Ｂｉ₂Ｏ₃／Ｂｉ₂Ｔｉ₃Ｏ₉ （Ｂｉ₄Ｔｉ₃Ｏ₁₂）：ＢＩＴｎ＝４の場合：Ｂｉ₂Ｏ₃／Ｓｒ₃Ｔｉ₄Ｏ₁₂ （Ｓｒ₃Ｂｉ₂Ｔｉ₄Ｏ₁₅）Ｂｉ₂Ｏ₃／Ｂｉ₂Ｔｉ₃Ｏ₉／ＳｒＴｉＯ₃ （ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅）（２）下記の一般式で示される強誘電体（等方的材料
系）を用いてもよい。

【００９０】Ｐｂ（Ｚｒ_XＴｉ_1-X）Ｏ₃：ＰＺＴ（Ｐ
ｂＺｒ_0.5Ｔｉ_0.5）Ｏ₃ （Ｐｂ_1-YＬａ_Y）（Ｚｒ_XＴｉ_1-X）Ｏ₃：ＰＬＺＴ（Ｓｒ_1-XＣａ_X）ＴｉＯ₃ （Ｓｒ_1-XＢａ_X）ＴｉＯ₃：（Ｓｒ_0.4Ｂａ_0.6）Ｔ
ｉＯ₃ （Ｓｒ_1-X-YＢａ_XＭ_Y）Ｔｉ_1-ZＮ_ZＯ₃ なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。

【００９１】強誘電体膜１２の形成方法としては、上記
の強誘電体膜１２の材料に応じて、分子線エピタキシー
法、レーザアブレーション法、レーザ分子線エピタキシ
ー法、スパッタリング法（ＲＦ型、ＤＣ型またはイオン
ビーム型）、反応性蒸着法、ＭＯＣＶＤ法（有機金属化
学的気相成長法）、ミスト堆積法、ゾルゲル法等を用い
ることができる。

【００９２】下部電極１０および上部電極１９の材料と
しては、貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐ
ｂ、Ｏｓ、Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ
等）、高融点金属化合物（ＴｉＮ等）、導電性酸化物
（ＲｕＯ₂、ＲｈＯ₂、ＯｓＯ₂、ＩｒＯ₂、Ｒｅ
Ｏ₂、ＲｅＯ₃、ＭｏＯ₂、ＷＯ₂、ＳｒＲｕＯ₃、Ｐ
ｂ₂Ｒｕ₂Ｏ_3-X、Ｂｉ₂Ｒｕ₂Ｏ_7-X等）、あるいは
これらの各材料の合金等を用いてもよい。

【００９３】また、下部電極１０および上部電極１９
は、上記各材料の多層構造であってもよく、例えばＴｉ
層上にＰｔ層が形成された２層構造であってもよい。

【００９４】また、浮遊ゲート電極３および接続層９の
材料は、ポリシリコンやＷ等に限定されず、他の導電性
材料を用いてもよい。

【００９５】さらに、上記実施例では、ＦＥＴがシリコ
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。

【００９６】なお、上記実施例では、ｎ型チャネルを有
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。この場合、ｎ型シリコン基板または
ｎ型シリコン層にＢ（硼素）等のｐ型不純物（ｐ型ドー
パント）のドープによりｐ型不純物層（ｐ⁺層）からな
るソース領域およびドレイン領域を形成する。

【００９７】また、上記実施例では、本発明を不揮発性
メモリとして動作する強誘電体メモリに適用した場合を
説明したが、本発明は、揮発性の動作を行う強誘電体メ
モリまたは誘電体メモリにも適用可能である。さらに、
本発明は、誘電体膜を有するキャパシタ等の他の誘電体
素子にも適用可能である。

【図面の簡単な説明】

【図１】本発明の一実施例における強誘電体メモリの構
造を示す模式的断面図である。

【図２】図１の強誘電体メモリの等価回路図である。

【図３】図１の強誘電体の製造方法を示す工程断面図で
ある。

【図４】図１の強誘電体の製造方法を示す工程断面図で
ある。

【図５】図１の強誘電体の製造方法を示す工程断面図で
ある。

【図６】図１の強誘電体の製造方法を示す工程断面図で
ある。

【図７】図１の強誘電体の製造方法を示す工程断面図で
ある。

【図８】従来の強誘電体メモリの一例を示す模式的断面
図である。

【符号の説明】

１シリコン基板２ゲート絶縁膜３浮遊ゲート電極４ソース領域５ドレイン領域６チャネル領域７第１層間絶縁膜８第１コンタクト孔９接続層１０容量絶縁膜１１下部電極１２強誘電体膜１３第２層間絶縁膜１８第２コンタクト孔１９上部電極２１ＭＩＳキャパシタ２２挿入キャパシタ２３強誘電体キャパシタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/10 ４５１ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】半導体基板または半導体層上の電極と誘
電体膜とを容量結合したことを特徴とする誘電体素子。
【請求項２】半導体基板または半導体層上に第１の絶
縁膜、第１の導電層、第２の絶縁膜、第２の導電層、誘
電体膜および第３の導電層を順に備えたことを特徴とす
る誘電体素子。
【請求項３】ゲート絶縁膜を有する電界効果トランジ
スタ上に第１のキャパシタおよび誘電体膜を含む第２の
キャパシタが順に積層されたことを特徴とする誘電体素
子。
【請求項４】前記誘電体膜が強誘電体を含むことを特
徴とする請求項１、２または３記載の誘電体素子。
【請求項５】半導体基板または半導体層に所定間隔を
隔てて形成された第１および第２の不純物領域と、前記第１および第２の不純物領域間の領域上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極層と、前記第１の電極層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極層と、前記第２の電極層上に形成された誘電体膜と、前記誘電体膜上に形成された第３の電極層とを備えたこ
とを特徴とする誘電体メモリ。
【請求項６】前記半導体基板または半導体層上に形成
された層間絶縁膜をさらに備え、前記第１の電極層は、前記第１の絶縁膜上に形成されたゲート電極と、前記ゲート電極上の前記層間絶縁膜に設けられたコンタ
クト孔内に形成された接続層とを含むことを特徴とする
請求項５記載の誘電体メモリ。
【請求項７】前記誘電体膜が強誘電体を含むことを特
徴とする請求項５または６記載の誘電体メモリ。
【請求項８】半導体基板または半導体層のチャネル領
域上に第１の絶縁膜、第１の電極層、第２の絶縁膜、第
２の電極層、強誘電体膜および第３の電極層が順に積層
されてなる強誘電体メモリの動作方法であって、前記第
３の電極層と前記半導体基板または半導体層との間に前
記強誘電体膜を分極反転させるための電圧を印加するこ
とを特徴とする強誘電体メモリの動作方法。
【請求項９】半導体基板または半導体層のチャネル領
域上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層上に前記第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２の電極層を形成する工程と、前記第２の電極層上に誘電体膜を形成する工程と、前記誘電体膜上に第３の電極層を形成する工程とを備え
たことを特徴とする誘電体メモリの製造方法。
【請求項１０】前記第１の電極層を形成する工程は、前記第１の絶縁膜上にゲート電極を形成する工程と、前記ゲート電極および第１の絶縁膜を覆うように前記半
導体基板または半導体層上に層間絶縁膜を形成する工程
と、前記ゲート電極上の前記層間絶縁膜にコンタクト孔を形
成する工程と、前記層間絶縁膜の前記コンタクト孔内に接続層を形成す
る工程とを含むことを特徴とする請求項９記載の誘電体
メモリの製造方法。
【請求項１１】前記誘電体膜が強誘電体を含むことを
特徴とする請求項９または１０記載の誘電体メモリの製
造方法。