JP2000243933A - デコーダ接続装置 - Google Patents
デコーダ接続装置Info
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- JP2000243933A JP2000243933A JP2000038344A JP2000038344A JP2000243933A JP 2000243933 A JP2000243933 A JP 2000243933A JP 2000038344 A JP2000038344 A JP 2000038344A JP 2000038344 A JP2000038344 A JP 2000038344A JP 2000243933 A JP2000243933 A JP 2000243933A
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- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000001465 metallisation Methods 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 長いビットラインを有するメモリチップ用の
デコーダ接続装置において、付加的な所要面積を生じさ
せることなくできるかぎり低抵抗で電流給電ラインに接
続できるようにする。 【解決手段】 電流給電ライン３とデコーダ２との間
に、ビットラインツイスト８に基づくデコーダ２のダミ
ー領域７が設けられている。この場合、メモリセルフィ
ールド１において、ビットラインＢＬがビットラインツ
イスト領域８内でツイストを形成している。このビット
ラインツイスト領域８に接するデコーダ領域２のゾーン
内に、２つの金属化平面間の付加的なスルーホール６が
設けられている。
デコーダ接続装置において、付加的な所要面積を生じさ
せることなくできるかぎり低抵抗で電流給電ラインに接
続できるようにする。 【解決手段】 電流給電ライン３とデコーダ２との間
に、ビットラインツイスト８に基づくデコーダ２のダミ
ー領域７が設けられている。この場合、メモリセルフィ
ールド１において、ビットラインＢＬがビットラインツ
イスト領域８内でツイストを形成している。このビット
ラインツイスト領域８に接するデコーダ領域２のゾーン
内に、２つの金属化平面間の付加的なスルーホール６が
設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリチップのた
めのデコーダ接続装置に関する。この場合、第１の方向
に延在する長いビットラインと、メモリセルフィールド
においてビットラインと交差し第２の方向に延在するワ
ードラインと、デコーダ領域に配置され第１の金属化平
面を成すワードラインデコーダが設けられており、前記
デコーダ領域は第１の方向に延在するメモリセルフィー
ルドの周縁部と接しており、前記デコーダのための給電
ラインが設けられており、該給電ラインは前記デコーダ
領域において、第１の金属化平面の上に位置する第２の
金属化平面で案内されており、前記の２つの金属平面の
間において前記デコーダ領域の側方周縁部にそれぞれス
ルーホールが設けられている。
めのデコーダ接続装置に関する。この場合、第１の方向
に延在する長いビットラインと、メモリセルフィールド
においてビットラインと交差し第２の方向に延在するワ
ードラインと、デコーダ領域に配置され第１の金属化平
面を成すワードラインデコーダが設けられており、前記
デコーダ領域は第１の方向に延在するメモリセルフィー
ルドの周縁部と接しており、前記デコーダのための給電
ラインが設けられており、該給電ラインは前記デコーダ
領域において、第１の金属化平面の上に位置する第２の
金属化平面で案内されており、前記の２つの金属平面の
間において前記デコーダ領域の側方周縁部にそれぞれス
ルーホールが設けられている。
【０００２】
【従来の技術】集積半導体メモリのアレイセグメントつ
まりはメモリセルフィールドは、個々のメモリセルフィ
ールドにできるかぎり多く情報を記憶させることができ
るようにする目的で、可能なかぎり大きく構成すべきで
ある。しかし、関連するアレイセグメントが大きくなる
につれて行デコーダや行ドライバも長くなり、その結
果、それらのデコーダを低抵抗で電流供給回路網と接続
するのがますます難しくなる。
まりはメモリセルフィールドは、個々のメモリセルフィ
ールドにできるかぎり多く情報を記憶させることができ
るようにする目的で、可能なかぎり大きく構成すべきで
ある。しかし、関連するアレイセグメントが大きくなる
につれて行デコーダや行ドライバも長くなり、その結
果、それらのデコーダを低抵抗で電流供給回路網と接続
するのがますます難しくなる。
【０００３】現在、冒頭で示したような行デコーダはメ
モリセルフィールド周縁でビットラインと平行に設けら
れており、それらの端部においてのみスルーホールコン
タクトを介して電流給電回路網とそれぞれ接続されてい
る。図２には、この種の既存の配置構成が描かれてい
る。この場合、メモリセルフィールド１においてｙ方向
にワードラインＷＬが延在する一方、ビットラインＢＬ
はｘ方向に配置されている。ここでは図面を簡単にする
ため、１つのワードラインＷＬないしは２つのビットラ
インＢＬだけしか示されていない。ビットラインＢＬに
対して平行に、メモリセルフィールド１の周縁部におい
てｘ方向にデコーダ領域２が設けられており、そこでは
個々のワードラインＷＬおよびそれらのデコーダが互い
に非常に密に位置している。第１の金属化平面を成すこ
のデコーダの上において、たとえば酸化シリコン層によ
って第２の金属化平面に、互いに平行な一連の電流給電
ライン３が設けられている。これらの電流給電ライン３
はデコーダ領域３の周縁においてのみ、酸化シリコン層
中を延びているスルーホールコンタクト４，５を介し
て、デコーダと電気的に接続されている。この種のスル
ーホール４，５を、電流給電ライン３の途中たとえばそ
の中央にも設けるのは不可能である。それというのも、
その下に位置する金属化平面には、個々のデコーダない
しはそれらのワードラインが密に並置されているからで
ある。このように既存のデコーダ接続配置構成によれ
ば、メモリセルフィールド１に接しているデコーダ領域
２の周縁部にしかスルーホール４，５が設けられていな
い。
モリセルフィールド周縁でビットラインと平行に設けら
れており、それらの端部においてのみスルーホールコン
タクトを介して電流給電回路網とそれぞれ接続されてい
る。図２には、この種の既存の配置構成が描かれてい
る。この場合、メモリセルフィールド１においてｙ方向
にワードラインＷＬが延在する一方、ビットラインＢＬ
はｘ方向に配置されている。ここでは図面を簡単にする
ため、１つのワードラインＷＬないしは２つのビットラ
インＢＬだけしか示されていない。ビットラインＢＬに
対して平行に、メモリセルフィールド１の周縁部におい
てｘ方向にデコーダ領域２が設けられており、そこでは
個々のワードラインＷＬおよびそれらのデコーダが互い
に非常に密に位置している。第１の金属化平面を成すこ
のデコーダの上において、たとえば酸化シリコン層によ
って第２の金属化平面に、互いに平行な一連の電流給電
ライン３が設けられている。これらの電流給電ライン３
はデコーダ領域３の周縁においてのみ、酸化シリコン層
中を延びているスルーホールコンタクト４，５を介し
て、デコーダと電気的に接続されている。この種のスル
ーホール４，５を、電流給電ライン３の途中たとえばそ
の中央にも設けるのは不可能である。それというのも、
その下に位置する金属化平面には、個々のデコーダない
しはそれらのワードラインが密に並置されているからで
ある。このように既存のデコーダ接続配置構成によれ
ば、メモリセルフィールド１に接しているデコーダ領域
２の周縁部にしかスルーホール４，５が設けられていな
い。
【０００４】したがって、個々のデコーダをできるかぎ
り低抵抗でそれらの電流給電ライン３と接続するのが非
常に重要であって、このことは目下、図２に示したデコ
ーダ領域２の両端における両側のスルーホール４ないし
５によって行われている。他のやり方として考えられる
のは、電流給電ライン３をできるかぎり幅の広い金属レ
ーンとして構成するか、またはデコーダをビットライン
の両側（つまり図２の上と下）に設けることである。
り低抵抗でそれらの電流給電ライン３と接続するのが非
常に重要であって、このことは目下、図２に示したデコ
ーダ領域２の両端における両側のスルーホール４ないし
５によって行われている。他のやり方として考えられる
のは、電流給電ライン３をできるかぎり幅の広い金属レ
ーンとして構成するか、またはデコーダをビットライン
の両側（つまり図２の上と下）に設けることである。
【０００５】しかしながらこれらすべての措置に付随し
て所要面積が高まってしまい、このことは非常に望まし
くないことである。
て所要面積が高まってしまい、このことは非常に望まし
くないことである。
【０００６】
【発明が解決しようとする課題】したがって本発明の課
題は、冒頭で述べた形式のデコーダ接続装置を、上述の
ような付加的な所要面積を生じさせることなくできるか
ぎり低抵抗で電流給電ラインに接続できるよう改善する
ことにある。
題は、冒頭で述べた形式のデコーダ接続装置を、上述の
ような付加的な所要面積を生じさせることなくできるか
ぎり低抵抗で電流給電ラインに接続できるよう改善する
ことにある。
【０００７】
【課題を解決するための手段】本発明によればこの課題
は、メモリセルフィールド内でビットラインがビットラ
インツイスト領域でツイストを形成しており、該ビット
ラインツイスト領域に接するデコーダ領域のゾーン内
に、前記の２つの金属化平面間の付加的なスルーホール
が設けられていることにより解決される。
は、メモリセルフィールド内でビットラインがビットラ
インツイスト領域でツイストを形成しており、該ビット
ラインツイスト領域に接するデコーダ領域のゾーン内
に、前記の２つの金属化平面間の付加的なスルーホール
が設けられていることにより解決される。
【０００８】
【発明の実施の形態】したがって本発明によるデコーダ
接続装置の場合、両方の金属化平面は従来のようにデコ
ーダ領域の両端だけでなく、少なくともさらにもう１個
所でたとえばその領域中央において互いに接続されてい
る。両方の金属化平面のこのような付加的な接続を、面
積を制限することなく実現するため有利には、メモリセ
ルフィールド内でビットラインツイスト領域に対応する
デコーダ領域のゾーンが利用される。
接続装置の場合、両方の金属化平面は従来のようにデコ
ーダ領域の両端だけでなく、少なくともさらにもう１個
所でたとえばその領域中央において互いに接続されてい
る。両方の金属化平面のこのような付加的な接続を、面
積を制限することなく実現するため有利には、メモリセ
ルフィールド内でビットラインツイスト領域に対応する
デコーダ領域のゾーンが利用される。
【０００９】しかも、ビットラインのためのビットライ
ンツイストにより、それらの結合容量がツイストゆえに
実質的に半減し、その結果、ビットラインをツイストが
ないときよりも長く構成できるようになる。これに加
え、結合容量が小さくなることから、読み出し増幅器
（センスアンプ）を節約することもできる。その理由
は、ほぼ１本おきにセンスアンプを省略できるからであ
る。
ンツイストにより、それらの結合容量がツイストゆえに
実質的に半減し、その結果、ビットラインをツイストが
ないときよりも長く構成できるようになる。これに加
え、結合容量が小さくなることから、読み出し増幅器
（センスアンプ）を節約することもできる。その理由
は、ほぼ１本おきにセンスアンプを省略できるからであ
る。
【００１０】本発明により、電流給電ラインを従来の厚
さのほぼ４分の１まで小さくすることができるし、ある
いはデコーダ領域の長さを実質的に２倍にすることがで
き、これによっても容量やＲＣ定数が高まることによる
スイッチング速度の低減を甘受する必要がない。
さのほぼ４分の１まで小さくすることができるし、ある
いはデコーダ領域の長さを実質的に２倍にすることがで
き、これによっても容量やＲＣ定数が高まることによる
スイッチング速度の低減を甘受する必要がない。
【００１１】次に、図面を参照しながら本発明について
詳しく説明する。
詳しく説明する。
【００１２】
【実施例】図２については冒頭ですでに説明した。図１
でも、対応する部分には図２と同じ参照符号を用いる。
でも、対応する部分には図２と同じ参照符号を用いる。
【００１３】図２による既存のデコーダ接続装置との相
違点は、図１による本発明のデコーダ接続装置の場合に
は、ｘ方向に延在するビットラインＢＬ（詳しくは示さ
ず）がビットラインツイスト領域８においてそれぞれ１
つのツイスト部分を通っていることである。つまりそこ
では隣り合う２つのビットラインＢＬが互いに交差して
おり、これによりメモリセルフィールド１においてビッ
トラインツイスト領域８の左側では、第１のビットライ
ンが図１のｙ方向で第２のビットラインの上に延在して
おり、この第１のビットラインは、メモリセルフィール
ド１においてビットラインツイスト領域の右側に位置す
る部分では、第２のビットラインの下で案内されてい
て、今度は第２のビットラインはｙ方向で第１のビット
ラインの上に位置している。このようなビットラインツ
イストにより、周知のように電気的な対称性ゆえに結合
容量が実質的に半減するようになる。そしてこのような
結合容量の半減により、ほぼ１本おきにセンスアンプを
省略することができる。
違点は、図１による本発明のデコーダ接続装置の場合に
は、ｘ方向に延在するビットラインＢＬ（詳しくは示さ
ず）がビットラインツイスト領域８においてそれぞれ１
つのツイスト部分を通っていることである。つまりそこ
では隣り合う２つのビットラインＢＬが互いに交差して
おり、これによりメモリセルフィールド１においてビッ
トラインツイスト領域８の左側では、第１のビットライ
ンが図１のｙ方向で第２のビットラインの上に延在して
おり、この第１のビットラインは、メモリセルフィール
ド１においてビットラインツイスト領域の右側に位置す
る部分では、第２のビットラインの下で案内されてい
て、今度は第２のビットラインはｙ方向で第１のビット
ラインの上に位置している。このようなビットラインツ
イストにより、周知のように電気的な対称性ゆえに結合
容量が実質的に半減するようになる。そしてこのような
結合容量の半減により、ほぼ１本おきにセンスアンプを
省略することができる。
【００１４】この場合、デコーダ領域２において、ビッ
トラインツイスト領域８の下方に空の領域つまりダミー
領域７が設けられ、そこでは領域８におけるビットライ
ンツイストゆえにデコーダは不要である。本発明によれ
ばこの領域７は、電流給電ライン３を有する上方の金属
化平面とデコーダの下方金属化平面との間の付加的なス
ルーホールコンタクト６のために利用される。
トラインツイスト領域８の下方に空の領域つまりダミー
領域７が設けられ、そこでは領域８におけるビットライ
ンツイストゆえにデコーダは不要である。本発明によれ
ばこの領域７は、電流給電ライン３を有する上方の金属
化平面とデコーダの下方金属化平面との間の付加的なス
ルーホールコンタクト６のために利用される。
【００１５】ビットラインツイスト領域８の幅はたとえ
ば約２．４μｍであるのに対し、このビットラインツイ
スト領域８の左側および右側においてメモリセルフィー
ルド１は約２００μｍの幅である。つまり、メモリセル
フィールド１全体の幅はかろうじて４００μｍを超える
程度である。もちろん他の数値も可能であって、技術レ
ベルがレベルもっと高ければたとえばいっそう小さい数
値を選ぶこともできる。
ば約２．４μｍであるのに対し、このビットラインツイ
スト領域８の左側および右側においてメモリセルフィー
ルド１は約２００μｍの幅である。つまり、メモリセル
フィールド１全体の幅はかろうじて４００μｍを超える
程度である。もちろん他の数値も可能であって、技術レ
ベルがレベルもっと高ければたとえばいっそう小さい数
値を選ぶこともできる。
【００１６】ダミー領域７もビットラインツイスト領域
８と同様、約２．４μｍの幅である。この幅は、両方の
金属化平面間の所望のスルーホールのために完全に十分
なものである。ダミー領域７におけるこのような付加的
なスルーホール６によって、電流給電ライン３とデコー
ダ領域２におけるデコーダとの間の低抵抗の接続が行わ
れる。
８と同様、約２．４μｍの幅である。この幅は、両方の
金属化平面間の所望のスルーホールのために完全に十分
なものである。ダミー領域７におけるこのような付加的
なスルーホール６によって、電流給電ライン３とデコー
ダ領域２におけるデコーダとの間の低抵抗の接続が行わ
れる。
【００１７】したがって従来技術に対し本発明によるデ
コーダ接続装置によれば、両方の金属化平面が従来のよ
うに領域２の両端において互いに接触するだけでなく、
この種の接触がスルーホールコンタクト６を介して領域
２の中央においても接触接続される。もちろん、それ相
応の別のダミー領域７を用いれば、さらに付加的なスル
ーコンタクトを設けることも可能である。しかも本発明
は行デコーダに限定されるものではなく、つまり図１に
示されているように行方向に延在する装置に限定される
ものではない。そうではなく、本発明を列方向にも適用
することができる。
コーダ接続装置によれば、両方の金属化平面が従来のよ
うに領域２の両端において互いに接触するだけでなく、
この種の接触がスルーホールコンタクト６を介して領域
２の中央においても接触接続される。もちろん、それ相
応の別のダミー領域７を用いれば、さらに付加的なスル
ーコンタクトを設けることも可能である。しかも本発明
は行デコーダに限定されるものではなく、つまり図１に
示されているように行方向に延在する装置に限定される
ものではない。そうではなく、本発明を列方向にも適用
することができる。
【００１８】本発明によって生じる２．４μｍという付
加的な所要面積は、ごく僅かなものである。どっちみち
このような付加的な所要面積は、ビットラインのツイス
トによるセンスアンプ用の面積の節約によって相殺され
る。
加的な所要面積は、ごく僅かなものである。どっちみち
このような付加的な所要面積は、ビットラインのツイス
トによるセンスアンプ用の面積の節約によって相殺され
る。
【図１】本発明の１つの実施例によるデコーダ接続装置
を示す平面図である。
を示す平面図である。
【図２】既存のデコーダ接続層を示す平面図である。
【符号の説明】 １ メモリセルフィールド ２ デコーダ領域 ３ 給電ライン ４，５，６ スルーホール ７ ダミー領域 ８ ビットラインツイスト領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート シュナイダー ドイツ連邦共和国 ミュンヘン ジークム ント−シャッキー−シュトラーセ 20
Claims (4)
- 【請求項１】 メモリチップのためのデコーダ接続装置
であって、 第１の方向（ｘ）に延在する長いビットライン（ＢＬ）
と、 メモリセルフィールド（１）においてビットライン（Ｂ
Ｌ）と交差し第２の方向（ｙ）に延在するワードライン
（ＷＬ）と、 デコーダ領域（２）に配置され第１の金属化平面を成す
ワードラインデコーダが設けられており、前記デコーダ
領域（２）は第１の方向（ｘ）に延在するメモリセルフ
ィールド（１）の周縁部と接しており、 前記デコーダのための給電ライン（３）が設けられてお
り、該給電ラインは前記デコーダ領域（２）において、
第１の金属化平面の上に位置する第２の金属化平面で案
内されており、前記の２つの金属平面の間において前記
デコーダ領域（２）の側方周縁部にそれぞれスルーホー
ル（４，５）が設けられている形式の、 メモリチップのためのデコーダ接続装置において、 メモリセルフィールド（１）内でビットライン（ＢＬ）
がビットラインツイスト領域（８）でツイストを形成し
ており、 該ビットラインツイスト領域（８）に接するデコーダ領
域（２）のゾーン内に、前記の２つの金属化平面間の付
加的なスルーホール（６）が設けられていることを特徴
とする、 メモリチップのためのデコーダ接続装置。 - 【請求項２】 前記の付加的なスルーホール（６）はデ
コーダ領域（２）のダミー領域（７）内に位置する、請
求項１記載のデコーダ接続装置。 - 【請求項３】 前記ビットラインツイスト領域は約２．
４μｍの幅をもつ、請求項１または２記載のデコーダ接
続装置。 - 【請求項４】 前記メモリセルフィール（１）の幅は第
１の方向で約４００μｍである、請求項１〜３のいずれ
か１項記載のデコーダ接続装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19907176.4 | 1999-02-19 | ||
| DE19907176A DE19907176A1 (de) | 1999-02-19 | 1999-02-19 | Decoder-Anschlußanordnung für Speicherchips mit langen Bitleitungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243933A true JP2000243933A (ja) | 2000-09-08 |
| JP3663329B2 JP3663329B2 (ja) | 2005-06-22 |
Family
ID=7898172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038344A Expired - Fee Related JP3663329B2 (ja) | 1999-02-19 | 2000-02-16 | デコーダ接続装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6205044B1 (ja) |
| EP (1) | EP1030311B1 (ja) |
| JP (1) | JP3663329B2 (ja) |
| KR (1) | KR100366273B1 (ja) |
| DE (2) | DE19907176A1 (ja) |
| TW (1) | TW459243B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570781B1 (en) | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
| US6947324B1 (en) | 2000-06-28 | 2005-09-20 | Marvell International Ltd. | Logic process DRAM |
| US7184290B1 (en) | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| US6717839B1 (en) | 2003-03-31 | 2004-04-06 | Ramtron International Corporation | Bit-line shielding method for ferroelectric memories |
| KR100541818B1 (ko) * | 2003-12-18 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 라인 배치구조 |
| ES2980397T3 (es) * | 2020-12-16 | 2024-10-01 | Karl Mayer Stoll R&D Gmbh | Aparato de secado de banda textil |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02302986A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| US5251168A (en) * | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
| JP3440335B2 (ja) * | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| EP0697735B1 (en) * | 1994-08-15 | 2002-03-27 | International Business Machines Corporation | Single twist layout and method for paired line conductors of integrated circuits |
| US5821592A (en) * | 1997-06-30 | 1998-10-13 | Siemens Aktiengesellschaft | Dynamic random access memory arrays and methods therefor |
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| US6069815A (en) * | 1997-12-18 | 2000-05-30 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line and/or word line architecture |
| US6034879A (en) * | 1998-02-19 | 2000-03-07 | University Of Pittsburgh | Twisted line techniques for multi-gigabit dynamic random access memories |
-
1999
- 1999-02-19 DE DE19907176A patent/DE19907176A1/de not_active Ceased
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2000
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