JPH0713858B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713858B2 JPH0713858B2 JP63217108A JP21710888A JPH0713858B2 JP H0713858 B2 JPH0713858 B2 JP H0713858B2 JP 63217108 A JP63217108 A JP 63217108A JP 21710888 A JP21710888 A JP 21710888A JP H0713858 B2 JPH0713858 B2 JP H0713858B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に交差型ビット線方式をとるメモリセルアレイ構成に関
するものである。
に交差型ビット線方式をとるメモリセルアレイ構成に関
するものである。
第９図は従来の半導体記憶装置の構成を示すブロック図
である。図はアドレス入力としてA0からA7の８入力を持
つ64Kビットの記憶装置の例を示す。
である。図はアドレス入力としてA0からA7の８入力を持
つ64Kビットの記憶装置の例を示す。
第９図において、メモリセルアレイ１は複数行および複
数列に配列された複数のメモリセルを含む。また、メモ
リセルアレイ１の複数行に対応して複数のワード線が設
けられ、複数列に対応して複数のビット線が設けられて
いる。
数列に配列された複数のメモリセルを含む。また、メモ
リセルアレイ１の複数行に対応して複数のワード線が設
けられ、複数列に対応して複数のビット線が設けられて
いる。
一方、RASバッファ４は、外部から与えられるロウアド
レスストローブ信号▲▼に応答して、行アドレス
バッファ５、▲▼発生回路６、Φｘ発生回路７およ
びセンスアンプ制御回路８を活性化させる。▲▼発
生回路６およびΦｘ発生回路７は、所定のタイミングで
それぞれプリチャージ▲▼および駆動信号Φｘを発
生する。行アドレスバッファ５は、外部から与えられる
アドレス信号A0〜A7をラッチし、それらの一部を行アド
レス信号RA2〜RA7として行プリデコーダ９に与え、残り
を行アドレス信号RA0〜RA1としてΦｘサブコーダ10に与
える。行プリデコーダ９は、行アドレスバッファ５から
与えられる行アドレス信号RA2〜RA7をプリデコードし、
行選択信号Xi,Xj,Xkを行デコーダ群11に与える。行デー
ダ群11は▲▼発生回路６からのプリチャージ信号▲
▼に応答して、行選択信号Xi,Xj,Xkに基づいてメモ
リセルアレイ１の４行を選択する。Φｘサブコーダ10
は、Φｘ発生回路７からの駆動信号Φｘに応答して、行
アドレスバッファ５から与えられる行アドレス信号RA0
〜RA1に基づいてサブデコーダ信号Φx1〜Φx4をワード
ドライバ群13とダミーワード信号発生回路（12）に与え
る。
レスストローブ信号▲▼に応答して、行アドレス
バッファ５、▲▼発生回路６、Φｘ発生回路７およ
びセンスアンプ制御回路８を活性化させる。▲▼発
生回路６およびΦｘ発生回路７は、所定のタイミングで
それぞれプリチャージ▲▼および駆動信号Φｘを発
生する。行アドレスバッファ５は、外部から与えられる
アドレス信号A0〜A7をラッチし、それらの一部を行アド
レス信号RA2〜RA7として行プリデコーダ９に与え、残り
を行アドレス信号RA0〜RA1としてΦｘサブコーダ10に与
える。行プリデコーダ９は、行アドレスバッファ５から
与えられる行アドレス信号RA2〜RA7をプリデコードし、
行選択信号Xi,Xj,Xkを行デコーダ群11に与える。行デー
ダ群11は▲▼発生回路６からのプリチャージ信号▲
▼に応答して、行選択信号Xi,Xj,Xkに基づいてメモ
リセルアレイ１の４行を選択する。Φｘサブコーダ10
は、Φｘ発生回路７からの駆動信号Φｘに応答して、行
アドレスバッファ５から与えられる行アドレス信号RA0
〜RA1に基づいてサブデコーダ信号Φx1〜Φx4をワード
ドライバ群13とダミーワード信号発生回路（12）に与え
る。
ワードドライバ群（13）は、サブデコード信号Φx1〜Φ
x4に応答して、行デコーダ群（11）により選択された４
行のうち１行のワード線を駆動する。その駆動されたワ
ード線に接続されたメモリセル内の情報が各ビット線上
に読出される。この時、駆動されたワード線により選択
されたメモリセルがBLか▲▼かのいずれに接続され
るかに対応して、ダミーワード信号発生回路12により、
ダミーワード線DWLoかDWLeのいずれか一方が立ち下がる
ように駆動される。
x4に応答して、行デコーダ群（11）により選択された４
行のうち１行のワード線を駆動する。その駆動されたワ
ード線に接続されたメモリセル内の情報が各ビット線上
に読出される。この時、駆動されたワード線により選択
されたメモリセルがBLか▲▼かのいずれに接続され
るかに対応して、ダミーワード信号発生回路12により、
ダミーワード線DWLoかDWLeのいずれか一方が立ち下がる
ように駆動される。
センスアンプ制御回路８は所定のタイミングでセンスア
ンプ群14を動作させる。センスアンプ群14は各ビット線
上の情報を増幅する。
ンプ群14を動作させる。センスアンプ群14は各ビット線
上の情報を増幅する。
一方、CASバッファ15は、外部から与えられるコラムア
ドレスストローブ信号▲▼に応答して、列アドレ
スバッファ16およびリード・ライトバッファ17を活性化
させる。列アドレスバッファ16は、外部から与えられる
アドレス信号A0〜A7をラッチし、それらを列アドレス信
号として列プリデコーダ18に与える。列プリデコーダ18
は、列アドレス信号をプリデコードし、列選択信号を列
デコーダ群19に与える。列デコーダ群19は、列選択信号
に基づいてメモリセルアレイ１の１列を選択する。この
ようにして、１つのワード線および１つのビット線が選
択され、それらの交点にあるメモリセルに対して情報の
続出または書込が行なわれる。第９図には、選択された
１つのワード線 WL、選択された１つのビット線BLおよびそれらの交点に
あるメモリセルMCのみが示されている。
ドレスストローブ信号▲▼に応答して、列アドレ
スバッファ16およびリード・ライトバッファ17を活性化
させる。列アドレスバッファ16は、外部から与えられる
アドレス信号A0〜A7をラッチし、それらを列アドレス信
号として列プリデコーダ18に与える。列プリデコーダ18
は、列アドレス信号をプリデコードし、列選択信号を列
デコーダ群19に与える。列デコーダ群19は、列選択信号
に基づいてメモリセルアレイ１の１列を選択する。この
ようにして、１つのワード線および１つのビット線が選
択され、それらの交点にあるメモリセルに対して情報の
続出または書込が行なわれる。第９図には、選択された
１つのワード線 WL、選択された１つのビット線BLおよびそれらの交点に
あるメモリセルMCのみが示されている。
情報の読出および書込は、リード・ライトバッファ17に
より選択される。リード・ライトバッファ17は、外部か
ら与えられるリード・ライト信号R/Wに応答して入力バ
ッファ21または出力バッファ22を活性化させる。入力バ
ッファ21が活性化されると、入力データDINが上記のよ
うにして選択されたメモリセルMCに書込まれる。出力バ
ッファ22が活性化されると、上記のようにして選択され
たメモリセルMCに蓄えられていた情報が出力データDouT
として読出される。なお、上記の各回路はすべて同一の
半導体チップ23上に形成されている。
より選択される。リード・ライトバッファ17は、外部か
ら与えられるリード・ライト信号R/Wに応答して入力バ
ッファ21または出力バッファ22を活性化させる。入力バ
ッファ21が活性化されると、入力データDINが上記のよ
うにして選択されたメモリセルMCに書込まれる。出力バ
ッファ22が活性化されると、上記のようにして選択され
たメモリセルMCに蓄えられていた情報が出力データDouT
として読出される。なお、上記の各回路はすべて同一の
半導体チップ23上に形成されている。
第10図は、第９図に含まれる行プリデコーダ９の一部分
の構成を示す図であり、特に行選択信号Xiを発生するた
めの回路部分が示されている。ここでXiはX1,X2,X3,X4
のいずれかを意味ている。
の構成を示す図であり、特に行選択信号Xiを発生するた
めの回路部分が示されている。ここでXiはX1,X2,X3,X4
のいずれかを意味ている。
ゲート回路91は、行アドレス信号RA2を受け、それと同
じ信号RA2とその行アドレス信号RA2を反転させた信号▲
▼２とを出力する。ゲート回路92は、行アドレス信
号RA3を受け、それと同じ信号RA3とその行アドレス信号
RA3を反転させた信号▲▼３とを出力する。ゲート
回路93,94,95,96には、それぞれ、信号RA2,▲▼２
のいずれか一方および信号RA3,▲▼３のいずれか一
方が入力される。ゲート回路93〜96に入力される信号RA
2または▲▼２および信号RA3または▲▼３の組
合わせは、互いに異なっている。ゲート回路93〜96から
は，それぞれ行選択信号X1〜X4が出力される。行アドレ
ス信号RA2およびRA3のレベルに応じて、行選択信号X1〜
X4のうちいずれか１つが「Ｈ」レベルとなり、他はすべ
て「Ｌ」レベルとなる。
じ信号RA2とその行アドレス信号RA2を反転させた信号▲
▼２とを出力する。ゲート回路92は、行アドレス信
号RA3を受け、それと同じ信号RA3とその行アドレス信号
RA3を反転させた信号▲▼３とを出力する。ゲート
回路93,94,95,96には、それぞれ、信号RA2,▲▼２
のいずれか一方および信号RA3,▲▼３のいずれか一
方が入力される。ゲート回路93〜96に入力される信号RA
2または▲▼２および信号RA3または▲▼３の組
合わせは、互いに異なっている。ゲート回路93〜96から
は，それぞれ行選択信号X1〜X4が出力される。行アドレ
ス信号RA2およびRA3のレベルに応じて、行選択信号X1〜
X4のうちいずれか１つが「Ｈ」レベルとなり、他はすべ
て「Ｌ」レベルとなる。
なお、第９図における行選択信号XjはX5,X6,X7,X8のい
ずれかを意味し、XkはX9,X10,X11,X12のいずれかを意味
している。行選択信号X5〜X8は行アドレス信号RA4およ
びRA5により第10図の場合と同様にして作成され、行選
択信号X9〜X12は行アドレス信号RA6およびRA7により第1
0図の場合と同様にして作成される。
ずれかを意味し、XkはX9,X10,X11,X12のいずれかを意味
している。行選択信号X5〜X8は行アドレス信号RA4およ
びRA5により第10図の場合と同様にして作成され、行選
択信号X9〜X12は行アドレス信号RA6およびRA7により第1
0図の場合と同様にして作成される。
第11図は、第９図に含まれるΦｘサブデコーダ10の構成
を示す図である。Φx1発生回路101、Φx2発生回路102、
Φx3発生回路103及びΦx4発生回路104は、それぞれアド
レス信号RA0またはその反転信号▲▼０および行ア
ドレス信号RA1またはその反転信号▲▼１を受け、
駆動信号Φｘに応答してサブデコード信号Φx1,Φx2,Φ
x3,Φx4を出力する。行アドレス信号A0,RA1および反転
信号▲▼0,▲▼１のレベルに応じて、サブデコ
ード信号Φx1,Φx2,Φx3,Φx4のうちいずれか１つが
「Ｈ」レベルとなり、他はすべて「Ｌ」レベルとなる。
を示す図である。Φx1発生回路101、Φx2発生回路102、
Φx3発生回路103及びΦx4発生回路104は、それぞれアド
レス信号RA0またはその反転信号▲▼０および行ア
ドレス信号RA1またはその反転信号▲▼１を受け、
駆動信号Φｘに応答してサブデコード信号Φx1,Φx2,Φ
x3,Φx4を出力する。行アドレス信号A0,RA1および反転
信号▲▼0,▲▼１のレベルに応じて、サブデコ
ード信号Φx1,Φx2,Φx3,Φx4のうちいずれか１つが
「Ｈ」レベルとなり、他はすべて「Ｌ」レベルとなる。
第12図は、第９図に含まれるメモリセルアレイおよびそ
の周辺部の詳細な構成を示す図である。メモリセルアレ
イ１内には、4m本のワード線WLおよび複数のビット線対
BL,▲▼が互いに交差するように配置されている。
ここでｍは正の整数である。また、これらのワード線WL
の側方には、２本のダミーワード線DWLo,DWLeが配置さ
れている。各ワード線WLとビット線BLまたはBLとの交点
にはメモリセルMCが設けられ、各ダミーワード線DWLoと
ビット線BLまたはDWLeと▲▼との交点にはダミーセ
ルDCoとDCeがそれぞれ設けられている。4m本のワード線
WLに対応して4m個のワードドライバ13aが設けられてい
る。各ワード線WLは対応するワードドライバ13aに接続
されている。4m本のワード線WLおよびワードドライバ13
aは、各々が４本のワード線WLおよび４つのワードドラ
イバ13aからなるｍ組に区分される。それらのｍ組に対
応してｍ個の行デコーダ11aが設けられている。各行デ
コーダ11aにより、対応する組の４つのワードドライバ1
3aが選択される。
の周辺部の詳細な構成を示す図である。メモリセルアレ
イ１内には、4m本のワード線WLおよび複数のビット線対
BL,▲▼が互いに交差するように配置されている。
ここでｍは正の整数である。また、これらのワード線WL
の側方には、２本のダミーワード線DWLo,DWLeが配置さ
れている。各ワード線WLとビット線BLまたはBLとの交点
にはメモリセルMCが設けられ、各ダミーワード線DWLoと
ビット線BLまたはDWLeと▲▼との交点にはダミーセ
ルDCoとDCeがそれぞれ設けられている。4m本のワード線
WLに対応して4m個のワードドライバ13aが設けられてい
る。各ワード線WLは対応するワードドライバ13aに接続
されている。4m本のワード線WLおよびワードドライバ13
aは、各々が４本のワード線WLおよび４つのワードドラ
イバ13aからなるｍ組に区分される。それらのｍ組に対
応してｍ個の行デコーダ11aが設けられている。各行デ
コーダ11aにより、対応する組の４つのワードドライバ1
3aが選択される。
一方、複数のビット線対BL,▲▼に対応して複数の
センスアンプ14aおよび複数の列デコーダ19aが設けられ
ている。各ビット線対BL,▲▼は対応するセンスア
ンプ14aおよび対応する列デコーダ19aに接続されてい
る。
センスアンプ14aおよび複数の列デコーダ19aが設けられ
ている。各ビット線対BL,▲▼は対応するセンスア
ンプ14aおよび対応する列デコーダ19aに接続されてい
る。
次に、第12図に示される回路の動作について説明する。
行選択信号Xi,Xj,Xkに基づいて、行デコーダ11aのうち
いずれか１つが選択される。その選択された行デコーダ
11aは、対応する組の４つのワードドライバ13aを駆動す
る。サブデコード信号Φx1〜Φx4に応じて、その４つの
ワードドライバ13aのうち１つが対応するワード線WLを
駆動する。それにより、そのワード線WLに接続されたメ
モリセルMC内の情報が各ビット線BLまたは▲▼上に
続出され、センスアンプ14aにより増幅される。この
時、選択されたメモリセルがビット線BLに接続される場
合には、ダミーワード線DWLoが、ビット線▲▼に接
続される場合には、ダミーワード線DWLeが立ち下がる。
そして、列アドアレス信号に応じて、列デコーダ19aの
うちいずれか１つが選択される。書込時には、その選択
された列デコーダ19aに接続されるビット線対BL,▲
▼上に情報が書込まれる。読出時には、その選択された
列デコーダ19aに接続されるビット線対BL,▲▼上の
情報が読出される。
いずれか１つが選択される。その選択された行デコーダ
11aは、対応する組の４つのワードドライバ13aを駆動す
る。サブデコード信号Φx1〜Φx4に応じて、その４つの
ワードドライバ13aのうち１つが対応するワード線WLを
駆動する。それにより、そのワード線WLに接続されたメ
モリセルMC内の情報が各ビット線BLまたは▲▼上に
続出され、センスアンプ14aにより増幅される。この
時、選択されたメモリセルがビット線BLに接続される場
合には、ダミーワード線DWLoが、ビット線▲▼に接
続される場合には、ダミーワード線DWLeが立ち下がる。
そして、列アドアレス信号に応じて、列デコーダ19aの
うちいずれか１つが選択される。書込時には、その選択
された列デコーダ19aに接続されるビット線対BL,▲
▼上に情報が書込まれる。読出時には、その選択された
列デコーダ19aに接続されるビット線対BL,▲▼上の
情報が読出される。
第13図には、第12図に含まれる行デコーダ11aおよびワ
ードドライバ13aの具体的な回路構成を示す図である。
ードドライバ13aの具体的な回路構成を示す図である。
行デコーダ11aは、ＮチャネルMOSトランジスタQ1〜Q4、
ＰチャネルMOSトランジスタQ5〜Q7からなる。トランジ
スタQ5,Q6は電源電位VccとノードN1との間に結合されて
いる。トランジスタQ5のゲートにはプリチャージ信号▲
▼が与えられ、トランジスタQ6のゲートはノードN2
に接続されている。ノードN1と接地電位との間にはトラ
ンジスタQ1,Q2,Q3が直列に接続されている。トランジス
タQ1,Q2,Q3のゲートにはそれぞれ行選択信号Xi,Xj,Xkが
与えられる。前述したように、XiはX1〜X4のいずれか１
つを示し、XjはX5〜X8のいずれか１つを示し、XkはX9〜
X12のいずれか１つを示す。各行デコーダ11aに与えられ
る行選択信号Xi,Xj,Xk,の組合せは他のデコーダ11aとは
異なっている。トランジスタQ7は電源電位VccとノードN
2との間に結合され、そのゲートはノードN1に接続され
ている。トランジスタQ4はノードN2と接地電位との間に
結合され、そのゲートはノードN1に接続されている。ト
ランジスタQ4およびトランジスタQ7がインバータを構成
している。したがって、ノードN2のレベルはノードN2の
レベルとは反対になる。
ＰチャネルMOSトランジスタQ5〜Q7からなる。トランジ
スタQ5,Q6は電源電位VccとノードN1との間に結合されて
いる。トランジスタQ5のゲートにはプリチャージ信号▲
▼が与えられ、トランジスタQ6のゲートはノードN2
に接続されている。ノードN1と接地電位との間にはトラ
ンジスタQ1,Q2,Q3が直列に接続されている。トランジス
タQ1,Q2,Q3のゲートにはそれぞれ行選択信号Xi,Xj,Xkが
与えられる。前述したように、XiはX1〜X4のいずれか１
つを示し、XjはX5〜X8のいずれか１つを示し、XkはX9〜
X12のいずれか１つを示す。各行デコーダ11aに与えられ
る行選択信号Xi,Xj,Xk,の組合せは他のデコーダ11aとは
異なっている。トランジスタQ7は電源電位VccとノードN
2との間に結合され、そのゲートはノードN1に接続され
ている。トランジスタQ4はノードN2と接地電位との間に
結合され、そのゲートはノードN1に接続されている。ト
ランジスタQ4およびトランジスタQ7がインバータを構成
している。したがって、ノードN2のレベルはノードN2の
レベルとは反対になる。
各行デコーダ11aのノードN1,N2は、対応する組の４つの
ワードドライバ13aに接続されている。各ワードドライ
バ13aはＮチャネルMOSトランジスタQ8,Q9,Q100からな
る。トランジスタQ9は、サブデコード信号Φx1〜Φx4の
いずれか１つとワード線WLとの間に結合され、そのゲー
トはトランジスタQ8を介して対応する行デコーダ11aの
ノードN2に接続されている。トランジスタQ10は、ワー
ド線WLと接地電位との間に結合され、そのゲート対応す
る行デコーダ11aのノードN1に接続されている。トラン
ジスタQ8のゲートは電源電位Vccに結合されている。各
組内の各ワードドライバ13aはそれぞれ異なるサブデコ
ーダ信号Φx1,Φx2,Φx3またはΦx4に結合されている。
ワードドライバ13aに接続されている。各ワードドライ
バ13aはＮチャネルMOSトランジスタQ8,Q9,Q100からな
る。トランジスタQ9は、サブデコード信号Φx1〜Φx4の
いずれか１つとワード線WLとの間に結合され、そのゲー
トはトランジスタQ8を介して対応する行デコーダ11aの
ノードN2に接続されている。トランジスタQ10は、ワー
ド線WLと接地電位との間に結合され、そのゲート対応す
る行デコーダ11aのノードN1に接続されている。トラン
ジスタQ8のゲートは電源電位Vccに結合されている。各
組内の各ワードドライバ13aはそれぞれ異なるサブデコ
ーダ信号Φx1,Φx2,Φx3またはΦx4に結合されている。
次に、行デコーダ11aおよびワードドライバ13aの動作に
ついて説明する。プリチャージ信号▲▼が「Ｌ」レ
ベルのときには、トランジスタQ5がオン状態になってお
り、ノードN1の電位は「Ｈ」レベル（Vccレベル）とな
っている。このため、ワードドライバ13aのトランジス
タQ10がオン状態となっており、ワード線WLの電位は
「Ｌ」レベル（接地レベル）となっている。プリチャー
ジ信号ΦＰが「Ｈ」レベルに立上がると、トランジスタ
Q5がオフする。トランジスタQ1,Q2,Q3のゲートに与えら
れる行選択信号Xi,Xj,Xkがすべて「Ｈ」レベルになる
と、トランジスタQ1,Q2,Q3がすべてオンし、ノードN1の
電位は「Ｌ」レベル、ノードN2の電位は「Ｈ」レベルと
なる。これにより、ワードドライバ13aのトランジスタQ
10はオフする。そして、サブデコード信号Φx1〜Φx4の
いずれか１つが「Ｈ」レベルに立上がると、それに対応
するワード線Wl1〜WL4の電位が「Ｈ」レベルに立上が
る。
ついて説明する。プリチャージ信号▲▼が「Ｌ」レ
ベルのときには、トランジスタQ5がオン状態になってお
り、ノードN1の電位は「Ｈ」レベル（Vccレベル）とな
っている。このため、ワードドライバ13aのトランジス
タQ10がオン状態となっており、ワード線WLの電位は
「Ｌ」レベル（接地レベル）となっている。プリチャー
ジ信号ΦＰが「Ｈ」レベルに立上がると、トランジスタ
Q5がオフする。トランジスタQ1,Q2,Q3のゲートに与えら
れる行選択信号Xi,Xj,Xkがすべて「Ｈ」レベルになる
と、トランジスタQ1,Q2,Q3がすべてオンし、ノードN1の
電位は「Ｌ」レベル、ノードN2の電位は「Ｈ」レベルと
なる。これにより、ワードドライバ13aのトランジスタQ
10はオフする。そして、サブデコード信号Φx1〜Φx4の
いずれか１つが「Ｈ」レベルに立上がると、それに対応
するワード線Wl1〜WL4の電位が「Ｈ」レベルに立上が
る。
一方、ワード線WL1かWL3のいずれかが立上がった時に
は、ダミーワード線DWLoが、、またワード線WL2かWL4の
いずれかが立ち上がった時には、ダミーワード線DWLeが
立ち下がるように、ダミーワード信号発生回路12により
制御される。このような動作を実現する回路を第14図に
示す。図において、ダミーワード線DWLoはサブデコード
信号Φx1とΦx3の２入力NORの出力として、ダミーワー
ド線DWLeはサブデコード信号Φx2とΦx4の２入力NORの
出力として与えられる。
は、ダミーワード線DWLoが、、またワード線WL2かWL4の
いずれかが立ち上がった時には、ダミーワード線DWLeが
立ち下がるように、ダミーワード信号発生回路12により
制御される。このような動作を実現する回路を第14図に
示す。図において、ダミーワード線DWLoはサブデコード
信号Φx1とΦx3の２入力NORの出力として、ダミーワー
ド線DWLeはサブデコード信号Φx2とΦx4の２入力NORの
出力として与えられる。
第15図は第９図に含まれるメモリセルアレイ、センスア
ンプ部の詳細な構成を示す図である。図中、SAはメモリ
セルの記憶情報を検知・増幅するためのセンスアンプ、
BL及び▲▼は、一つのセンスアンプSAに接続された
ビット線対、MCはメモリセル、QMはメモリセル選択用ト
ランジスタDCo,DCeはダミーセル、QDはダミーセル選択
用トランジスタ、WL1,WL2はワード線、DWLo,DWLeはダミ
ーワード線、Φs1▲▼はセンスアンプ活性化信号、
Qp,Qp′はビット線をVcc/2等の電位にプリチャージする
ためのプリチャージトランジスタ、ΦPRCはプリチャー
ジ信号、QT,QT′はビット線BL,▲▼にI/O線，▲
▼線からのデータを入出力するための切り換えトラ
ンジスタであり、コラムデコーダからの出力信号により
選択されたコラムに対してのみ導通状態となるものであ
る。
ンプ部の詳細な構成を示す図である。図中、SAはメモリ
セルの記憶情報を検知・増幅するためのセンスアンプ、
BL及び▲▼は、一つのセンスアンプSAに接続された
ビット線対、MCはメモリセル、QMはメモリセル選択用ト
ランジスタDCo,DCeはダミーセル、QDはダミーセル選択
用トランジスタ、WL1,WL2はワード線、DWLo,DWLeはダミ
ーワード線、Φs1▲▼はセンスアンプ活性化信号、
Qp,Qp′はビット線をVcc/2等の電位にプリチャージする
ためのプリチャージトランジスタ、ΦPRCはプリチャー
ジ信号、QT,QT′はビット線BL,▲▼にI/O線，▲
▼線からのデータを入出力するための切り換えトラ
ンジスタであり、コラムデコーダからの出力信号により
選択されたコラムに対してのみ導通状態となるものであ
る。
次に、第９図〜第15図に示される半導体記憶装置の動作
を第16図のタイミングチャートを参照しながら説明す
る。
を第16図のタイミングチャートを参照しながら説明す
る。
プリチャージ信号▲▼が「Ｌ」レベルの時のスタン
ドバイ期間には、すべての行デコーダ11aのノードN1の
電位は「Ｈ」レベル、ノードN2の電位は「Ｌ」レベルに
なっている。このため、すべてのワード線WLの電位は
「Ｌ」レベルとなっている。ダミーワード線DWLo,DWLe
は、サブデコード信号Φx1〜Φx4がすべて「Ｌ」レベル
であることに対応して、ともに「Ｈ」レベルになってい
る。プリチャージ信号▲▼が「Ｈ」レベルに立上が
った後、その選択された行デコード11aに与えられる信
号Xi,XJ,Xkはすべて「Ｈ」レベルとなる。これにより、
ノードN1の電位が「Ｌ」レベルに立下がり、ノードN2の
電位が「Ｈ」レベルに立上がる。これにより、対応する
４つのワードドライバ13aが選択される。そして、サブ
デコード信号Φx1〜Φx4のうち１つが「Ｈ」レベルに立
上がると、ワードドライバ13aにより対応するワード線W
Lの電位が「Ｈ」レベルに立上げられる。同時に、第14
図に示す論理により、ダミーワード線DWLo,DWLeの一方
が立ち下がる。
ドバイ期間には、すべての行デコーダ11aのノードN1の
電位は「Ｈ」レベル、ノードN2の電位は「Ｌ」レベルに
なっている。このため、すべてのワード線WLの電位は
「Ｌ」レベルとなっている。ダミーワード線DWLo,DWLe
は、サブデコード信号Φx1〜Φx4がすべて「Ｌ」レベル
であることに対応して、ともに「Ｈ」レベルになってい
る。プリチャージ信号▲▼が「Ｈ」レベルに立上が
った後、その選択された行デコード11aに与えられる信
号Xi,XJ,Xkはすべて「Ｈ」レベルとなる。これにより、
ノードN1の電位が「Ｌ」レベルに立下がり、ノードN2の
電位が「Ｈ」レベルに立上がる。これにより、対応する
４つのワードドライバ13aが選択される。そして、サブ
デコード信号Φx1〜Φx4のうち１つが「Ｈ」レベルに立
上がると、ワードドライバ13aにより対応するワード線W
Lの電位が「Ｈ」レベルに立上げられる。同時に、第14
図に示す論理により、ダミーワード線DWLo,DWLeの一方
が立ち下がる。
一方、プリチャージ信号ΦPRCはワード線が立ち上がる
前に“L"となり、ビット線はフローティング状態にな
る。例えばワード線WL1が選択された場合、ワード線WL1
の電位が“H"に立ち上がり、同時にダミーワード線DWLo
が選択され“L"に立ち下がる。従って、メモリセル選択
用トランジスタQMが導通状態になり、メモリセルMCがビ
ット線に接続される。例えば、メモリセルMCに“H"がス
トアされていた場合は、ビット線BLはその浮遊容量CBL
とメモリセルMCの容量CSとの比で決まる値だけ電位が上
がる。一方、ビット線▲▼の電位はVcc/2のままで
変化せず、ビット線BLの電位に対するレフアレンス電位
となる。つづいて、センスアンプ活性化信号Φｓが“H"
に、▲▼が“L"になり、センスアンプSAが活性化さ
れると、ビット線BLの電位はVccとなり、一方ビット線
▲▼の電位は接地電位となり、センス動作が完了す
る。
前に“L"となり、ビット線はフローティング状態にな
る。例えばワード線WL1が選択された場合、ワード線WL1
の電位が“H"に立ち上がり、同時にダミーワード線DWLo
が選択され“L"に立ち下がる。従って、メモリセル選択
用トランジスタQMが導通状態になり、メモリセルMCがビ
ット線に接続される。例えば、メモリセルMCに“H"がス
トアされていた場合は、ビット線BLはその浮遊容量CBL
とメモリセルMCの容量CSとの比で決まる値だけ電位が上
がる。一方、ビット線▲▼の電位はVcc/2のままで
変化せず、ビット線BLの電位に対するレフアレンス電位
となる。つづいて、センスアンプ活性化信号Φｓが“H"
に、▲▼が“L"になり、センスアンプSAが活性化さ
れると、ビット線BLの電位はVccとなり、一方ビット線
▲▼の電位は接地電位となり、センス動作が完了す
る。
以上のような一連の動作において、ワード線WL1の立ち
上がり時に、第17図に示すメモリセル選択用トランジス
タQMとワード線WL1の間に存在する浮遊容量Cpを介した
容量結合により、ビット線BLの電位が上がり、読み出し
信号の動作余裕度に影響を与える。特に、メモリセルMC
に“L"がストアされていた場合、ビット線BLの電位が容
量結合により上がり、本来、ビット線▲▼の電位よ
りも低くなるべきものが高くなって“L"→“H"エラーと
なる。このビット線BLの電位変化を打ち消すためにダミ
ーセルDCが設けられており、ダミーワード線DWLoを立ち
下げることにより、ワード線WL1の立ち上がり時にビッ
ト線BLに生じる電位変化と同じ大きさで逆のものを、ビ
ット線BLに与えるようになっている。即ち、同じ大きさ
で逆方向の電位変化をビット線BLに与えることにより、
電位変化の読み出し動作への影響をなくそうとするもの
である。
上がり時に、第17図に示すメモリセル選択用トランジス
タQMとワード線WL1の間に存在する浮遊容量Cpを介した
容量結合により、ビット線BLの電位が上がり、読み出し
信号の動作余裕度に影響を与える。特に、メモリセルMC
に“L"がストアされていた場合、ビット線BLの電位が容
量結合により上がり、本来、ビット線▲▼の電位よ
りも低くなるべきものが高くなって“L"→“H"エラーと
なる。このビット線BLの電位変化を打ち消すためにダミ
ーセルDCが設けられており、ダミーワード線DWLoを立ち
下げることにより、ワード線WL1の立ち上がり時にビッ
ト線BLに生じる電位変化と同じ大きさで逆のものを、ビ
ット線BLに与えるようになっている。即ち、同じ大きさ
で逆方向の電位変化をビット線BLに与えることにより、
電位変化の読み出し動作への影響をなくそうとするもの
である。
しかしながら、ビット線間容量による隣接ビット線対間
での雑音により、読み出し電圧振幅の低下が存在し、デ
ータ読み出し誤りの対策としては依然不十分なものにと
どまっていた。以下でこのことを説明する。
での雑音により、読み出し電圧振幅の低下が存在し、デ
ータ読み出し誤りの対策としては依然不十分なものにと
どまっていた。以下でこのことを説明する。
各ビット線は第18図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
メモリセルには、 “H"レベル:Cs Vcc（Vcc書き込み） “L"レベル:O （OV書き込み） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをVcc/2とすると、例え
ばビット線BL1に接続されるメモリセルが選択され、ビ
ット線▲▼１にダミーセルが接続された場合、ビッ
ト線BL1,▲▼１の電位 は、 但し、 は各々、添字で示したビット線の電位変化である。
ばビット線BL1に接続されるメモリセルが選択され、ビ
ット線▲▼１にダミーセルが接続された場合、ビッ
ト線BL1,▲▼１の電位 は、 但し、 は各々、添字で示したビット線の電位変化である。
式（１）〜（３）より、ビット線 は共にプリチャージベルが等しいことを考え、式（１）
−（２），（１）−（３）の演算より、ビット線対間の
電圧差は次のようになる。
−（２），（１）−（３）の演算より、ビット線対間の
電圧差は次のようになる。
“＋”は“H"読み出し時、“−”は“L"読み出し時 （４）式の右片第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線▲▼0,BL2からの
結合容量を介したノイズ成分である。
は隣接するビット線対のビット線▲▼0,BL2からの
結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤り動作に
至るという問題を生ずる。
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤り動作に
至るという問題を生ずる。
このため、上記の装置のもつ問題点を解消したもので、
ビット線間容量による隣接ビット線対間での雑音による
読み出し電圧振幅の低下を完全に零にすることができる
半導体記憶装置が提案されている。
ビット線間容量による隣接ビット線対間での雑音による
読み出し電圧振幅の低下を完全に零にすることができる
半導体記憶装置が提案されている。
この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
次に、この従来の改良例による半導体記憶装置を第19図
に従って説明する。
に従って説明する。
本改良例においては、図に示すように、各ビット線対
（BL0,▲▼0,BL1,▲▼１……）は、４等分の区
分a,b,c,dに分かれ、これらの等分点CP1,CP2,CP3で、以
下のように交差している。
（BL0,▲▼0,BL1,▲▼１……）は、４等分の区
分a,b,c,dに分かれ、これらの等分点CP1,CP2,CP3で、以
下のように交差している。
BL0,▲▼０は、CP2で交差、 BL1,▲▼１は、CP1及びCP3で交差、 ′ BL2,▲▼２は、CP2で交差、 ′ BL3,▲▼３は、CP1及びCP3で交差、 即ち、ビット線対BL0,▲▼０から数えて、奇数番目
のビット線対はCP2で交差し、偶数番目のビット線対はC
P1及びCP3で交差している。これにより、各ビット線対
が隣接するビット線対から受ける容量結合ノイズは、前
述の従来例と同様に考えると、以下のようになる。
のビット線対はCP2で交差し、偶数番目のビット線対はC
P1及びCP3で交差している。これにより、各ビット線対
が隣接するビット線対から受ける容量結合ノイズは、前
述の従来例と同様に考えると、以下のようになる。
ビット線BL1及び▲▼１が、隣接ビット６対か
ら受ける容量結合ノイズ は、 であり、両者は全く等しい。
ら受ける容量結合ノイズ は、 であり、両者は全く等しい。
ビット線BL2及び▲▼２が、隣接ビット線対から
受ける容量結合ノイズ は、 であり、両者は全く等しい。
受ける容量結合ノイズ は、 であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0,▲▼０についても、 となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0,▲▼０についても、 となり、両者は全く等しい。
このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大、ソフトエラー率の向上を達成
できる。
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大、ソフトエラー率の向上を達成
できる。
次に、この改良例の問題点について述べる。上記の改良
例のように、ビット線対に交差を含む場合に、ダミーセ
ル方式を適用する場合を考える。第20図に第15図の従来
のダミーセル方式を適用した場合の構成図を示す。図で
ワード線は各ブロックで代表してWL1とWL2のみが示され
ている。各ワード線とビット線の交点の○印はメモリセ
ルが配置されていることを示し、またダミーワード線と
各ビット線の交点の○印はダミーセルが配置されている
ことを示している。
例のように、ビット線対に交差を含む場合に、ダミーセ
ル方式を適用する場合を考える。第20図に第15図の従来
のダミーセル方式を適用した場合の構成図を示す。図で
ワード線は各ブロックで代表してWL1とWL2のみが示され
ている。各ワード線とビット線の交点の○印はメモリセ
ルが配置されていることを示し、またダミーワード線と
各ビット線の交点の○印はダミーセルが配置されている
ことを示している。
ダミーセルは、メモリセルと同じビット線に接続するさ
れているものを選択する必要ああることを考えると、第
20図の場合 ブロックｄ中のワード線、例えばWL1が選択された場
合、DWLoを選択し、WL2が選択された場合、DWLeを選択
すればよいが、 ブロックＣ中のワード線WL1,WL2が選択された場合、D
WLo,DWLeのいずれかを選択しても必ず不適合となるビッ
ト線対が、総数のうち半数存在する。
れているものを選択する必要ああることを考えると、第
20図の場合 ブロックｄ中のワード線、例えばWL1が選択された場
合、DWLoを選択し、WL2が選択された場合、DWLeを選択
すればよいが、 ブロックＣ中のワード線WL1,WL2が選択された場合、D
WLo,DWLeのいずれかを選択しても必ず不適合となるビッ
ト線対が、総数のうち半数存在する。
ブロックｂとａについても同様、ビット線対の半数が不
適合となる。
適合となる。
このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。
ト線対に交差を含む場合には適用できない。
この発明は、上記のような問題点を解消するためになさ
れたもので、ビット線対に交差を含む場合に適用できる
ダミーセル方式を実現することを目的とする。
れたもので、ビット線対に交差を含む場合に適用できる
ダミーセル方式を実現することを目的とする。
また、余分な面積を必要とせず、ビット線対の交差部を
実現することをも目的とする。
実現することをも目的とする。
この発明に係る半導体記憶装置は、対をなしこの対の各
々が交差するビット線と、このビット線と交差する４本
のダミーワード線を設け、ダミーワード線をビット線の
交差部に配置するとともに、一部ワードドライバーの出
力を交差させて、ワード線に接続するようにしたもので
ある。
々が交差するビット線と、このビット線と交差する４本
のダミーワード線を設け、ダミーワード線をビット線の
交差部に配置するとともに、一部ワードドライバーの出
力を交差させて、ワード線に接続するようにしたもので
ある。
この発明においては、ビット線対の各々に容量結合によ
るノイズが等しく重畳し、また選択されたメモリセルに
対して正規に対応するダミーセルが全てのビット線対で
得られる。更には、ダミーワード線をビット線対の交差
部に配置して、一部ワードドライバの出力を交差させ
て、ワード線に接続するようにしたため、ダミーワード
線の選択の論理が非常に簡単で、しかも面積の増加を極
力抑えられる。
るノイズが等しく重畳し、また選択されたメモリセルに
対して正規に対応するダミーセルが全てのビット線対で
得られる。更には、ダミーワード線をビット線対の交差
部に配置して、一部ワードドライバの出力を交差させ
て、ワード線に接続するようにしたため、ダミーワード
線の選択の論理が非常に簡単で、しかも面積の増加を極
力抑えられる。
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例による64Kビットの半導体記
憶装置のメモリアレイ構成図で、実際にレイアウトされ
る形で示されている。この装置は、ダミーワード線が４
本存在し、かつ２本ずつがビット線対の交差部に配置さ
れ、更にはワードドライバの出力の一部が交差してワー
ド線に接続されている。
図は、この発明の一実施例による64Kビットの半導体記
憶装置のメモリアレイ構成図で、実際にレイアウトされ
る形で示されている。この装置は、ダミーワード線が４
本存在し、かつ２本ずつがビット線対の交差部に配置さ
れ、更にはワードドライバの出力の一部が交差してワー
ド線に接続されている。
第１図にもとづいて、本発明のメモリセルアレイ構成、
ダミーワード線の構成、及びその駆動方法等について説
明する。ビット線対はCP1とCP3で交差するタイプとCP2
及びCP4で交差するタイプのものが交互に配置されてい
る。ここでCP4はダミーの交差部分で、全ビット線対に
ついて容量をバランスさせるために追加されている。こ
のビット線と垂直な方向にアドレスがA0〜A7の８入力で
あることに対応して256本のワード線が配置されてい
る。ビット線の交差部分CP1〜CP4により、このワード線
群は４つのブロックa,b,c,dに分割され、ブロックａと
ｂの境界である交差部CP1には２本のダミーワード線DWL
AOとDWLBOが、ブロックｃとｄの境界である交差部CP3に
は２本のダミーワード線DWLAe,DWLBeが配置されてい
る。各ブロックにはワード線が64本ずつ配置されるが、
第１図では、図の簡略化のため各々８本ずつが示されて
いる。メモリセルは、ワード線とビット線の交点に配置
されるが、高集積化のために、実際には２ビットで１つ
のコンタクトを共有する形にレイアウトされる。第１図
において○○○式で模式的に示されている。第２図に第
17図との対応を示す。ダミーセルは第１図において○で
示されている。
ダミーワード線の構成、及びその駆動方法等について説
明する。ビット線対はCP1とCP3で交差するタイプとCP2
及びCP4で交差するタイプのものが交互に配置されてい
る。ここでCP4はダミーの交差部分で、全ビット線対に
ついて容量をバランスさせるために追加されている。こ
のビット線と垂直な方向にアドレスがA0〜A7の８入力で
あることに対応して256本のワード線が配置されてい
る。ビット線の交差部分CP1〜CP4により、このワード線
群は４つのブロックa,b,c,dに分割され、ブロックａと
ｂの境界である交差部CP1には２本のダミーワード線DWL
AOとDWLBOが、ブロックｃとｄの境界である交差部CP3に
は２本のダミーワード線DWLAe,DWLBeが配置されてい
る。各ブロックにはワード線が64本ずつ配置されるが、
第１図では、図の簡略化のため各々８本ずつが示されて
いる。メモリセルは、ワード線とビット線の交点に配置
されるが、高集積化のために、実際には２ビットで１つ
のコンタクトを共有する形にレイアウトされる。第１図
において○○○式で模式的に示されている。第２図に第
17図との対応を示す。ダミーセルは第１図において○で
示されている。
ワード線の片側には、ワードドライバと行デコーダがあ
り、その回路構成は第13図に示されているものと同じで
ある。各ブロックには、ワード線が64本存在することに
対応して、行デコーダは16個配置されているワードドラ
イバーの出力はワード線に接続されるが、この場合も実
際のレイアウトを考慮するとその出力を第13図のように
WL1,WL2,WL3,WL4の順序に並べることが不可能で、通常
第１図に示すような順序、即ちWL1,WL2,WL4,WL3とな
る。第１図においては、ワードドライバーの出力、ワー
ド線の番号をそれぞれ、数字1.2.3.4で示している。ブ
ロックａとｂにおいては、各ワードドライバーの出力
は、そのままワード線に接続されているが、ブロックｃ
とｄにおいては１と２のペア、４と３のペアがそれぞれ
交差してワード線に接続されている。このようにするこ
とにより、後述するように、ダミーワード線の選択の論
理が非常に簡略化される。
り、その回路構成は第13図に示されているものと同じで
ある。各ブロックには、ワード線が64本存在することに
対応して、行デコーダは16個配置されているワードドラ
イバーの出力はワード線に接続されるが、この場合も実
際のレイアウトを考慮するとその出力を第13図のように
WL1,WL2,WL3,WL4の順序に並べることが不可能で、通常
第１図に示すような順序、即ちWL1,WL2,WL4,WL3とな
る。第１図においては、ワードドライバーの出力、ワー
ド線の番号をそれぞれ、数字1.2.3.4で示している。ブ
ロックａとｂにおいては、各ワードドライバーの出力
は、そのままワード線に接続されているが、ブロックｃ
とｄにおいては１と２のペア、４と３のペアがそれぞれ
交差してワード線に接続されている。このようにするこ
とにより、後述するように、ダミーワード線の選択の論
理が非常に簡略化される。
各ブロックa,b,c,dは、行アドレス信号RA6とRA7より発
生された行選択信号X9,X10,X11,X12により各々選択され
る。具体的には、第13図に示されている行デコーダの行
選択信号の入力のXRに対し、ブロックａに配置される行
デコーダにはすべてX9を入力し、ブロックｂについては
XEとしてX10を入力するというようにして実現される。
生された行選択信号X9,X10,X11,X12により各々選択され
る。具体的には、第13図に示されている行デコーダの行
選択信号の入力のXRに対し、ブロックａに配置される行
デコーダにはすべてX9を入力し、ブロックｂについては
XEとしてX10を入力するというようにして実現される。
次に、このようなメモリアレイ構成におけるダミーワー
ド線の選択法について説明する。
ド線の選択法について説明する。
ブロックａ中の ワード線WL1,WL3が選択された場合:DWLAo 〃 WL2,WL4 〃 :DWLAe ブロックｂ中の 〃 WL1,WL3が選択された場合:DWLBo 〃 WL2,WL4 〃 :DWLBe ブロックｃ中の 〃 WL1,WL3が選択された場合:DWLAo 〃 WL2,WL4 〃 :DWLAe ブロックｄ中の 〃 WL1,WL3が選択された場合:DWLBo 〃 WL2,WL4 〃 :DWLBe をそれぞれ選択立ち下げるようにすればよい。
このように選択することにより、選択されたメモリセル
に対して、正規に対応したダミーセルが全てのビット線
対で得られる。
に対して、正規に対応したダミーセルが全てのビット線
対で得られる。
ブロックa,b,c,dは各々行選択信号X9,X10,X11,X12によ
り選択されることを考慮して、このようなダミーワード
線の選択を具体化した一例が、第３図に示される論理図
であり、第14図に対応するものである。
り選択されることを考慮して、このようなダミーワード
線の選択を具体化した一例が、第３図に示される論理図
であり、第14図に対応するものである。
従来例で説明したように、X9〜X12は第10図と同行アド
レス信号RA6,RA7から発生される信号であり、例えば次
表のような組合せで発生される。
レス信号RA6,RA7から発生される信号であり、例えば次
表のような組合せで発生される。
同様に第11図に示されているように、Φx1〜Φx4はΦｘ
に対し、行アドレス信号RA0,RA1から次表に示す組み合
せで発生される。
に対し、行アドレス信号RA0,RA1から次表に示す組み合
せで発生される。
従って、RA6＝「Ｈ」レベルのときに、X9かX11が発生さ
れ、▲▼６＝「Ｈ」レベルのときにX10かX12が発生
される。同様に▲▼０＝「Ｈ」レベルのとき、Φx1
かΦx3が、RA0＝「Ｈ」レベルのときΦx2かΦx4が発生
される。このことを考慮するとダミーワード線の選択に
対して、X9〜X12の替わりに、RA6をΦx1〜Φx4の替わり
にRA0をデコード信号として用いると、更に簡単にダミ
ーワード線の選択の論理を実現できる。その具体例の一
つを第４図に示す。この論理の簡単化のために、ブロッ
クｃとブロックｄにおいて、ワードドライバの出力が交
差されてワード線に接続されている。
れ、▲▼６＝「Ｈ」レベルのときにX10かX12が発生
される。同様に▲▼０＝「Ｈ」レベルのとき、Φx1
かΦx3が、RA0＝「Ｈ」レベルのときΦx2かΦx4が発生
される。このことを考慮するとダミーワード線の選択に
対して、X9〜X12の替わりに、RA6をΦx1〜Φx4の替わり
にRA0をデコード信号として用いると、更に簡単にダミ
ーワード線の選択の論理を実現できる。その具体例の一
つを第４図に示す。この論理の簡単化のために、ブロッ
クｃとブロックｄにおいて、ワードドライバの出力が交
差されてワード線に接続されている。
第５図は、他の実施例を示す。この実施例においては、
ブロックｃとｄにおいて、ワードドライバの出力が交差
せずに、そのままワード線に接続されている。この場合
のダミーワード線は以下のように選択立下げればよい。
ブロックｃとｄにおいて、ワードドライバの出力が交差
せずに、そのままワード線に接続されている。この場合
のダミーワード線は以下のように選択立下げればよい。
ブロックａ中の ワード線WL1,WL3が選択された場合:DWLAo 〃 WL2,WL4 〃 :DWLAe ブロックｂ中の 〃 WL1,WL3が選択された場合:DWLBo 〃 WL2,WL4 〃 :DWLBe ブロックｃ中の 〃 WL1,WL3が選択された場合:DWLAe 〃 WL2,WL4 〃 :DWLAo ブロックｄ中の 〃 WL1,WL3が選択された場合:DWLBe 〃 WL2,WL4 〃 :DWLBo この場合のダミーワード線の選択論理は、少し複雑にな
るが、前と同様に構成できる。
るが、前と同様に構成できる。
第６図は、他の第２の実施例を示す。この例は、４本の
ダミーワード線のうち２本が選択立下げられるように構
成されたものである。この場合のダミーワード線の選択
を以下に示す ブロックａ中の ワード線WL1,WL3が選択された場合:DWLAo とDWLBe 〃 WL2,WL4 〃 :DWLAe とDWLBo ブロックｂ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBo 〃 WL2,WL4 〃 :DWLAe とDWLBe ブロックｃ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBe 〃 WL2,WL4 〃 :DWLAe とDWLBo ブロックｄ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBo 〃 WL2,WL4 〃 :DWLAe とDWLBe この場合も、ダミーワード線の選択論理も同様に構成せ
きるのは、言うまでもない。
ダミーワード線のうち２本が選択立下げられるように構
成されたものである。この場合のダミーワード線の選択
を以下に示す ブロックａ中の ワード線WL1,WL3が選択された場合:DWLAo とDWLBe 〃 WL2,WL4 〃 :DWLAe とDWLBo ブロックｂ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBo 〃 WL2,WL4 〃 :DWLAe とDWLBe ブロックｃ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBe 〃 WL2,WL4 〃 :DWLAe とDWLBo ブロックｄ中の 〃 WL1,WL3が選択された場合:DWLAo とDWLBo 〃 WL2,WL4 〃 :DWLAe とDWLBe この場合も、ダミーワード線の選択論理も同様に構成せ
きるのは、言うまでもない。
なお、上記実施例では、ダミーワード線を２本ずつ、ビ
ット線の交差部CP1とCP3に配置し例を示したが、他の交
差部の組合せも可能である。
ット線の交差部CP1とCP3に配置し例を示したが、他の交
差部の組合せも可能である。
更には、上記の全ての実施例は、選択されたメモリセル
が接続されるビット線と同じビット線に接続されるダミ
ーセルが選択される、所謂、ダミーリバーサル方式の場
合について、説明したが、選択されたメモリセルが接続
されるビット線と対をなす、反対側のビット線に接続さ
れるダミーセルが選択される、同相ダミー方式について
も同様な構成が可能である。
が接続されるビット線と同じビット線に接続されるダミ
ーセルが選択される、所謂、ダミーリバーサル方式の場
合について、説明したが、選択されたメモリセルが接続
されるビット線と対をなす、反対側のビット線に接続さ
れるダミーセルが選択される、同相ダミー方式について
も同様な構成が可能である。
次に、ビット線の交差部の構造について説明する。第７
図は高集積化に適したメモリセルの平面図と断面図であ
る。図において、201は活性領域、202は素子間の分離を
行うための層でポリシリコン等で形成され、接地電位あ
るいは、それ以下の電位に固定されており、203はワー
ド線、204は電荷蓄積層、205はセルプレート電極、206
は活性領域とビット線207とを接続するためのポリパッ
ドと呼ばれる局所的な配線であり、メモリセルの出力部
を自分自身の容量部分に上に引き上げそこでビット線と
接続されており、従って高集積化に適している。尚、平
面図においては、セルプレート（205）とビット線（20
7）は省略されている。
図は高集積化に適したメモリセルの平面図と断面図であ
る。図において、201は活性領域、202は素子間の分離を
行うための層でポリシリコン等で形成され、接地電位あ
るいは、それ以下の電位に固定されており、203はワー
ド線、204は電荷蓄積層、205はセルプレート電極、206
は活性領域とビット線207とを接続するためのポリパッ
ドと呼ばれる局所的な配線であり、メモリセルの出力部
を自分自身の容量部分に上に引き上げそこでビット線と
接続されており、従って高集積化に適している。尚、平
面図においては、セルプレート（205）とビット線（20
7）は省略されている。
第８図はポリパッドを用いて、ビット線の交差を実現し
たメモリセルの平面図である。図から明らかなように、
交差部分のために、余分な面積を必要としないという利
点がある。
たメモリセルの平面図である。図から明らかなように、
交差部分のために、余分な面積を必要としないという利
点がある。
この発明に係る半導体記憶装置は、対をなしこの対の各
々が交差がするビット線と、このビット線と交差する４
本のダミーワード線を設け、ダミーワード線をビット線
の交差部に配置したため、ビット線対の各々に容量結合
によるノイズが等しい重畳し、また選択されたメモリセ
ルに対して正規に対応するダミーセルが全てのビット線
対で得られる。更には、ダミーワード線をビット線対の
交差部に配置して、一部ワードドライバの出力を交差さ
せて、ワード線に接続するようにしたため、ダミーワー
ド線の選択の論理が非常に簡単で、しかも面積の増加を
極力抑えられる効果がある。
々が交差がするビット線と、このビット線と交差する４
本のダミーワード線を設け、ダミーワード線をビット線
の交差部に配置したため、ビット線対の各々に容量結合
によるノイズが等しい重畳し、また選択されたメモリセ
ルに対して正規に対応するダミーセルが全てのビット線
対で得られる。更には、ダミーワード線をビット線対の
交差部に配置して、一部ワードドライバの出力を交差さ
せて、ワード線に接続するようにしたため、ダミーワー
ド線の選択の論理が非常に簡単で、しかも面積の増加を
極力抑えられる効果がある。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図のメモリセル部をやや詳しく示した図、第３図はダ
ミーワード線のデコード論理図、第４図はダミーワード
線の他のデコード論理図、第５図はこの発明の他の実施
例を示す構成図、第６図はこの発明の第２の他の実施例
を示す構成図、第７図はこの発明のメモリアレイ構成に
適するメモリセルを示す平面図と断面図、第８図はこの
発明になるビット線対の交差部の平面図、第９図は従来
の半導体記憶装置の構成を示すブロック図、第10図は第
９図に示された行プリデコーダの主要部の詳細な構成を
示す図、第11図は第９図に示されたΦｘサブデコーダの
主要部の詳細な構成を示す図、第12図は第９図に示され
るメモリセルアレイ及びその周辺部の詳細な構成図、第
13図は第12図の主要部のさらに詳細な構成を示す回路
図、第14図は従来は半導体記憶装置のダミーワード線の
デコード論理図、第15図は第12図の主要部のさらに詳細
な構成を示す構成図、第16図は従来の半導体記憶装置の
動作を説明するためのタイミングチャート、第17図及び
第18図は従来の半導体記憶装置に存在する容量を示す
図、第19図は交差型ビット線構成を有する半導体記憶装
置の例を示す構成図、第20図は交差型ビット線構成を有
する半導体記憶装置に従来のダミーセル方式を適用した
例を示す図である。 図中、BL,BLはビット線、WLはワード線、MCはメモリセ
ル、DWLはダミーワードドライバ回路を示す。 尚、各図中同一符号は同一または相当部分を示す。
１図のメモリセル部をやや詳しく示した図、第３図はダ
ミーワード線のデコード論理図、第４図はダミーワード
線の他のデコード論理図、第５図はこの発明の他の実施
例を示す構成図、第６図はこの発明の第２の他の実施例
を示す構成図、第７図はこの発明のメモリアレイ構成に
適するメモリセルを示す平面図と断面図、第８図はこの
発明になるビット線対の交差部の平面図、第９図は従来
の半導体記憶装置の構成を示すブロック図、第10図は第
９図に示された行プリデコーダの主要部の詳細な構成を
示す図、第11図は第９図に示されたΦｘサブデコーダの
主要部の詳細な構成を示す図、第12図は第９図に示され
るメモリセルアレイ及びその周辺部の詳細な構成図、第
13図は第12図の主要部のさらに詳細な構成を示す回路
図、第14図は従来は半導体記憶装置のダミーワード線の
デコード論理図、第15図は第12図の主要部のさらに詳細
な構成を示す構成図、第16図は従来の半導体記憶装置の
動作を説明するためのタイミングチャート、第17図及び
第18図は従来の半導体記憶装置に存在する容量を示す
図、第19図は交差型ビット線構成を有する半導体記憶装
置の例を示す構成図、第20図は交差型ビット線構成を有
する半導体記憶装置に従来のダミーセル方式を適用した
例を示す図である。 図中、BL,BLはビット線、WLはワード線、MCはメモリセ
ル、DWLはダミーワードドライバ回路を示す。 尚、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (3)
- 【請求項１】ビット線２本が対をなし、上記各ビット線
対は少なくとも１箇所で交差部分を持ち、かつ該各ビッ
ト線対を構成する各ビット線は、隣接するビット線対の
各々のビット線と隣接するそれぞれの部分の長さが等し
くなるよう配置され、このビット線とマトリックス状に
交差するワード線と、これらビット線とワード線の交点
に配せられたメモリセルと、前記ビット線と交差する第
１〜４のダミーワード線と、これらビット線とダミーワ
ード線の交点に配せられたダミーセルとから構成され、
第１及び第２のダミーワード線が、上記ビット線対の交
差部分に配置され、第３及び第４のダミーワード線が上
記ビット線対の他の交差部分に配置されてなることを特
徴とする半導体記憶装置。 - 【請求項２】ビット線２本が対をなし、上記各ビット線
対は少なくとも１箇所で交差部分を持ち、かつ該各ビッ
ト線対を構成する各ビット線は、隣接するビット線対の
各々のビット線と隣接するそれぞれの部分の長さが等し
くなるよう配置され、このビット線とマトリックス状に
交差するワード線と、これらビット線とワード線の交点
に配せられたメモリセルとワード線を駆動するワードド
ライバ回路とから構成され、少なくとも一部において、
ワードドライバーの出力が交差して上記ワード線に接続
されてなることを特徴とする半導体記憶装置。 - 【請求項３】ビット線２本が対をなし、上記各ビット線
は少なくとも１箇所で交差部分を持ち、このビット線と
マトリックス状に交差するワード線と、これらビット線
とワード線の交点に配せられたメモリセルと、上記メモ
リセルとビット線は、局所的な別の配線層を経由して容
量部上で接続されるように構成された半導体記憶装置に
おいて、 上記ビット線の交差部分が、上記局所的な別の配線層と
配線層により交差して形成された半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217108A JPH0713858B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
| US07/400,898 US4977542A (en) | 1988-08-30 | 1989-08-30 | Dynamic semiconductor memory device of a twisted bit line system having improved reliability of readout |
| US07/603,961 US5088064A (en) | 1988-08-30 | 1990-10-24 | Dynamic semiconductor memory device of a twisted bit line system having improved reliability of readout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217108A JPH0713858B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0264990A JPH0264990A (ja) | 1990-03-05 |
| JPH0713858B2 true JPH0713858B2 (ja) | 1995-02-15 |
Family
ID=16698975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217108A Expired - Lifetime JPH0713858B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4977542A (ja) |
| JP (1) | JPH0713858B2 (ja) |
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| KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
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