JP2000243961A - 半導体素子のゲート酸化膜の形成方法 - Google Patents
半導体素子のゲート酸化膜の形成方法Info
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Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 窒素含有量の異なるガスを使用した第１次、
第２次酸化／窒化工程でゲート絶縁層を形成して素子の
動作特性を向上させる。 【解決手段】 ゲート酸化膜の形成方法は、半導体基板
を準備する工程と、半導体基板上に、窒素含有量が５％
未満の酸素窒素混成ガスの雰囲気下で熱処理を進行して
第１次酸化窒化膜を形成する工程と、窒素含有量が５％
以上の酸素窒素混成ガスの雰囲気下で熱処理を進行して
第２次酸化窒化膜を形成する工程とを含む。
第２次酸化／窒化工程でゲート絶縁層を形成して素子の
動作特性を向上させる。 【解決手段】 ゲート酸化膜の形成方法は、半導体基板
を準備する工程と、半導体基板上に、窒素含有量が５％
未満の酸素窒素混成ガスの雰囲気下で熱処理を進行して
第１次酸化窒化膜を形成する工程と、窒素含有量が５％
以上の酸素窒素混成ガスの雰囲気下で熱処理を進行して
第２次酸化窒化膜を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特に半導体素子のゲート酸化膜の形成方法に関す
る。
し、特に半導体素子のゲート酸化膜の形成方法に関す
る。
【０００２】
【従来の技術】一般的に、ゲート酸化膜の形成方法で
は、炉を使った熱酸化（thermal oxidation)工程が主に
行われる。しかし、熱酸化工程で形成されるゲート酸化
膜は、素子の高集積化に従って要求される誘電率特性を
満たせないので、Ｎ2Ｏ又はＮＯガスを使用したＲＴＰ
（高速熱処理：Rapid Thermal Process)酸化工程が新た
に提案されている。
は、炉を使った熱酸化（thermal oxidation)工程が主に
行われる。しかし、熱酸化工程で形成されるゲート酸化
膜は、素子の高集積化に従って要求される誘電率特性を
満たせないので、Ｎ2Ｏ又はＮＯガスを使用したＲＴＰ
（高速熱処理：Rapid Thermal Process)酸化工程が新た
に提案されている。
【０００３】以下、添付の図面を参照して従来技術の半
導体素子のゲート酸化膜の形成に関して説明する。図１
乃至図８には従来技術の半導体素子のゲート酸化膜の工
程が示される。ＲＴＰ酸化工程による従来技術のゲート
酸化膜の形成工程では、まず、図１に示すように、半導
体基板１の素子隔離領域にフィールド酸化工程で素子隔
離層２を形成する。それから、前記素子隔離層２により
区画された活性領域上に、後続工程時に基板に与えられ
る損傷を抑えるための犠牲酸化膜７を形成する。ここ
で、活性領域はＮＭＯＳ、ＰＭＯＳトランジスタ形成領
域を含む。そして、前記犠牲酸化膜７の形成されたＰＭ
ＯＳトランジスタ形成領域上にフォトレジスト３層を形
成し、これをマスクとしてＮＭＯＳトランジスタ形成領
域にＰ形ウェルを形成するための不純物を注入する（P-
Well I/I）。
導体素子のゲート酸化膜の形成に関して説明する。図１
乃至図８には従来技術の半導体素子のゲート酸化膜の工
程が示される。ＲＴＰ酸化工程による従来技術のゲート
酸化膜の形成工程では、まず、図１に示すように、半導
体基板１の素子隔離領域にフィールド酸化工程で素子隔
離層２を形成する。それから、前記素子隔離層２により
区画された活性領域上に、後続工程時に基板に与えられ
る損傷を抑えるための犠牲酸化膜７を形成する。ここ
で、活性領域はＮＭＯＳ、ＰＭＯＳトランジスタ形成領
域を含む。そして、前記犠牲酸化膜７の形成されたＰＭ
ＯＳトランジスタ形成領域上にフォトレジスト３層を形
成し、これをマスクとしてＮＭＯＳトランジスタ形成領
域にＰ形ウェルを形成するための不純物を注入する（P-
Well I/I）。
【０００４】図２に示すように、フォトレジスト３層を
除去し、ＮＭＯＳトランジスタ形成領域上に再びフォト
レジスト４層を形成し、これをマスクとしてＰＭＯＳト
ランジスタ形成領域にｎ形ウェルを形成するための不純
物を注入する（N-Well I/I）。そして、図３に示すよう
に、ウェル拡散工程でＰ形ウェル５、ｎ形ウェル６を形
成する。
除去し、ＮＭＯＳトランジスタ形成領域上に再びフォト
レジスト４層を形成し、これをマスクとしてＰＭＯＳト
ランジスタ形成領域にｎ形ウェルを形成するための不純
物を注入する（N-Well I/I）。そして、図３に示すよう
に、ウェル拡散工程でＰ形ウェル５、ｎ形ウェル６を形
成する。
【０００５】その後、図４に示すように、ｎ形ウェル６
の形成されたＰＭＯＳトランジスタ形成領域上にフォト
レジスト８層を形成し、トランジスタのしきい電圧（Ｖ
T）を調節するための不純物イオンをＰ形ウェル５の形
成されたＮＭＯＳトランジスタ形成領域上に注入する
（NMOS VT I/I）。そして、図５に示すように、前記フ
ォトレジスト８層を除去し、Ｐ形ウェル５の形成された
ＮＭＯＳトランジスタ形成領域上に再びフォトレジスト
９層を形成し、ｎ形ウェル６の形成されたＰＭＯＳトラ
ンジスタ形成領域にトランジスタのしきい電圧を調節す
るための不純物イオンを注入する（PMOS VT I/I）。
の形成されたＰＭＯＳトランジスタ形成領域上にフォト
レジスト８層を形成し、トランジスタのしきい電圧（Ｖ
T）を調節するための不純物イオンをＰ形ウェル５の形
成されたＮＭＯＳトランジスタ形成領域上に注入する
（NMOS VT I/I）。そして、図５に示すように、前記フ
ォトレジスト８層を除去し、Ｐ形ウェル５の形成された
ＮＭＯＳトランジスタ形成領域上に再びフォトレジスト
９層を形成し、ｎ形ウェル６の形成されたＰＭＯＳトラ
ンジスタ形成領域にトランジスタのしきい電圧を調節す
るための不純物イオンを注入する（PMOS VT I/I）。
【０００６】次に、図６に示すように、前記ウェル領域
を形成するための不純物注入工程としきい電圧を調節す
るための不純物イオン注入工程時に基板に与えられる損
傷を防止するための犠牲酸化膜７を除去する。そして、
図７に示すように、炉を利用してＯ2ガス雰囲気で乾式
酸化工程を遂行してゲート酸化膜１０を形成する。又
は、パイロシステムファーネス（Pyro system furnace)
を使って湿式酸化工程でゲート酸化膜を形成する。
を形成するための不純物注入工程としきい電圧を調節す
るための不純物イオン注入工程時に基板に与えられる損
傷を防止するための犠牲酸化膜７を除去する。そして、
図７に示すように、炉を利用してＯ2ガス雰囲気で乾式
酸化工程を遂行してゲート酸化膜１０を形成する。又
は、パイロシステムファーネス（Pyro system furnace)
を使って湿式酸化工程でゲート酸化膜を形成する。
【０００７】前記酸化方法と違って、図８に示すよう
に、ＲＴＰ装置を使用してＮ2Ｏガス又はＮＯガス雰囲
気で酸化／窒化（oxynitridation)工程を遂行して窒素
含有のゲート酸化膜１１を形成する。図示しないが、例
えば後続の工程では、ゲート酸化膜１０、１１の形成さ
れた半導体基板１の全面にポリシリコン、バリヤメタ
ル、ゲート金属、ゲートキャッピング層を形成し選択的
にパターニングしてゲートラインを形成する。
に、ＲＴＰ装置を使用してＮ2Ｏガス又はＮＯガス雰囲
気で酸化／窒化（oxynitridation)工程を遂行して窒素
含有のゲート酸化膜１１を形成する。図示しないが、例
えば後続の工程では、ゲート酸化膜１０、１１の形成さ
れた半導体基板１の全面にポリシリコン、バリヤメタ
ル、ゲート金属、ゲートキャッピング層を形成し選択的
にパターニングしてゲートラインを形成する。
【０００８】このような従来技術の熱酸化によるゲート
酸化膜の場合、素子に要求される誘電率を満たすために
ゲート酸化膜の厚さを５０×１０-10ｍ以下に形成す
る。しかし、ゲート酸化膜の厚さが５０×１０-10ｍ以
下の場合は、電子のトンネリングが起こり、素子の動作
特性が低下する。このような問題を解決するためのＮ2
Ｏガス又はＮＯガスを利用したＲＴＰ酸化／窒化膜の場
合は、高集積素子に要求される誘電率が得られる。
酸化膜の場合、素子に要求される誘電率を満たすために
ゲート酸化膜の厚さを５０×１０-10ｍ以下に形成す
る。しかし、ゲート酸化膜の厚さが５０×１０-10ｍ以
下の場合は、電子のトンネリングが起こり、素子の動作
特性が低下する。このような問題を解決するためのＮ2
Ｏガス又はＮＯガスを利用したＲＴＰ酸化／窒化膜の場
合は、高集積素子に要求される誘電率が得られる。
【０００９】
【発明が解決しようとする課題】ところが、このような
従来技術の半導体素子のゲート酸化膜は次のような問題
がある。
従来技術の半導体素子のゲート酸化膜は次のような問題
がある。
【００１０】第１に、炉装置を利用した酸化膜の場合
は、高集積化素子で要求される誘電率を得にくく、誘電
率を高めるために酸化膜の厚さを５０×１０-10ｍ以下
に低めて形成した場合は、電子トンネリング現象が発生
してゲート絶縁層として使うことができない。
は、高集積化素子で要求される誘電率を得にくく、誘電
率を高めるために酸化膜の厚さを５０×１０-10ｍ以下
に低めて形成した場合は、電子トンネリング現象が発生
してゲート絶縁層として使うことができない。
【００１１】第２に、ＲＴＰ装置を使用してＮ2Ｏガス
又はＮＯガス雰囲気で形成した酸化／窒化膜の場合は、
酸化／窒化膜と基板との界面部分の窒素含有量の増加や
界面の粗さの増加により、ゲート絶縁層のブレーキダウ
ン電圧の低下及び漏洩電流の増加によるＴＤＤＢ（Time
Dependent Dielectric Breakdown）特性が低下する。
これは素子の信頼性を低下させる。
又はＮＯガス雰囲気で形成した酸化／窒化膜の場合は、
酸化／窒化膜と基板との界面部分の窒素含有量の増加や
界面の粗さの増加により、ゲート絶縁層のブレーキダウ
ン電圧の低下及び漏洩電流の増加によるＴＤＤＢ（Time
Dependent Dielectric Breakdown）特性が低下する。
これは素子の信頼性を低下させる。
【００１２】本発明は、このような従来技術の半導体素
子のゲート酸化膜の問題を解決するためになされたもの
で、その目的は動作特性が向上された半導体素子のゲー
ト酸化膜の形成方法を提供することにある。
子のゲート酸化膜の問題を解決するためになされたもの
で、その目的は動作特性が向上された半導体素子のゲー
ト酸化膜の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明は、窒素含有量の異なるガスを使
用した第１次、第２次酸化／窒化工程でゲート絶縁層を
形成して素子の動作特性を向上させる半導体素子のゲー
ト酸化膜の形成方法を提供する。その半導体素子のゲー
ト酸化膜の形成方法は、半導体基板を準備する工程と、
窒素含有量が５％未満の酸素窒素混成ガスの雰囲気下で
熱処理を遂行して半導体基板上に第１次酸化窒化膜を形
成する工程（第１熱酸化工程）と、窒素含有量が５％以
上の酸素窒素混成ガスの雰囲気下で熱処理を遂行して第
２次酸化窒化膜を形成する工程（第２熱酸化工程）とを
含むことを要旨とする。
めに、請求項１の発明は、窒素含有量の異なるガスを使
用した第１次、第２次酸化／窒化工程でゲート絶縁層を
形成して素子の動作特性を向上させる半導体素子のゲー
ト酸化膜の形成方法を提供する。その半導体素子のゲー
ト酸化膜の形成方法は、半導体基板を準備する工程と、
窒素含有量が５％未満の酸素窒素混成ガスの雰囲気下で
熱処理を遂行して半導体基板上に第１次酸化窒化膜を形
成する工程（第１熱酸化工程）と、窒素含有量が５％以
上の酸素窒素混成ガスの雰囲気下で熱処理を遂行して第
２次酸化窒化膜を形成する工程（第２熱酸化工程）とを
含むことを要旨とする。
【００１４】請求項２の発明は、請求項１において、第
１熱酸化工程は、ＮＯ／Ｏ2ガス雰囲気でＯ2ガスに対す
るＮＯガスの比を２０％以下にして遂行され、第２熱酸
化工程は、ＮＯ／Ｏ2ガス雰囲気でＯ2ガスに対するＮＯ
ガスの比を２０％以上にして遂行されることを要旨とす
る。
１熱酸化工程は、ＮＯ／Ｏ2ガス雰囲気でＯ2ガスに対す
るＮＯガスの比を２０％以下にして遂行され、第２熱酸
化工程は、ＮＯ／Ｏ2ガス雰囲気でＯ2ガスに対するＮＯ
ガスの比を２０％以上にして遂行されることを要旨とす
る。
【００１５】請求項３の発明は、請求項１において、Ｒ
ＴＰ装置を使用して１．３３ｋＰａ（１０Ｔｏｒｒ）〜
１０１．３ｋＰａ（７６０Ｔｏｒｒ）の圧力と７００〜
１１５０℃の温度で第１、第２熱酸化工程を遂行するこ
とを要旨とする。
ＴＰ装置を使用して１．３３ｋＰａ（１０Ｔｏｒｒ）〜
１０１．３ｋＰａ（７６０Ｔｏｒｒ）の圧力と７００〜
１１５０℃の温度で第１、第２熱酸化工程を遂行するこ
とを要旨とする。
【００１６】請求項４の発明は、請求項１において、半
導体基板に接するゲート絶縁膜の下層部の窒素含有量が
１atomic％以下になるように第１、第２熱酸化工程を遂
行することを要旨とする。
導体基板に接するゲート絶縁膜の下層部の窒素含有量が
１atomic％以下になるように第１、第２熱酸化工程を遂
行することを要旨とする。
【００１７】請求項５の発明は、半導体基板を準備する
工程と、半導体基板上に、窒素含有量が５％未満の酸素
窒素混成ガスの雰囲気下で熱処理を進行して第１次酸化
窒化膜を形成する工程（第１熱酸化工程）と、酸素を含
む窒素化合物ガスの雰囲気下で熱処理を進行して第２酸
化窒化膜を形成する工程（第２熱酸化工程）とを備える
ことを要旨とする。
工程と、半導体基板上に、窒素含有量が５％未満の酸素
窒素混成ガスの雰囲気下で熱処理を進行して第１次酸化
窒化膜を形成する工程（第１熱酸化工程）と、酸素を含
む窒素化合物ガスの雰囲気下で熱処理を進行して第２酸
化窒化膜を形成する工程（第２熱酸化工程）とを備える
ことを要旨とする。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して本発
明による半導体素子のゲート酸化膜の形成方法に関して
説明する。
明による半導体素子のゲート酸化膜の形成方法に関して
説明する。
【００１９】図９乃至図１６には、本発明による半導体
素子のゲート酸化膜の工程が示される。本発明によるゲ
ート酸化膜の形成工程では、窒素含有量の異なったガス
雰囲気下で第１、第２の酸化／窒化工程が行われる。即
ち、第１次酸化／窒化工程ではＮＯ／Ｏ2ガスを使用
し、この時のＯ2ガスに対するＮＯガスの比率は２０％
未満である。そして第２次酸化／窒化工程ではＮＯ／Ｏ
2ガス又はＮ2Ｏガスを使用し、ＮＯ／Ｏ2ガスを使用す
る場合のＯ2ガスに対するＮＯガスの比率は２０％以上
である。
素子のゲート酸化膜の工程が示される。本発明によるゲ
ート酸化膜の形成工程では、窒素含有量の異なったガス
雰囲気下で第１、第２の酸化／窒化工程が行われる。即
ち、第１次酸化／窒化工程ではＮＯ／Ｏ2ガスを使用
し、この時のＯ2ガスに対するＮＯガスの比率は２０％
未満である。そして第２次酸化／窒化工程ではＮＯ／Ｏ
2ガス又はＮ2Ｏガスを使用し、ＮＯ／Ｏ2ガスを使用す
る場合のＯ2ガスに対するＮＯガスの比率は２０％以上
である。
【００２０】まず、図９に示すように、半導体基板２１
の素子隔離領域にフィールド酸化工程で素子隔離層２２
を形成する。それから、前記素子隔離層２２により区画
された活性領域上に、後続工程時に基板に与えられる損
傷を抑えるための犠牲酸化膜２４を形成する。ここで、
活性領域はＮＭＯＳ、ＰＭＯＳトランジスタ形成領域を
含む。そして、前記犠牲酸化膜２４の形成されたＰＭＯ
Ｓトランジスタ形成領域上にフォトレジスト２３ａ層を
形成し、これをマスクとしてＮＭＯＳトランジスタ形成
領域にＰ形ウェルを形成するための不純物を注入する。
の素子隔離領域にフィールド酸化工程で素子隔離層２２
を形成する。それから、前記素子隔離層２２により区画
された活性領域上に、後続工程時に基板に与えられる損
傷を抑えるための犠牲酸化膜２４を形成する。ここで、
活性領域はＮＭＯＳ、ＰＭＯＳトランジスタ形成領域を
含む。そして、前記犠牲酸化膜２４の形成されたＰＭＯ
Ｓトランジスタ形成領域上にフォトレジスト２３ａ層を
形成し、これをマスクとしてＮＭＯＳトランジスタ形成
領域にＰ形ウェルを形成するための不純物を注入する。
【００２１】図１０に示すように、フォトレジスト２３
ａ層を除去し、ＮＭＯＳトランジスタ形成領域上に再び
フォトレジスト２３ｂ層を形成し、これをマスクとして
ＰＭＯＳトランジスタ形成領域にｎ形ウェルを形成する
ための不純物を注入する。そして図１１に示すように、
ウェル拡散工程でＰ形ウェル２５、ｎ形ウェル２６を形
成する。
ａ層を除去し、ＮＭＯＳトランジスタ形成領域上に再び
フォトレジスト２３ｂ層を形成し、これをマスクとして
ＰＭＯＳトランジスタ形成領域にｎ形ウェルを形成する
ための不純物を注入する。そして図１１に示すように、
ウェル拡散工程でＰ形ウェル２５、ｎ形ウェル２６を形
成する。
【００２２】その後、図１２に示すように、ｎ形ウェル
２６の形成されたＮＭＯＳトランジスタ形成領域上にフ
ォトレジスト２３ｃ層を形成し、ｐ形ウェル２５の形成
されたＰＭＯＳトランジスタ形成領域にトランジスタの
しきい電圧を調節するための不純物イオンを注入する。
そして、図１３に示すように、フォトレジスト２３ｃ層
を除去し、ｐ形ウェル２５の形成されたＮＭＯＳトラン
ジスタ形成領域にフォトレジスト層２３ｄを形成し、ｎ
形ウェル２６の形成されたＰＭＯＳトランジスタ形成領
域にトランジスタのしきい電圧を調節するための不純物
イオンを注入する。
２６の形成されたＮＭＯＳトランジスタ形成領域上にフ
ォトレジスト２３ｃ層を形成し、ｐ形ウェル２５の形成
されたＰＭＯＳトランジスタ形成領域にトランジスタの
しきい電圧を調節するための不純物イオンを注入する。
そして、図１３に示すように、フォトレジスト２３ｃ層
を除去し、ｐ形ウェル２５の形成されたＮＭＯＳトラン
ジスタ形成領域にフォトレジスト層２３ｄを形成し、ｎ
形ウェル２６の形成されたＰＭＯＳトランジスタ形成領
域にトランジスタのしきい電圧を調節するための不純物
イオンを注入する。
【００２３】図１４に示すように、前記ウェル領域を形
成するための不純物注入工程としきい電圧を調節するた
めの不純物イオン注入工程時に基板に与えられる損傷を
防止するための犠牲酸化膜２４を除去する。そして、図
１５に示すように、ＲＴＰ装置を利用して酸化均一度
（Oxidation uniformity)の優秀なＮＯ／Ｏ2ガス雰囲気
で第１次酸化／窒化工程を遂行して第１次酸化窒化膜２
７を形成する。ここで、Ｏ2ガスに対するＮＯガスの比
は２０％未満とする。そして、第１次酸化／窒化工程時
の全体ガスに対する窒素のみの含有比率は１０％未満で
ある。このように、第１次酸化／窒化工程時にＯ2ガス
に対するＮＯガスの比を１０％にして工程を行う場合に
最も優秀な特性のゲート酸化膜を形成することができ
る。即ち、全体ガスに対する窒素のみの含有比率が５％
以下の場合に最も優秀な特性のゲート酸化膜が形成され
る。
成するための不純物注入工程としきい電圧を調節するた
めの不純物イオン注入工程時に基板に与えられる損傷を
防止するための犠牲酸化膜２４を除去する。そして、図
１５に示すように、ＲＴＰ装置を利用して酸化均一度
（Oxidation uniformity)の優秀なＮＯ／Ｏ2ガス雰囲気
で第１次酸化／窒化工程を遂行して第１次酸化窒化膜２
７を形成する。ここで、Ｏ2ガスに対するＮＯガスの比
は２０％未満とする。そして、第１次酸化／窒化工程時
の全体ガスに対する窒素のみの含有比率は１０％未満で
ある。このように、第１次酸化／窒化工程時にＯ2ガス
に対するＮＯガスの比を１０％にして工程を行う場合に
最も優秀な特性のゲート酸化膜を形成することができ
る。即ち、全体ガスに対する窒素のみの含有比率が５％
以下の場合に最も優秀な特性のゲート酸化膜が形成され
る。
【００２４】図１６に示すように、Ｎ2Ｏガス又はＮＯ
／Ｏ2ガス雰囲気で第２次酸化／窒化工程を実施して第
２次酸化窒化膜２８を形成する。ここで、ＮＯ／Ｏ2ガ
スを使用して熱処理する場合、Ｏ2ガスに対するＮＯガ
スの比は２０％以上とする。そして、第２次酸化／窒化
工程時の全体ガスに対する窒素のみの含有比率は１０％
以上である。このような第２次酸化／窒化工程時にＯ2
ガスに対するＮＯガスの比を６０〜７０％にして工程を
行う場合に最も優秀な特性のゲート酸化膜を形成するこ
とができる。即ち、全体ガスに対する窒素のみの含有比
率が３０〜３５％以下の場合に最も優秀な特性のゲート
酸化膜が形成される。このような第１次、第２次酸化／
窒化工程は、１．３３ｋＰａ（１０Ｔｏｒｒ）〜１０
１．３ｋＰａ（７６０Ｔｏｒｒ）の圧力や７００〜１１
５０℃の温度で行われる。
／Ｏ2ガス雰囲気で第２次酸化／窒化工程を実施して第
２次酸化窒化膜２８を形成する。ここで、ＮＯ／Ｏ2ガ
スを使用して熱処理する場合、Ｏ2ガスに対するＮＯガ
スの比は２０％以上とする。そして、第２次酸化／窒化
工程時の全体ガスに対する窒素のみの含有比率は１０％
以上である。このような第２次酸化／窒化工程時にＯ2
ガスに対するＮＯガスの比を６０〜７０％にして工程を
行う場合に最も優秀な特性のゲート酸化膜を形成するこ
とができる。即ち、全体ガスに対する窒素のみの含有比
率が３０〜３５％以下の場合に最も優秀な特性のゲート
酸化膜が形成される。このような第１次、第２次酸化／
窒化工程は、１．３３ｋＰａ（１０Ｔｏｒｒ）〜１０
１．３ｋＰａ（７６０Ｔｏｒｒ）の圧力や７００〜１１
５０℃の温度で行われる。
【００２５】図示してないが、後続の工程で、前記のゲ
ート酸化膜２８の形成された半導体基板２１の全面に、
ポリシリコン、バリヤメタル、ゲート金属、ゲートキャ
ッピング層を形成し選択的にパターニングしてゲートラ
インを形成する。
ート酸化膜２８の形成された半導体基板２１の全面に、
ポリシリコン、バリヤメタル、ゲート金属、ゲートキャ
ッピング層を形成し選択的にパターニングしてゲートラ
インを形成する。
【００２６】以下、このような工程で形成された本発明
によるゲート酸化膜の動作特性に関して説明する。図１
７乃至図１９のグラフは本発明によるゲート酸化膜のブ
レーキダウン電圧の特性を示す。図２０乃至図２２のグ
ラフは本発明によるゲート酸化膜の漏洩電流の特性を示
す。図２３のグラフは本発明によるゲート酸化膜のＴＤ
ＤＢ特性を示す。
によるゲート酸化膜の動作特性に関して説明する。図１
７乃至図１９のグラフは本発明によるゲート酸化膜のブ
レーキダウン電圧の特性を示す。図２０乃至図２２のグ
ラフは本発明によるゲート酸化膜の漏洩電流の特性を示
す。図２３のグラフは本発明によるゲート酸化膜のＴＤ
ＤＢ特性を示す。
【００２７】本発明による半導体素子のゲート酸化膜の
形成工程は、第１次酸化／窒化工程におけるＯ2ガスに
対するＮＯガスの比を２０％未満にして行われる。この
ような第１次酸化／窒化工程で形成される酸化窒化膜中
の酸化膜成分は窒化膜成分より高い。
形成工程は、第１次酸化／窒化工程におけるＯ2ガスに
対するＮＯガスの比を２０％未満にして行われる。この
ような第１次酸化／窒化工程で形成される酸化窒化膜中
の酸化膜成分は窒化膜成分より高い。
【００２８】第１次酸化窒化膜２７において酸化膜成分
の方を高く形成する理由は、誘電率は低くなるが半導体
基板２１とゲート酸化膜との間の界面特性を安定化させ
る役割を果たすためである。これは、酸化膜の結晶構造
が窒化膜に比べて安定的であり界面で電荷を捕獲（char
ge trap)するダングリングボンド（dangling bond)が少
ないためである。
の方を高く形成する理由は、誘電率は低くなるが半導体
基板２１とゲート酸化膜との間の界面特性を安定化させ
る役割を果たすためである。これは、酸化膜の結晶構造
が窒化膜に比べて安定的であり界面で電荷を捕獲（char
ge trap)するダングリングボンド（dangling bond)が少
ないためである。
【００２９】そして、第２次酸化／窒化工程でＯ2ガス
に対するＮＯガスの比を２０％以上にして工程を遂行す
る。このような第２次酸化／窒化工程で形成される酸化
窒化膜は、窒化膜成分の方が酸化膜成分に比べて高い。
このように、第２次酸化窒化膜２８において窒化膜成分
を高く形成する理由は、膜の誘電率を高めることができ
るためである。
に対するＮＯガスの比を２０％以上にして工程を遂行す
る。このような第２次酸化／窒化工程で形成される酸化
窒化膜は、窒化膜成分の方が酸化膜成分に比べて高い。
このように、第２次酸化窒化膜２８において窒化膜成分
を高く形成する理由は、膜の誘電率を高めることができ
るためである。
【００３０】即ち、ゲート絶縁層を以上のような工程で
形成すると、半導体基板２１と接する部分の第２次酸化
窒化膜２８の窒素の含有量が１atomic％以下になり、半
導体基板２１と第２次酸化窒化膜２８との界面の粗さが
小さくなる。これは、酸化膜の成長時に使われるＮＯガ
スの含有量を希釈して第２次酸化窒化膜２８を形成して
膜の均一度を向上させたためである。膜の均一度が向上
し、実際素子動作時に図１７乃至図１９に示すように、
ブレーキダウン電圧の特性が向上する。
形成すると、半導体基板２１と接する部分の第２次酸化
窒化膜２８の窒素の含有量が１atomic％以下になり、半
導体基板２１と第２次酸化窒化膜２８との界面の粗さが
小さくなる。これは、酸化膜の成長時に使われるＮＯガ
スの含有量を希釈して第２次酸化窒化膜２８を形成して
膜の均一度を向上させたためである。膜の均一度が向上
し、実際素子動作時に図１７乃至図１９に示すように、
ブレーキダウン電圧の特性が向上する。
【００３１】図１７、１８，１９は、炉によるＳｉ
Ｏ2、ＲＴＮ（Rapid Thermal Nitridation）によるＮ2
Ｏでの酸化物、及び本発明のＲＴＰによる酸化物のブレ
ーキダウン電圧の特性を比較する。グラフのｘ軸はブレ
ーキダウン電圧を示す。単位はＭＶ／ｃｍであり、ＭＶ
はメガボルト（Mega Voltage）を示し、ｃｍはゲート絶
縁膜の厚さをｃｍ単位に換算したものである。ｙ軸は全
体素子のうちブレーキダウンした素子の比率を示す。グ
ラフの解釈では、ブレーキダウン電圧の高い値でブレー
キダウンされる素子の比率が高いほど良質のゲート絶縁
膜を有すると判断する。
Ｏ2、ＲＴＮ（Rapid Thermal Nitridation）によるＮ2
Ｏでの酸化物、及び本発明のＲＴＰによる酸化物のブレ
ーキダウン電圧の特性を比較する。グラフのｘ軸はブレ
ーキダウン電圧を示す。単位はＭＶ／ｃｍであり、ＭＶ
はメガボルト（Mega Voltage）を示し、ｃｍはゲート絶
縁膜の厚さをｃｍ単位に換算したものである。ｙ軸は全
体素子のうちブレーキダウンした素子の比率を示す。グ
ラフの解釈では、ブレーキダウン電圧の高い値でブレー
キダウンされる素子の比率が高いほど良質のゲート絶縁
膜を有すると判断する。
【００３２】図１７は、炉装置を利用して酸化膜を６５
×１０-10ｍの厚さに形成した場合のブレーキダウン電
圧の特性を示したものである。図１８は、ＲＴＰ装置を
利用してＮ2Ｏガス雰囲気で６５×１０-10ｍの厚さに酸
化窒化物膜を形成した場合のブレーキダウン電圧の特性
を示したものである。
×１０-10ｍの厚さに形成した場合のブレーキダウン電
圧の特性を示したものである。図１８は、ＲＴＰ装置を
利用してＮ2Ｏガス雰囲気で６５×１０-10ｍの厚さに酸
化窒化物膜を形成した場合のブレーキダウン電圧の特性
を示したものである。
【００３３】これに比べてブレーキダウン電圧の特性が
向上している図１９は、本発明の実施例のように、ＲＴ
Ｐ装置を利用して第１次酸化窒化膜を形成し、再びＮＯ
ガスの含量を希釈して第２次酸化窒化膜を形成して半導
体基板２１との界面の窒素の含有量を１atomic％以下に
したものである。
向上している図１９は、本発明の実施例のように、ＲＴ
Ｐ装置を利用して第１次酸化窒化膜を形成し、再びＮＯ
ガスの含量を希釈して第２次酸化窒化膜を形成して半導
体基板２１との界面の窒素の含有量を１atomic％以下に
したものである。
【００３４】本発明の場合、１８ＭＶでブレーキダウン
されて他の方法により形成されたゲート絶縁膜より耐圧
特性がよい。そして、第２次酸化窒化膜をゲート絶縁層
として使用する本発明の実施例では、漏洩電流の特性が
向上するのが分かる。
されて他の方法により形成されたゲート絶縁膜より耐圧
特性がよい。そして、第２次酸化窒化膜をゲート絶縁層
として使用する本発明の実施例では、漏洩電流の特性が
向上するのが分かる。
【００３５】図２０は、炉装置を利用して６５×１０
-10ｍの厚さの酸化膜を形成した場合を示したものであ
り、図２１はＲＴＰ装置を利用してＮ2Ｏガス雰囲気で
６５×１０-10ｍの厚さに酸化窒化膜を形成した場合の
漏洩電流の発生頻度を示したものである。これに比べて
本発明では、図２２に示すように、漏洩電流の特性が向
上している。ゲート絶縁膜による漏洩電流特性のグラフ
のｘ軸は漏洩電流（Ａ/ｃｍ2、Ａは電流単位、ｃｍ2は
ゲート絶縁膜の面積をｃｍ2に換算したのである。）を
示し、ｙ軸は全体素子の中で漏洩電流の発生した素子の
比率（頻度）を示し、炉によるＳｉＯ2、ＲＴＮによる
Ｎ2Ｏでの酸化物及び本発明のＲＴＰによる酸化物の漏
洩電流の特性を比較する。グラフの解釈では、漏洩電流
の低い値で発生する素子の比率が高いほど良質のゲート
絶縁膜を有し、本発明の場合１０Ｅ１９から漏洩電流が
発生し出し、他の方法により形成されたゲート絶縁膜に
比べて漏洩電流の発生が少ない。
-10ｍの厚さの酸化膜を形成した場合を示したものであ
り、図２１はＲＴＰ装置を利用してＮ2Ｏガス雰囲気で
６５×１０-10ｍの厚さに酸化窒化膜を形成した場合の
漏洩電流の発生頻度を示したものである。これに比べて
本発明では、図２２に示すように、漏洩電流の特性が向
上している。ゲート絶縁膜による漏洩電流特性のグラフ
のｘ軸は漏洩電流（Ａ/ｃｍ2、Ａは電流単位、ｃｍ2は
ゲート絶縁膜の面積をｃｍ2に換算したのである。）を
示し、ｙ軸は全体素子の中で漏洩電流の発生した素子の
比率（頻度）を示し、炉によるＳｉＯ2、ＲＴＮによる
Ｎ2Ｏでの酸化物及び本発明のＲＴＰによる酸化物の漏
洩電流の特性を比較する。グラフの解釈では、漏洩電流
の低い値で発生する素子の比率が高いほど良質のゲート
絶縁膜を有し、本発明の場合１０Ｅ１９から漏洩電流が
発生し出し、他の方法により形成されたゲート絶縁膜に
比べて漏洩電流の発生が少ない。
【００３６】図２３は、ゲート絶縁層の界面の粗さがよ
くなってＴＤＤＢ特性が向上したことを示し、誘電膜の
ブレーキダウンによる時間を示している。ここで、誘電
膜に蓄積される電荷が多いほど耐える時間が長いことが
分かる。
くなってＴＤＤＢ特性が向上したことを示し、誘電膜の
ブレーキダウンによる時間を示している。ここで、誘電
膜に蓄積される電荷が多いほど耐える時間が長いことが
分かる。
【００３７】グラフのｘ軸のＱｂｄ（charge breakdow
n）は、ブレーキダウンする電荷の量を示し、ｙ軸は全
体素子のうちブレーキダウンする比率を示す。グラフの
解釈では、ブレーキダウン時に誘電膜内に多量の電荷を
有しているほど良質のゲート絶縁膜と判断する。図２３
において三角印（１）は炉装置を利用して６５×１０-1
0ｍの厚さの酸化膜を形成した場合を示し、丸印（２）
はＲＴＰ装置を利用してＮ2Ｏガス雰囲気で６５×１０
-10ｍの厚さに酸化窒化物膜を形成した場合のＴＤＤＢ
特性を示す。そして、四角印（３）は本発明によるゲー
ト酸化膜のＴＤＤＢ特性を示したもので、最も優秀な特
性を有している。
n）は、ブレーキダウンする電荷の量を示し、ｙ軸は全
体素子のうちブレーキダウンする比率を示す。グラフの
解釈では、ブレーキダウン時に誘電膜内に多量の電荷を
有しているほど良質のゲート絶縁膜と判断する。図２３
において三角印（１）は炉装置を利用して６５×１０-1
0ｍの厚さの酸化膜を形成した場合を示し、丸印（２）
はＲＴＰ装置を利用してＮ2Ｏガス雰囲気で６５×１０
-10ｍの厚さに酸化窒化物膜を形成した場合のＴＤＤＢ
特性を示す。そして、四角印（３）は本発明によるゲー
ト酸化膜のＴＤＤＢ特性を示したもので、最も優秀な特
性を有している。
【００３８】本実施例によれば、以下の効果が得られ
る。 ・ 半導体基板とゲート酸化膜との界面部分のゲート酸
化膜の窒素含有量が上層部より低くしたので、ＴＤＤＢ
特性が向上して、ブレーキダウン電圧と漏洩電流の特性
が改善され、素子の動作特性が向上する。
る。 ・ 半導体基板とゲート酸化膜との界面部分のゲート酸
化膜の窒素含有量が上層部より低くしたので、ＴＤＤＢ
特性が向上して、ブレーキダウン電圧と漏洩電流の特性
が改善され、素子の動作特性が向上する。
【００３９】・ ゲート酸化膜の均一度が向上されるの
で、ブレーキダウン電圧の特性が向上し、漏洩電流が減
少する。 ・ 半導体基板に接するゲート絶縁膜の下層部の窒素含
有量が１atomic％以下になるので、ＴＤＤＢ特性が向上
する。
で、ブレーキダウン電圧の特性が向上し、漏洩電流が減
少する。 ・ 半導体基板に接するゲート絶縁膜の下層部の窒素含
有量が１atomic％以下になるので、ＴＤＤＢ特性が向上
する。
【００４０】
【発明の効果】本発明の半導体素子のゲート酸化膜の形
成方法によれば、以下の効果が得られる。
成方法によれば、以下の効果が得られる。
【００４１】請求項１、５に記載の発明によれば、半導
体基板とゲート酸化膜との界面部分のゲート酸化膜の窒
素含有量を上層部より低くなり、ＴＤＤＢ特性が向上し
て、ブレーキダウン電圧と漏洩電流の特性を改善して素
子の動作特性を向上させる効果がある。
体基板とゲート酸化膜との界面部分のゲート酸化膜の窒
素含有量を上層部より低くなり、ＴＤＤＢ特性が向上し
て、ブレーキダウン電圧と漏洩電流の特性を改善して素
子の動作特性を向上させる効果がある。
【００４２】請求項２、３に記載の発明によれば、ゲー
ト酸化膜の均一度の向上によってブレーキダウン電圧の
特性が向上し、漏洩電流が減少する効果がある。請求項
４に記載の発明によれば、半導体基板に接するゲート絶
縁膜の下層部の窒素含有量が１atomic％以下になるの
で、ＴＤＤＢ特性を向上させる効果がある。これは、第
１次酸化窒化膜における酸化膜の成分を高め、第２次酸
化窒化膜における窒化膜の成分を高くして、半導体基板
とゲート酸化膜との間の界面の特性を安定化させ、上層
部で膜の誘電率を高めるので素子の動作特性を向上させ
る効果がある。
ト酸化膜の均一度の向上によってブレーキダウン電圧の
特性が向上し、漏洩電流が減少する効果がある。請求項
４に記載の発明によれば、半導体基板に接するゲート絶
縁膜の下層部の窒素含有量が１atomic％以下になるの
で、ＴＤＤＢ特性を向上させる効果がある。これは、第
１次酸化窒化膜における酸化膜の成分を高め、第２次酸
化窒化膜における窒化膜の成分を高くして、半導体基板
とゲート酸化膜との間の界面の特性を安定化させ、上層
部で膜の誘電率を高めるので素子の動作特性を向上させ
る効果がある。
【図１】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図２】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図３】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図４】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図５】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図６】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図７】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図８】 従来の半導体素子のゲート酸化膜の製造工程
を説明するための図。
を説明するための図。
【図９】 本発明による半導体素子のゲート酸化膜の製
造工程を説明するための図。
造工程を説明するための図。
【図１０】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１１】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１２】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１３】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１４】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１５】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１６】 本発明による半導体素子のゲート酸化膜の
製造工程を説明するための図。
製造工程を説明するための図。
【図１７】 本発明によるゲート酸化膜のブレーキダウ
ン電圧の特性を示したグラフ。
ン電圧の特性を示したグラフ。
【図１８】 本発明によるゲート酸化膜のブレーキダウ
ン電圧の特性を示したグラフ。
ン電圧の特性を示したグラフ。
【図１９】 本発明によるゲート酸化膜のブレーキダウ
ン電圧の特性を示したグラフ。
ン電圧の特性を示したグラフ。
【図２０】 本発明によるゲート酸化膜の漏洩電流の特
性を示したグラフ。
性を示したグラフ。
【図２１】 本発明によるゲート酸化膜の漏洩電流の特
性を示したグラフ。
性を示したグラフ。
【図２２】 本発明によるゲート酸化膜の漏洩電流の特
性を示したグラフ。
性を示したグラフ。
【図２３】 本発明によるゲート酸化膜のＴＤＤＢ特性
を示したグラフ。
を示したグラフ。
２１…半導体基板、２２…素子隔離層、２３ａ、２３
ｂ、２３ｃ、２３ｄ…フォトレジスト、２４…犠牲酸化
膜、２５…ｐ形ウェル、２６…ｎ形ウェル、２７…第１
次酸化窒化膜、２８…第２次酸化窒化膜。
ｂ、２３ｃ、２３ｄ…フォトレジスト、２４…犠牲酸化
膜、２５…ｐ形ウェル、２６…ｎ形ウェル、２７…第１
次酸化窒化膜、２８…第２次酸化窒化膜。
Claims (5)
- 【請求項１】 半導体基板を準備する工程と、 半導体基板上に、窒素含有量が５％未満の酸素窒素混成
ガスの雰囲気下で熱処理を進行して第１次酸化窒化膜を
形成する工程（第１熱酸化工程）と、 窒素含有量が５％以上の酸素窒素混成ガスの雰囲気下で
熱処理を進行して第２次酸化窒化膜を形成する工程（第
２熱酸化工程）とを備えることを特徴とする半導体素子
のゲート酸化膜の形成方法。 - 【請求項２】 第１熱酸化工程は、ＮＯ／Ｏ2ガス雰囲
気でＯ2ガスに対するＮＯガスの比を２０％以下にして
遂行され、第２熱酸化工程は、ＮＯ／Ｏ2ガス雰囲気で
Ｏ2ガスに対するＮＯガスの比を２０％以上にして遂行
されることを特徴とする請求項１に記載の半導体素子の
ゲート酸化膜の形成方法。 - 【請求項３】 ＲＴＰ装置を使用して１．３３ｋＰａ
（１０Ｔｏｒｒ）〜１０１．３ｋＰａ（７６０Ｔｏｒ
ｒ）の圧力と７００〜１１５０℃の温度で第１、第２熱
酸化工程を遂行することを特徴とする請求項１に記載の
半導体素子のゲート酸化膜の形成方法。 - 【請求項４】 半導体基板に接するゲート絶縁膜の下
層部における窒素含有量が１atomic％以下になるように
第１及び第２熱酸化工程を遂行することを特徴とする請
求項１に記載の半導体素子のゲート酸化膜の形成方法。 - 【請求項５】 半導体基板を準備する工程と、 半導体基板上に、窒素含有量が５％未満の酸素窒素混成
ガスの雰囲気下で熱処理を進行して第１次酸化窒化膜を
形成する工程（第１熱酸化工程）と、 酸素の含まれた窒素化合物ガスの雰囲気下で熱処理を進
行して第２次酸化窒化膜を形成する工程（第２熱酸化工
程）とを備えることを特徴とする半導体素子のゲート酸
化膜の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990005853A KR100281135B1 (ko) | 1999-02-22 | 1999-02-22 | 반도체 소자의 게이트 산화막 형성 방법 |
| KR5853/1999 | 1999-02-22 |
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| Publication Number | Publication Date |
|---|---|
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ID=19574788
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000039864A Pending JP2000243961A (ja) | 1999-02-22 | 2000-02-17 | 半導体素子のゲート酸化膜の形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6355579B1 (ja) |
| JP (1) | JP2000243961A (ja) |
| KR (1) | KR100281135B1 (ja) |
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|---|---|---|---|---|
| KR100400323B1 (ko) * | 2001-11-01 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| US7094707B1 (en) * | 2002-05-13 | 2006-08-22 | Cypress Semiconductor Corporation | Method of forming nitrided oxide in a hot wall single wafer furnace |
| KR100515054B1 (ko) * | 2002-11-19 | 2005-09-14 | 삼성전자주식회사 | 씨모스 반도체 소자 및 그 형성방법 |
| US7396776B2 (en) | 2006-07-10 | 2008-07-08 | International Business Machines Corporation | Semiconductor-on-insulator (SOI) structures including gradient nitrided buried oxide (BOX) |
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