JPH10242461A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10242461A JPH10242461A JP4336997A JP4336997A JPH10242461A JP H10242461 A JPH10242461 A JP H10242461A JP 4336997 A JP4336997 A JP 4336997A JP 4336997 A JP4336997 A JP 4336997A JP H10242461 A JPH10242461 A JP H10242461A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- oxide film
- film
- silicon oxide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ホウ素のシリコン基板への侵入を抑制し、デ
バイス特性劣化を抑制しながらも、さらに窒素のシリコ
ン基板への侵入も低減し、それによるデバイス特性劣化
も抑制できるシリコン酸化膜を有する半導体装置の提
供。 【解決手段】 図２（ａ）に示すように、シリコン単結
晶基板１０１を、酸素または水蒸気を含むガス中にて熱
処理し、第一のシリコン酸化膜１０２を形成する。次
に、図２（ｂ）に示すように、第一のシリコン酸化膜１
０２上にシリコン膜１０３を形成する。続いて、図２
（ｃ）に示すように、ＮＨ3 ガス雰囲気で急速熱処理に
てシリコン膜１０３を窒化する。さらに、図２（ｄ）に
示すように、酸素または水蒸気を含むガス中にて熱処理
し、シリコン膜１０３を酸化し、第二のシリコン酸化膜
１０４とする。この結果、第一のシリコン酸化膜１０２
と第二のシリコン酸化膜１０４が積層され、ゲート酸化
膜１０５とみなされる。
バイス特性劣化を抑制しながらも、さらに窒素のシリコ
ン基板への侵入も低減し、それによるデバイス特性劣化
も抑制できるシリコン酸化膜を有する半導体装置の提
供。 【解決手段】 図２（ａ）に示すように、シリコン単結
晶基板１０１を、酸素または水蒸気を含むガス中にて熱
処理し、第一のシリコン酸化膜１０２を形成する。次
に、図２（ｂ）に示すように、第一のシリコン酸化膜１
０２上にシリコン膜１０３を形成する。続いて、図２
（ｃ）に示すように、ＮＨ3 ガス雰囲気で急速熱処理に
てシリコン膜１０３を窒化する。さらに、図２（ｄ）に
示すように、酸素または水蒸気を含むガス中にて熱処理
し、シリコン膜１０３を酸化し、第二のシリコン酸化膜
１０４とする。この結果、第一のシリコン酸化膜１０２
と第二のシリコン酸化膜１０４が積層され、ゲート酸化
膜１０５とみなされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子は、高集積化、高性能
化が進んでいるが、低電圧化、低消費電力化等の要求に
従い、Ｐチャネル型ＭＯＳトランジスタでは、Ｐ+ 型ゲ
ート電極が必要とされている。一般に、Ｐ+ 型ゲート電
極はゲート電極となるポリシリコンにホウ素を導入して
形成する。しかし、ホウ素を導入して形成するＰ+ 型ゲ
ート電極を用いた場合、導入したホウ素がＬＳＩ製造工
程における高温熱処理中の拡散などによって、ゲート酸
化膜に入り込み、さらにゲート酸化膜を突き抜けてシリ
コン基板に侵入し、ＭＯＳトランジスタのしきい値電圧
を変動させたり、ゲート酸化膜の信頼性を悪化させ、言
わゆる「ボロンの突き抜け」として問題となっている。
この「ボロンの突き抜け」問題に対して、酸化膜中の窒
素がホウ素の拡散を抑制する効果を利用して、ゲート酸
化膜中に窒素原子を導入することにより、ゲート電極か
らシリコン基板へのホウ素拡散を抑制したいくつかの試
みが報告されている（例えば、E.Hasegawaら、IEDM Tec
h.Digest,895(1993)、C.T.Liu ら、Digest of the Inte
rnational Symposium on VLSI Technology,18(1996) な
ど参照）。
化が進んでいるが、低電圧化、低消費電力化等の要求に
従い、Ｐチャネル型ＭＯＳトランジスタでは、Ｐ+ 型ゲ
ート電極が必要とされている。一般に、Ｐ+ 型ゲート電
極はゲート電極となるポリシリコンにホウ素を導入して
形成する。しかし、ホウ素を導入して形成するＰ+ 型ゲ
ート電極を用いた場合、導入したホウ素がＬＳＩ製造工
程における高温熱処理中の拡散などによって、ゲート酸
化膜に入り込み、さらにゲート酸化膜を突き抜けてシリ
コン基板に侵入し、ＭＯＳトランジスタのしきい値電圧
を変動させたり、ゲート酸化膜の信頼性を悪化させ、言
わゆる「ボロンの突き抜け」として問題となっている。
この「ボロンの突き抜け」問題に対して、酸化膜中の窒
素がホウ素の拡散を抑制する効果を利用して、ゲート酸
化膜中に窒素原子を導入することにより、ゲート電極か
らシリコン基板へのホウ素拡散を抑制したいくつかの試
みが報告されている（例えば、E.Hasegawaら、IEDM Tec
h.Digest,895(1993)、C.T.Liu ら、Digest of the Inte
rnational Symposium on VLSI Technology,18(1996) な
ど参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、窒素の
導入された酸化膜を形成するには、例えばＮＨ3 、Ｎ2
Ｏなどの窒素を含むガス中で酸化膜を熱処理して酸化膜
を窒化する方法があるが、この方法を用いると、酸化膜
中の窒素の濃度分布は、図１に示すように、シリコン酸
化膜とシリコン基板との界面に、言い換えると、シリコ
ンの酸化部分と未酸化部分の界面に窒素の濃度ピークを
持つようになる。また、他にも窒素の導入された酸化膜
を形成するには、シリコン基板をＮＯなどの窒素を含む
ガス中で酸化することでも得られるが、これらの方法に
よっても、シリコン基板を酸化してからこれを窒化した
ときと同様に、シリコン酸化膜とシリコン基板の界面に
窒素の濃度ピークを持つ。このとき、酸化膜中に窒素が
導入されることにより、ボロンの突き抜けは抑制できる
ものの、図１から分かるように、窒素はシリコン基板に
も侵入してしまうため、これが新たにＰチャネル型ＭＯ
Ｓトランジスタのトランスコンダクタンス劣化という半
導体素子の性能劣化を引き起こしてしまう（例えばH.S.
Momoseら、IEEE Trans.Electron Devices,vol.41,No.4,
546(1994) 参照）。
導入された酸化膜を形成するには、例えばＮＨ3 、Ｎ2
Ｏなどの窒素を含むガス中で酸化膜を熱処理して酸化膜
を窒化する方法があるが、この方法を用いると、酸化膜
中の窒素の濃度分布は、図１に示すように、シリコン酸
化膜とシリコン基板との界面に、言い換えると、シリコ
ンの酸化部分と未酸化部分の界面に窒素の濃度ピークを
持つようになる。また、他にも窒素の導入された酸化膜
を形成するには、シリコン基板をＮＯなどの窒素を含む
ガス中で酸化することでも得られるが、これらの方法に
よっても、シリコン基板を酸化してからこれを窒化した
ときと同様に、シリコン酸化膜とシリコン基板の界面に
窒素の濃度ピークを持つ。このとき、酸化膜中に窒素が
導入されることにより、ボロンの突き抜けは抑制できる
ものの、図１から分かるように、窒素はシリコン基板に
も侵入してしまうため、これが新たにＰチャネル型ＭＯ
Ｓトランジスタのトランスコンダクタンス劣化という半
導体素子の性能劣化を引き起こしてしまう（例えばH.S.
Momoseら、IEEE Trans.Electron Devices,vol.41,No.4,
546(1994) 参照）。
【０００４】したがって本発明の目的は、ホウ素のシリ
コン基板への侵入を抑制し、デバイス特性劣化を抑制し
ながらも、さらに窒素のシリコン基板への侵入も低減
し、それによるデバイス特性劣化も抑制できるシリコン
酸化膜を有する半導体装置およびその製造方法の提供で
ある。
コン基板への侵入を抑制し、デバイス特性劣化を抑制し
ながらも、さらに窒素のシリコン基板への侵入も低減
し、それによるデバイス特性劣化も抑制できるシリコン
酸化膜を有する半導体装置およびその製造方法の提供で
ある。
【０００５】
【課題を解決するための手段】本発明者らは鋭意研究の
結果、上述の課題を解決することを得た。すなわち本発
明は、半導体基板上に形成されるゲート絶縁膜であっ
て、シリコン基板表面を酸化して形成した第一のシリコ
ン酸化膜と、前記第一のシリコン酸化膜上にシリコン膜
を形成し、該シリコン膜を酸化することによって形成し
た第二のシリコン酸化膜とが合わされて構成されてい
る。また本発明は、ゲート絶縁膜形成において、シリコ
ン基板表面を酸化して第一のシリコン酸化膜を形成する
工程と、前記第一のシリコン酸化膜の上にシリコン膜を
形成する工程と、前記第一のシリコン酸化膜上のシリコ
ン膜を窒化処理する工程と、前記窒化処理されたシリコ
ン膜を酸化して、第二のシリコン酸化膜を形成する工程
とを有するものである。
結果、上述の課題を解決することを得た。すなわち本発
明は、半導体基板上に形成されるゲート絶縁膜であっ
て、シリコン基板表面を酸化して形成した第一のシリコ
ン酸化膜と、前記第一のシリコン酸化膜上にシリコン膜
を形成し、該シリコン膜を酸化することによって形成し
た第二のシリコン酸化膜とが合わされて構成されてい
る。また本発明は、ゲート絶縁膜形成において、シリコ
ン基板表面を酸化して第一のシリコン酸化膜を形成する
工程と、前記第一のシリコン酸化膜の上にシリコン膜を
形成する工程と、前記第一のシリコン酸化膜上のシリコ
ン膜を窒化処理する工程と、前記窒化処理されたシリコ
ン膜を酸化して、第二のシリコン酸化膜を形成する工程
とを有するものである。
【０００６】
【発明の実施の形態】本発明では、ゲート酸化膜のう
ち、窒化処理を施すのは、表面側の第二のシリコン酸化
膜であるため、窒素濃度のピークが第二のシリコン酸化
膜のシリコン基板側界面に位置しても、シリコン基板と
は、第一のシリコン酸化膜で隔てられているため、シリ
コン基板に侵入する窒素の濃度は、従来法に比べ抑制す
ることができる。これにより、ホウ素のシリコン基板へ
の侵入を抑制しながらも、窒素のシリコン基板への侵入
も低減し、それによるデバイス特性劣化も抑制できる。
ち、窒化処理を施すのは、表面側の第二のシリコン酸化
膜であるため、窒素濃度のピークが第二のシリコン酸化
膜のシリコン基板側界面に位置しても、シリコン基板と
は、第一のシリコン酸化膜で隔てられているため、シリ
コン基板に侵入する窒素の濃度は、従来法に比べ抑制す
ることができる。これにより、ホウ素のシリコン基板へ
の侵入を抑制しながらも、窒素のシリコン基板への侵入
も低減し、それによるデバイス特性劣化も抑制できる。
【０００７】以下、本発明を実施例によりさらに説明す
る。 （実施例１）以下に、本発明の実施例について図面を参
照して説明する。図２（ａ）〜（ｅ）は、本発明の実施
例の半導体装置における絶縁膜の製造工程を説明するた
めの、工程順に示した断面図である。まず初めに、通常
の素子分離工程によりシリコン基板に素子分離酸化膜を
形成後、ＲＣＡ洗浄、０. １％ＨＦ水溶液による洗浄で
表面を水素終端させたシリコン単結晶基板１０１を、酸
素または水蒸気を含むガス中にて熱処理し、図２（ａ）
に示す（素子分離酸化膜は図示せず）ように、２ｎｍ程
度の膜厚の第一のシリコン酸化膜１０２を形成する。こ
れは、例えば、急速熱処理酸化（ＲＴＯ；Ｒapid Ｔhe
mal Ｏxidation）法により、酸素ガス中、８００℃の熱
処理にて形成することが出来る。次に、図２（ｂ）に示
すように、第一のシリコン酸化膜１０２上に２ｎｍ程度
のシリコン膜１０３を形成する。これは、例えば、ＬＰ
−ＣＶＤ法にて、原料ガスＳｉＨ4 を用いて、１Ｔｏｒ
ｒ、５３０℃で形成することができる。続いて、図２
（ｃ）に示すように、窒素を含むガス、例えばＮＨ3 ガ
ス雰囲気で急速熱処理にて９００℃、９０秒熱処理し、
シリコン膜１０３を窒化する。さらに、図２（ｄ）に示
すように、酸素または水蒸気を含むガス中にて熱処理
し、シリコン膜１０３を酸化し、第二のシリコン酸化膜
１０４とする。これは、例えば、水蒸気ガス中、８５０
℃の熱処理で形成できる。この結果、シリコン基板の熱
酸化により形成した第一のシリコン酸化膜１０２と第二
のシリコン酸化膜１０４が積層することにより、これら
はまとめて膜厚４〜５ｎｍのゲート酸化膜１０５とみな
すことができる。そしてこの後、ゲート酸化シリコン膜
１０５上にゲート電極１０６を形成することにより図２
（ｅ）のようにＭＯＳ構造ができ上がる。
る。 （実施例１）以下に、本発明の実施例について図面を参
照して説明する。図２（ａ）〜（ｅ）は、本発明の実施
例の半導体装置における絶縁膜の製造工程を説明するた
めの、工程順に示した断面図である。まず初めに、通常
の素子分離工程によりシリコン基板に素子分離酸化膜を
形成後、ＲＣＡ洗浄、０. １％ＨＦ水溶液による洗浄で
表面を水素終端させたシリコン単結晶基板１０１を、酸
素または水蒸気を含むガス中にて熱処理し、図２（ａ）
に示す（素子分離酸化膜は図示せず）ように、２ｎｍ程
度の膜厚の第一のシリコン酸化膜１０２を形成する。こ
れは、例えば、急速熱処理酸化（ＲＴＯ；Ｒapid Ｔhe
mal Ｏxidation）法により、酸素ガス中、８００℃の熱
処理にて形成することが出来る。次に、図２（ｂ）に示
すように、第一のシリコン酸化膜１０２上に２ｎｍ程度
のシリコン膜１０３を形成する。これは、例えば、ＬＰ
−ＣＶＤ法にて、原料ガスＳｉＨ4 を用いて、１Ｔｏｒ
ｒ、５３０℃で形成することができる。続いて、図２
（ｃ）に示すように、窒素を含むガス、例えばＮＨ3 ガ
ス雰囲気で急速熱処理にて９００℃、９０秒熱処理し、
シリコン膜１０３を窒化する。さらに、図２（ｄ）に示
すように、酸素または水蒸気を含むガス中にて熱処理
し、シリコン膜１０３を酸化し、第二のシリコン酸化膜
１０４とする。これは、例えば、水蒸気ガス中、８５０
℃の熱処理で形成できる。この結果、シリコン基板の熱
酸化により形成した第一のシリコン酸化膜１０２と第二
のシリコン酸化膜１０４が積層することにより、これら
はまとめて膜厚４〜５ｎｍのゲート酸化膜１０５とみな
すことができる。そしてこの後、ゲート酸化シリコン膜
１０５上にゲート電極１０６を形成することにより図２
（ｅ）のようにＭＯＳ構造ができ上がる。
【０００８】ここで、図１に示したように、窒化処理し
たシリコンを酸化すると、窒素濃度のピークは、既に酸
化されたシリコン酸化膜と未酸化のシリコンの界面に存
在するので、以上の実施例１で示した工程における第一
のシリコン酸化膜１０２上のシリコン膜１０３の酸化で
は、窒素のピークは図３に示すように、第一のシリコン
酸化膜１０２上に形成したシリコン膜１０３の未酸化部
分と、表面側から形成の進んでいるシリコン酸化膜部分
の界面に存在し、この界面は酸化が進むにつれ、基板側
へと移動し、窒素の濃度ピークも移動することになる。
そして、界面が第一のシリコン酸化膜１０２に到達した
ところ、即ち、第一のシリコン酸化膜１０２と第二のシ
リコン酸化膜１０４が接続したところで、酸化を終了す
ると、窒素の濃度ピーク位置は、第一のシリコン酸化膜
１０２と第二のシリコン酸化膜１０４が接続した所とな
る。これによって、元から存在した第一のシリコン酸化
膜１０２と、新たに第一のシリコン酸化膜上のシリコン
酸化して得られた第二のシリコン酸化膜１０４がつなが
り、一つのゲート酸化膜１０５とみなすことができ、し
かもそのゲート酸化膜１０５の中央付近に窒素濃度のピ
ークを作ることができ、シリコン基板１０１への窒素の
侵入を抑えることができる。
たシリコンを酸化すると、窒素濃度のピークは、既に酸
化されたシリコン酸化膜と未酸化のシリコンの界面に存
在するので、以上の実施例１で示した工程における第一
のシリコン酸化膜１０２上のシリコン膜１０３の酸化で
は、窒素のピークは図３に示すように、第一のシリコン
酸化膜１０２上に形成したシリコン膜１０３の未酸化部
分と、表面側から形成の進んでいるシリコン酸化膜部分
の界面に存在し、この界面は酸化が進むにつれ、基板側
へと移動し、窒素の濃度ピークも移動することになる。
そして、界面が第一のシリコン酸化膜１０２に到達した
ところ、即ち、第一のシリコン酸化膜１０２と第二のシ
リコン酸化膜１０４が接続したところで、酸化を終了す
ると、窒素の濃度ピーク位置は、第一のシリコン酸化膜
１０２と第二のシリコン酸化膜１０４が接続した所とな
る。これによって、元から存在した第一のシリコン酸化
膜１０２と、新たに第一のシリコン酸化膜上のシリコン
酸化して得られた第二のシリコン酸化膜１０４がつなが
り、一つのゲート酸化膜１０５とみなすことができ、し
かもそのゲート酸化膜１０５の中央付近に窒素濃度のピ
ークを作ることができ、シリコン基板１０１への窒素の
侵入を抑えることができる。
【０００９】（実施例２）実施例１において、第一のシ
リコン酸化膜１０２上にシリコン膜１０３を形成した
後、シリコン膜１０３を窒化せずに、シリコン膜１０３
を窒素および酸素または水蒸気を含むガス、例えばＮ2
Ｏを含む雰囲気にて酸化及び窒化処理し、シリコン膜１
０３をシリコン窒化酸化膜１０４にすることもできる
（図４参照）。この手法においても、実施例１と同様に
窒素濃度のピークは、シリコン酸化膜の酸化膜部分と未
酸化部分の境界面に存在するため、第一のシリコン酸化
膜上のシリコン膜を窒化酸化した後には、ゲート酸化膜
の中央に窒素濃度のピークを位置させることができ、シ
リコン基板への窒素の侵入を低減させることができる。
リコン酸化膜１０２上にシリコン膜１０３を形成した
後、シリコン膜１０３を窒化せずに、シリコン膜１０３
を窒素および酸素または水蒸気を含むガス、例えばＮ2
Ｏを含む雰囲気にて酸化及び窒化処理し、シリコン膜１
０３をシリコン窒化酸化膜１０４にすることもできる
（図４参照）。この手法においても、実施例１と同様に
窒素濃度のピークは、シリコン酸化膜の酸化膜部分と未
酸化部分の境界面に存在するため、第一のシリコン酸化
膜上のシリコン膜を窒化酸化した後には、ゲート酸化膜
の中央に窒素濃度のピークを位置させることができ、シ
リコン基板への窒素の侵入を低減させることができる。
【００１０】
【発明の効果】本発明によれば、ホウ素のシリコン基板
への侵入を抑制し、デバイス特性劣化を抑制しながら
も、窒素のシリコン基板への侵入も低減し、それによる
デバイス特性劣化も抑制できるシリコン酸化膜を有する
半導体装置およびその製造方法が提供される。
への侵入を抑制し、デバイス特性劣化を抑制しながら
も、窒素のシリコン基板への侵入も低減し、それによる
デバイス特性劣化も抑制できるシリコン酸化膜を有する
半導体装置およびその製造方法が提供される。
【図１】従来技術の問題点を説明するための図である
【図２】本発明の実施例１でのＭＯＳトランジスタの一
部の製造工程を説明するための図である。
部の製造工程を説明するための図である。
【図３】本発明の実施例１でのＭＯＳトランジスタの断
面の窒素分布と酸化時間との関係を説明するための図で
ある。
面の窒素分布と酸化時間との関係を説明するための図で
ある。
【図４】本発明の実施例２でのＭＯＳトランジスタの一
部の製造工程を説明するための図である。
部の製造工程を説明するための図である。
１０１……シリコン基板、１０２……第一のシリコン酸
化膜、１０３……シリコン膜、１０４……第二のシリコ
ン酸化膜、１０５……ゲート酸化膜、１０６……ゲート
電極。
化膜、１０３……シリコン膜、１０４……第二のシリコ
ン酸化膜、１０５……ゲート酸化膜、１０６……ゲート
電極。
Claims (3)
- 【請求項１】 半導体基板上に形成されるゲート絶縁膜
であって、 シリコン基板表面を酸化して形成した第一のシリコン酸
化膜と、前記第一のシリコン酸化膜上にシリコン膜を形
成し、該シリコン膜を酸化することによって形成した第
二のシリコン酸化膜とが合わされて構成されている、 ことを特徴とする半導体装置。 - 【請求項２】 ゲート絶縁膜形成において、 シリコン基板表面を酸化して第一のシリコン酸化膜を形
成する工程と、 前記第一のシリコン酸化膜の上にシリコン膜を形成する
工程と、 前記第一のシリコン酸化膜上のシリコン膜を窒化処理す
る工程と、 前記窒化処理されたシリコン膜を酸化して、第二のシリ
コン酸化膜を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 第一のシリコン酸化膜上のシリコン膜の
酸化および窒化を同時に行うことを特徴とする請求項２
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336997A JPH10242461A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336997A JPH10242461A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242461A true JPH10242461A (ja) | 1998-09-11 |
Family
ID=12661939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336997A Pending JPH10242461A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004014A1 (ja) * | 2002-06-27 | 2004-01-08 | Nec Corporation | 半導体装置およびその製造方法 |
| CN100356581C (zh) * | 2003-02-26 | 2007-12-19 | 株式会社东芝 | 半导体器件 |
| CN100447962C (zh) * | 2004-01-21 | 2008-12-31 | 株式会社日立国际电气 | 半导体装置的制造方法及衬底处理装置 |
-
1997
- 1997-02-27 JP JP4336997A patent/JPH10242461A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004014A1 (ja) * | 2002-06-27 | 2004-01-08 | Nec Corporation | 半導体装置およびその製造方法 |
| JP2004031760A (ja) * | 2002-06-27 | 2004-01-29 | Nec Corp | 半導体装置およびその製造方法 |
| US8125016B2 (en) | 2002-06-27 | 2012-02-28 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
| US8575677B2 (en) | 2002-06-27 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
| CN100356581C (zh) * | 2003-02-26 | 2007-12-19 | 株式会社东芝 | 半导体器件 |
| CN100447962C (zh) * | 2004-01-21 | 2008-12-31 | 株式会社日立国际电气 | 半导体装置的制造方法及衬底处理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4317523B2 (ja) | 半導体装置及びこれの製造方法 | |
| JP2002368122A (ja) | 半導体装置及びその製造方法 | |
| JPH08306687A (ja) | 半導体装置およびその製造方法 | |
| JP2008300779A (ja) | 半導体装置及びその製造方法 | |
| JPH10313114A (ja) | 半導体装置の製造方法 | |
| US6417570B1 (en) | Layered dielectric film structure suitable for gate dielectric application in sub-0.25 μm technologies | |
| JP4582837B2 (ja) | 半導体装置の製造方法 | |
| CN100388496C (zh) | 半导体器件 | |
| JPH1041506A (ja) | 半導体装置及びその製造方法 | |
| JP2002151684A (ja) | 半導体装置及びその製造方法 | |
| JP2002222941A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JP2006073796A (ja) | 半導体装置及びその製造方法 | |
| JP2005158998A (ja) | 半導体装置の製造方法 | |
| JPH1167760A (ja) | 半導体装置の製造方法 | |
| KR100444918B1 (ko) | 반도체 장치의 제조 방법 | |
| JP3681525B2 (ja) | 半導体装置の製造方法 | |
| JP2889295B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10242461A (ja) | 半導体装置およびその製造方法 | |
| US6309932B1 (en) | Process for forming a plasma nitride film suitable for gate dielectric application in sub-0.25 μm technologies | |
| JP2004207560A (ja) | 半導体装置およびその製造方法 | |
| KR100281135B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| JP3644682B2 (ja) | 半導体装置の製造方法 | |
| JP2000269355A (ja) | Ｃｍｏｓ半導体装置及びその製造方法 | |
| JPH07335876A (ja) | ゲート絶縁膜の形成方法 | |
| JP3090089B2 (ja) | 半導体装置の製造方法 |