JP2000244128A - 多層プリント配線基板及びそれを用いたチップ型３端子ノイズフィルタの実装構造 - Google Patents
多層プリント配線基板及びそれを用いたチップ型３端子ノイズフィルタの実装構造Info
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- JP2000244128A JP2000244128A JP11046872A JP4687299A JP2000244128A JP 2000244128 A JP2000244128 A JP 2000244128A JP 11046872 A JP11046872 A JP 11046872A JP 4687299 A JP4687299 A JP 4687299A JP 2000244128 A JP2000244128 A JP 2000244128A
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Abstract
(57)【要約】 （修正有）
【課題】 ノイズ除去を目的としてノイズフィルタを複
数整列配置する場合、ノイズ除去効果を損なうことなく
本来有するノイズ除去効果を十分に発揮できる多層プリ
ント配線基板及びそれを用いたチップ型３端子ノイズフ
ィルタの実装構造を提供する。 【解決手段】 ノイズフィルタ５のグランド電極６が接
続されているグランド導体２を多層プリント配線基板１
の裏面に形成されたグランド導体３及び多層プリント配
線基板内部の内層グランド導体１０にノイズフィルタの
グランド電極近傍に設けたスルーホール４を介して接続
される構造をとる。これにより基板裏面のグランド導体
や内層グランド導体にノイズフィルタのグランド電極が
強く接続され、高周波電流の経路に直列に入るインダク
タンスの値が非常に小さくなり、ノイズフィルタのグラ
ンド電極に発生するノイズ電圧が抑制される。したがっ
て、ノイズフィルタのノイズ除去効果が大きくなると供
にノイズ除去効果が十分に発揮される。
数整列配置する場合、ノイズ除去効果を損なうことなく
本来有するノイズ除去効果を十分に発揮できる多層プリ
ント配線基板及びそれを用いたチップ型３端子ノイズフ
ィルタの実装構造を提供する。 【解決手段】 ノイズフィルタ５のグランド電極６が接
続されているグランド導体２を多層プリント配線基板１
の裏面に形成されたグランド導体３及び多層プリント配
線基板内部の内層グランド導体１０にノイズフィルタの
グランド電極近傍に設けたスルーホール４を介して接続
される構造をとる。これにより基板裏面のグランド導体
や内層グランド導体にノイズフィルタのグランド電極が
強く接続され、高周波電流の経路に直列に入るインダク
タンスの値が非常に小さくなり、ノイズフィルタのグラ
ンド電極に発生するノイズ電圧が抑制される。したがっ
て、ノイズフィルタのノイズ除去効果が大きくなると供
にノイズ除去効果が十分に発揮される。
Description
【０００１】
【発明の属する技術分野】本発明は、多層プリント配線
基板やケーブルからの電磁波放射ノイズを低減するため
の多層プリント配線基板及びそれを用いたチップ型３端
子ノイズフィルタの実装構造に関するものである。
基板やケーブルからの電磁波放射ノイズを低減するため
の多層プリント配線基板及びそれを用いたチップ型３端
子ノイズフィルタの実装構造に関するものである。
【０００２】
【従来の技術】従来、プリント配線基板やプリント配線
基板に接続されたケーブルから発生する電磁波放射ノイ
ズを低減させる方法の一つとして、電磁波放射ノイズ源
となる信号線とグランド導体との間に貫通コンデンサや
分布定数型ＬＣフィルタ等のノイズフィルタを挿入し、
信号導体路に流れる信号が有する高周波成分をグランド
に還流させることにより、信号導体路から高周波成分を
除去する方法が知られている。
基板に接続されたケーブルから発生する電磁波放射ノイ
ズを低減させる方法の一つとして、電磁波放射ノイズ源
となる信号線とグランド導体との間に貫通コンデンサや
分布定数型ＬＣフィルタ等のノイズフィルタを挿入し、
信号導体路に流れる信号が有する高周波成分をグランド
に還流させることにより、信号導体路から高周波成分を
除去する方法が知られている。
【０００３】通常、ノイズフィルタは図６に示すような
チップ型３端子ノイズフィルタ３５が使用される。図６
はチップ型３端子ノイズフィルタの上面図で、チップ型
３端子ノイズフィルタ３５の両側には信号電極３７ａ及
び３８ｂが形成されており、さらにチップ型３端子ノイ
ズフィルタ３５の中央部にはグランド電極３６が形成さ
れている。
チップ型３端子ノイズフィルタ３５が使用される。図６
はチップ型３端子ノイズフィルタの上面図で、チップ型
３端子ノイズフィルタ３５の両側には信号電極３７ａ及
び３８ｂが形成されており、さらにチップ型３端子ノイ
ズフィルタ３５の中央部にはグランド電極３６が形成さ
れている。
【０００４】上述したチップ型３端子ノイズフィルタ３
５を用いて電磁波放射ノイズの低減を図るため、Ｉ／Ｏ
コネクタの近くにチップ型３端子ノイズフィルタ３５が
配置される場合、Ｉ／Ｏコネクタから伸びている信号導
体路１本に対してチップ型３端子ノイズフィルタ３５が
１個挿入されることが多い。このため、チップ型３端子
ノイズフィルタ３５はＩ／Ｏコネクタの近傍に密集した
状態で整列配置されることになる。
５を用いて電磁波放射ノイズの低減を図るため、Ｉ／Ｏ
コネクタの近くにチップ型３端子ノイズフィルタ３５が
配置される場合、Ｉ／Ｏコネクタから伸びている信号導
体路１本に対してチップ型３端子ノイズフィルタ３５が
１個挿入されることが多い。このため、チップ型３端子
ノイズフィルタ３５はＩ／Ｏコネクタの近傍に密集した
状態で整列配置されることになる。
【０００５】図７は上述したチップ型３端子ノイズフィ
ルタ３５が整列配置された状態を示す平面図である。ま
た、図８はチップ型３端子ノイズフィルタ３５が整列配
置される前のプリント配線基板３１の状態を示す平面図
である。図７において、チップ型３端子ノイズフィルタ
３５は、４層プリント配線基板３１上に、図示していな
いＩ／Ｏコネクタから伸びている８本の信号導体路（バ
スライン）に対し８個が整列配置されている。即ち、図
８において、グランド導体３２、信号導体路３９ａ、信
号導体路３９ｂ、信号パッド３８ａ、信号パッド３９ｂ
が４層プリント配線基板３１の上に形成されている。信
号導体路３９ａ及び３９ｂは平行に整列配置され、か
つ、信号導体路３９ａと３９ｂとは対向している。信号
導体路３９ａの図８の右側は図示していないＩ／Ｏコネ
クタと接続されている。また、整列配置されたチップ型
３端子ノイズフィルタ３５の各グランド電極３６はグラ
ンド導体３２によって電気的に接続されており、さらに
整列配置されたチップ型３端子ノイズフィルタ３５の端
から端まで接続されている。
ルタ３５が整列配置された状態を示す平面図である。ま
た、図８はチップ型３端子ノイズフィルタ３５が整列配
置される前のプリント配線基板３１の状態を示す平面図
である。図７において、チップ型３端子ノイズフィルタ
３５は、４層プリント配線基板３１上に、図示していな
いＩ／Ｏコネクタから伸びている８本の信号導体路（バ
スライン）に対し８個が整列配置されている。即ち、図
８において、グランド導体３２、信号導体路３９ａ、信
号導体路３９ｂ、信号パッド３８ａ、信号パッド３９ｂ
が４層プリント配線基板３１の上に形成されている。信
号導体路３９ａ及び３９ｂは平行に整列配置され、か
つ、信号導体路３９ａと３９ｂとは対向している。信号
導体路３９ａの図８の右側は図示していないＩ／Ｏコネ
クタと接続されている。また、整列配置されたチップ型
３端子ノイズフィルタ３５の各グランド電極３６はグラ
ンド導体３２によって電気的に接続されており、さらに
整列配置されたチップ型３端子ノイズフィルタ３５の端
から端まで接続されている。
【０００６】図９は図７におけるＸＸ′の断面図であ
る。図９において、４０は４層プリント配線基板３１の
内層グランド導体、４１は内層電源導体、３３は４層プ
リント配線基板３１の裏面に形成されているグランド導
体である。
る。図９において、４０は４層プリント配線基板３１の
内層グランド導体、４１は内層電源導体、３３は４層プ
リント配線基板３１の裏面に形成されているグランド導
体である。
【０００７】
【発明が解決しようとする課題】上述したチップ型３端
子ノイズフィルタの実装構造において、整列配置された
チップ型３端子ノイズフィルタの各グランド電極が接続
されているグランド導体の幅（図７の左右方向の長さ）
は、チップ型３端子ノイズフィルタが有するグランド電
極の幅（図８の左右方向の長さ）によってほぼ決定され
る。したがって、図７の如く整列配置されたチップ型３
端子ノイズフィルタにおいては、グランド導体の形状は
図８の上下方向に細長い線状である。
子ノイズフィルタの実装構造において、整列配置された
チップ型３端子ノイズフィルタの各グランド電極が接続
されているグランド導体の幅（図７の左右方向の長さ）
は、チップ型３端子ノイズフィルタが有するグランド電
極の幅（図８の左右方向の長さ）によってほぼ決定され
る。したがって、図７の如く整列配置されたチップ型３
端子ノイズフィルタにおいては、グランド導体の形状は
図８の上下方向に細長い線状である。
【０００８】このように細長い形状となったグランド導
体は、コイルとしての機能を有するようになり、インダ
クタンスが発生する。この結果、チップ型３端子ノイズ
フィルタで除去しようとする高周波電流の経路にインダ
クタンスが直列に接続された状態となる。したがって、
チップ型３端子ノイズフィルタのノイズ除去の効果がイ
ンダクタンスによって阻害されてしまい、チップ型３端
子ノイズフィルタが本来有するノイズ除去効果が発揮さ
れなくなる。さらに、グランド導体のインダクタンスに
より、チップ型３端子ノイズフィルタのグランド電極に
ノイズ電圧が発生する問題も起こる。
体は、コイルとしての機能を有するようになり、インダ
クタンスが発生する。この結果、チップ型３端子ノイズ
フィルタで除去しようとする高周波電流の経路にインダ
クタンスが直列に接続された状態となる。したがって、
チップ型３端子ノイズフィルタのノイズ除去の効果がイ
ンダクタンスによって阻害されてしまい、チップ型３端
子ノイズフィルタが本来有するノイズ除去効果が発揮さ
れなくなる。さらに、グランド導体のインダクタンスに
より、チップ型３端子ノイズフィルタのグランド電極に
ノイズ電圧が発生する問題も起こる。
【０００９】上述したチップ型３端子ノイズフィルタの
実装構造に起因するインダクタンスが発生する問題に対
し、整列配置されたチップ型３端子ノイズフィルタに対
向した基板裏側に補助グランド導体を形成し、チップ型
３端子ノイズフィルタのグランド電極の近傍にスルーホ
ールを設けグランド導体と補助グランド導体とを電気的
に接続することにより、高周波電流の経路に直列で入る
インダクタンスを少なくする実装構造が特許２６７６９
２１号によって提案されている。しかし、この実装構造
は両面プリント配線基板に適用されたものである。
実装構造に起因するインダクタンスが発生する問題に対
し、整列配置されたチップ型３端子ノイズフィルタに対
向した基板裏側に補助グランド導体を形成し、チップ型
３端子ノイズフィルタのグランド電極の近傍にスルーホ
ールを設けグランド導体と補助グランド導体とを電気的
に接続することにより、高周波電流の経路に直列で入る
インダクタンスを少なくする実装構造が特許２６７６９
２１号によって提案されている。しかし、この実装構造
は両面プリント配線基板に適用されたものである。
【００１０】本発明は、チップ型３端子ノイズフィルタ
のノイズ除去効果を損なうことなく本来のノイズ除去効
果を十分に発揮することができる多層プリント配線基板
及びそれを用いたチップ型３端子ノイズフィルタの実装
構造を提供することを目的とする。
のノイズ除去効果を損なうことなく本来のノイズ除去効
果を十分に発揮することができる多層プリント配線基板
及びそれを用いたチップ型３端子ノイズフィルタの実装
構造を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の多層プリント配線基板は、細長い形状のグ
ランド導体とグランド導体を挟んで対向配置された信号
導体路とが上面に形成され、両端部に信号電極が形成さ
れ中央部にグランド電極が形成されたチップ型３端子ノ
イズフィルタを信号電極と、信号導体路と、グランド電
極と、グランド導体とを電気的に接続するように複数整
列配置して実装される多層プリント配線基板であって、
グランド導体により発生するインダクタンスを打ち消す
ように作用する機能素子と、グランド導体と機能素子と
を電気的に接続するスルーホールを有する多層プリント
配線基板である。このとき、機能素子は多層プリント配
線基板内部に形成された内層グランド導体である。ま
た、機能素子は多層プリント配線基板裏面に形成された
グランド導体である。
に、本発明の多層プリント配線基板は、細長い形状のグ
ランド導体とグランド導体を挟んで対向配置された信号
導体路とが上面に形成され、両端部に信号電極が形成さ
れ中央部にグランド電極が形成されたチップ型３端子ノ
イズフィルタを信号電極と、信号導体路と、グランド電
極と、グランド導体とを電気的に接続するように複数整
列配置して実装される多層プリント配線基板であって、
グランド導体により発生するインダクタンスを打ち消す
ように作用する機能素子と、グランド導体と機能素子と
を電気的に接続するスルーホールを有する多層プリント
配線基板である。このとき、機能素子は多層プリント配
線基板内部に形成された内層グランド導体である。ま
た、機能素子は多層プリント配線基板裏面に形成された
グランド導体である。
【００１２】また、本発明のチップ型３端子ノイズフィ
ルタの実装構造は、細長い形状のグランド導体とグラン
ド導体を挟んで対向配置された信号導体路とが形成され
た多層プリント配線基板上で、両端部に信号電極が形成
され中央部にグランド電極が形成されたチップ型３端子
ノイズフィルタを信号電極と、信号導体路と、グランド
電極と、グランド導体とを電気的に接続するように実装
するチップ型３端子ノイズフィルタの実装構造であっ
て、グランド導体をグランド導体により発生するインダ
クタンスを打ち消すように作用するプリント配線基板内
部に形成された内層グランド導体及びチップ型３端子ノ
イズフィルタの反実装面に形成されたグランド導体を電
気的に接続するスルーホールを有する多層プリント配線
基板上に複数整列配置されて実装されるチップ型３端子
ノイズフィルタの実装構造である。
ルタの実装構造は、細長い形状のグランド導体とグラン
ド導体を挟んで対向配置された信号導体路とが形成され
た多層プリント配線基板上で、両端部に信号電極が形成
され中央部にグランド電極が形成されたチップ型３端子
ノイズフィルタを信号電極と、信号導体路と、グランド
電極と、グランド導体とを電気的に接続するように実装
するチップ型３端子ノイズフィルタの実装構造であっ
て、グランド導体をグランド導体により発生するインダ
クタンスを打ち消すように作用するプリント配線基板内
部に形成された内層グランド導体及びチップ型３端子ノ
イズフィルタの反実装面に形成されたグランド導体を電
気的に接続するスルーホールを有する多層プリント配線
基板上に複数整列配置されて実装されるチップ型３端子
ノイズフィルタの実装構造である。
【００１３】即ち、多層プリント配線基板上に形成され
たグランド導体と、グランド導体を挟んで対向するよう
に形成された信号導体路とに、チップ型ノイズフィルタ
の両側に形成された信号電極と信号導体路とを電気的に
接続し、かつチップ型３端子ノイズフィルタのグランド
電極とグランド導体とが電気的に接続するようにチップ
型３端子ノイズフィルタを複数整列配置し、多層プリン
ト配線基板の他方の面に形成されるグランド導体及び多
層プリント配線基板内部に形成される内層グランド導体
がグランド電極の近傍に設けたスルーホールによって電
気的に接続される構造である。
たグランド導体と、グランド導体を挟んで対向するよう
に形成された信号導体路とに、チップ型ノイズフィルタ
の両側に形成された信号電極と信号導体路とを電気的に
接続し、かつチップ型３端子ノイズフィルタのグランド
電極とグランド導体とが電気的に接続するようにチップ
型３端子ノイズフィルタを複数整列配置し、多層プリン
ト配線基板の他方の面に形成されるグランド導体及び多
層プリント配線基板内部に形成される内層グランド導体
がグランド電極の近傍に設けたスルーホールによって電
気的に接続される構造である。
【００１４】チップ型３端子ノイズフィルタのグランド
電極は、従来のようなチップ型３端子ノイズフィルタが
実装された基板面だけでグランド導体と接続される構造
ではなく、多層プリント配線基板の裏面に形成されたグ
ランド導体及び多層プリント配線基板内部に形成された
内層グランド導体とグランド電極近傍に設けたスルーホ
ールを介して電気的に接続される。多層プリント配線基
板においてこのようなチップ型３端子ノイズフィルタの
実装構造をとることにより、基板裏面のグランド導体や
内層グランド導体にチップ型３端子ノイズフィルタのグ
ランド電極が強く接続される。これにより、高周波電流
の経路に直列に入るインダクタンスの値を非常に小さく
することができる。
電極は、従来のようなチップ型３端子ノイズフィルタが
実装された基板面だけでグランド導体と接続される構造
ではなく、多層プリント配線基板の裏面に形成されたグ
ランド導体及び多層プリント配線基板内部に形成された
内層グランド導体とグランド電極近傍に設けたスルーホ
ールを介して電気的に接続される。多層プリント配線基
板においてこのようなチップ型３端子ノイズフィルタの
実装構造をとることにより、基板裏面のグランド導体や
内層グランド導体にチップ型３端子ノイズフィルタのグ
ランド電極が強く接続される。これにより、高周波電流
の経路に直列に入るインダクタンスの値を非常に小さく
することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照しながら詳細に説明する。本実施の形態では図４
に示す３端子のチップ型ノイズフィルタ５が８個整列配
置された例を説明する。図４はチップ型３端子ノイズフ
ィルタ５の平面図で、チップ型３端子ノイズフィルタ５
の両側に信号電極７ａ、７ｂが形成されており、さらに
チップ型３端子ノイズフィルタ５の中央部にはグランド
電極６が形成されている。
を参照しながら詳細に説明する。本実施の形態では図４
に示す３端子のチップ型ノイズフィルタ５が８個整列配
置された例を説明する。図４はチップ型３端子ノイズフ
ィルタ５の平面図で、チップ型３端子ノイズフィルタ５
の両側に信号電極７ａ、７ｂが形成されており、さらに
チップ型３端子ノイズフィルタ５の中央部にはグランド
電極６が形成されている。
【００１６】図１は本発明のチップ型３端子ノイズフィ
ルタの実装構造を示す平面図である。図１は、４層プリ
ント配線基板１上の図示していないＩ／Ｏコネクタ近傍
にチップ型３端子ノイズフィルタ５を８個整列配置させ
た様子を示している。図１においてチップ型３端子ノイ
ズフィルタ５は、４層プリント配線基板１上に、図示し
ていないＩ／Ｏコネクタから伸びている８本の信号導体
路（バスライン）に対し８個が整列配置されている。即
ち、チップ型３端子ノイズフィルタ５を整列配置させる
前の状態を示す図２においてグランド導体２、信号導体
路９ａ、信号導体路９ｂ、信号パッド８ａ、及び信号パ
ッド８ｂが４層プリント配線基板１上に形成されてい
る。さらに信号導体路９ａ及び信号導体路９ｂは平行に
整列配置され、かつ、信号導体路９ａと信号導体路９ｂ
とは対向して形成されている。図１において信号導体路
９ａの右側は図示していないＩ／Ｏコネクタと接続さ
れ、図１において信号導体路９ａの左側はチップ型３端
子ノイズフィルタ５の信号パッド８ａと接続されてい
る。また、信号導体路９ｂの右側はチップ型３端子ノイ
ズフィルタ５の信号パッド８ｂと接続されており、信号
導体路９ｂの左側は図示していない他の電子回路素子に
接続されている。グランド導体２は整列配置されたチッ
プ型３端子ノイズフィルタ５の各グランド電極６とはん
だ接合されて電気的に接続されている。さらに、グラン
ド導体２は整列配置された８個のチップ型３端子ノイズ
フィルタ５の端から端まで接続されている。チップ型３
端子ノイズフィルタ５に形成されている二つの信号電極
のうち、信号電極７ａは信号パッド８ａとはんだ接合に
より電気的に接続され、チップ型３端子ノイズフィルタ
５のもう一方の信号電極７ｂは信号パッド８ｂとはんだ
接合され電気的に接続されている。
ルタの実装構造を示す平面図である。図１は、４層プリ
ント配線基板１上の図示していないＩ／Ｏコネクタ近傍
にチップ型３端子ノイズフィルタ５を８個整列配置させ
た様子を示している。図１においてチップ型３端子ノイ
ズフィルタ５は、４層プリント配線基板１上に、図示し
ていないＩ／Ｏコネクタから伸びている８本の信号導体
路（バスライン）に対し８個が整列配置されている。即
ち、チップ型３端子ノイズフィルタ５を整列配置させる
前の状態を示す図２においてグランド導体２、信号導体
路９ａ、信号導体路９ｂ、信号パッド８ａ、及び信号パ
ッド８ｂが４層プリント配線基板１上に形成されてい
る。さらに信号導体路９ａ及び信号導体路９ｂは平行に
整列配置され、かつ、信号導体路９ａと信号導体路９ｂ
とは対向して形成されている。図１において信号導体路
９ａの右側は図示していないＩ／Ｏコネクタと接続さ
れ、図１において信号導体路９ａの左側はチップ型３端
子ノイズフィルタ５の信号パッド８ａと接続されてい
る。また、信号導体路９ｂの右側はチップ型３端子ノイ
ズフィルタ５の信号パッド８ｂと接続されており、信号
導体路９ｂの左側は図示していない他の電子回路素子に
接続されている。グランド導体２は整列配置されたチッ
プ型３端子ノイズフィルタ５の各グランド電極６とはん
だ接合されて電気的に接続されている。さらに、グラン
ド導体２は整列配置された８個のチップ型３端子ノイズ
フィルタ５の端から端まで接続されている。チップ型３
端子ノイズフィルタ５に形成されている二つの信号電極
のうち、信号電極７ａは信号パッド８ａとはんだ接合に
より電気的に接続され、チップ型３端子ノイズフィルタ
５のもう一方の信号電極７ｂは信号パッド８ｂとはんだ
接合され電気的に接続されている。
【００１７】８個のチップ型３端子ノイズフィルタ５が
整列配置されたとき、チップ型３端子ノイズフィルタ５
の各グランド電極６が接続されているグランド導体２
は、４層プリント配線基板１の内層グランド導体１０及
び４層プリント配線基板１の裏面に形成されているグラ
ンド導体３と、チップ型３端子ノイズフィルタ５のグラ
ンド電極６の近傍に設けられたスルーホール４を介して
電気的に接続されている。このため、チップ型３端子ノ
イズフィルタ５のグランド電極６は直ちに内層グランド
導体１０及び４層プリント配線基板の裏面のグランド導
体３に接続される。この結果、グランド導体２に発生し
たインダクタンスの影響はほとんどなくなり、かわりに
グランド導体２に発生していたインダクタンスは、内層
グランド層１０のインダクタンス及び４層プリント配線
基板１裏面のグランド導体３のインダクタンスとの並列
回路によるインダクタンスとなる。しかし、内層グラン
ド導体１０及びグランド導体３は導体面積が広いのでイ
ンダクタンスを小さくすることができるので、上記のグ
ランド導体３及び内層グランド導体１０はグランド導体
２に発生するインダクタンスを打ち消すように作用する
機能素子となる。したがって、チップ型３端子ノイズフ
ィルタ５のグランド電極６に発生するノイズ電圧が低減
されると供に、チップ型３端子ノイズフィルタ５の高周
波ノイズ除去効果も阻害されることはない。
整列配置されたとき、チップ型３端子ノイズフィルタ５
の各グランド電極６が接続されているグランド導体２
は、４層プリント配線基板１の内層グランド導体１０及
び４層プリント配線基板１の裏面に形成されているグラ
ンド導体３と、チップ型３端子ノイズフィルタ５のグラ
ンド電極６の近傍に設けられたスルーホール４を介して
電気的に接続されている。このため、チップ型３端子ノ
イズフィルタ５のグランド電極６は直ちに内層グランド
導体１０及び４層プリント配線基板の裏面のグランド導
体３に接続される。この結果、グランド導体２に発生し
たインダクタンスの影響はほとんどなくなり、かわりに
グランド導体２に発生していたインダクタンスは、内層
グランド層１０のインダクタンス及び４層プリント配線
基板１裏面のグランド導体３のインダクタンスとの並列
回路によるインダクタンスとなる。しかし、内層グラン
ド導体１０及びグランド導体３は導体面積が広いのでイ
ンダクタンスを小さくすることができるので、上記のグ
ランド導体３及び内層グランド導体１０はグランド導体
２に発生するインダクタンスを打ち消すように作用する
機能素子となる。したがって、チップ型３端子ノイズフ
ィルタ５のグランド電極６に発生するノイズ電圧が低減
されると供に、チップ型３端子ノイズフィルタ５の高周
波ノイズ除去効果も阻害されることはない。
【００１８】また、本発明の他の実施形態として、４層
プリント配線基板１の裏面に、ある電子回路素子が実装
された場合を考える。図４は図１に示したチップ型３端
子ノイズフィルタ５の実装構造において、整列配置され
たチップ型３端子ノイズフィルタ５の直下にあたる４層
プリント基板１の裏面に表面実装型のＩＣが実装されて
いる様子を示した垂直断面図である。図５において４層
プリント配線基板１の裏面に信号導体路１４ａ及び信号
導体路１４ｂが形成されＩＣ１２のリード電極１３ａ及
びリード電極１３ｂが接続されている。このため、図３
に示したように４層プリント配線基板１の裏面に形成さ
れるグランド導体３は設けられていない。このため、グ
ランド導体２は４層プリント配線基板１内部の内層グラ
ンド導体１０とのみスルーホール４を介して電気的に接
続されている。この場合も先の実施形態ほどではない
が、内層グランド導体１０によってインダクタンスの値
を小さくすることができる。これにより、チップ型３端
子ノイズフィルタ５のグランド電極６に発生するノイズ
電圧が低減されると供に、チップ型３端子ノイズフィル
タ５が有する高周波ノイズ除去の働きが阻害されること
はない。
プリント配線基板１の裏面に、ある電子回路素子が実装
された場合を考える。図４は図１に示したチップ型３端
子ノイズフィルタ５の実装構造において、整列配置され
たチップ型３端子ノイズフィルタ５の直下にあたる４層
プリント基板１の裏面に表面実装型のＩＣが実装されて
いる様子を示した垂直断面図である。図５において４層
プリント配線基板１の裏面に信号導体路１４ａ及び信号
導体路１４ｂが形成されＩＣ１２のリード電極１３ａ及
びリード電極１３ｂが接続されている。このため、図３
に示したように４層プリント配線基板１の裏面に形成さ
れるグランド導体３は設けられていない。このため、グ
ランド導体２は４層プリント配線基板１内部の内層グラ
ンド導体１０とのみスルーホール４を介して電気的に接
続されている。この場合も先の実施形態ほどではない
が、内層グランド導体１０によってインダクタンスの値
を小さくすることができる。これにより、チップ型３端
子ノイズフィルタ５のグランド電極６に発生するノイズ
電圧が低減されると供に、チップ型３端子ノイズフィル
タ５が有する高周波ノイズ除去の働きが阻害されること
はない。
【００１９】なお、本実施形態では、８個のチップ型３
端子ノイズフィルタ５が整列配置された実装構造を説明
したが、複数のチップ型３端子ノイズフィルタ５が整列
配置される実装構造全てに当然応用できる。さらに、本
実施形態ではチップ型３端子ノイズフィルタ５が整列配
置される基板として４層プリント配線基板１を用いた
が、６層以上の多層プリント配線基板にも本発明の実装
構造が適用できることは言うまでもない。
端子ノイズフィルタ５が整列配置された実装構造を説明
したが、複数のチップ型３端子ノイズフィルタ５が整列
配置される実装構造全てに当然応用できる。さらに、本
実施形態ではチップ型３端子ノイズフィルタ５が整列配
置される基板として４層プリント配線基板１を用いた
が、６層以上の多層プリント配線基板にも本発明の実装
構造が適用できることは言うまでもない。
【００２０】また、グランド導体により発生するインダ
クタンスを打ち消すように作用する機能素子として、グ
ランド導体と同じ形状および大きさの内層グランド導体
を設けるものとしたが、当然この形状に限定されるもの
ではなく、上記の作用が生じるものであればその形状は
限定されるものではない。例えば、より小さな面積で同
じ大きさのインダクタンスが得られるように、折り曲げ
られた形状のパターンが考えられ、このように構成して
もよい。
クタンスを打ち消すように作用する機能素子として、グ
ランド導体と同じ形状および大きさの内層グランド導体
を設けるものとしたが、当然この形状に限定されるもの
ではなく、上記の作用が生じるものであればその形状は
限定されるものではない。例えば、より小さな面積で同
じ大きさのインダクタンスが得られるように、折り曲げ
られた形状のパターンが考えられ、このように構成して
もよい。
【００２１】
【発明の効果】以上説明したように、本発明によれば多
層プリント配線基板にチップ型３端子ノイズフィルタが
複数整列配置される場合、チップ型３端子ノイズフィル
タのグランド電極を接続するグランド導体を多層プリン
ト配線基板の裏面に形成されたグランド導体及び多層プ
リント配線基板内部の内層グランド導体とを電気的に接
続するスルーホールを有する多層プリント配線基板を用
いることにより、チップ型３端子ノイズフィルタが実装
された面のグランド導体のインダクタンスが小さくな
る。これにより、チップ型３端子ノイズフィルタのノイ
ズ除去効果が大きくなると供にチップ型３端子ノイズフ
ィルタのグランド電極に発生するノイズ電圧が除去さ
れ、チップ型３端子ノイズフィルタが有する高周波ノイ
ズ除去効果を損なうことなく本来の高周波ノイズ除去効
果が十分に発揮される。
層プリント配線基板にチップ型３端子ノイズフィルタが
複数整列配置される場合、チップ型３端子ノイズフィル
タのグランド電極を接続するグランド導体を多層プリン
ト配線基板の裏面に形成されたグランド導体及び多層プ
リント配線基板内部の内層グランド導体とを電気的に接
続するスルーホールを有する多層プリント配線基板を用
いることにより、チップ型３端子ノイズフィルタが実装
された面のグランド導体のインダクタンスが小さくな
る。これにより、チップ型３端子ノイズフィルタのノイ
ズ除去効果が大きくなると供にチップ型３端子ノイズフ
ィルタのグランド電極に発生するノイズ電圧が除去さ
れ、チップ型３端子ノイズフィルタが有する高周波ノイ
ズ除去効果を損なうことなく本来の高周波ノイズ除去効
果が十分に発揮される。
【図１】本発明の実施例の構造平面図であり、４層プリ
ント配線基板上にチップ型３端子ノイズフィルタが整列
配置された状態を示す図である。
ント配線基板上にチップ型３端子ノイズフィルタが整列
配置された状態を示す図である。
【図２】図１に示した実施例における４層プリント配線
基板を、チップ型３端子ノイズフィルタを整列配置する
前の状態を示す平面図である。
基板を、チップ型３端子ノイズフィルタを整列配置する
前の状態を示す平面図である。
【図３】図１のＸＸ′の垂直断面図である。
【図４】図１に示した実施例におけるチップ型３端子ノ
イズフィルタの平面図である。
イズフィルタの平面図である。
【図５】本発明の他の実施の形態における４層プリント
配線基板の垂直断面図である。
配線基板の垂直断面図である。
【図６】従来例におけるチップ型３端子ノイズフィルタ
の平面図である。
の平面図である。
【図７】従来例における構造平面図であり、４層プリン
ト配線基板にチップ型３端子ノイズフィルタが整列配置
された状態を示す図である。
ト配線基板にチップ型３端子ノイズフィルタが整列配置
された状態を示す図である。
【図８】従来例における４層プリント配線基板にチップ
型３端子ノイズフィルタを整列配置する前の状態を示す
平面図である。
型３端子ノイズフィルタを整列配置する前の状態を示す
平面図である。
【図９】従来例における図７のＸＸ′の垂直断面図であ
る。
る。
１ ４層プリント配線基板 ２ グランド導体 ３ グランド導体 ４ スルーホール ５ チップ型３端子ノイズフィルタ ６ グランド電極 ７ａ、７ｂ 信号電極 ８ａ、８ｂ 信号パッド ９ａ、９ｂ 信号導体路 １０ 内層グランド導体 １１ 内層電源導体 １２ ＩＣ １３ａ、１３ｂ リード電極 １４ａ、１４ｂ 信号導体路 ３１ ４層プリント配線基板 ３２ グランド導体 ３３ グランド導体 ３４ スルーホール ３５ チップ型３端子ノイズフィルタ ３６ グランド電極 ３７ａ、３７ｂ 信号電極 ３８ａ、３８ｂ 信号パッド ３９ａ、３９ｂ 信号導体路 ４０ 内層グランド導体 ４１ 内層電源導体
Claims (4)
- 【請求項１】 細長い形状のグランド導体と、該グラン
ド導体を挟んで対向配置された信号導体路が上面に形成
された多層プリント配線基板であって、 前記グランド導体により発生するインダクタンスを打ち
消すように作用する機能素子と、前記グランド導体と前
記機能素子とを電気的に接続するスルーホールを有する
多層プリント配線基板。 - 【請求項２】 前記機能素子は、 前記多層プリント配線基板内部に形成された内層グラン
ド導体である請求項１記載の多層プリント配線基板。 - 【請求項３】 前記機能素子は、 前記多層プリント配線基板裏面に形成されたグランド導
体である請求項１記載の多層プリント配線基板。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の多層プリント配線基板上に、両端部に信号電極が形成
され中央部にグランド電極が形成されたチップ型３端子
ノイズフィルタを実装する実装構造であって、 前記信号電極と前記信号導体路、および前記グランド電
極と前記グランド導体のそれぞれを電気的に接続するチ
ップ型３端子ノイズフィルタの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046872A JP2000244128A (ja) | 1999-02-24 | 1999-02-24 | 多層プリント配線基板及びそれを用いたチップ型３端子ノイズフィルタの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046872A JP2000244128A (ja) | 1999-02-24 | 1999-02-24 | 多層プリント配線基板及びそれを用いたチップ型３端子ノイズフィルタの実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244128A true JP2000244128A (ja) | 2000-09-08 |
Family
ID=12759451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046872A Pending JP2000244128A (ja) | 1999-02-24 | 1999-02-24 | 多層プリント配線基板及びそれを用いたチップ型３端子ノイズフィルタの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000244128A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484827B1 (ko) * | 2002-11-26 | 2005-04-22 | 엘지전자 주식회사 | 회로기판의 고주파 노이즈 제거구조 |
| JP2006013373A (ja) * | 2004-06-29 | 2006-01-12 | Koyo Seiko Co Ltd | 多層回路基板およびトルク検出装置 |
| JP2007104266A (ja) * | 2005-10-04 | 2007-04-19 | Sony Computer Entertainment Inc | 電子回路 |
| JP2010045128A (ja) * | 2008-08-11 | 2010-02-25 | Ihi Corp | 多層プリント基板 |
| JP2013073951A (ja) * | 2011-09-26 | 2013-04-22 | Tdk Corp | 貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造 |
-
1999
- 1999-02-24 JP JP11046872A patent/JP2000244128A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484827B1 (ko) * | 2002-11-26 | 2005-04-22 | 엘지전자 주식회사 | 회로기판의 고주파 노이즈 제거구조 |
| JP2006013373A (ja) * | 2004-06-29 | 2006-01-12 | Koyo Seiko Co Ltd | 多層回路基板およびトルク検出装置 |
| JP2007104266A (ja) * | 2005-10-04 | 2007-04-19 | Sony Computer Entertainment Inc | 電子回路 |
| JP2010045128A (ja) * | 2008-08-11 | 2010-02-25 | Ihi Corp | 多層プリント基板 |
| JP2013073951A (ja) * | 2011-09-26 | 2013-04-22 | Tdk Corp | 貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造 |
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