JP2000244251A

JP2000244251A - 補償回路

Info

Publication number: JP2000244251A
Application number: JP2000029224A
Authority: JP
Inventors: Bernhard Roth; ベルンハルト・ロス
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1999-02-10
Filing date: 2000-02-07
Publication date: 2000-09-08
Also published as: EP0961409B1; EP0961409A1; US6317001B1; DE69900308D1; DE69900308T2

Abstract

(57)【要約】【課題】デジタルシステムにおけるタイミング情報を
不変の状態に維持するために熱変動の改善された補償を
提供する。【解決手段】回路Ｃ１に対応して、補償回路Ｃ２に
は、それぞれ、加えられる内部信号Ｓｉｎｃに依存した
デバイス温度Ｔｐｉ（ｉ＝１．．．ｎ）を有する少なく
とも１つのデバイスＤｐｉ（ｉ＝１．．．ｎ）を含む。
補償回路Ｃ２の各デバイスＤｐｉの熱特性は、回路Ｃ１
の対応するデバイスＤｉに比例するか、又は、他の何ら
かの既知の関係をなしている。補償回路Ｃ２は、各デバ
イスＤｐｉの温度Ｔｐｉ及び／又は異なるデバイスＤｐ
ｉとＤｐｊ（ｊ＝１．．．ｎ及びｉ≠ｊ）との間の温度
差を制御して、回路Ｃ１とは反対又は逆の歪みを有する
出力信号Ｓｉｇ＿ＩＮ´を送出する。回路Ｃ１及びＣ２
を直列に結合し、回路Ｃ１及びＣ２の直列接続の端部に
おける出力ＳＩＧ＿ＯＵＴの歪みの影響を除去可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、熱変動によって生
じるタイミング情報の変化を補償する補償回路に係り、
更に詳細には、差動増幅器の補償回路に関するものであ
る。

【０００２】

【従来の技術】多くの電子回路は、主として、周囲温度
の変動によって、又は、電力消費に起因する動的挙動(d
ynamic behavior)によって生じる熱変動に影響されやす
い。特に、電子回路のさまざまな領域におけるさまざま
な熱変動によって、回路の望ましくない挙動が生じる場
合が多い。

【０００３】デジタル・システムの場合、情報は、主と
して、信号がある状態から別の状態に変化することによ
って伝送又は処理される。タイミング情報には信号が変
化する時間に関する情報が含まれている。タイミング情
報を処理又は伝送しているデジタル回路は、一連の入力
状態遷移(input state transitions)の結果として、一
連の出力状態遷移を生成する。入力遷移のタイミング情
報間における関係は、システムの出力に反映されなけれ
ばならない。さらに、入力状態の変化の間における時間
経過は、それぞれの入力状態の変化によって生じる出力
状態の変化の間における時間経過であることが望まし
い。さもなければ、そのシステムによってタイミング情
報が変化したことになり、これは多くの応用例において
回避されるべきである。

【０００４】ＵＫ−Ａ−２３１６５５９には、その出力
駆動段の電力消費を検出し、その電力消費を補正及び制
御することによって、波形振幅及び出力タイミングを比
較的安定させる温度補償駆動回路が開示されている。温
度検出器が、出力素子の温度変化を検出し、温度補償器
が、温度検出器からの温度検出信号に応答し、入力信号
と比較して、出力信号のタイミングを調整する。すなわ
ち、これによって、温度によって引き起こされるパルス
遅延時間の変動に起因するタイミング偏差(timing devi
ation)の補償が可能になる。

【０００５】

【発明が解決しようとする課題】デジタル回路の場合、
これまでの計測によれば、熱変動のために、全パルス持
続時間の合計と全周期との比としてのデューティ・サイ
クルに依存するタイミング・ドリフトが生じる場合があ
る。したがって、多くの従来の回路は、このデューティ
・サイクル・ドリフト、すなわち、例えば、２ｎｓ〜
０．５ｎｓのデューティ・サイクルによって決まる伝搬
遅延の変動を低減させることが立証された対応する構成
要素間における良好な熱結合(thermal coupling)が得ら
れるように設計されている。しかし、最新のデジタル用
途の場合、熱結合は、例えば、１００ｐｓ以下の値まで
デューティ・サイクル・ドリフトを短縮するのに十分で
あるとは立証されていない。さらに、物理的理由から、
理想的な熱結合が全く不可能であることは明らかであ
り、大幅に改善されたとしても、熱結合には必ず限界が
ある。

【０００６】上記から明らかなように、ＧＢ−Ａ−２３
１６５５９に開示されているデューティ・サイクル・ド
リフト又は遅延時間の変動等のタイミング情報は、熱変
動によって変化する可能性がある。

【０００７】本発明は、上記事情に鑑みてなされたもの
であり、デジタル・システムにおけるタイミング情報を
なるべく不変の状態に維持するため、熱変動の改善され
た補償を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明によって実施され
る熱的効果(thermal effect)の補償に関するより明確な
理解が得られるように、熱変動の効果を説明する新たな
理論モデルについて明らかにする。このモデルの例証
は、例えば、デジタル回路において用いられる入力及び
出力レベルを固定して、当該技術において周知である図
６に示す差動増幅器の例に関して行われる。

【０００９】差動増幅器は、差分入力信号(differentia
l input signal)ＩＮ及びＮＩＮを受信し、差分出力Ｏ
ＵＴ及びＮＯＵＴを送出する。信号ＮＩＮは、信号ＩＮ
に対する補数(complement)であり、したがって、信号Ｎ
ＯＵＴは、信号ＯＵＴの補数を表している。差動増幅器
の構成及び機能は、当該技術において周知であるため、
本明細書において詳述しない。

【００１０】図６は、共通エミッタが電流源Ｉ１に結合
された、２つのＮＰＮトランジスタＱ１及びＱ２から構
成されている差動増幅器を示す回路図である。入力信号
ＩＮ及びＮＩＮは、それぞれ、トランジスタＱ１及びＱ
２のベースに結合されている。トランジスタＱ１及びＱ
２のコレクタは、インピーダンスＲを介して、高電位源
(source of high potencial)ＶＣＣに結合されており、
それぞれ、出力信号ＯＵＴ及びＮＯＵＴを送出する。

【００１１】論理的に“ＬＯＷ”レベル状態（すなわ
ち、ＩＮ＝ＬＯＷレベルで、ＮＩＮ＝ＨＩＧＨレベルの
場合）において、トランジスタＱ１はオフになり、トラ
ンジスタＱ１の電力消費Ｐｄ１＿ｌｏはゼロになる。ト
ランジスタＱ２はオンになり、トランジスタＱ２の電力
消費Ｐｄ２＿ｌｏは、下記のようになる： Pd2＿lo=I1・VCE2＿lo =I1・(VCC-R・I1-VE) =I1・(VCC-R・I1-(Vnin＿lo-VBE2)) ここで、ＶＣＥ２＿ｌｏは、トランジスタＱ２のコレク
タ・エミッタ電圧を表し、ＶＥは、結合されたエミッタ
における電圧を表している。Ｖｎｉｎ＿ｌｏは、トラン
ジスタＱ２のベースにおける電圧であって、実質的に、
論理“ＨＩＧＨ”レベルの電位を表しており、ＶＢＥ２
は、トランジスタＱ２のベース・エミッタ電圧である。

【００１２】論理“ＨＩＧＨ”レベル状態（ＩＮ＝ＨＩ
ＧＨレベルで、ＮＩＮ＝ＬＯＷレベルの場合）におい
て、トランジスタＱ１はオンになり、電力消費Ｐｄ１＿
ｈｉは、下記のようになる： Pd1＿hi=I1・VCE1＿hi =I1・(VCC-R・I1) =I1・(VCC-R・I1-(Vin＿hi-VBE1)) ここで、ＶＣＥ１は、トランジスタＱ１のコレクタ・エ
ミッタ電圧を表している。Ｖｉｎ＿ｈｉは、トランジス
タＱ１のベースにおける電圧であって、実質的に、論理
“ＨＩＧＨ”レベル状態の電位を表しており、ＶＢＥ１
は、トランジスタＱ１のベース・エミッタ電圧である。
トランジスタＱ２はオフのため、電力消費Ｐｄ２＿ｈｉ
はゼロである。

【００１３】印加される論理電位(logic potential)が
下記のように実質的に等しいものと仮定すると： Vnin＿lo=Vin＿hi Vnin＿hi=Vin＿lo さらに、トランジスタＱ１及びＱ２が実質的に等しいも
のと仮定すると、下記のようになる。 VBE=VBE2＿lo=VBE1＿hi VCE=VCE2＿lo=VCE1＿hi Pd2＿hi=Pd1＿lo=0 Pd=Pd2＿lo=Pd1＿hi したがって：

【００１４】

【数１】

【００１５】

【数２】

【００１６】これにより、Ｐｄは、スイッチ投入時にお
けるトランジスタＱ１又はＱ２の電力消費を表すことに
なる。

【００１７】図７は、図６の差動増幅器における２つの
トランジスタＱ１及びＱ２の熱的表現(thermal represe
ntation)を示す回路図である。「電気的表現(electrica
l world)」と同様に、トランジスタＱ１及びＱ２による
電力消費Ｐｄの熱表現は、それぞれ、ＲＣネットワーク
に電流を供給する電流源Ｐｄ１及びＰｄ２として表すこ
とができる。熱抵抗器Ｒｔｈは、オーム抵抗器に相当
し、熱キャパシタンスＣｔｈは、電気キャパシタンスに
相当し、温度は、電圧に相当する。したがって、オーム
の法則（Ｖ＝Ｉ・Ｒ）は、熱的にはＴｅｍｐ＝Ｐｄ・Ｒ
ｔｈとして表すことが可能である。

【００１８】熱抵抗器Ｒｔｈ１は、トランジスタＱ１と
Ｑ２との間における熱の流れを表している。熱キャパシ
タンスＣｔｈと並列に配置された熱抵抗器Ｒｔｈは周囲
の領域方向へのトランジスタの熱の流れを表し、それに
よって熱キャパシタンスＣｔｈは温度分布の制限速度を
反映する。トランジスタＱ１及びＱ２の電力消費Ｐｄが
変化した場合、トランジスタの実際の温度は、すぐにそ
れに追従(follow)することができず、熱時定数Ｔｔｈを
備えるある種のロー・パス関数(low pass function)に
よって追従することになる。簡略化のため、トランジス
タＱ１及びＱ２が、ほぼ等しく、したがって、各トラン
ジスタが熱キャパシタンスＣｔｈと並列に配置された熱
抵抗器Ｒｔｈ２を備えることによって、周囲の領域に向
かう熱流を表すように構成されているものと仮定する。

【００１９】論理“ＬＯＷ”レベル状態（ＩＮ＝ＬＯＷ
レベルで、ＮＩＮ＝ＨＩＧＨレベルであり、したがっ
て、トランジスタＱ１はオフになり、その電力消費Pd1
＿loは、ゼロになる、すなわち、Ｐｄ１＿ｌｏ＝０）に
おいて、下記の数式が得られる：したがって、“ＬＯＷ”レベル状態における温度差ｄＴ
ｅｍｐ＿ｌｏは下記のように定義される：論理“ＨＩＧＨ”レベル状態（ＩＮ＝ＨＩＧＨレベル
で、ＮＩＮ＝ＬＯＷレベルであり、したがって、トラン
ジスタＱ２はオフになり、その電力消費Ｐｄ２＿ｈｉ
は、ゼロになる、すなわち、Ｐｄ２＿ｈｉ＝０）におい
て、下記の式が得られる： Temp１＿hi＝Pd１＿hi・(Rth２||(Rth１+Rth２））＝Pd１＿hi・Rth２・(Rth１＋Rth２）/（２・Rth２+Rth１） Temp２＿hi＝Temp１＿hi・Rth２/(Rth１＋Rth２）＝Pd1＿hi・Rth２・Rth２/（２・Rth２＋Rth１）したがって、“ＨＩＧＨレベル状態における温度差ｄＴ
ｅｍｐ＿ｈｉは下記のように定義される： dTemp ＿hi＝Temp２＿hi-Temp１＿hi ＝-Pd1＿hi・Rth１・Rth２/（２・Rth２＋Rth１）

【００２０】Ｐｄ１＿ｈｉ＝Ｐｄ２＿ｌｏ＝Ｐｄ、及
び、Ｐｄ２＿ｈｉ＝Ｐｄ１＿ｌｏ＝０と仮定すると、両
論理状態間における温度差、したがって、電力消費の差
は、次の通りである：

【００２１】

【数３】

【００２２】

【数４】

【００２３】熱時定数Ｔｔｈは、Ｐｄ１及び／又はＰｄ
２が変化する場合の、温度Ｔｅｍｐ１とＴｅｍｐ２の差
を表した指数関数の時定数に相当し、次のようになる：

【００２４】

【数５】

【００２５】図８は、トランジスタＱ１及びＱ２の温度
が異なる場合の図６の差動増幅器の静的挙動(static be
havior)を示す説明図である。トランジスタＱ１及びＱ
２の温度Ｔｅｍｐ１及びＴｅｍｐ２が等しい場合を除く
と、差動増幅器は、オフセット電圧Ｖｏｓが生じたよう
な動作をする。入力信号ＩＮ−ＮＩＮが、オフセット電
圧Ｖｏｓ＝Ｖｏ（Ｔｅｍｐ１＜Ｔｅｍｐの場合）で正
か、又は、オフセット電圧Ｖｏｓ＝−Ｖｏ（Ｔｅｍｐ１
＞Ｔｅｍｐ２）で負の場合、出力信号ＯＵＴ−ＮＯＵＴ
はゼロである。これは、シリコン・ダイオードが、通
常、負の温度係数を備えているので、温度が上昇する
と、電圧が低下するためである。

【００２６】キャパシタンス、電流増幅率β、又は、遷
移頻度(transit frequency)ｆｔのような、温度によっ
て変化するトランジスタＱ１及びＱ２の他の特性が存在
する。しかし、ベース・エミッタ電圧ＶＢＥの変化が、
この種の用途における最大のエラーの原因であることが
明らかになっている。すなわち、他の影響を無視するこ
とが可能であり、入力信号の交差点(crossing point)の
時間（ＩＮ−ＮＩＮ＝Ｖｏｓの場合）から出力信号の交
差点の時間（ＯＵＴ−ＮＯＵＴ＝０の場合）までとして
の伝搬遅延は、温度に依存せず、差動増幅器の固定伝搬
時間Ｔｐｄを表すものと仮定される。

【００２７】図９（ａ）及び図９（ｂ）は、図６の差動
増幅器における実際の信号と仮想信号を表した説明図で
ある。入力信号の論理状態、したがって、出力信号の論
理状態を変化させると、オフセット電圧Ｖｏｓは、図９
（ａ）に示すように（時定数Ｔｔｈに応じて）動的に変
化する。

【００２８】入力信号ＩＮ−ＮＩＮとオフセット電圧Ｖ
ｏｓの実際の差（図９（ａ）参照）は、図９（ｂ）から
明らかなように、ある種のロー・パス特性を示してい
る。図９（ｂ）に示す電圧差（ＩＮ−ＮＩＮ）−Ｖｏｓ
は、図６の回路で測定可能な物理的信号を表すものでは
ない。図９（ｂ）に示すこの電圧差だけが、本発明の原
理をより明確に理解するための有効なツールに相当し、
差動増幅器の入力における「有効信号」として理解し得
るものである。

【００２９】図１０及び図１１は、図６による差動回路
の熱時定数Ｔｔｈよりはるかに小さい、パルス幅ＰＷｉ
ｎを備えた入力パルスの動的挙動を示す説明図である。
図１０には、短い正の入力パルスの例が示されており、
一方、図１１には、短い負の入力パルスの挙動が示され
ている。この原理は、正のパルスの場合も、負のパルス
の場合も同じなので、図１０及び図１１についてまとめ
て説明する。両方の場合とも、入力パルス（入力信号Ｉ
Ｎ、ＮＩＮ及びＩＮ−ＮＩＮで表される）は、かなりの
長時間（＞＞Ｔｔｈ）にわたる静的ＬＯＷ状態の後で追
従するので、トランジスタＱ１は「コールド(cold)」状
態にあり、一方、トランジスタＱ２は「ホット(hot)」
状態にあるものと仮定することができる。

【００３０】オフセット電圧Ｖｏｓのため、差動増幅器
は、ＩＮ−ＮＩＮ＝０の時点では、すぐにはスイッチせ
ず、入力信号ＩＮ−ＮＩＮ＝Ｖｏ（図１１では：ＩＮ−
ＮＩＮ＝−Ｖｏ）になると始めてスイッチする。差動回
路の通常の伝搬時間Ｔｐｄは、この時点から出力信号Ｏ
ＵＴ−ＮＯＵＴ＝０までかかる。条件ＩＮ−ＮＩＮ＝Ｖ
ｏ（図１１では：ＩＮ−ＮＩＮ＝−Ｖｏ）は、“ＬＯ
Ｗ”レベルから“ＨＩＧＨ”レベルへの（図１１で
は：”ＨＩＧＨ”レベルから“ＬＯＷ”レベルへの）移
行中にＩＮ−ＮＩＮ＝０になる通常の交差点の後で、し
たがって、”ＨＩＧＨ”レベルから“ＬＯＷ”レベルへ
の（図１１では：“ＬＯＷ”レベルから”ＨＩＧＨ”レ
ベルへの）移行中にＩＮ−ＮＩＮ＝０になる通常の交差
点の後に、満たされるので、“ＬＯＷ”レベルから”Ｈ
ＩＧＨ”レベルへの遷移（正の遷移）の有効伝搬遅延Ｔ
ｐｄｌｈは、”ＨＩＧＨ”レベルから“ＬＯＷ”レベル
への遷移（負の遷移）の有効伝搬遅延Ｔｐｄｈｌより長
くなる（図１１では：短くなる）。しかし、正の遷移と
負の遷移との間及び正のパルスと負のパルスの間におけ
る有効伝搬遅延の変動によって、出力パルス幅ＰＷｏｕ
ｔが変化し、ＰＷｏｕｔ＜ＰＷｉｎになると、結果とし
て、タイミング情報に変化を生じる。

【００３１】図１０及び図１１によれば、（パルスの極
性によって決まる）負の遷移と正の遷移の伝搬遅延の差
のために、入力信号のパルス幅に対して出力信号のパル
ス幅が変化するので、オフセット電圧Ｖｏｓの効果は容
易に明らかになる。このパルス幅の変化の効果は、オフ
セット電圧が一定のままである限り、再現可能である。

【００３２】特に、図９（ａ）及び９（ｂ）に関して上
記から明らかなように、オフセット電圧Ｖｏｓは、温度
変化の影響下において時間とともに変化する。一方、各
デバイスの温度、及び、それによるデバイス間の温度
は、それぞれのデバイスに加えられる一連の信号及びそ
れぞれのスイッチング・ポイントより前の電力消費によ
って決まる。つまり、各遷移の有効伝搬遅延は、前の信
号の「履歴」によって決まることになる。言うまでもな
く、こうしたデータ又は履歴依存性は、特に、タイミン
グが重要な用途において許容することのできないタイミ
ング情報の全く再現不可能な変更をもたらすことにな
る。一般的な用途において、このようなデータに依存す
る温度効果は、予測不能であり、つまり、重要なデジタ
ル・システム設計の性能、特に、デジタル自動テスト装
置（ＡＴＥ）のようなテスト及び測定システムのタイミ
ング精度を低下させる、「データ依存ジッタ(data-depe
ndentjitter)」が生じることになる。さらに、分離され
た短いパルスは、さらに短くなるので（図１０及び図１
１参照）、帯域幅制限効果(bandwidth-limiting effec
t)がある。

【００３３】図１０及び図１１において、オフセット電
圧Ｖｏｓの変化は、ゼロ・オフセット状態に関して示さ
れている。図１０及び図１１のパルスは、図９（ａ）に
示すパルスに対して比較的短くなるように選択されるの
で、図１０及び図１１におけるオフセット電圧Ｖｏｓの
変化は、図９（ａ）に対して比較的小さい。

【００３４】図１〜図１１に関して、上記説明から明ら
かなように、タイミング情報の変化、つまり、図６の差
動増幅器におけるタイミング・エラーは、直接、下記の
要素によって決まる： −入力信号ＩＮ−ＮＩＮのスルー・レート（すなわち、
通常、Ｖ／ｎｓで表現される遷移速度）。 −２つのトランジスタＱ１及びＱ２の熱結合。 −オン時におけるそれぞれのトランジスタＱ１又はＱ２
の電力消費。 −温度に依存したベース・エミッタ電圧変化。

【００３５】スルー・レートが高くなると、オフセット
電圧の効果が低下するので、さらに、タイミング情報に
対する効果が低下することになる。より優れた速度能力
(speed capacity)を備えたＩＣテクノロジの最近の進歩
によって、スルー・レートが高くなり、この結果、より
高速のトランジスタの代価が、より縮小されるジオメト
リ及びより小さくなるキャパシタンス（例えば、トレン
チの分離の拡大による）によって支払われることにな
り、それによって、熱抵抗が増加するので、再び、より
高いスルー・レートの効果が相殺される。

【００３６】伝搬遅延の変動及びパルス幅の変化の影響
が、当該技術において観測されているが、一般に、オフ
セット電圧の変動に対処するものであり、したがって、
この影響をいかに説明し、解説するかが分からなかっ
た。様々なオフセット電圧の影響を克服するアプローチ
の１つが、ヒューレット・パッカード製ＨＰ８３００
０における、別の電圧を重畳して、オフセット電圧を補
償することであった。オフセット電圧の補償回路は、当
該技術において周知であり、例えば、ＵＳ−Ａ−４，４
６４，６３１、ＵＳ−Ａ−４，７１７，８８８、ＵＳ−
Ａ−４，８２７，２２２、ＵＳ−Ａ−５，０４５，８０
６、ＵＳ−Ａ−５，１３２，５５９、ＵＳ−Ａ−５，８
１２，００５、又は、ＵＳ−Ａ−Ｅ，９８７，３２７に
開示されている。こうしたタイミング・エラーを、ただ
し、逆方向に導入することを意図した、入力信号又は出
力信号に対する電圧の印加が積極的に試みられてきた。
しかし、こうした全ての取り組みにおける問題は、補償
量の決定及び制御が困難であることであった。タイミン
グ・エラーの影響を評価(assess)するには、高度な試験
方法が必要とされ、したがって、一方で、それぞれの補
償電圧を供給するにも、高度な回路が必要とされる。容
易に分かるように、この種の影響をベースにした補償
は、満足のゆくものではなく、さらに、間違った「補
償」によって、信号に対してさらなるタイミング・エラ
ーが加えられる可能性がある。

【００３７】本発明によれば、タイミング情報に対する
熱的影響の補償を改善することができる。

【００３８】

【発明の実施の形態】図１（ａ）及び図１（ｂ）は、信
号に依存する温度を有する構成要素によって生じる信号
歪みを補償するための本発明による回路構造の原理を示
すブロック図である。

【００３９】図１（ａ）は、補償のない回路Ｃ１の構造
を示すブロック図である。回路Ｃ１は、外部信号として
入力信号ＳＩＧ＿ＩＮを受信し、出力信号ＳＩＧ＿ＯＵ
Ｔを送出する。信号Ｓｉｎは、入力信号ＳＩＧ＿ＩＮか
ら得られる少なくとも１つの内部信号を表し、信号Ｓｏ
ｕｔは、外部出力信号ＳＩＧ＿ＯＵＴを供給する少なく
とも１つの出力信号を表している。回路Ｃ１には、さら
に、それぞれが、それぞれの温度Ｔｉ（ｉ＝１．．．
ｎ）を備える少なくとも１つのデバイスＤｉ（ｉ＝
１．．．ｎ）を有しており、この結果、それぞれの温度
Ｔｉ及び／又は少なくとも１つのデバイスＤ１．．．Ｄ
ｎの間におけるそれぞれの温度差は、加えられる内部入
力信号Ｓｉｎによって決定する。したがって、各デバイ
スＤｉは、信号に依存する温度Ｔｉ＝ｆｉ（Ｓｉｎ）を
示す。

【００４０】図１（ｂ）は、本発明による信号補償の原
理を示すブロック図である。もう１つの補償回路Ｃ２
が、補償されるべき回路Ｃ１と直列に接続されている。
回路Ｃ１に対応して、補償回路Ｃ２には、それぞれ、下
記のように、加えられる内部信号Ｓｉｎｃに依存したデ
バイス温度Ｔｐｉ（ｉ＝１．．．ｎ）を示す、少なくと
も１つのデバイスＤｐｉ（ｉ＝１．．．ｎ）を含む： Tpi=fci(Sinc) これにより、内部信号Ｓｉｎｃは、図１（ｂ）のＳＩＧ
＿ＩＮのように加えられる外部信号から得られる。

【００４１】補償回路Ｃ２の各デバイスＤｐｉの熱特性
は、回路Ｃ１の対応するデバイスＤｉに比例するか、又
は、他の何らかの既知の関係をなしている。この熱特性
は、直接的及び／又は間接的熱特性を表すことが可能で
ある。直接的熱特性は、電気特性の温度依存性及び／又
は熱抵抗及び／又はキャパシタンスのように、それぞれ
のデバイス自体によって決まり、直接そのデバイスから
「生じる(originate)」。間接的熱特性は、他のデバイ
スに対する熱抵抗及び／又はキャパシタンス及び／又は
対応するデバイスＤｐｉとＤｉの間の電気的関係等の他
のデバイスに対する各デバイスによって決まる。

【００４２】補償回路Ｃ２は、各デバイスＤｐｉの温度
Ｔｐｉ及び／又は異なるデバイスＤｐｉとＤｐｊ（ｊ＝
１．．．ｎ及びｉ≠ｊ）との間の温度差を制御して、回
路Ｃ１とは反対又は逆の歪み(distortion)を有する出力
信号Ｓｉｇ＿ＩＮ´（入力信号Ｓｉｇ＿ＩＮによって決
まる）を送出するように設計されている。回路Ｃ１及び
Ｃ２を直列に結合し、それによって、回路Ｃ１及びＣ２
の順序が図１（ｂ）に示すように、又は、その逆になる
ようにすることによって、回路Ｃ１及びＣ２の直列接続
の最端部における出力ＳＩＧ＿ＯＵＴにおいて、歪みの
影響を除去することが可能になる。

【００４３】歪みの種類及び回路Ｃ１の機能性によっ
て、例えば、回路Ｃ１から補償回路Ｃ２へのフィードバ
ック信号として、少なくとも１つの出力信号ＳＩＧ＿ｆ
ｂを供給することが可能である。

【００４４】次に、本発明の原理について、図６に示す
差動増幅回路の例に関して説明する。なお、本発明の原
理は、増幅器の用途又は差分信号を用いる回路にも制限
されるものではなく、任意の種類の回路に適用すること
ができる。

【００４５】図２は、本発明に係る差動増幅器を示す回
路図である。トランジスタＱ１及びＱ２の信号に依存す
る温度によって生じるタイミング・エラーは、それぞ
れ、入力信号ＩＮ及びＮＩＮとトランジスタＱ１及びＱ
２のベースとの間の入力経路内にそれぞれのバッファ段
Ｂ１及びＢ２を追加することによって除去される。バッ
ファ段Ｂ１及びＢ２は、差動回路におけるトランジスタ
Ｑ１及びＱ２とほぼ同じ、しかし、符号が逆の、熱的挙
動を生じる。バッファ段Ｂ１は、入力信号ＩＮとトラン
ジスタＱ１のベースとの間にエミッタ・フォロワとして
結合されたバッファ・トランジスタＱ３を有する。トラ
ンジスタＱ３のエミッタは、電流源Ｉ２に結合されてい
る。したがって、バッファ段Ｂ２において、入力信号Ｎ
ＩＮとトランジスタＱ２のベースとの間にエミッタ・フ
ォロワとして結合されたトランジスタＱ４が形成され
る。Ｑ４のエミッタが、電流源Ｉ２にほぼ対応する電流
源Ｉ２’に結合されるので、Ｉ２＝Ｉ２’と仮定するこ
とができる。

【００４６】論理状態（“ＬＯＷ”レベル又は“ＨＩＧ
Ｈ”レベル状態）によって、バッファ・トランジスタＱ
３及びＱ４の一方又は両方の両端における電圧、すなわ
ち、トランジスタＱ３及びＱ４の電力消費及び温度が調
節(modulate)され、その結果生じる電圧エラー(voltage
error)は、電流源Ｉ１に結合されたトランジスタＱ１
及びＱ２のそれぞれに対して方向が反対になる。

【００４７】トランジスタＱ３及びＱ４は、トランジス
タＱ１及びＱ２の挙動に比例した電気的及び熱的挙動を
生じるように選択される。さらに、トランジスタＱ３及
びＱ４は、それらの間の熱的関係が、トランジスタＱ１
及びＱ２の間の熱的関係に比例するように構成されてい
る。これは、トランジスタＱ３及びＱ４のサイズ及び互
いの距離が、トランジスタＱ１及びＱ２に対して比例す
るので、実現することが可能である。これによって、ト
ランジスタＱ３及びＱ４に関連した熱抵抗及びキャパシ
タンスは、確実にトランジスタＱ１及びＱ２に比例す
る。

【００４８】増幅器ＡＭＰ１及びＡＭＰ２は、出力電圧
ＯＵＴ及びＮＯＵＴに比例した電圧をバッファ段Ｂ１及
びＢ２に供給することが可能であり、さらに、ＤＣ電圧
を印加することも可能である。２つの増幅器ＡＭＰ１及
びＡＭＰ２を設ける代わりに、ノードＣＬ３及びＣＬ４
においてより高い電圧の脈動(swing)を生じさせる１つ
の増幅器ＡＭＰだけしか設けないことも可能である。増
幅器ＡＭＰ１及びＡＭＰ２（又はＡＭＰ）の出力によっ
て、エミッタ・フォロワ・トランジスタＱ３及び／又は
Ｑ４のコレクタＣＬ３及び／又はＣＬ４の電圧が調節さ
れる。

【００４９】増幅器ＡＭＰ１及びＡＭＰ２（又はＡＭ
Ｐ）の入力は、後述のように出力ＯＵＴ及びＮＯＵＴか
ら直接得ることができるが、図４に示すように発生させ
ることもできる。図４の実施形態の場合、第２の差動増
幅器は、第１の差動増幅器（トランジスタＱ１及びＱ２
から構成される）と並列に結合されている。第２の差動
増幅器は、第１の差動増幅器に従って作製(build up)さ
れており、第２の差動増幅器は、共通エミッタが電流源
１３に結合され、コレクタがそれぞれインピーダンスＲ
１を介して高電位源ＶＣＣ１に結合されたトランジスタ
Ｑ５及びＱ６を含んでいる。トランジスタＱ５及びＱ６
のベースは、それぞれ、相補入力信号ＩＮ及びＮＩＮを
受信する。（増幅器ＡＭＰ１及びＡＭＰ２としての）ト
ランジスタＱ７及びＱ８は、それぞれ、出力信号ＯＵＴ
及びＮＯＵＴに（構成要素Ｒ、Ｒ１、Ｉ３、Ｉ１間の関
係に基づいて比例するように）対応するトランジスタＱ
５及びＱ６のコレクタにおける信号をバッファし、トラ
ンジスタＱ３及びＱ４のコレクタＣＬ３及びＣＬ４にそ
の信号を供給する。図４の回路は、必要な構成要素が少
ないので、図２の回路よりも簡単な回路構成が得られ
る。さらに、図４の出力ノードＯＵＴ及びＮＯＵＴは、
負荷されない。

【００５０】図２及び図４から明らかになるように、バ
ッファ段Ｂ１及びＢ２は、それぞれ、トランジスタＱ１
及びＱ２によって提供される電力消費調節を受けるよう
になっており、したがって、バッファ段Ｂ１及びＢ２
は、差分入力信号ＩＮ−ＮＩＮとトランジスタＱ１及び
Ｑ２のそれぞれの制御電極（ベース）との間に結合され
る。図２におけるトランジスタＱ３及びＱ４の電力消費
は、直接トランジスタＱ１及びＱ２によって調節される
が、図４の実施形態では、電力消費の間接的調節が施さ
れる。図４の場合、第２の差動増幅器は、第１の差動増
幅器に従って作製されており、したがって、トトランジ
スタＱ１及びＱ２が、トランジスタＱ５及びＱ６に従っ
て造られ、それに基づく挙動を示すので、トランジスタ
Ｑ１及びＱ２だけが、電力消費に間接的調節を施すこと
になる。

【００５１】次に、トランジスタＱ３及びＱ４のサイズ
及び互いの距離は、トランジスタＱ１及びＱ２と同じで
あり、トランジスタＱ３及びＱ４に関連した熱抵抗及び
キャパシタンスがトランジスタＱ１及びＱ２の場合と同
じになる、特別な例（図２及び図４）を説明する。トラ
ンジスタＱ３及びＱ４は、トランジスタ対Ｑ１／Ｑ２と
Ｑ３／Ｑ４との間の熱的影響を回避又は軽減するため、
トランジスタＱ１及びＱ２から十分に離して配置するこ
とが望ましい。

【００５２】両方の論理状態（“ＬＯＷ”レベル、”Ｈ
ＩＧＨ”レベル）間におけるバッファ・トランジスタＱ
３及びＱ４の電力消費の差は、下記の通りである：

【００５３】

【数６】

【００５４】

【数７】

【００５５】図４の実施形態の場合、これにより、下記
のようになる：

【００５６】

【数８】

【００５７】

【数９】

【００５８】両方の論理状態間における電力消費の差
は、トランジスタＱ３は、トランジスタＱ１と同じであ
るが、符号が逆になる場合、温度の影響による電圧変化
が相互補償するので、トランジスタＱ１及びＱ３を通る
信号の組み合わせによって、電圧オフセット・エラーが
生じることはない。これは、トランジスタＱ４及びＱ２
にも同様に当てはまる。

【００５９】タイミング・エラーの完全補償条件は、下
記の通りである：

【００６０】

【数１０】

【００６１】

【数１１】

【００６２】数１０及び数１１の場合、式１及び２を修
正して、バッファ・トランジスタＱ３及びＱ４による入
力信号ＩＮ及びＮＩＮのさらなる電圧降下を反映しなけ
ればならず、これによって、ＶＢＥ３＝ＶＢＥ４＝ＶＢ
Ｅｆになると仮定されるが、ＶＢＥｆは、トランジスタ
Ｑ３及びＱ４のベース・エミッタ電圧を表しているの
で、次のようになる：

【００６３】

【数１２】

【００６４】

【数１３】

【００６５】数６、数８、数１０及び数１２によって、
次の条件が得られる：

【００６６】

【数１４】

【００６７】したがって、数７、数９、数１１及び数１
３によって、次の条件が得られる：

【００６８】

【数１５】

【００６９】なお、数１４及び数１５は同じ条件を表し
ている。

【００７０】図２又は図４における回路の信号が、図５
（ａ）及び図５（ｂ）に示されている。図５（ａ）及び
図５（ｂ）の信号は、図９（ａ）及び図９（ｂ）に示さ
れた信号に対応する。しかし、トランジスタＱ３及びＱ
４のエミッタにおいて、すなわち、トランジスタＱ１及
びＱ２のベースにおいて信号が変化させられるため、差
動増幅器における「有効信号」（Ｅ１−Ｅ２）−Ｖｏｓ
（図５（ｂ）を参照）は、入力信号ＩＮ−ＮＩＮ（図５
（ａ）を参照）にほぼ一致し、つまり、Ｅ１はノードＥ
１における信号に相当し、Ｅ２はノードＥ２における信
号に相当する。図５（ａ）から明らかなように、オフセ
ット電圧Ｖｏｓの影響は、トランジスタＱ１及びＱ２の
ベースで信号Ｅ１−Ｅ２を変化させることによって効率
よく補償することが可能である。

【００７１】図２又は図４の回路の簡略化は、次の仮定
の条件の下に実施することが可能である： I1=I2=I VBE=VBEf=0.8V

【００７２】これによって、（数１４又は数１５から）
簡略化条件は次のようになる：

【００７３】

【数１６】

【００７４】

【数１７】

【００７５】ゼロ・タイミング・エラーのより一般的な
条件は、トランジスタＱ１とＱ３との論理“ＬＯＷ”レ
ベル状態と“ＨＩＧＨ”レベル状態の間の電力消費の差
が、トランジスタＱ２とＱ４との場合と同じであれば、
次のようになる：

【００７６】

【数１８】

【００７７】これは、非対称電流及び／又は電圧が必要
とされる場合に有用である。

【００７８】次に、図２及び図４の回路を、図１（ｂ）
に対応する図３に示すブロック図で説明する。（デバイ
スＤｐ１及びＤｐ２に対応する）トランジスタＱ３及び
Ｑ４は、信号ＳＩＧ＿ＩＮを受信して、差動増幅器Ｃ１
（図６を参照）の（デバイスＤ１及びＤ２に対応する）
トランジスタＱ１及びＱ２に対して、補償信号ＳＩＧ＿
ＩＮ´を供給する。次に、トランジスタＱ１及びＱ２
は、タイミング・エラーのほとんどない出力ＳＩＧ＿Ｏ
ＵＴを送出する。トランジスタＱ１及びＱ２は、さら
に、増幅器ＡＭＰ１及びＡＭＰ２を介して任意のフィー
ドバック・ループＳＩＧ＿ｆｂ１及びＳＩＧ＿ｆｂ２を
形成する。図４の回路が、フィードバック・ループのな
い回路を表していることを理解されたい。

【００７９】サイズ及び互いの距離が比例の関係にある
トランジスタＱ１〜Ｑ４の規定の立体配置のため、トラ
ンジスタＱ３とＱ４との熱的関係が、トランジスタＱ１
とＱ２との熱的関係に比例するので、トランジスタＱ３
及びＱ４は、トランジスタＱ１及びＱ２の挙動とは逆の
温度依存電気的挙動を示す。したがって、信号ＳＩＧ＿
ＩＮ´に対する、回路Ｃ１のように、補償回路Ｃ２の信
号ＳＩＧ＿ＩＮ´は信号ＳＩＧ＿ＩＮに対して生じるの
と逆のタイミング・エラーを生じるので、全体として、
信号ＳＩＧ＿ＯＵＴは、信号ＳＩＧ＿ＩＮとほぼ同じタ
イミング情報を示し、タイミング・エラーがほとんどな
い。

【００８０】上記から明らかなように、動的熱不整合(d
ynamic thermal mismatch)によって生じる差動増幅器の
タイミング・エラー及び帯域幅制限は、図２及び図３に
示すエラーの原因に対して「逆の(against)」働きをす
るバッファ回路を追加することによって除去することが
可能である。

【００８１】本発明の解説はバイポーラ技術に関連して
行われてきたが、ＦＥＴ等の他の適合する技術又は技術
の組み合わせを適切に適用することも可能であることは
明白である。ＦＦＴ技術の場合、エミッタ・フォロワの
代わりに、ソース・フォロワが用いられる。

【００８２】以下に、本発明の実施の形態を要約する。１．第１の回路（Ｃ１）における熱変動によって生じる
入力信号（ＳＩＧ＿ＩＮ）のタイミング情報の変化を補
償するための補償回路（Ｃ２）であって、前記第１の回
路（Ｃ１）が、前記入力信号（ＳＩＧ＿ＩＮ）に依存す
る温度（Ｔｉ）をそれぞれ有する少なくとも１つのデバ
イス（Ｄｉ）を備え、前記入力信号（ＳＩＧ＿ＩＮ）に
依存する温度（Ｔｐｉ）をそれぞれ有する少なくとも１
つの補償デバイス（Ｄｐｉ）を備え、当該補償回路（Ｃ
２）が、前記第１の回路（Ｃ１）に直列に接続され、こ
の直列接続によって前記入力信号（ＳＩＧ＿ＩＮ）を受
信し、前記入力信号（ＳＩＧ＿ＩＮ）とほぼ同じタイミ
ング情報を備えたタイミング補償出力信号（ＳＩＧ＿Ｏ
ＵＴ）を送出し、前記少なくとも１つの補償デバイス
（Ｄｐｉ）のうち少なくとも１つの熱特性が、前記第１
の回路（Ｃ１）の前記少なくとも１つのデバイス（Ｄ
ｉ）のうち対応する１つに比例の関係又は他の何らかの
既知の関係をなし、当該補償回路（Ｃ２）によって、第
１の回路（Ｃ１）とほぼ反対又は逆の熱歪みを有する補
償出力信号（ＳＩＧ＿ＩＮ’）を送出する補償回路（Ｃ
２）。

【００８３】２．前記第１の回路（Ｃ１）から当該補償
回路（Ｃ２）に少なくとも１つのフィードバック信号
（ＳＩＧ＿ｆｂ）を供給することを更に有する上記１に
記載の補償回路（Ｃ２）。

【００８４】３．前記第１の回路（Ｃ１）は、第１の電
流源（Ｉ１）に結合された第１のトランジスタ（Ｑ１）
及び第２のトランジスタ（Ｑ２）を有する差動増幅器
（図６）であり、前記第１のトランジスタ（Ｑ１）及び
前記第２のトランジスタ（Ｑ２）の第１の電極によっ
て、出力信号（ＯＵＴ−ＮＯＵＴ）を供給し、当該補償
回路（Ｃ２；図２、図３及び図４）であって、前記第１
のトランジスタ（Ｑ１）によって施される直接又は間接
電力消費調節を受けて、前記入力信号（ＩＮ）と前記第
１のトランジスタ（Ｑ１）の制御電極との間に結合され
る第１のバッファ段（Ｂ１）と、前記第２のトランジス
タ（Ｑ２）によって施される直接又は間接電力消費調節
を受けて、前記入力信号（ＮＩＮ）と前記第２のトラン
ジスタ（Ｑ２）の制御電極との間に結合される第２のバ
ッファ段（Ｂ２）と、を備える上記１又は２に記載の補
償回路（Ｃ２）。

【００８５】４．入力信号（ＩＮ−ＮＩＮ）を受信し
て、出力信号（ＯＵＴ−ＮＯＵＴ）を送出する差動増幅
器（図２及び図４）であって、第１の電流源（Ｉ１）に
結合されて、第１の電極から出力信号（ＯＵＴ−ＮＯＵ
Ｔ）を送出する第１のトランジスタ（Ｑ１）及び第２の
トランジスタ（Ｑ２）と、前記第１のトランジスタ（Ｑ
１）によって施される直接又は間接電力消費調節を受け
て、前記入力信号（ＩＮ）と前記第１のトランジスタ
（Ｑ１）の制御電極との間に結合される第１のバッファ
段（Ｂ１）と、前記第２のトランジスタ（Ｑ２）によっ
て施される直接又は間接電力消費調節を受けて、前記入
力信号（ＮＩＮ）と前記第２のトランジスタ（Ｑ２）の
制御電極との間に結合される第２のバッファ段（Ｂ２）
と、を備える差動増幅器。

【００８６】５．第１のバッファ段（Ｂ１）に、その制
御電極において入力信号（ＩＮ）を受信し、その第１の
電極が第１のトランジスタ（Ｑ１）の制御電極及び第２
の電流源（Ｉ２）に結合される第３のトランジスタ（Ｑ
３）が含まれていることと、第２のバッファ段（Ｂ２）
に、その制御電極において入力信号（ＮＩＮ）を受信
し、その第１の電極が第２のトランジスタ（Ｑ２）の制
御電極及び第３の電流源（Ｉ２’）に結合される第４の
トランジスタ（Ｑ３）が含まれている上記３に記載の補
償回路又は上記４に記載の差動増幅器。

【００８７】６．第３のトランジスタ（Ｑ３）及び第４
のトランジスタ（Ｑ４）が、前記第１のトランジスタ
（Ｑ１）及び前記第２のトランジスタ（Ｑ２）に対して
比例するサイズ及び互いの距離を備えている上記５に記
載の補償回路（Ｃ２）又は差動増幅器。

【００８８】７．前記入力信号（ＳＩＧ＿ＩＮ）が、差
分入力信号（ＩＮ−ＮＩＮ）であり、前記出力信号（Ｓ
ＩＧ＿ＯＵＴ）が、差分出力信号（ＯＵＴ−ＮＯＵＴ）
である上記１乃至６のいずれかに記載の補償回路（Ｃ
２）又は差動増幅器。

【００８９】８．前記熱特性が、それぞれのデバイス自
体によって決まる直接的熱特性、なるべくなら、電気特
性の温度依存性及び／又は熱抵抗及び／又はキャパシタ
ンスを表す上記１乃至７のいずれかに記載の補償回路
（Ｃ２）又は差動増幅器。

【００９０】９．熱特性が、他のデバイスと関連して、
それぞれのデバイスによって決まる間接的熱特性、なる
べくなら、他のデバイスに対する熱抵抗及び／又はキャ
パシタンス及び／又は対応するデバイス（Ｄｐｉ及びＤ
ｉ）間における電気的関係を表す上記１乃至８のいずれ
かに記載の補償回路（Ｃ２）又は差動増幅器。

【００９１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、タイミング情報に対する熱的影響の補償を改
善するすることができる。

【図面の簡単な説明】

【図１】（ａ）は、補償のない回路Ｃ１の構造を示すブ
ロック図である。（ｂ）は、本発明に係る信号に依存す
る温度を有する構成要素によって生じた信号歪みを補償
するための回路構造の原理を示すブロック図である。

【図２】本発明に係る差動増幅器を示す回路図である。

【図３】本発明に係る差動増幅器を示すブロック図であ
る。

【図４】本発明の望ましい実施形態を示す回路図であ
る。

【図５】（ａ）は、図２及び図４の差動増幅器における
実際の信号及び仮想信号を表した説明図である。（ｂ）
は、図２及び図４の差動増幅器における実際の信号及び
仮想信号を表した説明図である。

【図６】当該技術において周知の差動増幅器を示す回路
図である。

【図７】図６の差動増幅器の熱的表現を示す説明図であ
る。

【図８】図６の差動増幅器の静的挙動を示す説明図であ
る。

【図９】（ａ）は、図６の差動増幅器における実際の信
号と仮想信号を表した説明図である。（ｂ）は、図６の
差動増幅器における実際の信号と仮想信号を表した説明
図である。

【図１０】パルス幅が図６による差動回路の熱時定数よ
りはるかに短い正の入力パルスの動的挙動を示す説明図
である。

【図１１】パルス幅が図６による差動回路の熱時定数よ
りはるかに短い負の入力パルスの動的挙動を示す説明図
である。

【符号の説明】

Ｂ１，Ｂ２バッファ段Ｃ１回路Ｃ２補償回路Ｄｉ，ＤｐｉデバイスＱ１，Ｑ２，Ｑ３，Ｑ４トランジスタ

フロントページの続き (71)出願人 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ.

Claims

【特許請求の範囲】

【請求項１】第１の回路（Ｃ１）における熱変動によっ
て生じる入力信号（ＳＩＧ＿ＩＮ）のタイミング情報の
変化を補償するための補償回路（Ｃ２）であって、前記第１の回路（Ｃ１）が、前記入力信号（ＳＩＧ＿Ｉ
Ｎ）に依存する温度（Ｔｉ）をそれぞれ有する少なくと
も１つのデバイス（Ｄｉ）を備え、前記入力信号（ＳＩ
Ｇ＿ＩＮ）に依存する温度（Ｔｐｉ）をそれぞれ有する
少なくとも１つの補償デバイス（Ｄｐｉ）を備え、当該補償回路（Ｃ２）が、前記第１の回路（Ｃ１）に直
列に接続され、この直列接続によって前記入力信号（Ｓ
ＩＧ＿ＩＮ）を受信し、前記入力信号（ＳＩＧ＿ＩＮ）
とほぼ同じタイミング情報を備えたタイミング補償出力
信号（ＳＩＧ＿ＯＵＴ）を送出し、前記少なくとも１つの補償デバイス（Ｄｐｉ）のうち少
なくとも１つの熱特性が、前記第１の回路（Ｃ１）の前
記少なくとも１つのデバイス（Ｄｉ）のうち対応する１
つに比例の関係又は他の何らかの既知の関係をなし、当該補償回路（Ｃ２）によって、第１の回路（Ｃ１）と
ほぼ反対又は逆の熱歪みを有する補償出力信号（ＳＩＧ
＿ＩＮ’）を送出することを特徴とする補償回路（Ｃ
２）。