JP2000244286A - 電圧制御発振装置 - Google Patents

Abstract

(57)【要約】 【課題】 電圧制御発振装置において、遅延制御電圧に
よって遅延器や遅延補間器の遅延量を調整すること。 【解決手段】 電圧制御発振装置２は、遅延器２１およ
び遅延補間器２２の遅延量を設定するための遅延制御端
子２６を備えている。遅延補間器２２の出力端子OUT1か
ら出力されたクロック信号CLKは、反転ゲート２３によ
り位相が反転されて遅延補間器２２の第１の入力端子FS
T1および遅延器２１に入力される。遅延器２１に入力さ
れた信号は、所定の遅延量d1だけ遅延して遅延補間器２
２の第２の入力端子SLW1に入力される。遅延補間器２２
の制御端子CTL1は、電圧制御発振装置２の発信周波数制
御端子２４を介して、発振周波数制御電圧VCTLを供給さ
れる。また遅延制御端子２６は、遅延器２１および遅延
補間器２２の伝搬遅延量を調整するための遅延制御電圧
Vf0を供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周波数制御電圧に
従って発振周波数が変化する電圧制御発振装置に関す
る。

【０００２】

【従来の技術】図１４は、従来の電圧制御発振装置の構
成を示すブロック図である。この電圧制御発振装置１
は、遅延器１１、遅延補間器１２および反転ゲート１３
から構成されている。遅延補間器１２の出力端子OUT1か
ら出力された信号は、電圧制御発振装置１の出力端子１
５から外部へクロック信号CLKとして出力されるととも
に、反転ゲート１３に入力される。反転ゲート１３に入
力された信号は、位相が反転されて遅延補間器１２の第
１の入力端子FST1および遅延器１１に入力される。遅延
器１１に入力された信号は、予め設定された遅延量d1だ
け遅延して遅延補間器１２の第２の入力端子SLW1に入力
される。発振周波数制御電圧VCTLは、電圧制御発振装置
１の発信周波数制御端子１４を介して、遅延補間器１２
の制御端子CTL1に入力される。

【０００３】図１５は、電圧制御発振装置１の詳細な構
成を示す回路図である。遅延器１１は、第１〜第４の４
個のトランジスタ１０１，１０２，１０３，１０４と、
第１〜第３の３個の電流源１０５，１０６，１０７と、
２個の抵抗１０８，１０９と、２個のコンデンサ１１
０，１１１とからなり、差動スイッチング回路とエミッ
タホロアで構成されている。遅延器１１の回路定数は、
入出力間の伝搬遅延が所望の遅延量d1となるように設計
されている。

【０００４】差動スイッチング回路の第１のトランジス
タ１０１は、そのベース端子が遅延器１１の入力端子IN
に接続され、そのコレクタ端子が負荷抵抗１０８を介し
て電源端子VCCに接続され、そのエミッタ端子が第１の
電流源１０５に接続されている。差動スイッチング回路
の第２のトランジスタ１０２は、そのベース端子が遅延
器１１の反転入力端子/INに接続され、そのコレクタ端
子が負荷抵抗１０９を介して電源端子VCCに接続され、
そのエミッタ端子が第１の電流源１０５に接続されてい
る。また、第１および第２のトランジスタ１０１，１０
２の各コレクタ端子は、それぞれコンデンサ１１０およ
びコンデンサ１１１の一方の電極に接続されており、そ
れらの他方の電極はいずれも電源端子VCCに接続されて
いる。なお、本明細書中、端子記号の前の“/”は、同
じ端子記号の端子に対する入出力信号の反転信号が入出
力されることを表している。

【０００５】第２のトランジスタ１０２のコレクタ端子
は、エミッタホロワの第３のトランジスタ１０３のベー
ス端子に接続されている。第３のトランジスタ１０３
は、そのコレクタ端子が電源端子VCCに接続され、その
エミッタ端子が第２の電流源１０６および遅延器１１の
出力端子OUTに接続されている。第１のトランジスタ１
０１のコレクタ端子は、エミッタホロワの第４のトラン
ジスタ１０４のベース端子に接続されている。第４のト
ランジスタ１０４は、そのコレクタ端子が電源端子VCC
に接続され、そのエミッタ端子が第３の電流源１０７お
よび遅延器１１の反転出力端子/OUTに接続されている。
遅延器１１の出力端子/OUTおよび反転出力端子/OUTは、
それぞれ遅延補間器１２の第２の入力端子SLW1および第
２の反転入力端子/SLW1に接続されている。

【０００６】ここで、遅延補間器１２の第１の入力端子
FST1および第２の入力端子SLW1にそれぞれ入力される信
号の波形をVfst(t)およびVslw(t)とし、第１および第２
のトランジスタ１０１，１０２の入力抵抗、入力容量お
よび遅延定数をそれぞれrb、CdifおよびKdifとし、第３
および第４のトランジスタ１０３，１０４の入力容量お
よび遅延定数をそれぞれCehおよびKehとし、トランジス
タの遮断角周波数をωtとする。また、抵抗１０８，１
０９の抵抗値をRLとする。また、第１の電流源１０５の
電流値をIEE0とし、第２および第３の電流源１０６，１
０７の電流値をIEE1とする。このとき、遅延器１１の伝
搬遅延d1は、つぎの（１）式で表される。

【０００７】 d1=Vslw(t)-Vfst(t) =rb/(RL・ωt)+rb・Cdif+ln(2)・RL・Ceh =rb/(RL・ωt)+rb・Kdif・IEE0+ln(2)・RL・Keh・IEE1 ・・・（１）

【０００８】この（１）式において右辺第１項および第
２項は、いずれも差動トランジスタ対のスイッチング遅
延量に相当する項であり、また第３項はエミッタホロア
における伝搬遅延量に相当する項である。

【０００９】遅延補間器１２は、第５〜第１２の８個の
トランジスタ２０１，２０２，２０３，２０４，２０
５，２０６，２０７，２０８と、第４〜第６の３個の電
流源２０９，２１０，２１１と、４個の抵抗２１２，２
１３，２１４，２１５と、２個のコンデンサ２１６，２
１７とからなり、電流分配回路と差動スイッチング回路
とエミッタホロアで構成されている。遅延補間器１２の
回路定数は、入出力間の伝搬遅延が所望の遅延量d2とな
るように設計されている。

【００１０】電流分配回路の第５のトランジスタ２０１
は、そのベース端子が遅延補間器１２の制御端子CTL1に
接続され、そのエミッタ端子が抵抗２１２を介して第４
の電流源２０９に接続されている。電流分配回路の第６
のトランジスタ２０２は、そのベース端子が遅延補間器
１２の反転制御端子/CTL1に接続され、そのエミッタ端
子が抵抗２１３を介して第４の電流源２０９に接続され
ている。

【００１１】差動スイッチング回路の第７のトランジス
タ２０３は、そのベース端子が遅延補間器１２の第２の
入力端子SLW1に接続され、そのコレクタ端子が負荷抵抗
２１４を介して電源端子VCCに接続され、そのエミッタ
端子が第５のトランジスタ２０１のコレクタ端子に接続
されている。差動スイッチング回路の第８のトランジス
タ２０４は、そのベース端子が遅延補間器１２の第２の
反転入力端子/SLW1に接続され、そのコレクタ端子が負
荷抵抗２１５を介して電源端子VCCに接続され、そのエ
ミッタ端子が第５のトランジスタ２０１のコレクタ端子
に接続されている。

【００１２】差動スイッチング回路の第９のトランジス
タ２０５は、そのベース端子が遅延補間器１２の第１の
入力端子FST1に接続され、そのコレクタ端子が第７のト
ランジスタ２０３のコレクタ端子に接続され、そのエミ
ッタ端子が第６のトランジスタ２０２のコレクタ端子に
接続されている。差動スイッチング回路の第１０のトラ
ンジスタ２０６は、そのベース端子が遅延補間器１２の
第１の反転入力端子/FST1に接続され、そのコレクタ端
子が第８のトランジスタ２０４のコレクタ端子に接続さ
れ、そのエミッタ端子が第６のトランジスタ２０２のコ
レクタ端子に接続されている。

【００１３】第７および第９のトランジスタ２０３，２
０５の各コレクタ端子と電源端子VCCとの間、および第
８および第１０のトランジスタ２０４，２０６の各コレ
クタ端子と電源端子VCCとの間には、それぞれ抵抗２１
４および抵抗２１５と並列にコンデンサ２１６およびコ
ンデンサ２１７が接続されている。

【００１４】第８のトランジスタ２０４のコレクタ端子
は、エミッタホロワの第１１のトランジスタ２０７のベ
ース端子に接続されている。第１１のトランジスタ２０
７は、そのコレクタ端子が電源端子VCCに接続され、そ
のエミッタ端子が第５の電流源２１０および遅延補間器
１２の出力端子OUT1に接続されている。第７のトランジ
スタ２０３のコレクタ端子は、エミッタホロワの第１２
のトランジスタ２０８のベース端子に接続されている。
第１２のトランジスタ２０８は、そのコレクタ端子が電
源端子VCCに接続され、そのエミッタ端子が第６の電流
源２１１および遅延補間器１２の反転出力端子/OUT1に
接続されている。

【００１５】遅延補間器１２の出力端子OUT1は、遅延器
１１の反転入力端子/INおよび遅延補間器１２の第１の
反転入力端子/FST1に接続されている。遅延補間器１２
の反転出力端子/OUT1は、遅延器１１の入力端子INおよ
び遅延補間器１２の第１の入力端子FST1に接続されてい
る。

【００１６】ここで、図１４に示す装置では、遅延補間
器１２の出力信号は、反転ゲート１３において位相を反
転させて遅延補間器１２の第１の入力端子FST1および遅
延器１１に入力されているが、実際の電圧制御発振装置
では、図１５に示すように、反転ゲート１３を用いる代
わりに、遅延補間器１２の差動出力が、位相を反転させ
て遅延補間器１２の第１の入力端子FST1および遅延器１
１に入力されるようになっている。

【００１７】図１６は、遅延補間器１２の動作タイミン
グを説明するためのタイミングチャートである。遅延補
間器１２の第２の入力端子SLW1には、第１の入力端子FS
T1に入力される信号と同じ信号が、遅延器１１の伝搬遅
延量d1だけ遅れて入力される。遅延補間器１２は、第１
の入力端子FST1および第２の入力端子SLW1にそれぞれ入
力される信号を、制御端子CTL1に入力される発振周波数
制御電圧VCTLに応じた合成比でもって合成し、出力す
る。遅延補間器１２から出力される信号の波形Vo(t)
は、合成比をβとするとつぎの（２）式および（３）式
で表される。

【００１８】 Vo(t)=Vfst(t)+β・[Vslw(t)-Vfst(t)] =Vfst(t)+ β・d1 ・・・（２） 0≦β≦1 ・・・（３）

【００１９】これら（２）式および（３）式より、遅延
補間器１２の出力信号の波形は、第１の入力端子FST1に
入力される信号の波形と同じであり、β・d1だけ位相が
遅れた波形となることがわかる。実際の遅延補間器１２
の合成比βは、トランジスタ対２０１，２０２のベース
端子に供給される発振周波数制御電圧VCTLによって第４
の電流源２０９の電流分配比を変えることにより決定さ
れる。

【００２０】また、トランジスタ対２０３，２０５のコ
レクタ端子どうし、およびトランジスタ対２０４，２０
６のコレクタ端子どうしがそれぞれ共通接続されて負荷
抵抗２１４，２１５に接続されていることにより、第１
の入力端子FST1に入力する信号の波形と第２の入力端子
SLW1に入力する信号の波形とが合成される。ここで、実
際の遅延補間器１２では、遅延補間器１２固有の伝搬遅
延量d2が、β・d1で表される遅延時間に加算されるの
で、遅延補間器１２の出力信号の波形Vo(t)はつぎの
（４）式で表されることになる。

【００２１】Vo(t)=Vfst(t)+β・d1+d2 ・・・（４）

【００２２】つまり、遅延補間器１２の実際の出力信号
は、第１の入力端子FST1に入力される信号と同じで、か
つβ・d1+d2だけ位相が遅れた波形となる。ここで、第７
〜第１０のトランジスタ２０３，２０４，２０５，２０
６の入力抵抗および遅延定数をそれぞれrbおよびKdifと
し、第１１および第１２のトランジスタ２０７，２０８
の遅延定数をKehとし、トランジスタの遮断角周波数を
ωtとし、抵抗２１４，２１５の抵抗値をRLとし、第４
の電流源２０９の電流値をIEE0とし、第５および第６の
電流源２１０，２１１の電流値をIEE1とすると、伝搬遅
延量d2はつぎの（５）式で表される。

【００２３】 d2=rb/(RL・ωt)+rb・Kdif・IEE0+ln(2)・RL・Keh・IEE1 ・・・（５）

【００２４】（５）式において、右辺第１項および第２
項は差動トランジスタ対２０３，２０４，２０５，２０
６のスイッチング遅延量であり、第３項はエミッタホロ
アでの伝搬遅延量である。

【００２５】図１７は、従来の電圧制御発振装置の動作
タイミングを説明するためのタイミングチャートであ
る。遅延補間器１２は、上述したように、第１の入力端
子FST1の入力信号と第２の入力端子SLW1の入力信号と
を、制御端子CTL1に入力される発振周波数制御電圧VCTL
に応じた合成比βでもって合成して出力し、その出力信
号の波形は、第１の入力端子FST1の入力信号の波形と同
じで、かつ位相がβ・d1+d2だけ遅れた波形となる。すな
わち、電源電圧の立ち上げ等の何らかのトリガにより、
遅延補間器１２の第１の入力端子FST1に入力された電圧
レベルの変化（図１７において、タイミングT1で示す）
は、β・d1+d2だけ遅延されて遅延補間器１２の出力端子
OUT1から出力される（タイミングT2）。

【００２６】遅延補間器１２の出力信号は、反転ゲート
１３により位相が反転されて遅延補間器１２の第１の入
力端子FST1に入力されるので、タイミングT2の時点で第
１の入力端子FST1の電圧レベルは反転する。同様にタイ
ミングT2からβ・d1+d2だけ遅延したタイミングT3の時点
で、再び第１の入力端子FST1の電圧レベルが反転し、ま
た出力端子OUT1からの出力信号の電圧レベルも反転す
る。これを繰り返すことによって、遅延補間器１２は、
β・d1+d2の時間間隔で出力レベルを反転させたクロック
信号を出力する。このクロック信号の発振周波数fvco、
最小発振周波数fmin、最大発振周波数fmaxおよび発振中
心周波数f0は、それぞれつぎの（６）式〜（９）式で表
される。

【００２７】 fvco(β)=1/[2・(β・d1+d2)] ・・・（６） fmin=fvco(β=0)=1/2[2・d2] ・・・（７） fmax=fvco(β=1)=1/2[2・(d1+d2)] ・・・（８） f0=fvco(β=0.5)=1/(d1+2・d2) ・・・（９）

【００２８】このように、従来の電圧制御発振装置は、
上記（７）式〜（９）式から明らかなように、遅延器１
１の伝搬遅延量d1および遅延補間器１２の伝搬遅延量d2
を設定し、βを決めるための発振周波数制御電圧VCTLを
調整することによって、発振周波数を制御することがで
きるようになっている。

【００２９】

【発明が解決しようとする課題】しかしながら、従来の
電圧制御発振装置を集積回路化した場合、トランジスタ
の入力抵抗rb、遅延定数Kdif，Keh、および遮断角周波
数ωtや、抵抗値RLは、適用プロセスの製造ばらつきに
起因して通常±１０％以上のばらつきを有している。従
って所望の発振中心周波数f0となるように伝搬遅延量d
1，d2を設計しても、製造段階で実際の発振中心周波数
にずれが生じてしまうという問題点がある。

【００３０】一般に、電圧制御発振装置は、位相同期ル
ープ（ＰＬＬ）に用いられる場合が多いため、発振中心
周波数が設計値からずれると、位相同期ループの定常位
相誤差を生じるという不都合がある。そこで従来は、た
とえば遅延器１１および遅延補間器１２の負荷抵抗RLを
レーザートリミングによって調整し、プロセスのばらつ
きに起因する発振中心周波数のずれを補正している。し
かしこの方法は、集積回路のベアチップ選別時において
発振中心周波数を測定しながらレーザートリミングを行
うため、高周波プローバ等の高価な測定系を必要とし、
設備投資が高額となるという欠点を有している。

【００３１】本発明は、上記問題点を解決するためにな
されたもので、遅延器や遅延補間器の伝搬遅延量を調整
するための遅延制御電圧を制御することによって、遅延
器および遅延補間器の一方または両方の遅延量を調整す
るようにした電圧制御発振装置を得ることを目的とす
る。

【００３２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の制御信号に基づいて遅延量が変化
し、かつ入力信号を遅延させて出力する遅延器と、前記
第１の制御信号に基づいて遅延量が変化するとともに、
第２の制御信号に基づく合成比率でもって非遅延入力信
号と遅延入力信号とを合成して出力する遅延補間器と、
を具備し、（１）前記遅延補間器の出力信号は、位相が
反転されて前記遅延器に入力され、（２）前記遅延補間
器の出力信号は、位相が反転されて前記非遅延入力信号
として前記遅延補間器に入力され、（３）前記遅延器の
出力信号は、前記遅延入力信号として前記遅延補間器に
入力されることを特徴とする。

【００３３】この発明によれば、第１の制御信号に基づ
いて遅延器および遅延補間器の遅延量が変化し、第２の
制御信号に基づいて遅延補間器が制御され、発振周波数
が変化する。

【００３４】また本発明は、第１の制御信号に基づいて
遅延量が変化し、かつ入力信号を遅延させて出力する第
１の遅延器および第２の遅延器と、前記第１の制御信号
に基づいて遅延量が変化するとともに、第２の制御信号
に基づく合成比率でもって第１の非遅延入力信号と第１
の遅延入力信号とを合成して出力する第１の遅延補間器
と、前記第１の制御信号に基づいて遅延量が変化すると
ともに、第２の制御信号に基づく合成比率でもって第２
の非遅延入力信号と第２の遅延入力信号とを合成して出
力する第２の遅延補間器と、を具備し、（１）前記第２
の遅延補間器の出力信号は、位相が反転されて前記第１
の遅延器に入力され、（２）前記第２の遅延補間器の出
力信号は、位相が反転されて前記第１の非遅延入力信号
として前記第１の遅延補間器に入力され、（３）前記第
１の遅延器の出力信号は、前記第１の遅延入力信号とし
て前記第１の遅延補間器に入力され、（４）前記第１の
遅延補間器の出力信号は、前記第２の遅延器に入力さ
れ、（５）前記第１の遅延補間器の出力信号は、前記第
２の非遅延入力信号として前記第２の遅延補間器に入力
され、（６）前記第２の遅延器の出力信号は、前記第２
の遅延入力信号として前記第２の遅延補間器に入力され
ることを特徴とする。

【００３５】この発明によれば、第１の制御信号に基づ
いて第１および第２の遅延器並びに第１および第２の遅
延補間器の遅延量が変化し、第２の制御信号に基づいて
第１および第２の遅延補間器が制御され、発振周波数が
変化する。

【００３６】これらの本発明において、所定の電流を流
す電流源と、その電流源が流す電流を、前記第１の制御
信号に基づく比率でもって、前記遅延器または前記遅延
補間器に電流を流すための電流経路と、別の電流経路と
に分配する電流分配回路と、を具備することを特徴とす
る。

【００３７】この発明によれば、電流源は所定の電流を
流し、電流分配回路は、その電流を、前記第１の制御信
号に基づく比率でもって分配して、前記遅延器または前
記遅延補間器に流す。

【００３８】また本発明は、入力信号を遅延させて出力
する遅延器と、第１の制御信号に基づく合成比率でもっ
て第１の非遅延入力信号と第１の遅延入力信号とを合成
して出力する第１の遅延補間器と、第２の制御信号に基
づく合成比率でもって第２の非遅延入力信号と第２の遅
延入力信号とを合成して出力する第２の遅延補間器と、
を具備し、（１）前記第１の遅延補間器の出力信号は、
位相が反転されて前記遅延器に入力され、（２）前記第
１の遅延補間器の出力信号は、位相が反転されて前記第
２の非遅延入力信号として前記第２の遅延補間器に入力
され、（３）前記第１の遅延補間器の出力信号は、位相
が反転されて前記第１の非遅延入力信号として前記第１
の遅延補間器に入力され、（４）前記遅延器の出力信号
は、前記第２の遅延入力信号として前記第２の遅延補間
器に入力され、（５）前記第２の遅延補間器の出力信号
は、前記第１の遅延入力信号として前記第１の遅延補間
器に入力されることを特徴とする。

【００３９】この発明によれば、第１の制御信号に基づ
いて第１および第２の遅延補間器のうちの一方の遅延補
間器の遅延量が変化し、第２の制御信号に基づいて他方
の遅延補間器が制御され、発振周波数が変化する。

【００４０】また本発明は、入力信号を遅延させて出力
する第１の遅延器および第２の遅延器と、第１の制御信
号に基づく合成比率でもって第１の非遅延入力信号と第
１の遅延入力信号とを合成して出力する第１の遅延補間
器と、第２の制御信号に基づく合成比率でもって第２の
非遅延入力信号と第２の遅延入力信号とを合成して出力
する第２の遅延補間器と、前記第１の制御信号に基づく
合成比率でもって第３の非遅延入力信号と第３の遅延入
力信号とを合成して出力する第３の遅延補間器と、前記
第２の制御信号に基づく合成比率でもって第４の非遅延
入力信号と第４の遅延入力信号とを合成して出力する第
４の遅延補間器と、を具備し、（１）前記第３の遅延補
間器の出力信号は、位相が反転されて前記第１の遅延器
に入力され、（２）前記第３の遅延補間器の出力信号
は、位相が反転されて前記第２の非遅延入力信号として
前記第２の遅延補間器に入力され、（３）前記第３の遅
延補間器の出力信号は、位相が反転されて前記第１の非
遅延入力信号として前記第１の遅延補間器に入力され、
（４）前記第１の遅延器の出力信号は、前記第２の遅延
入力信号として前記第２の遅延補間器に入力され、
（５）前記第２の遅延補間器の出力信号は、前記第１の
遅延入力信号として前記第１の遅延補間器に入力され、
（６）前記第１の遅延補間器の出力信号は、前記第２の
遅延器に入力され、（７）前記第１の遅延補間器の出力
信号は、前記第４の非遅延入力信号として前記第４の遅
延補間器に入力され、（８）前記第１の遅延補間器の出
力信号は、前記第３の非遅延入力信号として前記第３の
遅延補間器に入力され、（９）前記第２の遅延器の出力
信号は、前記第４の遅延入力信号として前記第４の遅延
補間器に入力され、（１０）前記第４の遅延補間器の出
力信号は、前記第３の遅延入力信号として前記第３の遅
延補間器に入力されることを特徴とする。

【００４１】この発明によれば、第１の制御信号に基づ
いて第１および第３の遅延補間器対と第２および第４の
遅延補間器対のうちの一方の遅延補間器対の遅延量が変
化し、第２の制御信号に基づいて他方の遅延補間器対が
制御され、発振周波数が変化する。

【００４２】また本発明は、入力信号を遅延させて出力
する遅延器と、第１の制御信号に基づく合成比率でもっ
て第１の非遅延入力信号と第１の遅延入力信号とを合成
して出力する第１の遅延補間器と、第２の制御信号に基
づく合成比率でもって第２の非遅延入力信号と第２の遅
延入力信号とを合成して出力する第２の遅延補間器と、
を具備し、（１）前記第１の遅延補間器の出力信号は、
位相が反転されて前記遅延器に入力され、（２）前記第
１の遅延補間器の出力信号は、位相が反転されて前記第
２の非遅延入力信号として前記第２の遅延補間器に入力
され、（３）前記遅延器の出力信号は、前記第２の遅延
入力信号として前記第２の遅延補間器に入力され、
（４）前記遅延器の出力信号は、前記第１の非遅延入力
信号として前記第１の遅延補間器に入力され、（５）前
記第２の遅延補間器の出力信号は、前記第１の遅延入力
信号として前記第１の遅延補間器に入力されることを特
徴とする。

【００４３】この発明によれば、第１の制御信号に基づ
いて第１および第２の遅延補間器のうちの一方の遅延補
間器の遅延量が変化し、第２の制御信号に基づいて他方
の遅延補間器が制御され、発振周波数が変化する。

【００４４】また本発明は、入力信号を遅延させて出力
する第１の遅延器および第２の遅延器と、第１の制御信
号に基づく合成比率でもって第１の非遅延入力信号と第
１の遅延入力信号とを合成して出力する第１の遅延補間
器と、第２の制御信号に基づく合成比率でもって第２の
非遅延入力信号と第２の遅延入力信号とを合成して出力
する第２の遅延補間器と、前記第１の制御信号に基づく
合成比率でもって第３の非遅延入力信号と第３の遅延入
力信号とを合成して出力する第３の遅延補間器と、前記
第２の制御信号に基づく合成比率でもって第４の非遅延
入力信号と第４の遅延入力信号とを合成して出力する第
４の遅延補間器と、を具備し、（１）前記第３の遅延補
間器の出力信号は、位相が反転されて前記第１の遅延器
に入力され、（２）前記第３の遅延補間器の出力信号
は、位相が反転されて前記第２の非遅延入力信号として
前記第２の遅延補間器に入力され、（３）前記第１の遅
延器の出力信号は、前記第２の遅延入力信号として前記
第２の遅延補間器に入力され、（４）前記第１の遅延器
の出力信号は、前記第１の非遅延入力信号として前記第
１の遅延補間器に入力され、（５）前記第２の遅延補間
器の出力信号は、前記第１の遅延入力信号として前記第
１の遅延補間器に入力され、（６）前記第１の遅延補間
器の出力信号は、前記第２の遅延器に入力され、（７）
前記第１の遅延補間器の出力信号は、前記第４の非遅延
入力信号として前記第４の遅延補間器に入力され、
（８）前記第２の遅延器の出力信号は、前記第４の遅延
入力信号として前記第４の遅延補間器に入力され、
（９）前記第２の遅延器の出力信号は、前記第３の非遅
延入力信号として前記第３の遅延補間器に入力され、
（１０）前記第４の遅延補間器の出力信号は、前記第３
の遅延入力信号として前記第３の遅延補間器に入力され
ることを特徴とする。

【００４５】この発明によれば、第１の制御信号に基づ
いて第１および第３の遅延補間器対と第２および第４の
遅延補間器対のうちの一方の遅延補間器対の遅延量が変
化し、第２の制御信号に基づいて他方の遅延補間器対が
制御され、発振周波数が変化する。

【００４６】

【発明の実施の形態】以下、この発明にかかる電圧制御
発振装置の実施の形態について、図面を参照しながら詳
細に説明する。

【００４７】実施の形態１．図１は、本発明の実施の形
態１にかかる電圧制御発振装置の構成を示すブロック図
である。この電圧制御発振装置２は、遅延器２１、遅延
補間器２２および反転ゲート２３から構成されており、
遅延器２１および遅延補間器２２の遅延量を設定するた
めの遅延制御端子２６を備えている。遅延補間器２２の
出力端子OUT1から出力されたクロック信号CLKは、電圧
制御発振装置２の出力端子２５から外部へ出力されると
ともに、反転ゲート２３を介して位相が反転されて遅延
補間器２２の第１の入力端子FST1および遅延器２１に入
力される。遅延器２１に入力された信号は、所定の遅延
量d1だけ遅延して遅延補間器２２の第２の入力端子SLW1
に入力される。

【００４８】遅延補間器２２の制御端子CTL1は、電圧制
御発振装置２の発信周波数制御端子２４を介して、発振
周波数を制御するための制御電圧（発振周波数制御電
圧）VCTLを供給される。また遅延制御端子２６は、伝搬
遅延量を制御するための制御電圧（遅延制御電圧）Vf0
を供給される。図１に示す例では、この遅延制御電圧Vf
0により、遅延器２１および遅延補間器２２の両方の伝
搬遅延量を調整するようになっている。

【００４９】遅延器２１および遅延補間器２２は、たと
えば従来と同様に構成されており、たとえば図１５に詳
細に示した従来の回路構成において電流源１０５，１０
６，１０７，２０９，２１０，２１１を除き、遅延器１
１および遅延補間器１２と同じ構成のものである。ま
た、反転ゲート２３についても従来同様であり、たとえ
ば遅延補間器２２の差動出力が、位相を反転させて遅延
補間器２２の第１の入力端子FST1および遅延器２１に入
力されるようになっていることにより実現される。また
端子間の接続関係も従来同様である。従って、実施の形
態１の電圧制御発振装置２については、従来の６つの電
流源１０５，１０６，１０７，２０９，２１０，２１１
に相当する電流源の回路構成を除き、詳細な回路説明を
省略する。

【００５０】図２は、実施の形態１の電圧制御発振装置
２において用いられる６つの電流源の構成を示す回路図
である。この電流源は、カレントミラー回路３００で構
成されており、一対のトランジスタ３０１，３０２およ
び抵抗３０３，３０４を備えている。一方のトランジス
タ３０１のコレクタ端子は、遅延制御端子２６に接続さ
れており、遅延制御電圧Vf0を供給される。トランジス
タ３０１のベース端子は、もう一方のトランジスタ３０
２のベース端子とともに、トランジスタ３０１のコレク
タ端子に共通接続されている。トランジスタ３０１のエ
ミッタ端子は、抵抗３０３を介して接地されている。ま
たもう一方のトランジスタ３０２のコレクタ端子および
エミッタ端子は、それぞれ機能ブロック３１０および抵
抗３０４を介して接地されている。ここで、機能ブロッ
ク３１０は、たとえば図１５に示す差動スイッチング回
路やエミッタホロワに相当する回路ブロックである。

【００５１】トランジスタ３０１，３０２は同一サイズ
であり、そのベース・エミッタ間電圧をVbeとし、抵抗
３０３，３０４を同一抵抗値でReeとすると、トランジ
スタ３０１のコレクタ電流If0と、この電流源の出力電
流であるトランジスタ３０２のコレクタ電流Ioutとは等
しくなり、つぎの（１０）式で表される。

【００５２】Iout=(Vf0-Vbe)/Ree ・・・（１０）

【００５３】（１０）式から明らかなように、遅延制御
電圧Vf0を調整することによって、電流源の電流値Iout
を制御することができる。ところで、遅延器２１および
遅延補間器２２の伝搬遅延量d1，d2はそれぞれ従来同
様、上記（１）式および（５）式により与えられる。こ
れらの式のIEE0およびIEE１は、いずれも遅延器２１お
よび遅延補間器２２の差動スイッチング回路およびエミ
ッタホロワに接続された電流源の電流値である。つま
り、IEE0およびIEE１は、図２に示す電流源の出力電流
値Ioutである。従って、遅延制御電圧Vf0を調整するこ
とによって、２つの伝搬遅延量d1，d2を調整することが
できる。

【００５４】実施の形態１によれば、電圧制御発振装置
２が遅延制御端子２６を備えており、その遅延制御端子
２６に供給する遅延制御電圧Vf0を調整することによっ
て、遅延器２１および遅延補間器２２の伝搬遅延量d1，
d2を制御することができるので、発振周波数制御と遅延
量補正とを独立に行うことができ、個々の集積回路にお
ける発振周波数にばらつきのない電圧制御発振装置を得
ることができる。なお、実施の形態１では遅延器２１お
よび遅延補間器２２の両方の遅延量ばらつきを補正する
としたが、遅延器２１または遅延補間器２２のいずれか
一方の遅延量を調整することによって集積回路全体の遅
延量ばらつきを補正するようにしてもよい。

【００５５】実施の形態２．図３は、本発明の実施の形
態２にかかる電圧制御発振装置の構成を示すブロック図
である。この電圧制御発振装置３は、第１の遅延器３
１、第１の遅延補間器３２、第２の遅延器３３、第２の
遅延補間器３４および反転ゲート３５を備えており、そ
れら遅延器３１，３３および遅延補間器３２，３４の遅
延量を設定するための遅延制御端子３６を備えている。

【００５６】第２の遅延補間器３４の出力端子OUT2から
出力されたＱクロック信号Q-CLKは、電圧制御発振装置
３のＱ出力端子３６から外部へ出力されるとともに、反
転ゲート３５を介して位相が反転されて第１の遅延補間
器３２の第１の入力端子FST1および第１の遅延器３１に
入力される。第１の遅延器３１に入力された信号は、所
定の遅延量d1だけ遅延して第１の遅延補間器２２の第２
の入力端子SLW1に入力される。

【００５７】第１の遅延補間器３２の出力端子OUT1から
出力されたＩクロック信号I-CLKは、電圧制御発振装置
３のＩ出力端子３７から外部へ出力されるとともに、第
２の遅延補間器３４の第１の入力端子FST2および第２の
遅延器３３に入力される。第２の遅延器３３に入力され
た信号は、所定の遅延量d1だけ遅延して第２の遅延補間
器３４の第２の入力端子SLW2に入力される。

【００５８】第１および第２の遅延補間器３２，３４の
各制御端子CTL1，CTL2は、電圧制御発振装置３の発信周
波数制御端子３８を介して発振周波数制御電圧VCTLを供
給される。また遅延制御端子３９は、遅延制御電圧Vf0
を供給される。図３に示す例では、この遅延制御電圧Vf
0により、第１および第２の遅延器３１，３３と第１お
よび第２の遅延補間器３２，３４の伝搬遅延量を調整す
るようになっている。

【００５９】第１および第２の遅延器３１，３３は同一
の回路構成となっており、同一の伝搬遅延量d1を有して
いる。また、第１および第２の遅延補間器３２，３４は
同一の回路構成となっており、同一の伝搬遅延量d2を有
している。それら第１および第２の遅延器３１，３３並
びに第１および第２の遅延補間器３２，３４の構成につ
いては、実施の形態１と同様であり、たとえば電流源と
して図２に示す構成のカレントミラー回路を用い、その
他の回路構成は従来通りであるので、重複する説明を省
略する。

【００６０】図４は、電圧制御発振装置３の動作タイミ
ングを説明するためのタイミングチャートである。電源
電圧の立ち上げ等のトリガに起因して、第１の遅延補間
器３１の第１の入力端子FST1に入力された電圧レベルが
変化すると（タイミングT1）、その変化は、β・d1+d2だ
け遅延して第１の遅延補間器３２の出力端子OUT1から出
力され（タイミングT2）、さらにβ・d1+d2だけ遅延して
第２の遅延補間器３４の出力端子OUT2から出力される
（タイミングT3）。この出力端子OUT2の出力信号は、反
転ゲート３５により位相が反転されて第１の遅延補間器
３２の第１の入力端子FST1に入力されるので、その第１
の入力端子FST1に入力される信号の電圧レベルはタイミ
ングT3において反転する。

【００６１】そして、タイミングT3から2・(β・d1+d2)だ
け遅延したタイミングT5において第１の遅延補間器３２
の第１の入力端子FST1の電圧レベルが再び反転する。こ
れを繰り返すことによって、第２の遅延補間器３４の出
力端子OUT2は2・(β・d1+d2)の時間間隔で出力レベルを反
転させたクロック信号を出力する。そのクロック信号の
発振周波数fvcoは、つぎの（１１）式で表される。

【００６２】 fvco(β)=1/[4・(β・d1+d2)] ・・・（１１）

【００６３】（１１）式に示すように、クロック信号周
期は4・(β・d1+d2)であるから、このクロック信号周期に
対してβ・d1+d2の遅延量は９０度の遅延量である。図４
に示すように、タイミングTn+1とタイミングTnとの遅延
差はβ・d1+d2であるから、第１の遅延補間器３２の出力
端子OUT1から出力されたＩクロック信号I-CLKと、第２
の遅延補間器３４の出力端子OUT2から出力されたＱクロ
ック信号Q-CLKとは、９０度の位相差を有することにな
る。

【００６４】実施の形態２によれば、電圧制御発振装置
３が遅延制御端子３９を備えており、その遅延制御端子
３９に供給する遅延制御電圧Vf0を調整することによっ
て、第１および第２の遅延器３１，３３並びに第１およ
び第２の遅延補間器３２，３４の伝搬遅延量d1，d2を制
御することができるので、発振周波数制御と遅延量補正
とを独立に行うことができ、個々の集積回路における発
振周波数にばらつきがなく、９０度位相のずれた２つの
クロック信号を出力する電圧制御発振装置を得ることが
できる。従って、位相同期ループ（ＰＬＬ）の構成要素
として好適である。

【００６５】なお、実施の形態２では第１および第２の
遅延器３１，３３並びに第１および第２の遅延補間器３
２，３４の遅延量ばらつきを補正するとしたが、いずれ
かの遅延量のみを調整することによって集積回路全体の
遅延量ばらつきを補正するようにしてもよい。

【００６６】また、実施の形態２では反転ゲート３５の
伝搬遅延がないものとして説明したが、反転ゲート３５
の伝搬遅延が無視できない場合には、第１の遅延補間器
３２の出力端子OUT1の直後に、反転ゲート３５と同一の
伝搬遅延を有するゲート回路を挿入すればよい。

【００６７】実施の形態３．図５は、本発明の実施の形
態３にかかる電流源の構成を示す回路図である。この電
流源は、予め定められた電流値Ieeを出力する電流源４
２０の電流を、差動で与えられる制御電圧Vf0に対応し
て電流分配回路４００により分配し、たとえば図１に示
す遅延器２１および遅延補間器２２やその他の実施の形
態に示す遅延器や遅延補間器へ出力するようになってい
る。この電流源は、従来の６つの電流源１０５，１０
６，１０７，２０９，２１０，２１１に相当する電流源
として用いられる。

【００６８】電流分配回路４００は、同一サイズのトラ
ンジスタ４０１，４０２、および同一抵抗値Reeを有す
る抵抗４０３，４０４を備えている。一方のトランジス
タ４０１のコレクタ端子は電源端子VCCに接続され、エ
ミッタ端子は抵抗４０３を介して電流源４２０に接続さ
れている。もう一方のトランジスタ４０２のコレクタ端
子は機能ブロック４１０に接続され、エミッタ端子は抵
抗４０４を介して電流源４２０に接続されている。トラ
ンジスタ４０１およびトランジスタ４０２のベース入力
は、差動で与えられる制御電圧Vf0である。

【００６９】電源端子VCCとトランジスタ４０２のベー
ス端子との間、そのベース端子とトランジスタ４０１の
ベース端子との間、およびそのベース端子と接地端子と
の間には、それぞれ抵抗値がＲ１、Ｒ２、Ｒ３の抵抗４
０５，４０６，４０７が介設されている。ここで、機能
ブロック４１０は、たとえば図１５に示す差動スイッチ
ング回路やエミッタホロワに相当する回路ブロックであ
る。

【００７０】電流分配回路４００の出力電流Ioutは、差
動で与えられる制御電圧の電圧差を±ΔVとすると、つ
ぎの（１２）式で表される。

【００７１】 Iout=Iee/2+ΔV/Ree ・・・（１２）

【００７２】ΔVは、差動で与えられる制御電圧の電圧
差であるため、（１２）式の右辺第２項は、回路内の信
号干渉等によるコモンモードノイズの影響を受けない。
従って、その第２項で表される電流値は、コモンモード
ノイズによって変動することはない。ここで、電流源４
２０として図２に示すカレントミラー回路構成による電
流源を用いると、電流値Ieeは上記（１０）式で表され
ることになり、従ってコモンモードノイズによる電流値
の変動は、図２に示すカレントミラー回路構成の電流源
に対して半減される。

【００７３】実施の形態３によれば、差動で与えられる
制御電圧Vf0に対応して電流分配回路４００により電流
を分配して、たとえば図１に示す遅延器２１および遅延
補間器２２へ供給するため、コモンモードノイズの影響
による遅延器２１および遅延補間器２２の遅延変動量を
半減することができ、電圧制御発振装置の出力であるク
ロック信号のジッタ発生を抑圧することができる。

【００７４】実施の形態４．図６は、本発明の実施の形
態４にかかる電圧制御発振装置の構成を示すブロック図
である。この電圧制御発振装置４は、遅延器４１、第１
の遅延補間器４２、第２の遅延補間器４３および反転ゲ
ート４４から構成されており、第２の遅延補間器４３の
遅延量を設定するための遅延制御端子４５を備えてい
る。

【００７５】第１の遅延補間器４２の出力端子OUT1から
出力されたクロック信号CLKは、電圧制御発振装置４の
出力端子４６から外部へ出力されるとともに、反転ゲー
ト４４を介して位相が反転され、第２の遅延補間器４３
の第１の入力端子FST2、遅延器４１、および第１の遅延
補間器４２の第１の入力端子FST1に入力される。遅延器
４１に入力された信号は、所定の遅延量d1だけ遅延して
第２の遅延補間器４３の第２の入力端子SLW2に入力され
る。第２の遅延補間器４３に入力された信号は、その出
力端子OUT2から出力され、第１の遅延補間器４２の第２
の入力端子SLW1に入力される。

【００７６】第１の遅延補間器４２の制御端子CTL1は、
電圧制御発振装置４の発信周波数制御端子４７を介して
発振周波数制御電圧VCTLを供給される。また遅延制御端
子４５を介して供給された遅延制御電圧Vf0は、第２の
遅延補間器４３の制御端子CTL2に供給される。

【００７７】遅延器４１並びに第１および第２の遅延補
間器４２，４３は、たとえば従来と同様に構成されてお
り、たとえば図１５に詳細に示した従来の遅延器１１お
よび遅延補間器１２と同じ回路構成のものである。また
反転ゲート４４および端子間の接続関係も従来同様であ
る。従って、それらの詳細な回路説明を省略する。

【００７８】図７は、電圧制御発振装置３の動作タイミ
ングを説明するためのタイミングチャートである。ここ
で、第２の遅延補間器４３は第１の遅延補間器４２と同
一の回路構成であり、同一の伝搬遅延量d2を有している
とする。また、遅延制御端子４５により制御される第２
の遅延補間器４３の合成比をαとする。電源電圧の立ち
上げ等のトリガに起因して、第２の遅延補間器４３の第
１の入力端子FST2に入力された電圧レベルの変化（タイ
ミングT1）は、α・d1+d2だけ遅延してその出力端子OUT2
から出力される（タイミングT2）。

【００７９】その出力端子OUT2から出力された電圧レベ
ルの変化は、タイミングT1からβ・(α・d1+d2)+d2だけ遅
延して第１の遅延補間器４２の出力端子OUT1から出力さ
れる（タイミングT3）。その出力端子OUT1の出力信号
は、反転ゲート４４で位相が反転されて第１の遅延補間
器４２の第１の入力端子FST1に入力されるので、その第
１の入力端子FST1に入力される信号の電圧レベルはタイ
ミングT3において反転する。

【００８０】そして、タイミングT3からβ・(α・d1+d2)+
d2だけ遅延したタイミングT5において第１の遅延補間器
４２の第１の入力端子FST1の電圧レベルが再び反転す
る。これを繰り返すことによって、第１の遅延補間器４
２の出力端子OUT1はβ・(α・d1+d2)+d2の時間間隔で出力
レベルを反転させたクロック信号を出力する。そのクロ
ック信号の発振周波数fvcoは、つぎの（１２）式で表さ
れる。

【００８１】 fvco(α,β)=1/[2・[β・(α・d1+d2)+d2]] ・・・（１３）

【００８２】ここで、伝搬遅延量d1および伝搬遅延量d2
はそれぞれ上記（１）式および（５）式で表されるの
で、それら伝搬遅延d1，d2の製造ばらつきを、第２の遅
延補間器４３の遅延量設定により補正することができ
る。

【００８３】実施の形態４によれば、電圧制御発振装置
４が遅延制御端子４５を備えており、その遅延制御端子
４５に供給する遅延制御電圧Vf0を調整することによっ
て、第２の遅延補間器４３の伝搬遅延量を制御し、それ
によって集積回路全体の伝搬遅延量を調整することがで
きるので、発振周波数制御と遅延量補正とを独立に行う
ことができ、個々の集積回路における発振周波数にばら
つきのない電圧制御発振装置を得ることができる。

【００８４】なお、実施の形態４では発振周波数制御端
子４７により発振周波数を制御し、遅延制御端子４５に
より遅延量を補正するとしたが、発振周波数制御端子４
７により遅延量を補正し、遅延制御端子４５により発振
周波数を制御する構成としてもよい。

【００８５】実施の形態５．図８は、本発明の実施の形
態５にかかる電圧制御発振装置の構成を示すブロック図
である。この電圧制御発振装置５は、第１の遅延器５
１、第１の遅延補間器５２、第２の遅延補間器５３、第
２の遅延器５４、第３の遅延補間器５５、第４の遅延補
間器５６および反転ゲート５７を備えており、第２およ
び第４の遅延補間器５３，５６の遅延量を設定するため
の遅延制御端子６１を備えている。

【００８６】第３の遅延補間器５５の出力端子OUT3から
出力されたＱクロック信号Q-CLKは、電圧制御発振装置
５のＱ出力端子６２から外部へ出力されるとともに、反
転ゲート５７を介して位相が反転されて第１および第２
の遅延補間器５２，５３の各第１の入力端子FST1，FST2
および第１の遅延器５１に入力される。第１の遅延器５
１に入力された信号は、所定の遅延量d1だけ遅延して第
２の遅延補間器５３の第２の入力端子SLW2に入力され
る。

【００８７】第２の遅延補間器５３の出力端子OUT2から
出力された信号は、第１の遅延補間器５２の第２の入力
端子SLW1に入力される。そして、第１の遅延補間器５２
の出力端子OUT1から出力されたＩクロック信号I-CLK
は、電圧制御発振装置５のＩ出力端子６３から外部へ出
力されるとともに、第３および第４の遅延補間器５５，
５６の各第１の入力端子FST3，FST4および第２の遅延器
５４に入力される。第２の遅延器５４に入力された信号
は、所定の遅延量d1だけ遅延して第４の遅延補間器５６
の第２の入力端子SLW4に入力される。第４の遅延補間器
５６の出力端子OUT4から出力された信号は、第３の遅延
補間器５５の第２の入力端子SLW3に入力される。

【００８８】第１および第３の遅延補間器５２，５５の
各制御端子CTL1，CTL3は、電圧制御発振装置５の発信周
波数制御端子６４を介して発振周波数制御電圧VCTLを供
給される。また遅延制御端子６１を介して供給された遅
延制御電圧Vf0は、第２および第４の遅延補間器５３，
５６の各制御端子CTL2，CTL4に供給される。

【００８９】第１および第２の遅延器５１，５４並びに
第１ないし第４の遅延補間器５２，５３，５５，５６
は、たとえば従来と同様に構成されており、たとえば図
１５に詳細に示した従来の遅延器１１および遅延補間器
１２と同じ回路構成のものである。また反転ゲート５７
および端子間の接続関係も従来同様である。従って、そ
れらの詳細な回路説明を省略する。

【００９０】図９は、電圧制御発振装置５の動作タイミ
ングを説明するためのタイミングチャートである。ここ
で、第１の遅延器５１と第２の遅延器５４とは同一の回
路構成であり、同一の伝搬遅延量d1を有しているとす
る。また、第１の遅延補間器５２と第２の遅延補間器５
３と第３の遅延補間器５５と第４の遅延補間器５６とは
同一の回路構成であり、同一の伝搬遅延d2を有している
とする。

【００９１】電源電圧の立ち上げ等のトリガに起因し
て、第１の遅延補間器５２の第１の入力端子FST1に入力
された電圧レベルの変化（タイミングT1）は、β・(α・d
1+d2)+d2だけ遅延してその出力端子OUT1から出力され
（タイミングT3）、さらにタイミングT3からβ・(α・d1+
d2)+d2だけ遅延して第３の遅延補間器５５の出力端子OU
T3から出力される（タイミングT5）。その出力端子OUT3
の出力信号は、反転ゲート５７で位相が反転されて第１
の遅延補間器５２の第１の入力端子FST1に入力されるの
で、その第１の入力端子FST1に入力される信号の電圧レ
ベルはタイミングT5において反転する。

【００９２】同様にタイミングT5からさらに2・[β・(α・
d1+d2)+d2]だけ遅延したタイミングT9において、第１の
遅延補間器５２の第１の入力端子FST1の電圧レベルが再
び反転する。これを繰り返すことによって、第１の遅延
補間器５２の出力端子OUT1は2・[β・(α・d1+d2)+d2]の時
間間隔で出力レベルを反転させたクロック信号を出力す
る。そのクロック信号の発振周波数fvcoは、つぎの（１
４）式で表される。

【００９３】 fvco(β)=1/[4・[β・(α・d1+d2)+d2]] ・・・（１４）

【００９４】（１４）式に示すように、クロック信号周
期は4・[β・(α・d1+d2)+d2]であるから、このクロック信
号周期に対してβ・(α・d1+d2)+d2の遅延量は９０度の遅
延量である。従って図９に示すように、第１の遅延補間
器５２の出力端子OUT1から出力されたＩクロック信号I-
CLKと、第３の遅延補間器５５の出力端子OUT3から出力
されたＱクロック信号Q-CLKとは、９０度の位相差を有
することになる。

【００９５】実施の形態５によれば、電圧制御発振装置
５が遅延制御端子６１を備えており、その遅延制御端子
６１に供給する遅延制御電圧Vf0を調整することによっ
て、第２および第４の遅延補間器５３，５６の伝搬遅延
量を制御し、それによって遅延量補正を発振周波数制御
から独立して行うことができるので、個々の集積回路に
おける発振周波数にばらつきがなく、９０度位相のずれ
た２つのクロック信号を出力する電圧制御発振装置を得
ることができる。従って、位相同期ループ（ＰＬＬ）の
構成要素として好適である。

【００９６】なお、実施の形態５では反転ゲート５７の
伝搬遅延がないものとして説明したが、反転ゲート５７
の伝搬遅延が無視できない場合には、第１の遅延補間器
５２の出力端子OUT1の直後に、反転ゲート５７と同一の
伝搬遅延を有するゲート回路を挿入すればよい。

【００９７】実施の形態６．図１０は、本発明の実施の
形態６にかかる電圧制御発振装置の構成を示すブロック
図である。この電圧制御発振装置７は、遅延器７１、第
１の遅延補間器７２、第２の遅延補間器７３および反転
ゲート７４から構成されており、第２の遅延補間器７３
の遅延量を設定するための遅延制御端子７５を備えてい
る。

【００９８】第１の遅延補間器７２の出力端子OUT1から
出力されたクロック信号CLKは、電圧制御発振装置７の
出力端子７６から外部へ出力されるとともに、反転ゲー
ト７４を介して位相が反転され、第２の遅延補間器７３
の第１の入力端子FST2および遅延器７１に入力される。
遅延器７１に入力された信号は、所定の遅延量d1だけ遅
延して第２の遅延補間器７３の第２の入力端子SLW2およ
び第１の遅延補間器７２の第１の入力端子FST1に入力さ
れる。第２の遅延補間器７３に入力された信号は、その
出力端子OUT2から出力され、第１の遅延補間器７２の第
２の入力端子SLW1に入力される。

【００９９】第１の遅延補間器４２の制御端子CTL1は、
電圧制御発振装置７の発信周波数制御端子７７を介して
発振周波数制御電圧VCTLを供給される。また遅延制御端
子７５を介して供給された遅延制御電圧Vf0は、第２の
遅延補間器７３の制御端子CTL2に供給される。

【０１００】遅延器７１並びに第１および第２の遅延補
間器７２，７３は、たとえば従来と同様に構成されてお
り、たとえば図１５に詳細に示した従来の遅延器１１お
よび遅延補間器１２と同じ回路構成のものである。また
反転ゲート７４および端子間の接続関係も従来同様であ
る。従って、それらの詳細な回路説明を省略する。

【０１０１】図１１は、電圧制御発振装置３の動作タイ
ミングを説明するためのタイミングチャートである。こ
こで、第２の遅延補間器７３は第１の遅延補間器７２と
同一の回路構成であり、同一の伝搬遅延量d2を有してい
るとする。また、遅延制御端子７５により制御される第
２の遅延補間器７３の合成比をαとする。電源電圧の立
ち上げ等のトリガに起因して、第２の遅延補間器７３の
第１の入力端子FST2に入力された電圧レベルの変化（タ
イミングT1）は、α・d1+d2だけ遅延してその出力端子OU
T2から出力される（タイミングT3）。

【０１０２】一方、第１の遅延補間器７２の第１の入力
端子FST1には、遅延器７１によりd1だけ遅延して信号が
入力される（タイミングT2）ので、先のトリガに起因し
て発生した電圧レベルの変化は、タイミングT2からβ・
[(α-1)・d1+d2]+d2だけ遅延して第１の遅延補間器７２
の出力端子OUT1から出力される（タイミングT4）。その
出力端子OUT1の出力信号は、反転ゲート７４で位相が反
転され、さらに遅延器７１を経て第１の遅延補間器７２
の第１の入力端子FST1に入力されるので、その入力信号
の電圧レベルはタイミングT4からd1だけ遅延して反転す
る（タイミングT5）。

【０１０３】そして、タイミングT4からβ・[(α-1)・d1+
d2]+d1+d2だけ遅延したタイミングT7において、第１の
遅延補間器７２の出力端子OUT1の電圧レベルが再び反転
する。これを繰り返すことによって、第１の遅延補間器
７２の出力端子OUT1はβ・[(α-1)・d1+d2]+d1+d2の時間
間隔で出力レベルを反転させたクロック信号を出力す
る。そのクロック信号の発振周波数fvcoは、つぎの（１
５）式で表される。

【０１０４】 fvco(α,β)=1/[2・[β・[(α-1)・d1+d2]+d1+d2]] ・・・（１５）

【０１０５】ここで、伝搬遅延量d1および伝搬遅延量d2
はそれぞれ上記（１）式および（５）式で表されるの
で、それら伝搬遅延d1，d2の製造ばらつきを、第２の遅
延補間器７３の遅延量設定により補正することができ
る。

【０１０６】実施の形態６によれば、電圧制御発振装置
７が遅延制御端子７５を備えており、その遅延制御端子
７５に供給する遅延制御電圧Vf0を調整することによっ
て、第２の遅延補間器７３の伝搬遅延量を制御し、それ
によって集積回路全体の伝搬遅延量を調整することがで
きるので、発振周波数制御と遅延量補正とを独立に行う
ことができ、個々の集積回路における発振周波数にばら
つきのない電圧制御発振装置を得ることができる。

【０１０７】なお、実施の形態６では発振周波数制御端
子７７により発振周波数を制御し、遅延制御端子７５に
より遅延量を補正するとしたが、発振周波数制御端子７
７により遅延量を補正し、遅延制御端子７５により発振
周波数を制御する構成としてもよい。

【０１０８】実施の形態７．図１２は、本発明の実施の
形態７にかかる電圧制御発振装置の構成を示すブロック
図である。この電圧制御発振装置８は、第１の遅延器８
１、第１の遅延補間器８２、第２の遅延補間器８３、第
２の遅延器８４、第３の遅延補間器８５、第４の遅延補
間器８６および反転ゲート８７を備えており、第２およ
び第４の遅延補間器８３，８６の遅延量を設定するため
の遅延制御端子９１を備えている。

【０１０９】第３の遅延補間器８５の出力端子OUT3から
出力されたＱクロック信号Q-CLKは、電圧制御発振装置
８のＱ出力端子９２から外部へ出力されるとともに、反
転ゲート８７を介して位相が反転されて第２の遅延補間
器８３の第１の入力端子FST2および第１の遅延器８１に
入力される。第１の遅延器８１に入力された信号は、所
定の遅延量d1だけ遅延して第２の遅延補間器８３の第２
の入力端子SLW2および第１の遅延補間器８２の第１の入
力端子FST1に入力される。

【０１１０】第２の遅延補間器８３の出力端子OUT2から
出力された信号は、第１の遅延補間器８２の第２の入力
端子SLW1に入力される。そして、第１の遅延補間器８２
の出力端子OUT1から出力されたＩクロック信号I-CLK
は、電圧制御発振装置８のＩ出力端子９３から外部へ出
力されるとともに、第４の遅延補間器８６の第１の入力
端子FST4および第２の遅延器８４に入力される。第２の
遅延器８４に入力された信号は、所定の遅延量d1だけ遅
延して第４の遅延補間器８６の第２の入力端子SLW4およ
び第３の遅延補間器８５の第１の入力端子FST3に入力さ
れる。第４の遅延補間器８６の出力端子OUT4から出力さ
れた信号は、第３の遅延補間器８５の第２の入力端子SL
W3に入力される。

【０１１１】第１および第３の遅延補間器８２，８５の
各制御端子CTL1，CTL3は、電圧制御発振装置８の発信周
波数制御端子９４を介して発振周波数制御電圧VCTLを供
給される。また遅延制御端子９１を介して供給された遅
延制御電圧Vf0は、第２および第４の遅延補間器８３，
８６の各制御端子CTL2，CTL4に供給される。

【０１１２】第１および第２の遅延器８１，８４並びに
第１ないし第４の遅延補間器８２，８３，８５，８６
は、たとえば従来と同様に構成されており、たとえば図
１５に詳細に示した従来の遅延器１１および遅延補間器
１２と同じ回路構成のものである。また反転ゲート８７
および端子間の接続関係も従来同様である。従って、そ
れらの詳細な回路説明を省略する。

【０１１３】図１３は、電圧制御発振装置８の動作タイ
ミングを説明するためのタイミングチャートである。こ
こで、第１の遅延器８１と第２の遅延器８４とは同一の
回路構成であり、同一の伝搬遅延量d1を有しているとす
る。また、第１の遅延補間器８２と第２の遅延補間器８
３と第３の遅延補間器８５と第４の遅延補間器８６とは
同一の回路構成であり、同一の伝搬遅延d2を有している
とする。

【０１１４】電源電圧の立ち上げ等のトリガに起因し
て、第２の遅延補間器８３の第１の入力端子FST2に入力
された電圧レベルの変化（タイミングT1）は、β・d1+d2
だけ遅延してその出力端子OUT2から出力される（タイミ
ングT3）。一方、第１の遅延補間器８２の第１の入力端
子FST1には、第１の遅延器８１によりd1だけ遅延して信
号が入力される（タイミングT2）ので、先のトリガに起
因して発生した電圧レベルの変化は、タイミングT2から
β・[(α-1)・d1+d2]+d2だけ遅延して第１の遅延補間器８
２の出力端子OUT1から出力される（タイミングT4）。

【０１１５】その出力端子OUT1の出力信号は、第２の遅
延器８４によりd1だけ遅延して第３の遅延補間器８５の
第１の入力端子FST3に入力される（タイミングT5）の
で、先のトリガに起因して発生した電圧レベルの変化
は、タイミングT5からβ・[(α-1)・d1+d2]+d2だけ遅延し
て第３の遅延補間器８５の出力端子OUT3から出力される
（タイミングT7）。その出力端子OUT3の出力信号は、反
転ゲート８７で位相が反転されて第２の遅延補間器８３
の第１の入力端子FST2に入力されるとともに、第１の遅
延器８１によりd1だけ遅延して第１の遅延補間器８２の
第１の入力端子FST1に入力されるので、入力端子FST2の
電圧レベルはタイミングT7において反転し、それからd1
だけ遅延したタイミングT8において入力端子FST1の電圧
レベルは反転する。

【０１１６】同様にタイミングT7からさらに2・[β・[(α
-1)・d1+d2)]+d1+d2]だけ遅延したタイミングT13におい
て、第２の遅延補間器８３の第１の入力端子FST2の電圧
レベルが再び反転する。第１の遅延補間器８２の第１の
入力端子FST1の電圧レベルはタイミングT13からd1だけ
遅延して再び反転する。これを繰り返すことによって、
第１の遅延補間器８２の出力端子OUT1は2・[β・[(α-1)・
d1+d2)]+d1+d2]の時間間隔で出力レベルを反転させたク
ロック信号を出力する。そのクロック信号の発振周波数
fvcoは、つぎの（１６）式で表される。

【０１１７】 fvco(β)=1/[4・[β・[(α-1)・d1+d2)]+d1+d2] ・・・（１６）

【０１１８】（１６）式に示すように、クロック信号周
期は[4・[β・[(α-1)・d1+d2)]+d1+d2]であるから、この
クロック信号周期に対してβ・[(α-1)・d1+d2)]+d1+d2の
遅延量は９０度の遅延量である。従って図１３に示すよ
うに、第１の遅延補間器８２の出力端子OUT1から出力さ
れたＩクロック信号I-CLKと、第３の遅延補間器８５の
出力端子OUT3から出力されたＱクロック信号Q-CLKと
は、９０度の位相差を有することになる。

【０１１９】実施の形態７によれば、電圧制御発振装置
８が遅延制御端子９１を備えており、その遅延制御端子
９１に供給する遅延制御電圧Vf0を調整することによっ
て、第２および第４の遅延補間器８３，８６の伝搬遅延
量を制御し、それによって遅延量補正を発振周波数制御
から独立して行うことができるので、個々の集積回路に
おける発振周波数にばらつきがなく、９０度位相のずれ
た２つのクロック信号を出力する電圧制御発振装置を得
ることができる。従って、位相同期ループ（ＰＬＬ）の
構成要素として好適である。

【０１２０】なお、実施の形態７では反転ゲート８７の
伝搬遅延がないものとして説明したが、反転ゲート８７
の伝搬遅延が無視できない場合には、第１の遅延補間器
８２の出力端子OUT1の直後に、反転ゲート８７と同一の
伝搬遅延を有するゲート回路を挿入すればよい。

【０１２１】

【発明の効果】以上、説明したとおり、本発明によれ
ば、第１の制御信号に基づいて遅延器および遅延補間器
の遅延量が変化し、第２の制御信号に基づいて遅延補間
器が制御され、発振周波数が変化するため、遅延器およ
び遅延補間器の伝搬遅延量を制御することができるの
で、発振周波数制御と遅延量補正とを独立に行うことが
でき、個々の集積回路における発振周波数にばらつきの
ない電圧制御発振装置を得ることができる。

【０１２２】つぎの発明によれば、第１の制御信号に基
づいて第１および第２の遅延器並びに第１および第２の
遅延補間器の遅延量が変化し、第２の制御信号に基づい
て第１および第２の遅延補間器が制御され、発振周波数
が変化するため、第１および第２の遅延器並びに第１お
よび第２の遅延補間器の伝搬遅延量を制御することがで
きるので、発振周波数制御と遅延量補正とを独立に行う
ことができ、個々の集積回路における発振周波数にばら
つきがなく、９０度位相のずれた２つのクロック信号を
出力する電圧制御発振装置を得ることができる。

【０１２３】つぎの発明によれば、電流源は所定の電流
を流し、電流分配回路は、その電流を、前記第１の制御
信号に基づく比率でもって分配して、前記遅延器または
前記遅延補間器に流すため、コモンモードノイズの影響
による遅延器および遅延補間器の遅延変動量を通常の電
流ミラー回路に比べて半減することができ、電圧制御発
振装置の出力であるクロック信号のジッタ発生を抑圧す
ることができる。

【０１２４】つぎの発明によれば、第１の制御信号に基
づいて第１および第２の遅延補間器のうちの一方の遅延
補間器の遅延量が変化し、第２の制御信号に基づいて他
方の遅延補間器が制御され、発振周波数が変化するた
め、いずれか一方の遅延補間器の伝搬遅延量を制御し、
それによって集積回路全体の伝搬遅延量を調整すること
ができるので、発振周波数制御と遅延量補正とを独立に
行うことができ、個々の集積回路における発振周波数に
ばらつきのない電圧制御発振装置を得ることができる。

【０１２５】つぎの発明によれば、第１の制御信号に基
づいて第１および第３の遅延補間器対と第２および第４
の遅延補間器対のうちの一方の遅延補間器対の遅延量が
変化し、第２の制御信号に基づいて他方の遅延補間器対
が制御され、発振周波数が変化するため、いずれか一方
の遅延補間器対の伝搬遅延量を制御し、それによって遅
延量補正を発振周波数制御から独立して行うことができ
るので、個々の集積回路における発振周波数にばらつき
がなく、９０度位相のずれた２つのクロック信号を出力
する電圧制御発振装置を得ることができる。

【０１２６】つぎの発明によれば、第１の制御信号に基
づいて第１および第２の遅延補間器のうちの一方の遅延
補間器の遅延量が変化し、第２の制御信号に基づいて他
方の遅延補間器が制御され、発振周波数が変化するた
め、いずれか一方の遅延補間器の伝搬遅延量を制御し、
それによって集積回路全体の伝搬遅延量を調整すること
ができるので、発振周波数制御と遅延量補正とを独立に
行うことができ、個々の集積回路における発振周波数に
ばらつきのない電圧制御発振装置を得ることができる。

【０１２７】つぎの発明によれば、第１の制御信号に基
づいて第１および第３の遅延補間器対と第２および第４
の遅延補間器対のうちの一方の遅延補間器対の遅延量が
変化し、第２の制御信号に基づいて他方の遅延補間器対
が制御され、発振周波数が変化するため、いずれか一方
の遅延補間器対の伝搬遅延量を制御し、それによって遅
延量補正を発振周波数制御から独立して行うことができ
るので、個々の集積回路における発振周波数にばらつき
がなく、９０度位相のずれた２つのクロック信号を出力
する電圧制御発振装置を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる電圧制御発振
装置の構成を示すブロック図である。

【図２】 その電圧制御発振装置において用いられる電
流源の構成を示す回路図である。

【図３】 本発明の実施の形態２にかかる電圧制御発振
装置の構成を示すブロック図である。

【図４】 その電圧制御発振装置の動作タイミングを説
明するためのタイミングチャートである。

【図５】 本発明の実施の形態３にかかる電流源の構成
を示す回路図である。

【図６】 本発明の実施の形態４にかかる電圧制御発振
装置の構成を示すブロック図である。

【図７】 その電圧制御発振装置の動作タイミングを説
明するためのタイミングチャートである。

【図８】 本発明の実施の形態５にかかる電圧制御発振
装置の構成を示すブロック図である。

【図９】 その電圧制御発振装置の動作タイミングを説
明するためのタイミングチャートである。

【図１０】 本発明の実施の形態６にかかる電圧制御発
振装置の構成を示すブロック図である。

【図１１】 その電圧制御発振装置の動作タイミングを
説明するためのタイミングチャートである。

【図１２】 本発明の実施の形態７にかかる電圧制御発
振装置の構成を示すブロック図である。

【図１３】 その電圧制御発振装置の動作タイミングを
説明するためのタイミングチャートである。

【図１４】 従来における電圧制御発振装置の構成を示
すブロック図である。

【図１５】 従来における電圧制御発振装置の詳細な構
成を示す回路図である。

【図１６】 従来における電圧制御発振装置の遅延補間
器の動作タイミングを説明するためのタイミングチャー
トである。

【図１７】 従来における電圧制御発振装置の動作タイ
ミングを説明するためのタイミングチャートである。

【符号の説明】

d1，d2 伝搬遅延量、VCTL 発振周波数制御電圧、Vf0
遅延制御電圧、２，３，４，５，７，８ 電圧制御発振
装置、２１，３１，３３，４１，５１，５４，７１，８
１，８４ 遅延器、２２，３２，３４，４２，４３，５
２，５３，５５，５６，７２，７３，８２，８３，８
５，８６ 遅延補間器、２３，３５，４４，５７，７
４，８７ 反転ゲート、２４，３８，４７，６４，７
７，９４ 発信周波数制御端子、２５，３６，３７，４
６，６２，６３，７６，９２，９３ 出力端子、２６，
３９，４５，６１，７５，９１ 遅延制御端子、４００
電流分配回路、４２０ 電流源。

【手続補正書】

【提出日】平成１１年６月２２日（１９９９．６．２
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】第２のトランジスタ１０２のコレクタ端子
は、エミッタホロワの第３のトランジスタ１０３のベー
ス端子に接続されている。第３のトランジスタ１０３
は、そのコレクタ端子が電源端子VCCに接続され、その
エミッタ端子が第２の電流源１０６および遅延器１１の
出力端子OUTに接続されている。第１のトランジスタ１
０１のコレクタ端子は、エミッタホロワの第４のトラン
ジスタ１０４のベース端子に接続されている。第４のト
ランジスタ１０４は、そのコレクタ端子が電源端子VCC
に接続され、そのエミッタ端子が第３の電流源１０７お
よび遅延器１１の反転出力端子/OUTに接続されている。
遅延器１１の出力端子OUT および反転出力端子/OUTは、
それぞれ遅延補間器１２の第２の入力端子SLW1および第
２の反転入力端子/SLW1に接続されている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正内容】

【００５６】第２の遅延補間器３４の出力端子OUT2から
出力されたＱクロック信号Q-CLKは、電圧制御発振装置
３のＱ出力端子３６から外部へ出力されるとともに、反
転ゲート３５を介して位相が反転されて第１の遅延補間
器３２の第１の入力端子FST1および第１の遅延器３１に
入力される。第１の遅延器３１に入力された信号は、所
定の遅延量d1だけ遅延して第１の遅延補間器３２の第２
の入力端子SLW1に入力される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】変更

【補正内容】

【００８０】そして、タイミングT3からβ・(α・d1+d2)+
d2だけ遅延したタイミングT5において第１の遅延補間器
４２の第１の入力端子FST1の電圧レベルが再び反転す
る。これを繰り返すことによって、第１の遅延補間器４
２の出力端子OUT1はβ・(α・d1+d2)+d2の時間間隔で出力
レベルを反転させたクロック信号を出力する。そのクロ
ック信号の発振周波数fvcoは、つぎの（１３）式で表さ
れる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００９９

【補正方法】変更

【補正内容】

【００９９】第１の遅延補間器７２の制御端子CTL1は、
電圧制御発振装置７の発信周波数制御端子７７を介して
発振周波数制御電圧VCTLを供給される。また遅延制御端
子７５を介して供給された遅延制御電圧Vf0は、第２の
遅延補間器７３の制御端子CTL2に供給される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】図１１は、電圧制御発振装置７の動作タイ
ミングを説明するためのタイミングチャートである。こ
こで、第２の遅延補間器７３は第１の遅延補間器７２と
同一の回路構成であり、同一の伝搬遅延量d2を有してい
るとする。また、遅延制御端子７５により制御される第
２の遅延補間器７３の合成比をαとする。電源電圧の立
ち上げ等のトリガに起因して、第２の遅延補間器７３の
第１の入力端子FST2に入力された電圧レベルの変化（タ
イミングT1）は、α・d1+d2だけ遅延してその出力端子OU
T2から出力される（タイミングT3）。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の制御信号に基づいて遅延量が変化
   し、かつ入力信号を遅延させて出力する遅延器と、 前記第１の制御信号に基づいて遅延量が変化するととも
   に、第２の制御信号に基づく合成比率でもって非遅延入
   力信号と遅延入力信号とを合成して出力する遅延補間器
   と、 を具備し、 前記遅延補間器の出力信号は、位相が反転されて前記遅
   延器に入力され、 前記遅延補間器の出力信号は、位相が反転されて前記非
   遅延入力信号として前記遅延補間器に入力され、 前記遅延器の出力信号は、前記遅延入力信号として前記
   遅延補間器に入力されることを特徴とする電圧制御発振
   装置。
2. 【請求項２】 第１の制御信号に基づいて遅延量が変化
   し、かつ入力信号を遅延させて出力する第１の遅延器お
   よび第２の遅延器と、 前記第１の制御信号に基づいて遅延量が変化するととも
   に、第２の制御信号に基づく合成比率でもって第１の非
   遅延入力信号と第１の遅延入力信号とを合成して出力す
   る第１の遅延補間器と、 前記第１の制御信号に基づいて遅延量が変化するととも
   に、第２の制御信号に基づく合成比率でもって第２の非
   遅延入力信号と第２の遅延入力信号とを合成して出力す
   る第２の遅延補間器と、 を具備し、 前記第２の遅延補間器の出力信号は、位相が反転されて
   前記第１の遅延器に入力され、 前記第２の遅延補間器の出力信号は、位相が反転されて
   前記第１の非遅延入力信号として前記第１の遅延補間器
   に入力され、 前記第１の遅延器の出力信号は、前記第１の遅延入力信
   号として前記第１の遅延補間器に入力され、 前記第１の遅延補間器の出力信号は、前記第２の遅延器
   に入力され、 前記第１の遅延補間器の出力信号は、前記第２の非遅延
   入力信号として前記第２の遅延補間器に入力され、 前記第２の遅延器の出力信号は、前記第２の遅延入力信
   号として前記第２の遅延補間器に入力されることを特徴
   とする電圧制御発振装置。
3. 【請求項３】 所定の電流を流す電流源と、 その電流源が流す電流を、前記第１の制御信号に基づく
   比率でもって、前記遅延器または前記遅延補間器に電流
   を流すための電流経路と、別の電流経路とに分配する電
   流分配回路と、 を具備することを特徴とする請求項１または２に記載の
   電圧制御発振装置。
4. 【請求項４】 入力信号を遅延させて出力する遅延器
   と、 第１の制御信号に基づく合成比率でもって第１の非遅延
   入力信号と第１の遅延入力信号とを合成して出力する第
   １の遅延補間器と、 第２の制御信号に基づく合成比率でもって第２の非遅延
   入力信号と第２の遅延入力信号とを合成して出力する第
   ２の遅延補間器と、 を具備し、 前記第１の遅延補間器の出力信号は、位相が反転されて
   前記遅延器に入力され、 前記第１の遅延補間器の出力信号は、位相が反転されて
   前記第２の非遅延入力信号として前記第２の遅延補間器
   に入力され、 前記第１の遅延補間器の出力信号は、位相が反転されて
   前記第１の非遅延入力信号として前記第１の遅延補間器
   に入力され、 前記遅延器の出力信号は、前記第２の遅延入力信号とし
   て前記第２の遅延補間器に入力され、 前記第２の遅延補間器の出力信号は、前記第１の遅延入
   力信号として前記第１の遅延補間器に入力されることを
   特徴とする電圧制御発振装置。
5. 【請求項５】 入力信号を遅延させて出力する第１の遅
   延器および第２の遅延器と、 第１の制御信号に基づく合成比率でもって第１の非遅延
   入力信号と第１の遅延入力信号とを合成して出力する第
   １の遅延補間器と、 第２の制御信号に基づく合成比率でもって第２の非遅延
   入力信号と第２の遅延入力信号とを合成して出力する第
   ２の遅延補間器と、 前記第１の制御信号に基づく合成比率でもって第３の非
   遅延入力信号と第３の遅延入力信号とを合成して出力す
   る第３の遅延補間器と、 前記第２の制御信号に基づく合成比率でもって第４の非
   遅延入力信号と第４の遅延入力信号とを合成して出力す
   る第４の遅延補間器と、 を具備し、 前記第３の遅延補間器の出力信号は、位相が反転されて
   前記第１の遅延器に入力され、 前記第３の遅延補間器の出力信号は、位相が反転されて
   前記第２の非遅延入力信号として前記第２の遅延補間器
   に入力され、 前記第３の遅延補間器の出力信号は、位相が反転されて
   前記第１の非遅延入力信号として前記第１の遅延補間器
   に入力され、 前記第１の遅延器の出力信号は、前記第２の遅延入力信
   号として前記第２の遅延補間器に入力され、 前記第２の遅延補間器の出力信号は、前記第１の遅延入
   力信号として前記第１の遅延補間器に入力され、 前記第１の遅延補間器の出力信号は、前記第２の遅延器
   に入力され、 前記第１の遅延補間器の出力信号は、前記第４の非遅延
   入力信号として前記第４の遅延補間器に入力され、 前記第１の遅延補間器の出力信号は、前記第３の非遅延
   入力信号として前記第３の遅延補間器に入力され、 前記第２の遅延器の出力信号は、前記第４の遅延入力信
   号として前記第４の遅延補間器に入力され、 前記第４の遅延補間器の出力信号は、前記第３の遅延入
   力信号として前記第３の遅延補間器に入力されることを
   特徴とする電圧制御発振装置。
6. 【請求項６】 入力信号を遅延させて出力する遅延器
   と、 第１の制御信号に基づく合成比率でもって第１の非遅延
   入力信号と第１の遅延入力信号とを合成して出力する第
   １の遅延補間器と、 第２の制御信号に基づく合成比率でもって第２の非遅延
   入力信号と第２の遅延入力信号とを合成して出力する第
   ２の遅延補間器と、 を具備し、 前記第１の遅延補間器の出力信号は、位相が反転されて
   前記遅延器に入力され、 前記第１の遅延補間器の出力信号は、位相が反転されて
   前記第２の非遅延入力信号として前記第２の遅延補間器
   に入力され、 前記遅延器の出力信号は、前記第２の遅延入力信号とし
   て前記第２の遅延補間器に入力され、 前記遅延器の出力信号は、前記第１の非遅延入力信号と
   して前記第１の遅延補間器に入力され、 前記第２の遅延補間器の出力信号は、前記第１の遅延入
   力信号として前記第１の遅延補間器に入力されることを
   特徴とする電圧制御発振装置。
7. 【請求項７】 入力信号を遅延させて出力する第１の遅
   延器および第２の遅延器と、 第１の制御信号に基づく合成比率でもって第１の非遅延
   入力信号と第１の遅延入力信号とを合成して出力する第
   １の遅延補間器と、 第２の制御信号に基づく合成比率でもって第２の非遅延
   入力信号と第２の遅延入力信号とを合成して出力する第
   ２の遅延補間器と、 前記第１の制御信号に基づく合成比率でもって第３の非
   遅延入力信号と第３の遅延入力信号とを合成して出力す
   る第３の遅延補間器と、 前記第２の制御信号に基づく合成比率でもって第４の非
   遅延入力信号と第４の遅延入力信号とを合成して出力す
   る第４の遅延補間器と、 を具備し、 前記第３の遅延補間器の出力信号は、位相が反転されて
   前記第１の遅延器に入力され、 前記第３の遅延補間器の出力信号は、位相が反転されて
   前記第２の非遅延入力信号として前記第２の遅延補間器
   に入力され、 前記第１の遅延器の出力信号は、前記第２の遅延入力信
   号として前記第２の遅延補間器に入力され、 前記第１の遅延器の出力信号は、前記第１の非遅延入力
   信号として前記第１の遅延補間器に入力され、 前記第２の遅延補間器の出力信号は、前記第１の遅延入
   力信号として前記第１の遅延補間器に入力され、 前記第１の遅延補間器の出力信号は、前記第２の遅延器
   に入力され、 前記第１の遅延補間器の出力信号は、前記第４の非遅延
   入力信号として前記第４の遅延補間器に入力され、 前記第２の遅延器の出力信号は、前記第４の遅延入力信
   号として前記第４の遅延補間器に入力され、 前記第２の遅延器の出力信号は、前記第３の非遅延入力
   信号として前記第３の遅延補間器に入力され、 前記第４の遅延補間器の出力信号は、前記第３の遅延入
   力信号として前記第３の遅延補間器に入力されることを
   特徴とする電圧制御発振装置。