JPS6120420A - 多相クロツク発生回路 - Google Patents
多相クロツク発生回路Info
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- JPS6120420A JPS6120420A JP14003084A JP14003084A JPS6120420A JP S6120420 A JPS6120420 A JP S6120420A JP 14003084 A JP14003084 A JP 14003084A JP 14003084 A JP14003084 A JP 14003084A JP S6120420 A JPS6120420 A JP S6120420A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- output
- clock
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
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- 210000004259 p-nk Anatomy 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は多相クロック発生回路に関するものである。
（従来の技術）
従来、ｎ（ｎは自然数）相クロック発生回路ごは、ｎ相
りロック周波数のｎ倍の原クロツク発生回路を用意し、
そのりｐンクを１７２からｌ／ｎ分周し、さらにそれぞ
れの分周出力を組み合わせることで、ｎ相りロックを発
生させている。しかし、このような回路では、得たい０
相りロック周波数のｎ倍という高い周波数を用意する必
要があシ、しかも分周回路も多く必要であるという欠点
があった。 （発明の目的） 本発明の目的は、上記の欠点を除去することＫより、多
相クロック発生回路の素子数を減らして回路構成を簡単
にし、多相クロック出力と同一の周波数を用いることの
できる多相クロック発生回路を提供することにある。 （発明の構成） 本発明の多相クロンク発生回路は、入力クロックを所定
の時間遅延させる遅延制御回路を有しかつその出力がそ
れぞれの出力端子に接続烙れた遅延回路をｎ（ｎは自然
数）個縦続接続した遅延回略解と、基本の前記入カクロ
ノクを一方の入力に前記ｎ番目の遅延回路の出力を他方
の入力としその出力により前記各遅延制御回路を制御す
る位相検波回路とを含むことから構成される。 （作用） 第１図は本発明の多相クロック発生回路の基本的構成を
示すブロック図で、３相りロック発生回路を示す。 入カクロノクを所定の時間遅延させる遅延制御回路を有
しかつその出力がそれぞれの出力端子Ｃ９ｄ、 ｅに
接続された遅延回路１〜３を３個縦続接続した遅延回路
群と、入力端子ａに入力される基本クロックを一方の入
力に３番目の遅延回路３の出力を他方の入力としその出
力として端子ｆに発生する制御電圧Ｖｃ により各遅延
回路１〜３に内蔵された各遅延制御回路を制御する位相
検波回路４とを含むことから構成される。 次に、本回路の動作について、第２図に示す各出力端子
の波形図を参照して説明する。 入力端子ａに基本クロックがはいると、遅延回路ｌの出
力端子Ｃに端子ｆに発生する制御電圧Ｖｃに応じた遅延
時間ｔｄ分遅れたクロックが出力畑れ、また遅延回路２
の出力ｄには遅延回路１０２倍の遅延時間ｚｔｄｔｄ分
遅クロックが出力され、さらに遅延回路３の出力ｅには
遅延回路１の３倍の遅延時間３ｔｄ分遅れたクロックが
出力されるように、遅延回路（遅延回路１〜３は遅延時
間
りロック周波数のｎ倍の原クロツク発生回路を用意し、
そのりｐンクを１７２からｌ／ｎ分周し、さらにそれぞ
れの分周出力を組み合わせることで、ｎ相りロックを発
生させている。しかし、このような回路では、得たい０
相りロック周波数のｎ倍という高い周波数を用意する必
要があシ、しかも分周回路も多く必要であるという欠点
があった。 （発明の目的） 本発明の目的は、上記の欠点を除去することＫより、多
相クロック発生回路の素子数を減らして回路構成を簡単
にし、多相クロック出力と同一の周波数を用いることの
できる多相クロック発生回路を提供することにある。 （発明の構成） 本発明の多相クロンク発生回路は、入力クロックを所定
の時間遅延させる遅延制御回路を有しかつその出力がそ
れぞれの出力端子に接続烙れた遅延回路をｎ（ｎは自然
数）個縦続接続した遅延回略解と、基本の前記入カクロ
ノクを一方の入力に前記ｎ番目の遅延回路の出力を他方
の入力としその出力により前記各遅延制御回路を制御す
る位相検波回路とを含むことから構成される。 （作用） 第１図は本発明の多相クロック発生回路の基本的構成を
示すブロック図で、３相りロック発生回路を示す。 入カクロノクを所定の時間遅延させる遅延制御回路を有
しかつその出力がそれぞれの出力端子Ｃ９ｄ、 ｅに
接続された遅延回路１〜３を３個縦続接続した遅延回路
群と、入力端子ａに入力される基本クロックを一方の入
力に３番目の遅延回路３の出力を他方の入力としその出
力として端子ｆに発生する制御電圧Ｖｃ により各遅延
回路１〜３に内蔵された各遅延制御回路を制御する位相
検波回路４とを含むことから構成される。 次に、本回路の動作について、第２図に示す各出力端子
の波形図を参照して説明する。 入力端子ａに基本クロックがはいると、遅延回路ｌの出
力端子Ｃに端子ｆに発生する制御電圧Ｖｃに応じた遅延
時間ｔｄ分遅れたクロックが出力畑れ、また遅延回路２
の出力ｄには遅延回路１０２倍の遅延時間ｚｔｄｔｄ分
遅クロックが出力され、さらに遅延回路３の出力ｅには
遅延回路１の３倍の遅延時間３ｔｄ分遅れたクロックが
出力されるように、遅延回路（遅延回路１〜３は遅延時
間
【ｄ遅らせる回路）を構成すると、端子ａとｅは遅延
時間３ｔｄずれている。 この端子ａとｅのクロックを位相検波回路４に入力し、
両者の位相差が３６０°となるように位相検波回路の出
力端子ｆに発生する電圧Ｖｃを制御すると、出力端子す
と出力端子ｅの位相差ハ３６０゜となり、端子すと端子
Ｃ１端子Ｃと端子ｄ及び端子ｄと端子ｅの位相差は結果
的に１２０°になる。 つ捷り、基本クロックを分周せずに簡単な回路で多相ク
ロックを発生させることができる。 （実施例） 以下、本発明の実施例について図面を参照して説明する
。 第３図は本発明の一実施例を示す回路図で、３相りロッ
ク発生回路を示す。 本実施例は、基本クロック入力端子ａとインノ（−タエ
１０入力と位相検波回路４の一方の入力ＤＩと出力端子
すが接続され、インノ（−タＩｆ の出力とインバータ
Ｉ２の入力と容量Ｃ１の一方の端子が接続され、インバ
ータエ２の出力とＭＯＳトランジスタＱ＋の一方の端子
が接続され、ＭＯＳ）ランジスタＱｌの他方の端子と容
量Ｃ＋の他方の端子とインバータＩ３の入力が接続され
、インノ（−タ■３の出力とインバータＩ４の入力が接
続され、インバータ■４の出力とインノく一タ■５０入
力が接続され、インバータＩ５の出力とインノく−タエ
６の入力と容ｉＣ２の一方の端子が接続され、インバー
タエ６の出力とＭＯＳ ）ランシスタＱ２の一方の端子
が接続され、ＭＯＳ）ランジスタＱ２の他方の端子と容
９ｒ Ｃ２の他方の端子とインノクータ■７の入力が接
続され、インノ（−タ■７の出力とインバータ■８ の
入力が接続され、インノ（−タエ８の出力とインバータ
Ｉ９ の入力が接続され、インバータ■９の出力とイン
バータＪｏｎの入力と容量Ｃ３の一方の端子が接続され
、インノ（−夕１１０の出力とＭＯＳ）ランジスタＱ３
の一方の端子がｍ続され、ＭＯＳ）ランジスタＱ３の他
方の端子と容量Ｃ３の他方の端子とインノ；−タエ１】
の人力が接続され、インバータＩｕの出力とインノく一
タＩ＋２の入力が接続され、インバータ１１２の出力と
位相検波回路４の他方の入力Ｄ２が接続され、ＭＯＳ）
ランジスタＱｌのゲートとＭＯＳ）ランジスタＱ２のゲ
ートとＭＯＳトランジスタＱ３のゲートと位相検波回路
４の出力Ｑとが接続され、さらに、基本クロック入力端
子ａと出力端子す、インバータＩ４の出力と出力端子Ｃ
，インノ（−タ■８の出力と出力端子ｄ及びインバータ
１２の出力と出力端子ｅがそれぞれ接続されるここで構
成されている。 ここで、インバータエ１〜Ｉ４． インノ（−タエ５
〜Ｉｓ 、 インバータ■９〜Ｉ＋２はそれぞれ第１図
の遅延回路１． ２． ３を表わし、ＭＯＳ トランジ
スタＱｌと容量Ｃ１ｌＭＯＳトランジスタＱ２ と容量
Ｃ２，ＭＯＳトランジスタＱ３と容量Ｃ３Ｖ′ｉそれぞ
れ遅延時間制御回路を表わす。 次に、第４図及び第５図に示す各端子の波形図を参照し
て本実施例の動作について説明する。 まず、基本クロック入力端子ａに基本クロックが入ると
容ｆｌ Ｃ１とＭＯＳ）ランジスタＱ１のオン抵抗Ｉｔ
による時定数分だけ遅れたクロックがインバータＩ３
の出力に発生する。このとき、入力端子ａ及び各９；Ｉ
Ａ子ｇ、 ｈ、 ｉと出力端子Ｃの波形の様子は第
４図に示すようになる。同様Ｋ、容量Ｃ２と容量ＣＩの
比Ｃ２／ＣＩ を１となるようにすると、出力端子ｄに
は出力端子Ｃの２倍の遅延量をもつクロックが発生し、
容′ｔ＃Ｃ３と容量ＣＩの比Ｃ３／Ｃ１（ｉｌ−１とな
るよう圧すると、出力端子ｅには、出力端子Ｃの３倍の
遅延量を持つクロックが第５図に示すように発生する。 この場合は、各波形の位相がずれており、まだ目的の波
形は得られていない。 ここで、出力端子すと出力端子ｅの出力の位相差に比例
する電圧を出力する位相検波回路４を用い、その出力電
圧Ｖｃｔ−Ｍ、Ｏ８）ランジスタＱ１゜Ｑ２． Ｑ３の
ゲートに入力すること、すなわち、遅延回路に負帰還制
御を加えることにより、そのオン抵抗を変化させて遅延
時間を制御することにより第２図のような所定のクロッ
クが得られる。ここで、ＭＯＳトランジスタＱｌ、Ｑ２
．Ｑａの形状を同一とし、容量ＣＩ、 Ｃ２，Ｃ３を同
一の容量値にすれば、各出力端子す、 ｃ、 ｄ、
ｅ各々の位相差は、容量ＣＩ、 Ｃ２，Ｃ３の容量
値の相対精度で決定されるので、精度の良いクロック発
生回路となる。また、基本クロック周波数と出力クロ７
り周波数は同一であり、従来のようなｎ相りロックでは
出力クロック周波数の０倍の周波数を基本クロック周波
数としなければならないという欠点が解消できる。 なお、以上の実施例においては、３相クロ７り発生回路
について説明したが、これはｎ（ｎは自然数）相クロッ
ク発生回路に適用できることはもち論である。また遅延
時間調整回路をＭＯＳ）ランジスタと容量の組み合せ回
路としたが、これも他の適切な回Ｖ６でも実現できるこ
とは明らかである。 （発明の効果） 以上、詳細説明したとおり、本発明によると、簡単な回
路構成で、基本クロック周波数を高く設定せず、まだ相
数を容易に変更できる特徴を有する多相クロック発生回
路を提供することができる。
時間３ｔｄずれている。 この端子ａとｅのクロックを位相検波回路４に入力し、
両者の位相差が３６０°となるように位相検波回路の出
力端子ｆに発生する電圧Ｖｃを制御すると、出力端子す
と出力端子ｅの位相差ハ３６０゜となり、端子すと端子
Ｃ１端子Ｃと端子ｄ及び端子ｄと端子ｅの位相差は結果
的に１２０°になる。 つ捷り、基本クロックを分周せずに簡単な回路で多相ク
ロックを発生させることができる。 （実施例） 以下、本発明の実施例について図面を参照して説明する
。 第３図は本発明の一実施例を示す回路図で、３相りロッ
ク発生回路を示す。 本実施例は、基本クロック入力端子ａとインノ（−タエ
１０入力と位相検波回路４の一方の入力ＤＩと出力端子
すが接続され、インノ（−タＩｆ の出力とインバータ
Ｉ２の入力と容量Ｃ１の一方の端子が接続され、インバ
ータエ２の出力とＭＯＳトランジスタＱ＋の一方の端子
が接続され、ＭＯＳ）ランジスタＱｌの他方の端子と容
量Ｃ＋の他方の端子とインバータＩ３の入力が接続され
、インノ（−タ■３の出力とインバータＩ４の入力が接
続され、インバータ■４の出力とインノく一タ■５０入
力が接続され、インバータＩ５の出力とインノく−タエ
６の入力と容ｉＣ２の一方の端子が接続され、インバー
タエ６の出力とＭＯＳ ）ランシスタＱ２の一方の端子
が接続され、ＭＯＳ）ランジスタＱ２の他方の端子と容
９ｒ Ｃ２の他方の端子とインノクータ■７の入力が接
続され、インノ（−タ■７の出力とインバータ■８ の
入力が接続され、インノ（−タエ８の出力とインバータ
Ｉ９ の入力が接続され、インバータ■９の出力とイン
バータＪｏｎの入力と容量Ｃ３の一方の端子が接続され
、インノ（−夕１１０の出力とＭＯＳ）ランジスタＱ３
の一方の端子がｍ続され、ＭＯＳ）ランジスタＱ３の他
方の端子と容量Ｃ３の他方の端子とインノ；−タエ１】
の人力が接続され、インバータＩｕの出力とインノく一
タＩ＋２の入力が接続され、インバータ１１２の出力と
位相検波回路４の他方の入力Ｄ２が接続され、ＭＯＳ）
ランジスタＱｌのゲートとＭＯＳ）ランジスタＱ２のゲ
ートとＭＯＳトランジスタＱ３のゲートと位相検波回路
４の出力Ｑとが接続され、さらに、基本クロック入力端
子ａと出力端子す、インバータＩ４の出力と出力端子Ｃ
，インノ（−タ■８の出力と出力端子ｄ及びインバータ
１２の出力と出力端子ｅがそれぞれ接続されるここで構
成されている。 ここで、インバータエ１〜Ｉ４． インノ（−タエ５
〜Ｉｓ 、 インバータ■９〜Ｉ＋２はそれぞれ第１図
の遅延回路１． ２． ３を表わし、ＭＯＳ トランジ
スタＱｌと容量Ｃ１ｌＭＯＳトランジスタＱ２ と容量
Ｃ２，ＭＯＳトランジスタＱ３と容量Ｃ３Ｖ′ｉそれぞ
れ遅延時間制御回路を表わす。 次に、第４図及び第５図に示す各端子の波形図を参照し
て本実施例の動作について説明する。 まず、基本クロック入力端子ａに基本クロックが入ると
容ｆｌ Ｃ１とＭＯＳ）ランジスタＱ１のオン抵抗Ｉｔ
による時定数分だけ遅れたクロックがインバータＩ３
の出力に発生する。このとき、入力端子ａ及び各９；Ｉ
Ａ子ｇ、 ｈ、 ｉと出力端子Ｃの波形の様子は第
４図に示すようになる。同様Ｋ、容量Ｃ２と容量ＣＩの
比Ｃ２／ＣＩ を１となるようにすると、出力端子ｄに
は出力端子Ｃの２倍の遅延量をもつクロックが発生し、
容′ｔ＃Ｃ３と容量ＣＩの比Ｃ３／Ｃ１（ｉｌ−１とな
るよう圧すると、出力端子ｅには、出力端子Ｃの３倍の
遅延量を持つクロックが第５図に示すように発生する。 この場合は、各波形の位相がずれており、まだ目的の波
形は得られていない。 ここで、出力端子すと出力端子ｅの出力の位相差に比例
する電圧を出力する位相検波回路４を用い、その出力電
圧Ｖｃｔ−Ｍ、Ｏ８）ランジスタＱ１゜Ｑ２． Ｑ３の
ゲートに入力すること、すなわち、遅延回路に負帰還制
御を加えることにより、そのオン抵抗を変化させて遅延
時間を制御することにより第２図のような所定のクロッ
クが得られる。ここで、ＭＯＳトランジスタＱｌ、Ｑ２
．Ｑａの形状を同一とし、容量ＣＩ、 Ｃ２，Ｃ３を同
一の容量値にすれば、各出力端子す、 ｃ、 ｄ、
ｅ各々の位相差は、容量ＣＩ、 Ｃ２，Ｃ３の容量
値の相対精度で決定されるので、精度の良いクロック発
生回路となる。また、基本クロック周波数と出力クロ７
り周波数は同一であり、従来のようなｎ相りロックでは
出力クロック周波数の０倍の周波数を基本クロック周波
数としなければならないという欠点が解消できる。 なお、以上の実施例においては、３相クロ７り発生回路
について説明したが、これはｎ（ｎは自然数）相クロッ
ク発生回路に適用できることはもち論である。また遅延
時間調整回路をＭＯＳ）ランジスタと容量の組み合せ回
路としたが、これも他の適切な回Ｖ６でも実現できるこ
とは明らかである。 （発明の効果） 以上、詳細説明したとおり、本発明によると、簡単な回
路構成で、基本クロック周波数を高く設定せず、まだ相
数を容易に変更できる特徴を有する多相クロック発生回
路を提供することができる。
第１図は本発明の多相クロック発生回路の基本的構成を
示すブロック図、第２図は第１図の回路の各出力端子の
波形図、第３図は本発明の一実施例を示す回路図、第４
図は第３図の各端子の波形図、第５図は第３図の各出力
端子のまだ位相のずれている波形図である。 １〜３・・・・・・遅延回路、４・・・・・・位相検波
回路、ａ・・・・・・入力端子、ｂ −ｅ・・・・出力
端子、Ｃ１〜Ｃ３・・・・・・容量、ｆ 、 ｉ・・・
・・端子、■ｌ〜１１２・・・・・・インバータ、Ｑｌ
、Ｑ、３・・・・・・ＭＯＳ）ランジスタ。 （１） ０ ） リ咄外米増し ＝１１０
示すブロック図、第２図は第１図の回路の各出力端子の
波形図、第３図は本発明の一実施例を示す回路図、第４
図は第３図の各端子の波形図、第５図は第３図の各出力
端子のまだ位相のずれている波形図である。 １〜３・・・・・・遅延回路、４・・・・・・位相検波
回路、ａ・・・・・・入力端子、ｂ −ｅ・・・・出力
端子、Ｃ１〜Ｃ３・・・・・・容量、ｆ 、 ｉ・・・
・・端子、■ｌ〜１１２・・・・・・インバータ、Ｑｌ
、Ｑ、３・・・・・・ＭＯＳ）ランジスタ。 （１） ０ ） リ咄外米増し ＝１１０
Claims (1)
- 入力クロックを所定の時間遅延させる遅延制御回路を有
しかつその出力がそれぞれの出力端子に接続された遅延
回路をｎ（ｎは自然数）個縦続接続した遅延回路群と、
基本の前記入力クロックを一方の入力に前記ｎ番目の遅
延回路の出力を他方の入力としその出力により前記各遅
延制御回路を制御する位相検波回路とを含むことを特徴
とする多相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14003084A JPS6120420A (ja) | 1984-07-06 | 1984-07-06 | 多相クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14003084A JPS6120420A (ja) | 1984-07-06 | 1984-07-06 | 多相クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120420A true JPS6120420A (ja) | 1986-01-29 |
Family
ID=15259320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14003084A Pending JPS6120420A (ja) | 1984-07-06 | 1984-07-06 | 多相クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291630A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 信号分配回路 |
| JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
-
1984
- 1984-07-06 JP JP14003084A patent/JPS6120420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291630A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 信号分配回路 |
| JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
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