JP2000244585A - バスインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のIOカードにより複数のバスを介して送
信されたデータを、データの到着時間順にプロセッサに
送信するバスインターフェース回路を得る。 【解決手段】 設定回路１６は、ＩＯカード５により送
信されたデータが格納された受信バッファ１４にデータ
が格納された時刻を設定し、選択回路１２が受信バッフ
ァ１４の選択時に受信バッファ１４に設定された時刻に
従って、一番古い時刻を持った受信バッファ１４を選択
し、セレクタ１３が選択回路１２で選択された受信バッ
ファ１４中の一番古い時刻に対応したデータを入出力バ
ッファ１１に送るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＯ装置とプロ
セッサとのデータの送受信を制御するバスインタフェー
ス回路に関するものである。

【０００２】

【従来の技術】図９は例えば、特開昭61-212138に示さ
れたローカルエリアネットワークを示すブロック図であ
り、例えばメッセージやデータの送受信をする複数のカ
ードが多重バスシステムを介して、相互に接続されてい
る。

【０００３】このローカルエリアネットワークは、多重
バスシステム１００と、インタフェースモジュール１０
５と、サブシステム１０６と、プロトコルコンバータ１
１７とからなる。多重バスシステム１００は、バスライ
ン１０２、１０３及び１０４からなる。また、インタフ
ェースモジュール１０５は、3個のバスアダプタ１１
０、１１１及び１１２と、バスアダプタ１１０、１１
１、１１２を多重バスシステム１００に接続するのに必
要なバスタップ１０７、１０８及び１０９と、制御ユニ
ットとして作動する分配ユニット１１５と、ホストイン
タフェースユニット１１６と、これらを接続するローカ
ルバスライン１１４とからなる。さらに、プロトコルコ
ンバータ１１７は、プロセッサ１１８と、ホストメモリ
１１９と、入出力インターフェース１２０とを備え、こ
れら全てがホストバスライン１２１に接続された構成に
なっている。

【０００４】次に、動作について説明する。サブシステ
ム１０６が、多重バスシステム１００のプロトコルに従
い、メッセージを送信する際はホストインタフェース１
１６を介して、分配ユニット１１５にメッセージの送信
を指示する。分配ユニット１１５は、サブシステム１０
６からのタスクを受信すると、メッセージデータをサブ
システム１０６内から読み取り、バスアダプタ１１０、
１１１、１１２のいずれかに転送する。バスアダプタ１
１０、１１１、１１２は、分配ユニット１１５から転送
されたデータをバスライン１０２、１０３、１０４を介
して送信する。

【０００５】サブシステム１０６のプロトコルが多重バ
スシステム１００のプロトコルと一致しない場合、プロ
トコルコンバータ１１７はサブシステム１０６内のメッ
セージデータのプロトコル変換を行う。変換後のデータ
に対して、分配ユニット１１５は同様の処理を行う。ま
た、バスアダプタ１１０、１１１及び１１２は、制御ユ
ニットと調停装置、記憶装置を内蔵し、バスライン１０
２、１０３、１０４からのデータを自律的に受信し、ロ
ーカルバスライン１１４の使用権を獲得した後、ホスト
インタフェース１１６を介してサブシステム１０６に転
送する。

【０００６】

【発明が解決しようとする課題】以上説明したように、
従来のインタフェースモジュールは、受信したデータを
データの到着時間や優先度に従って転送するよう制御す
ることができないという問題点があった。

【０００７】この発明は、上記のような問題点を解決す
るためになされたものであり、受信したデータの転送の
制御をすることにより、複数のバスを介してＩＯ装置と
プロセッサとの間のデータの送受信を行うシステムの性
能向上ができるようなバスインターフェース回路を得る
ことを目的とする。

【０００８】

【課題を解決するための手段】第1の発明は、バスを介
して複数の周辺装置と接続され、上記複数の周辺装置に
よりプロセッサに送信された送信情報をそれぞれ受信す
る複数の入力手段と、上記複数の入力手段により受信さ
れた上記送信情報がそれぞれ格納され、さらに上記送信
情報が格納される時の時刻が上記格納された送信情報に
対応してそれぞれ設定される上記複数の周辺装置のそれ
ぞれに対応した複数の受信バッファと、上記複数の受信
バッファに上記時刻をそれぞれ設定する上記複数の受信
バッファのそれぞれに対応した複数の設定手段と、上記
受信バッファに格納された送信情報を所定の選択基準に
基づいて選択する選択手段と、この選択された送信情報
を上記プロセッサに送信するセレクタと、を備えたもの
である。

【０００９】第2の発明は、上記送信情報が上記複数の
受信バッファに存在した時には、上記送信情報に対応し
て設定された上記時刻に基づいて一番古い時刻が設定さ
れた送信情報を選択する選択手段を備えたものである。

【００１０】第３の発明は、上記複数の周辺装置により
送信された上記送信情報の数がそれぞれ設定される複数
のカウンタを備え、上記複数の設定手段は、上記送信情
報の数をそれぞれ上記複数のカウンタに設定し、上記選
択手段は、上記送信情報の数の一番大きいカウンタに対
応した受信バッファに格納された送信情報を選択するも
のである。

【００１１】第４の発明は、上記複数の周辺装置の優先
度が、上記プロセッサによりあらかじめ書き込まれたレ
ジスタを備え、上記選択手段は、上記送信情報が上記複
数の受信バッファに存在した時には、上記レジスタに書
き込まれた上記優先度に基づいて優先度の一番高い周辺
装置による送信情報が格納された受信バッファの送信情
報を選択するものである。

【００１２】第５の発明は、複数のプロセッサにより複
数の周辺装置に送信された送信情報がそれぞれ格納さ
れ、さらに上記送信情報が格納される時の時刻が上記格
納された送信情報に対応してそれぞれ設定される上記複
数の周辺装置のそれぞれに対応した複数の送信バッファ
と、上記複数の送信バッファに上記時刻をそれぞれ設定
する上記複数の送信バッファのそれぞれに対応した複数
のプロセッサ用設定手段と、上記送信情報の送信先であ
る周辺装置を特定する情報が、上記送信情報が送信され
る前に上記複数のプロセッサにより書き込まれたテーブ
ルと、上記送信バッファに格納された送信情報を所定の
選択基準に基づいて選択するプロセッサ用選択手段と、
この選択された送信情報を送信するプロセッサ用セレク
タと、バスを介して上記複数の周辺装置と接続され、上
記プロセッサ用セレクタにより送信された上記送信情報
を受信し、この受信した上記送信情報を上記テーブルに
書き込まれた情報に基づいて特定した周辺装置に送信す
る出力手段と、を備えたものである。

【００１３】第６の発明は、上記送信情報が上記複数の
送信バッファに存在した時には、上記送信情報に対応し
て設定された上記時刻に基づいて一番古い時刻が設定さ
れた送信情報を選択するプロセッサ用選択手段を備えた
ものである。

【００１４】第７の発明は、上記複数のプロセッサによ
り送信された上記送信情報の数がそれぞれ設定される複
数のプロセッサ用カウンタを備え、上記複数のプロセッ
サ用設定手段は、上記送信情報の数をそれぞれ上記複数
のプロセッサ用カウンタに設定し、上記複数のプロセッ
サ用選択手段は、上記送信情報の数の一番大きいプロセ
ッサ用カウンタに対応した送信バッファに格納された送
信情報を選択するものである。

【００１５】第８の発明は、上記複数のプロセッサの優
先度が、上記複数のプロセッサによりあらかじめ書き込
まれたプロセッサ用レジスタを備え、上記プロセッサ用
選択手段は、上記送信情報が上記複数の送信バッファに
存在した時には、上記プロセッサ用レジスタに書き込ま
れた上記優先度に基づいて優先度の一番高いプロセッサ
による送信情報が格納された送信バッファの送信情報を
選択するものである。

【００１６】

【発明の実施の形態】実施の形態1.図1は、実施の形態
１のシステム構成を示すブロック図である。図におい
て、１はシステムを制御するＣＰＵカード、５はＣＰＵ
カード１の指示に従いＩＯ装置（周辺装置）を制御する
複数のＩＯカードである。ＣＰＵカード１は、演算を行
うプロセッサ２と、演算の為のデータを保持するメモリ
３と、ＣＰＵカード１とＩＯカード５間の複数のバスを
介してのデータの送受信を制御するバスインタフェース
回路４とからなる。

【００１７】図2は、実施の形態1のバスインタフェース
回路の構成図である。図において、図1と同一の符号は
同一又は相当な部分を示す。１１はデータを送信又は受
信する入出力バッファ、１２は受信バッファ１４に格納
された時間情報に従って受信バッファ１４を選択し、さ
らに選択した受信バッファ１４に格納されたデータを送
信することをセレクタ１３に指示をする選択回路、１３
は選択回路１２の指示に従って、受信バッファ１４に格
納されたデータを入出力バッファ１１に送るセレクタ、
１４は対応するＩＯカード５により送信されたデータと
送信先のアドレスを格納し、またこのデータとアドレス
が格納される時の時刻、即ち時間情報が設定された受信
バッファ、１５は時刻を計るタイマ、１６はタイマ１５
で計った時刻を時間情報として受信バッファ１４に設定
する設定回路である。

【００１８】また、１７はデータを送信又は受信する入
出力バッファ、１８はプロセッサ２によりＩＯカード５
に送信されるデータとデータの送信先のアドレスとを格
納する送信バッファ、１９は送信バッファ１８に格納さ
れたアドレスと、テーブル２１に書き込まれたアドレス
とＩＯカード５の対応関係と、によりデータの送信先を
選択し、さらに選択した送信先に送信バッファ１８に格
納されたデータを送信することをセレクタ２０に指示を
する選択回路、２０は選択回路１９による指示にしたが
って、送信バッファ１８に格納されたデータを選択回路
１９で選択した送信先に対応した入出力バッファ１７に
送るセレクタ、２１はデータの送信先のアドレスとＩＯ
カード５の対応関係が書き込まれたテーブルである。

【００１９】次に、動作について説明する。最初に、Ｃ
ＰＵカード１から複数のバスを介してＩＯカード５にデ
ータを転送する動作について説明をする。まず、転送を
開始する前に、プロセッサ２はテーブル２１に送信先の
アドレスとＩＯカード５の対応関係を書き込む。プロセ
ッサ２は、ＩＯカード５へのタスク(データのリード/ラ
イト)を実行する。バスインタフェース回路４は、プロ
セッサ２により送信されたデータと送信先のアドレスを
受信すると、プロトコル制御回路(図示せず)の制御の
下、入出力バッファ１１を介して、送信バッファ１８に
データと送信先のアドレスを格納する。

【００２０】選択回路１９は、送信バッファ１８に格納
されたアドレスと、テーブル２１に書き込まれたアドレ
スとＩＯカード５の対応関係と、から送信先であるＩＯ
カード５を選択し、セレクタ２０にデータを送信するた
めの指示を出す。セレクタ２０は、選択回路１９の指示
に従って、送信バッファ１８に格納されたデータを選択
回路１９により選択されたＩＯカード５に対応する入出
力バッファ１７に送信する。ＩＯカード５へのデータの
送信は、プロトコル制御回路(図示せず)の制御の下で実
行される。

【００２１】次に、ＩＯカード５から複数のバスを介し
てＣＰＵカード１にデータを転送する動作について説明
をする。バスインタフェース回路４は、ＩＯカード５に
より送信されたデータと送信先のアドレスを受信する
と、プロトコル制御回路(図示せず)の制御の下、入出力
バッファ１７を介して、ＩＯカード５に対応する受信バ
ッファ１４にデータと送信先のアドレスを格納する。そ
れと同時に、設定回路１６は、タイマ１５を参照して、
時間情報を受信バッファ１４に設定する。

【００２２】選択回路１２は、受信バッファ１４のエン
プティを監視し、エンプティでない受信バッファ１４を
選択し、さらに選択した受信バッファ１４に格納された
データを送信することをセレクタ１３に指示をする。ま
た、複数の受信バッファ１４がエンプティでない場合
は、受信バッファ１４の時間情報を参照し、一番古い時
間情報を持った受信バッファ１４を選択し、選択した受
信バッファ１４中の一番古い時間情報に対応したデータ
を送信するようセレクタ１３に指示をする。セレクタ１
３は、選択回路１２の指示に従い、選択された受信バッ
ファ１４に格納されたデータを入出力バッファ１１に送
る。

【００２３】以上のように本実施の形態によれば、バス
インターフェース回路４がＩＯカード５からデータを受
信すると、設定回路１６が受信バッファ１４に時間情報
を設定し、選択回路１２が受信バッファ１４の選択時に
受信バッファ１４に設定された時間情報に従って、一番
古い時間情報を持った受信バッファ１４を選択し、セレ
クタ１３が選択回路１２で選択された受信バッファ１４
中の一番古い時間情報に対応したデータを入出力バッフ
ァ１１に送るようにしているので、ＩＯカード５により
送信されたデータをデータの到着時間順にプロセッサに
転送することができ、複数のバスを介して複数のＩＯカ
ードとプロセッサ２との間でデータの送受信を行うシス
テムの性能向上ができる。なお、本実施の形態ではＩＯ
カード５が３個の場合を例に説明したが、ＩＯカード５
が増減しても、同様の効果を奏することができる。これ
は、以下の実施の形態でも同様である。

【００２４】実施の形態2.図3は、実施の形態２のバス
インタフェース回路の構成図である。図において、図
1、2と同一の符号は同一又は相当な部分を示す。３１は
カウンタ３３の値に従って受信バッファ３４を選択し、
さらに選択した受信バッファ３４に格納されたデータを
送信することをセレクタ３２に指示をする選択回路、３
２は選択回路３１の指示に従って、受信バッファ３４に
格納されたデータを入出力バッファ１１に送るセレク
タ、３３はＩＯカード５から受信バッファ３４へのアク
セス要求の数、即ちＩＯカード５により送信されたデー
タとアドレスが受信バッファ３４に格納される数を記憶
する受信バッファ３４のそれぞれに対応したカウンタで
ある。

【００２５】３４は対応するＩＯカード５により送信さ
れるデータと送信先のアドレスを格納する受信バッフ
ァ、３５は対応するＩＯカード５から受信バッファ３４
へのアクセス要求の数をカウンタ３３に設定する設定回
路である。

【００２６】次に、動作について説明する。ＣＰＵカー
ド１から複数のバスを介してＩＯカード５にデータを転
送する動作は、実施の形態1と同様である。ＩＯカード
５から複数のバスを介してＣＰＵカード１にデータを転
送する動作について説明をする。まず、バスインタフェ
ース回路４は、ＩＯカード５により送信されたデータと
送信先のアドレスを受信すると、プロトコル制御回路
(図示せず)の制御の下、入出力バッファ１７を介して、
ＩＯカード５に対応する受信バッファ１４にデータと送
信先のアドレスを格納する。それと同時に、設定回路３
５は、アドレスとデータが格納された受信バッファ３４
に対応するカウンタ３３の値を1インクリメントする。

【００２７】選択回路３１は、カウンタ３３の値を監視
し、カウンタ３３の値が一番大きい受信バッファ３４を
選択し、さらに選択した受信バッファ３４に格納された
データを送信することをセレクタ３２に指示をする。そ
れと同時に、選択した受信バッファ３４に対応するカウ
ンタ３３の値を1デクリメントする。セレクタ３２は、
選択回路３１の指示に従い、選択された受信バッファ３
４に格納されたデータを入出力バッファ１１に送る。

【００２８】以上のように本実施の形態によれば、バス
インターフェース回路４がＩＯカード５からデータを受
信すると、設定回路３５がデータ受信時に受信バッファ
３４へのアクセス要求の数をカウンタ３３に設定し、選
択回路３１がバッファ選択時にカウンタ３３の値が一番
大きい受信バッファ３４を選択し、セレクタ３２が選択
回路３１で選択された受信バッファ３４に格納されたデ
ータを入出力バッファ１１に送るようにしているので、
ＩＯカード５の負荷に応じてデータの転送ができる。即
ちデータの転送要求の多いＩＯカード５のデータ転送を
優先的に行うことができ、複数のＩＯカード５の負荷に
応じてデータの転送ができる。これにより、複数のバス
を介して複数のＩＯカードとプロセッサ２との間でデー
タの送受信を行うシステムの性能向上ができる。

【００２９】実施の形態3.図4は、実施の形態３のバス
インタフェース回路の構成図である。図において、図1
〜3と同一の符号は同一又は相当な部分を示す。４１は
各ＩＯカード５の処理優先度、即ち各ＩＯカード５がデ
ータと送信先のアドレスとをプロセッサ２に送信する優
先度が書き込まれたレジスタ、４２はレジスタ４１に書
き込まれた優先度に従って受信バッファ３４を選択し、
さらに選択した受信バッファ３４に格納されたデータを
送信することをセレクタ３２に指示をする選択回路、４
３は選択回路４２の指示に従って、受信バッファ３４に
格納されたデータを入出力バッファ１１に送るセレクタ
である。

【００３０】次に、動作について説明する。ＣＰＵカー
ド１から複数のバスを介してＩＯカード５にデータを転
送する動作は、実施の形態1と同様である。ＩＯカード
５からＣＰＵカード１にデータを転送する動作について
説明をする。まず、プロセッサ２は、レジスタ４１に各
ＩＯカード５の処理優先度を書き込む。書き込むタイミ
ングは、システムが起動した直後でも、処理中でもよ
い。バスインタフェース回路４は、ＩＯカード５により
送信されたデータと送信先のアドレスを受信すると、プ
ロトコル制御回路(図示せず)の制御の下、入出力バッフ
ァ１７を介して、ＩＯカード５に対応する受信バッファ
３４にデータと送信先のアドレスを格納する。

【００３１】選択回路４２は、受信バッファ３４のエン
プティを監視し、エンプティでない受信バッファ３４を
選択し、さらに選択した受信バッファ３４に格納された
データを送信することをセレクタ３２に指示をする。ま
た、複数の受信バッファ３４がエンプティでない場合
は、レジスタ４１に書き込まれた処理優先度を参照し、
処理優先度の一番高いＩＯカード５からのデータとアド
レスを格納した受信バッファ３４を選択し、選択した受
信バッファ３４に格納されたデータを送信することをセ
レクタ４３に指示をする。セレクタ４３は、選択回路４
２の指示に従い、選択された受信バッファ３４に格納さ
れたデータを入出力バッファ１１に送る。

【００３２】以上のように本実施の形態によれば、バス
インターフェース回路４がＩＯカード５からデータを受
信すると、プロセッサ２がレジスタ４１に各ＩＯカード
５の処理優先度を書き込み、選択回路４２が受信バッフ
ァ３４の選択時にレジスタ４１に書き込まれた処理優先
度に従って、処理優先度の一番高いＩＯカード５からの
データとアドレスを格納した受信バッファ３４を選択
し、セレクタ４３が選択回路４２で選択された受信バッ
ファ３４に格納されたデータを入出力バッファ１１に送
るようにしているので、ＩＯカード５により送信された
送信要求度の高い送信情報をプロセッサ２に早急に送る
ことができ、システム上クリティカルなＩＯカード５か
らのデータを最優先で送信することができ、応答時間を
保証してデータを送信することができる。

【００３３】実施の形態4.図5は、実施の形態４のシス
テム構成を示すブロック図である。図において、図1〜4
と同一の符号は同一又は相当な部分を示す。５０は複数
のプロセッサ２と複数のＩＯカード５との間のデータの
送受信を制御するバスインタフェース回路である。

【００３４】図6は、実施の形態４のバスインタフェー
ス回路の構成図である。図において、図1〜5と同一の符
号は同一又は相当な部分を示す。６１はタイマ１５で計
った時刻を時間情報として送信バッファ６２に設定する
設定回路、６２は対応するプロセッサ２により送信され
たデータと送信先のアドレスを格納し、またこのデータ
とアドレスが格納される時の時刻、即ち時間情報が設定
された送信バッファ、６３は送信バッファ６２に格納さ
れた時間情報に従って送信バッファ６２を選択し、さら
に選択した送信バッファ６２に格納されたデータを送信
することをセレクタ６４に指示をする選択回路、６４は
選択回路６３の指示に従って、送信バッファ６２に格納
されたデータを入出力バッファ１７に送るセレクタであ
る。

【００３５】また、６５は受信バッファ１４に格納され
た時間情報に従って受信バッファ１４を選択し、さらに
選択した受信バッファ１４に格納されたデータを送信す
ることをセレクタ６７に指示をする選択回路、６６は受
信バッファ１４に格納されたデータを送信するプロセッ
サ２が記憶されたレジスタ、６７は選択回路６５の指示
に従って、受信バッファ１４に格納されたデータを入出
力バッフ１１に送るセレクタである。

【００３６】次に、動作について説明する。最初に、Ｃ
ＰＵカード１から複数のバスを介してＩＯカード５にデ
ータを転送する動作について説明をする。まず、送信を
開始する前に、プロセッサ２はテーブル２１に転送アド
レスとＩＯカード５の対応関係を書き込む。

【００３７】プロセッサ２は、ＩＯカード５へのタスク
(データのリード/ライト)を実行する。バスインタフェ
ース回路５０は、プロセッサ２により送信されたデータ
と送信先のアドレスを受信すると、プロトコル制御回路
(図示せず)の制御の下、入出力バッファ１１を介して、
送信バッファ６２にデータと送信先のアドレスを格納す
る。それと同時に、設定回路６１は、タイマ１５を参照
して、時間情報を送信バッファ６２に設定する。

【００３８】選択回路６３は、送信バッファ６２のエン
プティを監視し、エンプティでない送信バッファ６２を
選択し、さらに選択した送信バッファ６２に格納された
データを送信することをセレクタ６４に指示をする。ま
た、複数の送信バッファ６２がエンプティでない場合
は、送信バッファ６２の時間情報を参照し、一番古い時
間情報を持った送信バッファ６２を選択し、選択した送
信バッファ６２中の一番古い時間情報に対応したデータ
を送信するようセレクタ６４に指示をする。セレクタ２
０は、選択回路６３の指示に従い、選択された送信バッ
ファ６２に格納されたデータを対応するＩＯカード５へ
の入出力バッファ１７に送信する。ＩＯカード５とのデ
ータの送信は、プロトコル制御回路(図示せず)の制御の
下で実行される。

【００３９】次に、ＩＯカード５から複数のバスを介し
てＣＰＵカード１にデータを転送する動作について説明
をする。バスインタフェース回路５０は、ＩＯカード５
により送信されたデータと送信先のアドレスを受信する
と、プロトコル制御回路(図示せず)の制御の下、入出力
バッファ１７を介して、ＩＯカード５に対応する受信バ
ッファ１４にデータと送信先のアドレスを格納する。そ
れと同時に、設定回路１６は、タイマ１５を参照して、
時間情報を受信バッファ１４に設定する。

【００４０】選択回路６５は、受信バッファ１４のエン
プティを監視し、エンプティでない受信バッファ１４を
選択し、さらに選択した受信バッファ１４に格納された
データをレジスタ６６に記憶されたプロセッサ２に対応
した入出力バッファ１１に送信することをセレクタ６７
に指示をする。その後、レジスタ６６に記憶されたプロ
セッサ２を別のプロセッサ２を示すように変更する。

【００４１】また、複数の受信バッファ１４がエンプテ
ィでない場合は、受信バッファ１４の時間情報を参照
し、一番古い時間情報を持った受信バッファ１４を選択
し、選択した受信バッファ１４中の一番古い時間情報に
対応したデータをレジスタ６６に記憶されたプロセッサ
２に対応した入出力バッファ１１に送るようにセレクタ
６７に指示をする。その後、レジスタ６６に記憶された
プロセッサ２を別のプロセッサ２を示すように変更す
る。

【００４２】セレクタ６７は、選択回路６５の指示に従
い、選択された受信バッファ１４に格納されたデータを
レジスタ６６に記憶されたプロセッサ２に対応した入出
力バッファ１１に送る。なお、本実施の形態の他に、実
施の形態5、6に示すように、送信バッファをアクセス要
求数や、優先度に従って選択するような構成も可能であ
る。

【００４３】以上のように本実施の形態によれば、バス
インターフェース回路４がプロセッサ２からデータを受
信すると、設定回路６１が送信バッファ６２に時間情報
を設定し、選択回路６３が送信バッファ６２の選択時に
送信バッファ６２に設定された時間情報に従って、一番
古い時間情報を持った送信バッファ６２を選択し、セレ
クタ６４が選択回路６３で選択された送信バッファ６２
中の一番古い時間情報に対応したデータを入出力バッフ
ァ１７に送るようにしているので、プロセッサ２により
送信されたデータをデータの到着順にＩＯカード５に転
送することができる。

【００４４】また、バスインターフェース回路４がＩＯ
カード５からデータを受信すると、設定回路１６が受信
バッファ１４に時間情報を設定し、選択回路６５が受信
バッファ１４の選択時に受信バッファ１４に設定された
時間情報に従って、一番古い時間情報を持った受信バッ
ファ１４を選択し、セレクタ７８が選択回路７６で選択
された受信バッファ３４に格納されたデータを、レジス
タ６６に記憶された情報に基づいて複数のプロセッサ２
に均等に割り振るようにしているので、ＩＯカード５に
より送信されたデータをデータの到着順に、さらに複数
のプロセッサ２に均等かつ効率良く転送することができ
る。これにより、複数のバスを介して複数のＩＯカード
と複数のプロセッサ２との間でデータの送受信を行うシ
ステムの性能向上ができる。

【００４５】なお、本実施の形態では、プロセッサが2
個の場合について説明したが、さらにプロセッサの数が
増えても同様の効果を奏することができる。これは、以
下の実施の形態でも同様である。

【００４６】実施の形態5.図7は、実施の形態５のバス
インタフェース回路の構成図である。図において、図1
〜6と同一の符号は同一又は相当な部分を示す。７１は
対応するプロセッサ２から送信バッファ７３へのアクセ
ス要求の数、即ちプロセッサ２により送信されたデータ
とアドレスが送信バッファ７３に格納される数をカウン
タ７２に設定する設定回路、７２はプロセッサ２から送
信バッファ７３へのアクセス要求の数を記憶する送信バ
ッファ７３のそれぞれに対応したカウンタである。

【００４７】７３は対応するプロセッサ２によりＩＯカ
ード５に送信されるデータと送信先のアドレスとを格納
する送信バッファ、７４はカウンタ７２の値に従って送
信バッファ７３を選択し、さらに選択した送信バッファ
７３に格納されたデータを送信することをセレクタ７５
に指示をする選択回路、７５は選択回路７４の指示に従
って、送信バッファ７３に格納されたデータを入出力バ
ッファ１７に送るセレクタである。

【００４８】７６はカウンタ３３に記憶されたアクセス
要求の数に従って、受信バッファ３４を選択し、さらに
選択した受信バッファ３４に格納されたデータを送信す
ることをセレクタ７８に指示をする選択回路、７７は受
信バッファ３４に格納されたデータを送信するプロセッ
サ２が記憶されたレジスタ、７８は選択回路７６の指示
に従って、受信バッファ３４に格納されたデータを入出
力バッファ１１に送るセレクタである。

【００４９】次に、動作について説明する。最初に、Ｃ
ＰＵカード１から複数のバスを介してＩＯカード５にデ
ータを転送する動作について説明をする。まず、転送を
開始する前に、プロセッサ２はテーブル２１に転送アド
レスとＩＯカード５の対応関係を書き込む。プロセッサ
２は、ＩＯカード５へのタスク(データのリード/ライ
ト)を実行する。バスインタフェース回路５０は、プロ
セッサ２により送信されたデータと送信先のアドレスを
受信すると、プロトコル制御回路(図示せず)の制御の
下、入出力バッファ１１を介して、送信バッファ７３に
データと送信先のアドレスを格納する。それと同時に、
設定回路７１は、送信バッファに対応するカウンタ７２
の値を1インクリメントする。

【００５０】選択回路７４は、カウンタ７２の値を監視
し、カウンタ７２の値が一番大きい送信バッファ７３を
選択し、さらに選択した送信バッファ７３に格納された
データを送信することをセレクタ７５に指示をする。そ
れと同時に、選択した送信バッファ７３に対応するカウ
ンタ７２の値を1デクリメントする。セレクタ７５は、
選択回路７４の指示に従い、選択された送信バッファ７
３に格納されたデータを入出力バッファ１７に送る。

【００５１】次に、ＩＯカード５から複数のバスを介し
てＣＰＵカード１にデータを転送する動作について説明
をする。バスインタフェース回路５０は、ＩＯカード５
により送信されたデータと送信先のアドレスを受信する
と、プロトコル制御回路(図示せず)の制御の下、入出力
バッファ１７を介して、ＩＯカード５に対応する受信バ
ッファ１４にデータと送信先のアドレスを格納する。そ
れと同時に、設定回路３５は、受信バッファ３４に対応
するカウンタ３３の値を1インクリメントする。

【００５２】選択回路７６は、カウンタ３３の値を監視
し、カウンタ３３の値が一番大きい受信バッファ３４を
選択し、さらに選択した受信バッファ３４に格納された
データをレジスタ７７に記憶されたプロセッサ２に対応
した入出力バッファ１１に送信することをセレクタ７８
に指示をする。それと同時に、選択した受信バッファ３
４に対応するカウンタ３３の値を１デクリメントする。
また、レジスタ７７に記憶されたプロセッサ２を別のプ
ロセッサ２を示すように変更をする。セレクタ７８は、
選択回路７６の指示に従い、選択された受信バッファ３
４に格納されたデータを、レジスタ７７に記憶されたプ
ロセッサ２に対応した入出力バッファ１１に送る。な
お、本実施の形態の他に、実施の形態4、6に示すよう
に、送信バッファを時間や、優先度に従って選択するよ
うな構成も可能である。

【００５３】以上のように本実施の形態によれば、バス
インターフェース回路４がプロセッサ２からデータを受
信すると、設定回路７１がプロセッサ２からのデータ送
信時にプロセッサ２からのアクセス要求の数をカウンタ
７２に設定し、選択回路７４がバッファ選択時にカウン
タ７２の値に従って送信バッファ７３を選択するように
しているので、プロセッサ２の負荷に応じてデータの転
送ができる。即ちデータの転送要求の多いプロセッサ２
のデータ転送を優先的に行うことができ、データの転送
要求の多いプロセッサ２の負荷を低減できる。

【００５４】また、バスインターフェース回路４がＩＯ
カード５からデータを受信すると、設定回路３５がデー
タ受信時に受信バッファ３４へのアクセス要求の数をカ
ウンタ３３に設定し、選択回路７６が受信バッファ３４
の選択時にカウンタ３３の値が一番大きい受信バッファ
３４を選択し、セレクタ７８が選択回路７６で選択され
た受信バッファ３４に格納されたデータを、レジスタ７
７に記憶された情報に基づいて複数のプロセッサ２に均
等に割り振るようにしているので、複数のプロセッサ２
に均等かつ効率良く転送することができ、さらにＩＯカ
ード５の負荷に応じてデータの転送ができる。即ちデー
タの転送要求の多いＩＯカード５のデータ転送を優先的
に行うことができ、データの転送要求の多いＩＯカード
５の負荷を低減できる。これにより、複数のバスを介し
て複数のＩＯカードと複数のプロセッサ２との間でデー
タの送受信を行うシステムの性能向上ができる。

【００５５】実施の形態6.図8は、実施の形態６のバス
インタフェース回路の構成図である。図において、図1
〜7と同一の符号は同一又は相当な部分を示す。８１は
対応するプロセッサ２によりＩＯカード５に送信される
データと送信先のアドレスとを格納する送信バッファ、
８２はレジスタ８３に書き込まれた処理優先度に従って
送信バッファ８１を選択し、さらに選択した送信バッフ
ァ８１に格納されたデータを送信することをセレクタ８
４に指示する選択回路、８３は各プロセッサ２の処理優
先度、即ち各プロセッサ２がデータと送信先のアドレス
とをＩＯカード５に送信する優先度が書き込まれたレジ
スタ、８４は選択回路８２の指示に従って、送信バッフ
ァ８１に格納されたデータを入出力バッファ１７に送る
セレクタである。

【００５６】８５はレジスタ４１に書き込まれた処理優
先度に従って、受信バッファ３４を選択し、さらに選択
した受信バッファ３４に格納されたデータを送信するこ
とをセレクタ７８に指示をする選択回路、８６は受信バ
ッファ３４に格納されたデータを送信するプロセッサ２
が記憶されたレジスタ、８７は選択回路８５の指示に従
って、受信バッファ３４に格納されたデータを入出力バ
ッファ１１に送るセレクタである。

【００５７】次に、動作について説明する。最初にＣＰ
Ｕカード１から複数のバスを介してＩＯカード５にデー
タを転送する動作について説明をする。まず、転送を開
始する前に、プロセッサ２はテーブル２１に転送アドレ
スとＩＯカード５の対応関係を書き込み、さらにレジス
タ８３に各プロセッサ２の処理優先度を書き込む。書き
込むタイミングは、システムが起動した直後でも、処理
中でもよい。プロセッサ２は、ＩＯカード５へのタスク
(データのリード/ライト)を実行する。

【００５８】バスインタフェース回路５０は、プロセッ
サ２により送信されたデータと送信先のアドレスとを受
信すると、プロトコル制御回路(図示せず)の制御の下、
入出力バッファ１１を介して、送信バッファ８１にデー
タと送信先のアドレスを格納する。

【００５９】選択回路８２は、送信バッファ８１のエン
プティを監視し、エンプティでない送信バッファ８１を
選択し、さらに選択した送信バッファ８１に格納された
データを送信することをセレクタ８４に指示をする。ま
た、複数の送信バッファ８１がエンプティでない場合
は、レジスタ８３に書き込まれた処理優先度を参照し、
処理優先度の一番高いプロセッサ２からのデータとアド
レスを格納した送信バッファ８１を選択し、選択した送
信バッファ８１に格納されたデータを送信することをセ
レクタ８４に指示をする。セレクタ８４は、選択回路８
２の指示に従い、選択された送信バッファ８１に格納さ
れたデータを入出力バッファ１７に送る。

【００６０】次に、ＩＯカード５から複数のバスを介し
てＣＰＵカード１にデータを転送する動作について説明
をする。バスインタフェース回路５０は、ＩＯカード５
により送信されたデータと送信先のアドレスを受信する
と、プロトコル制御回路(図示せず)の制御の下、入出力
バッファ１７を介して、ＩＯカード５に対応する受信バ
ッファ３４にデータと送信先のアドレスを格納する。

【００６１】選択回路８５は、受信バッファ３４のエン
プティを監視し、エンプティでない受信バッファ３４を
選択し、さらに選択した受信バッファ３４に格納された
データを送信することをセレクタ８７に指示をする。ま
た、複数の受信バッファ３４がエンプティでない場合
は、レジスタ４１に書き込まれた処理優先度を参照し、
処理優先度の一番高いＩＯカード５からのデータとアド
レスを格納した受信バッファ３４を選択し、選択した受
信バッファ３４に格納されたデータを送信することをセ
レクタ８７に指示をする。

【００６２】その後、レジスタ８６に記憶されたプロセ
ッサ２を別のプロセッサ２を示すように変更する。セレ
クタ８７は、選択回路８５の指示に従い、選択された受
信バッファ３４に格納されたデータをレジスタ８６に記
憶されたプロセッサ２に対応した入出力バッファ１１に
送るなお、本実施の形態の他に、実施の形態4、5に示さ
れるように、送信バッファを時間や、アクセス要求数に
従って選択するような構成も可能である。

【００６３】以上のように本実施の形態によれば、バス
インターフェース回路４がプロセッサ２からデータを受
信すると、プロセッサ２がレジスタ８３に各プロセッサ
２の処理優先度を書き込み、選択回路８２が送信バッフ
ァ８１の選択時にレジスタ８３に書き込まれた処理優先
度に従って、処理優先度の一番高いプロセッサ２からの
データとアドレスを格納した送信バッファ８１を選択す
るようにしているので、プロセッサ２により送信された
送信要求度の高い送信情報をＩＯカード５に早急に送る
ことができ、システム上クリティカルなプロセッサ２か
らのデータを最優先で送信することができ、応答時間を
保証してデータを送信することができる。

【００６４】また、バスインターフェース回路４がＩＯ
カード５からデータを受信すると、プロセッサ２がレジ
スタ４１に各ＩＯカード５の処理優先度を書き込み、選
択回路８５が受信バッファ３４の選択時にレジスタ４１
に書き込まれた優先度に従って、処理優先度の一番高い
ＩＯカード５からのデータとアドレスを格納した受信バ
ッファ３４を選択し、セレクタ８７が選択回路８５で選
択された受信バッファ３４に格納されたデータを、レジ
スタ８６に記憶された情報に基づいて複数のプロセッサ
２に均等に割り振るようにしているので、複数のプロセ
ッサ２に均等かつ効率良く転送することができ、ＩＯカ
ード５により送信された送信要求度の高い送信情報をプ
ロセッサ２に早急に送ることができ、システム上クリテ
ィカルなＩＯカード５からのデータを最優先で送信する
ことができ、応答時間を保証してデータを送信すること
ができる。これにより、複数のバスを介して複数のＩＯ
カードと複数のプロセッサ２との間でデータの送受信を
行うシステムの性能向上ができる。

【００６５】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。

【００６６】第１の発明では、複数の周辺装置により複
数のバスを介してプロセッサに送信情報が送信される
と、送信された送信情報はそれぞれ複数の受信バッファ
に格納され、この格納された送信情報を所定の選択基準
に基づいて選択し、送信するので、複数の周辺装置によ
り送信された送信情報を様々な順序でプロセッサに送る
ことができ、複数のバスを介して複数の周辺装置とプロ
セッサとの間でデータの送受信を行うシステムの性能向
上が図れる。

【００６７】第２の発明では、複数の周辺装置により複
数のバスを介してプロセッサに送信情報が送信される
と、送信された送信情報はそれぞれ複数の受信バッファ
に格納され、さらに送信情報が格納された時刻が送信情
報に対応して設定され、この時刻の中で一番古い時刻が
設定された送信情報を選択し、送信するので、複数の周
辺装置により送信された送信情報を到着順にプロセッサ
に送信することができる。

【００６８】第３の発明では、複数の周辺装置により複
数のバスを介してプロセッサに送信情報が送信される
と、送信された送信情報はそれぞれ複数の受信バッファ
に格納され、さらに送信された送信情報の数がカウンタ
に設定され、このカウンタの値が一番大きい受信バッフ
ァに格納された送信情報を送信するので、送信要求の多
い周辺装置により送信された送信情報を優先して送信す
ることができ、複数の周辺装置の負荷に応じた送信情報
の送信が図れる。

【００６９】第４の発明では、複数の周辺装置により複
数のバスを介してプロセッサに送信情報が送信され、送
信された送信情報がそれぞれ複数の受信バッファに格納
されると、レジスタに書き込まれた処理優先度に基づい
て、受信バッファが選択され、この選択された受信バッ
ファに格納された送信情報を送信するので、システム上
クリティカルな周辺装置からの送信情報を最優先で送信
することができる。

【００７０】第５の発明では、複数のプロセッサにより
送信情報が送信されると、送信された送信情報はそれぞ
れ複数の送信バッファに格納され、この格納された送信
情報を所定の選択基準に基づいて選択し、複数のバスを
介して複数の周辺装置に送信するので、複数のプロセッ
サにより送信された送信情報を様々な順序で周辺装置に
送ることができ、複数のバスを介して複数の周辺装置と
複数のプロセッサとの間でデータの送受信を行うシステ
ムの性能向上が図れる。

【００７１】第６の発明では、複数のプロセッサにより
送信情報が送信されると、送信された送信情報はそれぞ
れ複数の送信バッファに格納され、さらに送信情報が格
納された時刻が送信情報に対応して設定され、この時刻
の中で一番古い時刻が設定された送信情報を選択し、複
数のバスを介して複数の周辺装置に送信するので、複数
のプロセッサにより送信された送信情報を到着順に複数
周辺装置に送信することができる。

【００７２】第７の発明では、複数のプロセッサにより
送信情報が送信されると、送信された送信情報はそれぞ
れ複数の送信バッファに格納され、さらに送信された送
信情報の数がカウンタに設定され、このカウンタの値が
一番大きい送信バッファに格納された送信情報を複数の
バスを介して複数の周辺装置に送信するので、送信要求
の多いプロセッサにより送信された送信情報を優先して
送信するするようにしたので、複数のプロセッサの負荷
に応じた送信情報の送信が図れる。

【００７３】第８の発明では、複数のプロセッサにより
送信情報が送信され、送信された送信情報がそれぞれ複
数の送信バッファに格納されると、レジスタに書き込ま
れた処理優先度に基づいて、送信バッファが選択され、
この選択された送信バッファに格納された送信情報を複
数のバスを介して複数の周辺装置に送信するので、シス
テム上クリティカルなプロセッサからの送信情報を最優
先で送信することができる。

【図面の簡単な説明】

【図１】 実施の形態１のシステム構成を示すブロック
図。

【図２】 実施の形態1におけるバスインタフェース回
路の構成図。

【図３】 実施の形態２におけるバスインタフェース回
路の構成図。

【図４】 実施の形態３におけるバスインタフェース回
路の構成図。

【図５】 実施の形態４のシステム構成を示すブロック
図。

【図６】 実施の形態４におけるバスインタフェース回
路の構成図。

【図７】 実施の形態５におけるバスインタフェース回
路の構成図。

【図８】 実施の形態６におけるバスインタフェース回
路の構成図。

【図９】 従来のローカルエリアネットワークを示すブ
ロック図

【符号の説明】

１ ＣＰＵカード、２ プロセッサ、３ メモリ、４
バスインタフェース回路、５ ＩＯカード、１１ 入出
力バッファ、１２ 選択回路、１３ セレクタ、１４
受信バッファ、１５ タイマ、１６ 設定回路、１７
入出力バッファ、１８ 送信バッファ、１９ 選択回
路、２０セレクタ、２１テーブル。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B061 BA01 BB01 BC02 FF01 RR05 RR06 5B077 DD22 5K032 AA01 BA04 CC10 CC12 DB20 5K034 AA01 DD02 FF01 FF12 FF15 FF18 GG02 GG06 HH01 HH02 HH14 HH15 HH17 HH27 HH42 HH57 HH65 KK04

Claims (8)

【特許請求の範囲】
1. 【請求項１】バスを介して複数の周辺装置と接続され、
   上記複数の周辺装置によりプロセッサに送信された送信
   情報をそれぞれ受信する複数の入力手段と、 上記複数の入力手段により受信された上記送信情報がそ
   れぞれ格納され、さらに上記送信情報が格納される時の
   時刻が上記格納された送信情報に対応してそれぞれ設定
   される上記複数の周辺装置のそれぞれに対応した複数の
   受信バッファと、 上記複数の受信バッファに上記時刻をそれぞれ設定する
   上記複数の受信バッファのそれぞれに対応した複数の設
   定手段と、 上記受信バッファに格納された送信情報を所定の選択基
   準に基づいて選択する選択手段と、 この選択された送信情報を上記プロセッサに送信するセ
   レクタと、を備えたことを特徴とするバスインタフェー
   ス回路。
2. 【請求項２】上記選択手段は、上記送信情報が上記複数
   の受信バッファに存在した時には、上記送信情報に対応
   して設定された上記時刻に基づいて一番古い時刻が設定
   された送信情報を選択することを特徴とする請求項１記
   載のバスインタフェース回路。
3. 【請求項３】上記複数の周辺装置により送信された上記
   送信情報の数がそれぞれ設定される複数のカウンタを備
   え、 上記複数の設定手段は、上記送信情報の数をそれぞれ上
   記複数のカウンタに設定し、 上記選択手段は、上記送信情報の数の一番大きいカウン
   タに対応した受信バッファに格納された送信情報を選択
   することを特徴とする請求項１記載のバスインタフェー
   ス回路。
4. 【請求項４】上記複数の周辺装置の優先度が、上記プロ
   セッサによりあらかじめ書き込まれたレジスタを備え、 上記選択手段は、上記送信情報が上記複数の受信バッフ
   ァに存在した時には、上記レジスタに書き込まれた上記
   優先度に基づいて優先度の一番高い周辺装置による送信
   情報が格納された受信バッファの送信情報を選択するこ
   とを特徴とする請求項１記載のバスインタフェース回
   路。
5. 【請求項５】複数のプロセッサにより複数の周辺装置に
   送信された送信情報がそれぞれ格納され、さらに上記送
   信情報が格納される時の時刻が上記格納された送信情報
   に対応してそれぞれ設定される上記複数の周辺装置のそ
   れぞれに対応した複数の送信バッファと、 上記複数の送信バッファに上記時刻をそれぞれ設定する
   上記複数の送信バッファのそれぞれに対応した複数のプ
   ロセッサ用設定手段と、 上記送信情報の送信先である周辺装置を特定する情報
   が、上記送信情報が送信される前に上記複数のプロセッ
   サにより書き込まれたテーブルと、 上記送信バッファに格納された送信情報を所定の選択基
   準に基づいて選択するプロセッサ用選択手段と、 この選択された送信情報を送信するプロセッサ用セレク
   タと、 バスを介して上記複数の周辺装置と接続され、上記プロ
   セッサ用セレクタにより送信された上記送信情報を受信
   し、この受信した上記送信情報を上記テーブルに書き込
   まれた情報に基づいて特定した周辺装置に送信する出力
   手段と、を備えたことを特徴とするバスインタフェース
   回路。
6. 【請求項６】上記プロセッサ用選択手段は、上記送信情
   報が上記複数の送信バッファに存在した時には、上記送
   信情報に対応して設定された上記時刻に基づいて一番古
   い時刻が設定された送信情報を選択することを特徴とす
   る請求項５記載のバスインタフェース回路。
7. 【請求項７】上記複数のプロセッサにより送信された上
   記送信情報の数がそれぞれ設定される複数のプロセッサ
   用カウンタを備え、 上記複数のプロセッサ用設定手段は、上記送信情報の数
   をそれぞれ上記複数のプロセッサ用カウンタに設定し、 上記複数のプロセッサ用選択手段は、上記送信情報の数
   の一番大きいプロセッサ用カウンタに対応した送信バッ
   ファに格納された送信情報を選択することを特徴とする
   請求項５記載のバスインタフェース回路。
8. 【請求項８】上記複数のプロセッサの優先度が、上記複
   数のプロセッサによりあらかじめ書き込まれたプロセッ
   サ用レジスタを備え、 上記プロセッサ用選択手段は、上記送信情報が上記複数
   の送信バッファに存在した時には、上記プロセッサ用レ
   ジスタに書き込まれた上記優先度に基づいて優先度の一
   番高いプロセッサによる送信情報が格納された送信バッ
   ファの送信情報を選択することを特徴とする請求項５記
   載のバスインタフェース回路。