JPH064401A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】 【目的】 計算機システムで、任意のマスタデバイが任
意のメモリデバイスを高速にアクセスできる機能を、単
純な回路構成で実現することを目的とする。 【構成】 Ｎ×Ｋ個のマスタデバイス１０１のうち任意
のものから、Ｍ個の分割メモリ１０２のうち任意のもの
へのアクセスを行うメモリアクセス回路が、それぞれＮ
個のマスタデバイス１０１とＭ個の分割メモリ１０２と
の間でスイッチングを行うＫ個のメモリ制御モジュール
１０３により構成される。各メモリ制御モジュール１０
３は、各マスタデバイス１０１からのメモリアクセス要
求の競合の調停制御などを行う。各メモリ制御モジュー
ル１０３における各分割メモリ１０２と対向するインタ
フェースは、分割メモリ１０２毎に設けられる選択手段
１０４により、順次分割メモリ１０２と接続されるよう
に選択される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムにおい
て、複数のメモリデバイスとそれらにアクセスを行うプ
ロセッサ、ＤＭＡチャネルなどの複数のマスタデバイス
とを結合し、任意のマスタデバイスによる任意のメモリ
デバイスのアクセスを可能とするメモリアクセス回路に
関する。

【０００２】

【従来の技術】計算機システムでは、プロセッサやＩ／
０装置がメモリシステムへアクセスするが、プロセッサ
の高速化、マイクロプロセッサ化、Ｉ／Ｏ装置の高速
化、及びそれらの数の増加により、複数のマスタデバイ
スからメモリシステムに対するアクセスパスの多チャネ
ル化、高速化が課題となっている。

【０００３】例えば、プロセッサとＩ／Ｏ装置の合計が
Ｎ個、それぞれＸバイト／秒の速度でメモリアクセスを
行うと仮定する。この場合、メモリシステムは、合計Ｎ
×Ｘバイト／秒の速度でアクセスできる必要がある。

【０００４】この速度が非常に高速な場合には、この速
度を実現できるメモリデバイスがないか、あっても非常
に高価であったり、チップ当たりのメモリ容量が少ない
ため要求される容量・速度ののメモリシステムを実現で
きない場合があり得る。

【０００５】上述の問題を解決する従来技術としては、
図９に示されるように、メモリを複数の分割メモリ９０
２に分割し、プロセッサなどのマスタデバイス群９０１
と分割メモリ群９０２をスイッチ９０３で結合する方式
がある。

【０００６】この方式では、各マスタデバイス９０１が
異なる分割メモリにアクセスする時は互いに衝突なくア
クセスできるため、個々の分割メモリ９０２に対する要
求速度はＸバイト／秒程度であっても、メモリシステム
全体でみればそれより速い速度を実現可能となる。もち
ろん、同じ分割メモリ９０２にアクセスが集中するとメ
モリシステム全体のアクセス速度は低下するが、アクセ
スの集中がそれほど発生しない場合には実用上十分な性
能を実現できる。

【０００７】

【発明が解決しようとする課題】しかし、上述の従来技
術では、任意のマスタデバイス９０１と任意の分割メモ
リ９０２を少ない遅延で接続できる必要があり、かつ、
メモリシステム全体の最大アクセス速度で処理を行う能
力が要求される。

【０００８】また、マスタデバイス９０１の数をＮ、分
割メモリ９０２の数をＭ、スイッチ９０３とマスタデバ
イス９０１の接続信号線数をＣd 、スイッチ９０３と分
割メモリ９０２の接続信号線数をＣm とすると、合計の
接続信号線数は（Ｎ×Ｃd ）＋（Ｍ×Ｃm ）となる。

【０００９】例えば、Ｎ＝Ｍ＝２とし、スイッチ９０３
とマスタデバイス９０１間及びスイッチ９０３と分割メ
モリ間のデータ幅を共に３６（３２データ＋４パリテ
ィ、双方向）、スイッチ９０３とマスタデバイス９０１
間のアドレス幅を３６、スイッチ９０３と分割メモリ９
０２間のアドレス幅を２４とすれば、接続信号線の合計
数は、｛２×（３６＋３６）｝＋｛２×（３６＋２
４）｝＝２６４本（うち１４４本は双方向）となる。

【００１０】これを１個のゲートアレイなどのＬＳＩで
実現するのは、ピン数、内部入出力線数の制限から困難
であるという問題点を有している。そして、上述のよう
に速い処理能力が要求される場合には、なおさらであ
る。

【００１１】本発明は、任意のマスタデバイスが任意の
メモリデバイスを高速にアクセスできる機能を、単純な
回路構成で実現することを目的とする。

【００１２】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、#1〜#N×K のＮ×Ｋ個（第１の
所定数）のマスタデバイス１０１のうち任意のものか
ら、#1〜#MのＭ個（第２の所定数）の分割メモリ１０２
のうち任意のものへのアクセスを行うメモリアクセス回
路を前提とする。

【００１３】まず、それぞれ、以下のような機能を有す
る#1〜#KのＫ個（第４の所定数）のメモリ制御モジュー
ル１０３を有する。即ち、まず、メモリ制御モジュール
１０３は、Ｎ×Ｋ個のマスタデバイス１０１のうちＮ個
ずつのマスタデバイス１０１に対するインタフェースと
Ｍ個の分割メモリ１０２に対向するインタフェースとを
有する。

【００１４】次に、メモリ制御モジュール１０３は、所
定の動作クロックＢＣＬＫと所定のモード信号ＭＯＤＥ
に基づいて動作する。続いて、メモリ制御モジュール１
０３は、動作クロックＢＣＬＫの同じ位相において複数
のマスタデバイス１０１から同一の分割メモリ１０２へ
のメモリアクセス要求がなされている場合には、所定の
規則によって決定された優先順位に従って選択されるマ
スタデバイス１０１からのメモリアクセス要求に基づい
て、動作クロックＢＣＬＫのモード信号ＭＯＤＥ（#1〜
#Kのそれぞれ）に基づいて指定される位相で、メモリア
クセス要求に対応する分割メモリ１０２をアクセスす
る。

【００１５】更に、メモリ制御モジュール１０３は、動
作クロックＢＣＬＫの同じ位相において複数のマスタデ
バイス１０１から異なる分割メモリ１０２へのメモリア
クセス要求がなされている場合には、それらの複数のマ
スタデバイス１０１からのそれぞれのメモリアクセス要
求に基づいて、動作クロックＢＣＬＫのモード信号ＭＯ
ＤＥ（#1〜#Kのそれぞれ）に基づいて指定される位相
で、各メモリアクセス要求に対応する異なる分割メモリ
１０２を同時にアクセスする。

【００１６】そして、分割メモリ１０２毎に設けられ、
その分割メモリ１０２とＫ個のメモリ制御モジュール１
０３のそれぞれにおけるその分割メモリ１０２に対向す
るインタフェースとを、そのインタフェースに対応する
メモリ制御モジュール１０３がその分割メモリ１０２を
アクセスする動作クロックＢＣＬＫの位相において選択
的に接続する、#1〜#MのＭ個の選択手段１０４を有す
る。

【００１７】

【作用】本発明では、Ｎ×Ｋ個のマスタデバイス１０１
のうち任意のものから、Ｍ個の分割メモリ１０２のうち
任意のものへのアクセスを行うメモリアクセス回路が、
それぞれＮ個のマスタデバイス１０１とＭ個の分割メモ
リ１０２との間でスイッチングを行うＫ個のメモリ制御
モジュール１０３により構成され、それらにおける各分
割メモリ１０２と対向するインタフェースが、分割メモ
リ１０２毎に設けられる選択手段１０４により、順次分
割メモリ１０２と接続されるように選択される点が特徴
である。

【００１８】この構成により、各メモリ制御モジュール
１０３をゲートアレイチップなどで容易に構成すること
が可能となり、しかも、複数のマスタデバイス１０１間
の競合の調停制御は各メモリ制御モジュール１０３が行
い、選択手段１０４は、各メモリ制御モジュール１０３
における各分割メモリ１０２と対向するインタフェース
を単純に順次選択するだけなので、全体のメモリアクセ
ス制御を簡易に実現することができる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内の実メモリ３０７と
制御メモリ３０８が分割メモリとして構成され、バーチ
ャルメモリコントローラ２０９がスイッチ機能を有する
ように構成される点が本発明に最も関連する。 ＜本発明の実施例の構成＞全体構成 図２は、本発明の実施例が適用されるネットワークの構
成図である。

【００２０】光ファイバリング２０６を中心に構成され
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。

【００２１】ノード２０２において、プロセッサバス２
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対して入力又は出力されるメッセージデータが格納され
たフレームを処理する。このメッセージ通信装置２０３
内のバスの構成が、本発明に最も関連する。メッセージ通信装置１０３の構成 次に、図３は、本発明の実施例における図２のノード２
０２内のメッセージ通信装置２０３の構成図である。

【００２２】実メモリ３０７は、メッセージデータを一
時保持する通信バッファとして機能する。制御メモリ３
０８は、メッセージの通信に使用される仮想記憶空間上
の各仮想ページアドレス毎に、その仮想ページアドレス
が実メモリ３０７内の実ページアドレスに割り付けられ
ている場合にはその実ページアドレスと、その仮想ペー
ジアドレスのページ状態（通信状態）を示すデータを記
憶する。

【００２３】このように、本発明の実施例におけるメッ
セージ通信装置１０３において、データを記憶するため
のメモリは、１つのメモリデバイスとして構成されるの
ではなく、実メモリ３０７と制御メモリ３０８という分
割メモリとして構成される点が特徴である。

【００２４】プロセッサバスインタフェース３１２は、
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。

【００２５】また、プロセッサバスインタフェース３１
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。

【００２６】図２には明示してないが、図３では、プロ
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。

【００２７】ネットワーク制御回路３１０は、フレーム
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。

【００２８】また、ネットワーク制御回路３１０は、光
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。

【００２９】ＣＰＵ３１３は、ＣＰＵバス３０２に接続
され、動作開始時に、ＣＰＵバス３０２に接続されるＥ
ＰＲＯＭ３１６からＣＰＵバス３０２に接続されるプロ
グラムＲＡＭ３１７に書き込まれる制御プログラムに従
って動作する。

【００３０】このＣＰＵ３１３は、ＣＰＵバス３０２、
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。

【００３１】また、ＣＰＵ３１３は、フレームの送信時
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。

【００３２】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。

【００３３】Ｉ／Ｏコントローラ３１５は、ＣＰＵバス
３０２に接続され、外部の周辺装置が接続される周辺装
置バス３１８を収容する。また、Ｉ／Ｏコントローラ３
１５は、前述したように、ＣＰＵバス３０２及びネット
ワーク命令／結果バス３０３を介して、ＣＰＵ３１３と
ネットワーク制御回路３１０との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。

【００３４】更に、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。

【００３５】ＣＰＵバスアービタ３１４は、プロセッサ
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。

【００３６】バーチャルメモリコントローラ３０９は、
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。バーチャルメモリコントローラ３０９の周辺の構成 図４は、図３のバーチャルメモリコントローラ３０９の
周辺の更に詳細な構成図である。

【００３７】バーチャルメモリコントローラ３０９は、
#0と#1の２つのバーチャルメモリコントロールモジュー
ル（ＶＭＣ）４０１から構成される。#0のＶＭＣ４０１
は、ＣＰＵバス３０２とネットワークデータ送信バス３
０５が実メモリ３０７又は制御メモリ３０８内の実ペー
ジアドレスをアクセスする場合のスイッチング制御及び
競合の調停制御を行い、アドレスバス４０７及びデータ
バス４０３によって実メモリ３０７と接続され、データ
バス４０４を介して制御メモリ３０８の実ページアドレ
ス入出力端子と接続される。

【００３８】#1のＶＭＣ４０１は、外部バス３０１とネ
ットワークデータ受信バス３０４が実メモリ３０７又は
制御メモリ３０８内の実ページアドレスをアクセスする
場合のスイッチング制御及び競合の調停制御を行い、ア
ドレスバス４０８及びデータバス４０３によって実メモ
リ３０７と接続され、データバス４０４を介して制御メ
モリ３０８の実ページアドレスデータ入出力端子と接続
される。

【００３９】#0と#1のＶＭＣ４０１は、クロックＢＣＬ
Ｋとそれに同期するクロックＢ２ＣＬＫに同期して動作
する。#0のＶＭＣ４０１にはＭＯＤＥ信号が入力され、
#1のＶＭＣ４０１にはＭＯＤＥ信号をインバータで反転
した信号が入力される。

【００４０】実メモリ３０７内に設けられるアドレスセ
レクタ４１１は、#0のＶＭＣ４０１からアドレスバス４
０７を介して指定されるアドレスと#1のＶＭＣ４０１か
らアドレスバス４０８を介して指定されるアドレスと
を、クロックＢＣＬＫ、Ｂ２ＣＬＫに基づいて交互に選
択する。

【００４１】ＣＰＵバス３０２のデータバス部分４０５
と制御メモリアクセスバス３０６のデータバス部分４０
６は、バッファ４０２（図３では特には図示していな
い）を介して制御メモリ３０８のページ状態データ入出
力端子と接続される。

【００４２】また、制御メモリ３０８内に設けられるア
ドレスセレクタ４１２は、ＣＰＵバス３０２のアドレス
バス部分４０９を介して指定されるアドレスと制御メモ
リアクセスバス３０６のアドレスバス部分４１０を介し
て指定されるアドレスとを、クロックＢＣＬＫ、Ｂ２Ｃ
ＬＫに基づいて交互に選択する。バーチャルメモリコントロールモジュール４０１の構成 図５は、図４の#0及び#1のバーチャルメモリコントロー
ルモジュール４０１の共通の構成図である。

【００４３】ローカルバスインタフェース５０１にはＣ
ＰＵバス３０２又は外部バス３０１が収容され、ネット
ワークデータバスインタフェース５０２には、ネットワ
ークデータ送信バス３０５又はネットワークデータ受信
バス３０４が収容される。

【００４４】実メモリインタフェース５０６は、それぞ
れ実メモリ３０７と接続されるデータバス４０３、アド
レスバス４０７又は４０８を収容する。制御メモリイン
タフェース５０７は、制御メモリ３０８と接続されるデ
ータバス４０４を収容する。

【００４５】ローカルバスインタフェース５０１と実メ
モリインタフェース５０６、ネットワークデータバスイ
ンタフェース５０２と実メモリインタフェース５０６
は、データバスとアドレスバスを含むバスによって接続
され、ローカルバスインタフェース５０１と制御メモリ
インタフェース５０７、ネットワーク２０１データバス
と制御メモリインタフェース５０７は、データバスによ
って接続される。

【００４６】制御回路５０３は、クロックＢＣＬＫ、Ｂ
２ＣＬＫ、ＭＯＤＥ信号又はそれを反転した（ＭＯＤＥ
−）信号に基づいて動作し、制御線５０４によってロー
カルバスインタフェース５０１又はネットワークデータ
バスインタフェース５０２を制御し、制御線５０５を介
して実メモリインタフェース５０６及び制御メモリイン
タフェース５０７を制御しながら、ＣＰＵバス３０２又
は外部バス３０１とネットワークデータ送信バス３０５
又はネットワークデータ受信バス３０４が、実メモリ３
０７又は制御メモリ３０８を別々にアクセスするときの
スイッチング制御と、これらが実メモリ３０７又は制御
メモリ３０８を同時にアクセスするときの競合の調停制
御を行う。

【００４７】以上の構成を有する本発明の実施例の動作
について説明する。 ＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。

【００４８】この場合に、#000のノード２０２内の１つ
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式 ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。

【００４９】まず、図２のネットワーク２０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。

【００５０】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。

【００５１】従って、上述の例では、ネットワーク２０
１には、#000〜#FFFまでの最大で３０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。

【００５２】次に、各メッセージ通信装置２０３の制御
メモリ３０８にはそれぞれ、図６に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図６に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。

【００５３】そして、初期状態として、各ノード２０２
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がプログラムＲＡＭ３１７に記憶された制御プ
ログラムを実行することにより実現される。

【００５４】例えば、#000のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図６に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００５５】また、#***のメッセージ通信装置２０３の
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図６に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。

【００５６】同様に、#%%%のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図６に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００５７】今、後述する転送動作により、例えば#000
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。

【００５８】ＣＰＵ３１３のネットワーク用送信制御機
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図６の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に
記憶された制御プログラムを実行することにより実現さ
れる。

【００５９】次に、ＣＰＵ３１３のネットワーク用送信
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図６の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。

【００６０】そして、ＣＰＵ３１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。

【００６１】ネットワーク制御回路３１０は、Ｉ／Ｏコ
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
特には図示しないＤＭＡ転送用レジスタに設定する。

【００６２】そして、ネットワーク制御回路３１０は、
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。

【００６３】ネットワーク制御回路３１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。

【００６４】図６の例においては、#000のメッセージ通
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。

【００６５】上述の送信フレームは、光ファイバリング
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。

【００６６】ネットワーク制御回路３１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。

【００６７】即ち、ネットワーク制御回路３１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内の特には図
示しないＤＭＡ転送用レジスタに設定する。そして、ネ
ットワーク制御回路３１０は、バーチャルメモリコント
ローラ３０９に、送信フレームに含まれるメッセージデ
ータを、ネットワークデータ受信バス３０４を介して実
メモリ３０７内の上述の実ページアドレスにＤＭＡ転送
させる。

【００６８】その後、ネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。

【００６９】更に、ネットワーク制御回路３１０は、Ｉ
／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネット
ワーク命令／結果バス３０３を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。

【００７０】最後に、ネットワーク制御回路３１０は、
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。

【００７１】例えば、図６の例では、#***のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。

【００７２】上述の受信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００７３】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。

【００７４】その後、ＣＰＵ３１３のネットワーク用受
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。

【００７５】これ以後、実メモリ３０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。

【００７６】一方、ネットワーク制御回路３１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。

【００７７】例えば、図６の例では、#%%%のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。

【００７８】上述のようにして光ファイバリング２０６
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。

【００７９】送信元のネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。

【００８０】この場合に、ネットワーク制御回路３１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。

【００８１】そして、ネットワーク制御回路３１０は、
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。

【００８２】上述の送信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００８３】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。

【００８４】その後、ＣＰＵ３１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。

【００８５】以上のように、ネットワーク２０１（図２
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。

【００８６】また、光ファイバリング２０６上の各ノー
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。

【００８７】加えて、光ファイバリング２０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。

【００８８】更に、メッセージ通信装置２０３間のメッ
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作 次に、送信元のノード２０２（図６の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。

【００８９】まず、ＣＰＵ３１３のプロセッサ用受信制
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に記
憶された制御プログラムを実行することにより実現され
る機能である。

【００９０】そして、ＣＰＵ３１３のプロセッサ用受信
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。

【００９１】プロセッサバスインタフェース３１２は、
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。

【００９２】プロセッサバスインタフェース３１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。

【００９３】ＣＰＵ３１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図６の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図６の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作 次に、受信側のノード２０２（図６の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。

【００９４】ネットワーク制御回路３１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。

【００９５】これに対して、ＣＰＵ３１３のプロセッサ
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。

【００９６】プロセッサバスインタフェース３１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。 ＜バーチャルメモリコントローラ３０９を中心とする動
作＞前述したように、本発明の実施例では、メッセージ
通信装置２０３間のメッセージデータの通信は、メッセ
ージ通信装置２０３内のネットワーク制御回路３１０が
制御メモリ３０８をアクセスしながら実メモリ３０７を
使用して行い、プロセッサ２０４とメッセージ通信装置
２０３間のメッセージデータの通信は、メッセージ通信
装置２０３内のプロセッサバスインタフェース３１２
が、上述のネットワーク制御回路３１０の動作とは独立
して、実メモリ３０７を使用して行う。更に、実メモリ
３０７上の実ページアドレスに格納されたメッセージデ
ータと仮想記憶空間上の仮想ページアドレスとの対応付
けは、ＣＰＵ３１３が制御メモリ３０８と実メモリ３０
７を使用して行う。

【００９７】上述したようなネットワーク制御回路３１
０、プロセッサバスインタフェース３１２、及びＣＰＵ
３１３による制御メモリ３０８又は実メモリ３０７への
アクセスを効率的に行うため、図３のメッセージ通信装
置１０３において、まず、実メモリ３０７と制御メモリ
３０８は物理的に分割されたメモリとして構成され、バ
ーチャルメモリコントローラ３０９が実メモリ３０７及
び制御メモリ３０８へのアクセスを制御する。

【００９８】即ち、バーチャルメモリコントローラ３０
９は、プロセッサバスインタフェース３１２と実メモリ
３０７との間で外部バス３０１を介して授受されるデー
タ、ＣＰＵ３１３と実メモリ３０７又は制御メモリ３０
８との間でＣＰＵバス３０２を介して授受されるデー
タ、ネットワーク制御回路３１０と実メモリ３０７との
間でネットワークデータ受信バス３０４又はネットワー
クデータ送信バス３０５を介して授受されるデータのス
イッチング制御及び競合制御を行う。

【００９９】更に、本発明の実施例では、バーチャルメ
モリコントローラ３０９を、１つのＬＳＩチップで構成
するのではなく、#0と#1の２つのバーチャルメモリコン
トロールモジュール（ＶＭＣ）４０１により構成し、実
メモリ３０７内のアドレスセレクタ４１１及び制御メモ
リ３０８内のアドレスセレクタ４１２が#0と#1のＶＭＣ
４０１の各アドレス出力を交互に選択することにより、
単純な構成と単純な制御でシステムのスループットを向
上させるようにしている点が特徴である。#0のＶＭＣ４０１の動作 まず、#0のＶＭＣ４０１は、ＣＰＵバス３０２を介した
ＣＰＵ３１３、又はネットワークデータ送信バス３０５
を介したネットワーク制御回路３１０からの要求に従
い、実メモリ３０７内のデータ又は制御メモリ３０８内
の実ページアドレスデータのアクセス制御を行う。

【０１００】まず、ＣＰＵ３１３がＣＰＵバス３０２及
び#0のＶＭＣ４０１を介して実メモリ３０７内のデータ
をアクセスする場合には、例えば前述したように、 1)ＣＰＵ３１３が、実メモリ３０７上のプロセッサ用受
信バッファキュー、ネットワーク用送信バッファ、ネッ
トワーク用受信バッファ、プロセッサ用送信待ちバッフ
ァキュー、又は空きバッファキューを、それぞれ制御す
る場合、 2)ＣＰＵ３１３が、実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析する場合、などがある。

【０１０１】この場合には、#0のＶＭＣ４０１からアド
レスバス４０７を介して指定されたアドレスがアドレス
セレクタ４１１を介して実メモリ３０７に指定され、デ
ータバス４０３を介して、#0のＶＭＣ４０１と実メモリ
３０７の間でメッセージデータ等が授受される。

【０１０２】また、ＣＰＵ３１３がＣＰＵバス３０２及
び#0のＶＭＣ４０１を介して制御メモリ３０８内の実ペ
ージアドレスデータをアクセスする場合には、例えば前
述したように、 1)ＣＰＵ３１３のネットワーク用受信制御機能が、初期
状態において、自ＣＰＵ３１３が含まれるノード２０２
に割り当てられている制御メモリ３０８上の仮想ページ
アドレス（図６参照）に、実メモリ３０７内の任意の空
きページに設けられるネットワーク用受信バッファの実
ページアドレスを予め書き込む場合、 2)ＣＰＵ３１３のネットワーク用送信制御機能が、送信
されるべきメッセージデータを送信状態とするため、制
御メモリ３０８上の所定の仮想ページアドレスに送信さ
れるべきメッセージデータが格納されているネットワー
ク用送信バッファの実ページアドレスを書き込むことに
より通信バッファを割り当てる場合、 3)ＣＰＵ３１３のネットワーク用受信制御機能が、受信
に成功したメモリデータをネットワーク用受信バッファ
から切り離しプロセッサ用送信待ちバッファキューに接
続するために、制御メモリ３０８上の所定の仮想ページ
アドレスから実ページアドレスを読み出す場合、などが
ある。

【０１０３】この場合には、ＣＰＵバス３０２のアドレ
スバス部分４０９から直接指定されたアドレスがアドレ
スセレクタ４１２を介して制御メモリ３０８に指定さ
れ、データバス４０４を介して、#0のＶＭＣ４０１と実
メモリ３０７の間で実ページアドレスデータが授受され
る。

【０１０４】一方、ネットワーク制御回路３１０がネッ
トワークデータ送信バス３０５及び#0のＶＭＣ４０１を
介して実メモリ３０７内のデータをアクセスする場合に
は、前述したように、ネットワーク制御回路３１０が、
実メモリ３０７内の送信されるべきメッセージデータを
ＤＭＡ転送により受け取る場合がある。

【０１０５】この場合には、#0のＶＭＣ４０１からアド
レスバス４０７を介して指定されたアドレスがアドレス
セレクタ４１１を介して実メモリ３０７に指定され、デ
ータバス４０３を介して、実メモリ３０７から#0のＶＭ
Ｃ４０１へメッセージデータが転送される。

【０１０６】また、ネットワーク制御回路３１０がネッ
トワークデータ送信バス３０５及び#0のＶＭＣ４０１を
介して制御メモリ３０８内の実ページアドレスデータを
アクセスする場合には、前述したように、ネットワーク
制御回路３１０が、上述の送信メッセージデータのＤＭ
Ａ転送前に、送信命令に付加されている仮想ページアド
レスを、制御メモリアクセスバス３０６を介して制御メ
モリ３０８に指定し、制御メモリ３０８から上述の仮想
ページアドレスに設定されている実ページアドレスを読
み出して#0のＶＭＣ４０１内の特には図示しないＤＭＡ
転送用レジスタに設定する場合がある。

【０１０７】この場合には、制御メモリアクセスバス３
０６のアドレスバス部分４１０から直接指定されたアド
レスがアドレスセレクタ４１２を介して制御メモリ３０
８に指定され、データバス４０４を介して、実メモリ３
０７から#0のＶＭＣ４０１へ実ページアドレスデータが
転送される。#1のＶＭＣ４０１の動作 次に、#1のＶＭＣ４０１は、外部バス３０１を介したプ
ロセッサバスインタフェース３１２、又はネットワーク
データ受信バス３０４を介したネットワーク制御回路３
１０からの要求に従い、実メモリ３０７内のデータ又は
制御メモリ３０８内の実ページアドレスデータのアクセ
ス制御を行う。

【０１０８】プロセッサバスインタフェース３１２が外
部バス３０１及び#1のＶＭＣ４０１を介して実メモリ３
０７内のデータをアクセスする場合には、例えば前述し
たように、 1)プロセッサバスインタフェース３１２が、プロセッサ
２０４から受信したメッセージデータを、実メモリ３０
７内のプロセッサ用受信バッファキューに接続された空
きバッファに順次転送する場合、 2)プロセッサバスインタフェース３１２が、実メモリ３
０７内のプロセッサ用送信待ちバッファキューに接続さ
れたバッファに格納されているメッセージデータを順次
読み出して、それをプロセッサ２０４に転送する場合、
などがある。

【０１０９】この場合には、#1のＶＭＣ４０１からアド
レスバス４０８を介して指定されたアドレスがアドレス
セレクタ４１１を介して実メモリ３０７に指定され、デ
ータバス４０３を介して、#1のＶＭＣ４０１と実メモリ
３０７の間でメッセージデータ等が授受される。

【０１１０】また、プロセッサバスインタフェース３１
２が外部バス３０１及び#1のＶＭＣ４０１を介して制御
メモリ３０８内の実ページアドレスデータをアクセスす
る場合は、本発明の実施例では規定されない。

【０１１１】一方、ネットワーク制御回路３１０がネッ
トワークデータ受信バス３０４及び#1のＶＭＣ４０１を
介して実メモリ３０７をアクセスする場合には、前述し
たように、ネットワーク制御回路３１０が、光ファイバ
リング２０６（図２参照）から受信した送信フレームに
含まれる自ノード２０２宛のメッセージデータを、実メ
モリ３０７にＤＭＡ転送する場合がある。

【０１１２】この場合には、#1のＶＭＣ４０１からアド
レスバス４０８を介して指定されたアドレスがアドレス
セレクタ４１１を介して実メモリ３０７に指定され、デ
ータバス４０３を介して、#1のＶＭＣ４０１から実メモ
リ３０７へメッセージデータが転送される。

【０１１３】また、ネットワーク制御回路３１０がネッ
トワークデータ受信バス３０４及び#1のＶＭＣ４０１を
介して制御メモリ３０８をアクセスする場合には、前述
したように、ネットワーク制御回路３１０が、受信メッ
セージデータのＤＭＡ転送前に、そのメッセージデータ
が含まれていた送信フレームに格納されている仮想ペー
ジアドレスを、制御メモリアクセスバス３０６を介して
制御メモリ３０８に指定し、制御メモリ３０８から上述
の仮想ページアドレスに設定されている実ページアドレ
スを読み出して#1のＶＭＣ４０１内の特には図示しない
ＤＭＡ転送用レジスタに設定する場合がある。

【０１１４】この場合には、制御メモリアクセスバス３
０６のアドレスバス部分４１０から直接指定されたアド
レスがアドレスセレクタ４１２を介して制御メモリ３０
８に指定され、データバス４０４を介して、実メモリ３
０７から#1のＶＭＣ４０１へ実ページアドレスデータが
転送される。制御メモリ３０８内のページ状態データのアクセス動作 ＣＰＵ３１３がＣＰＵバス３０２を介して、また、ネッ
トワーク制御回路３１０が制御メモリアクセスバス３０
６を介して、それぞれ制御メモリ３０８内のページ状態
データをアクセスする場合は、前述したように、非常に
多くの場合がある。

【０１１５】本発明の実施例では、まず、ＣＰＵ３１３
が制御メモリ３０８内のページ状態データをアクセスす
る場合には、ＣＰＵバス３０２のアドレスバス部分４０
９から直接指定されたアドレスがアドレスセレクタ４１
２を介して制御メモリ３０８に指定され、ＣＰＵバス３
０２のデータバス部分４０５及びバッファ４０２を介し
て、ＣＰＵ３１３と制御メモリ３０８の間でページ状態
データが直接授受される。

【０１１６】また、ネットワーク制御回路３１０が制御
メモリ３０８内のページ状態データをアクセスする場合
には、制御メモリアクセスバス３０６のアドレスバス部
分４１０から直接指定されたアドレスがアドレスセレク
タ４１２を介して制御メモリ３０８に指定され、制御メ
モリアクセスバス３０６のデータバス部分４０６及びバ
ッファ４０２を介して、ネットワーク制御回路３１０と
制御メモリ３０８の間でページ状態データが直接授受さ
れる。#0のＶＭＣ４０１と#1のＶＭＣ４０１間の実メモリアク
セスサイクルの関係 次に、#0のＶＭＣ４０１と#1のＶＭＣ４０１は、クロッ
クＢＣＬＫ、Ｂ２ＣＬＫに同期して動作する。

【０１１７】この場合の、#0のＶＭＣ４０１と#1のＶＭ
Ｃ４０１間の実メモリアクセスサイクルのタイミング関
係を、図７のタイミングチャートを使用して説明する。
図７(a) はシステムクロックＣＬＫ（φ１、φ２）を示
し、図７(b) はＣＬＫに基づいて生成されるクロックＢ
ＣＬＫを示す。バスアクセス制御のための各制御信号は
このクロックＢＣＬＫに同期して出力される。このクロ
ックＢＣＬＫにおいて、「↑」で挟まれた各区間がバス
サイクルを示す。図７(c) はクロックＢＣＬＫを２分周
したクロックＢ２ＣＬＫを示す。

【０１１８】#0と#1のＶＭＣ４０１は、両方とも同じ構
成を有するが、外部から入力するＭＯＤＥ信号又は（Ｍ
ＯＤＥ−）信号の論理状態により、クロックＢＣＬＫの
タイミングとＢ２ＣＬのタイミングの異なった組合せに
基づいて動作する。

【０１１９】即ち、まず、#0のＶＭＣ４０１の制御回路
５０３（図５参照）には、例えばＭＯＤＥ信号として論
理“０”が入力されている。この場合、#0のＶＭＣ４０
１の制御回路５０３は、図７(b),(c),(d) に示されるよ
うに、クロックＢ２ＣＬＫがハイレベルである期間内の
クロックＢＣＬＫの立上りタイミング「↑」から始める
バスサイクルにおいて、制御線５０５を介して実メモリ
インタフェース５０６を制御し、それに対してアドレス
バス４０７に実メモリアドレス（実ページアドレス）を
出力させる。

【０１２０】これに同期して、図４の実メモリ３０７内
のアドレスセレクタ４１１は、クロックＢ２ＣＬＫがロ
ーレベルである期間内のクロックＢＣＬＫの立上りタイ
ミング「↑」から始まるバスサイクルにおいて、その直
前のバスサイクルにおいて#0のＶＭＣ４０１からアドレ
スバス４０７に出力されている実メモリアドレスを実メ
モリ３０７内の特には図示しないアドレスレジスタにラ
ッチする。

【０１２１】上述の実メモリアドレスがラッチされたバ
スサイクルと同じバスサイクルにおいて、#0のＶＭＣ４
０１の制御回路５０３は、図７(b),(c),(d) に示される
ように、制御線５０５を介して実メモリインタフェース
５０６を制御し、それに対してデータバス４０３を使用
させて実メモリ３０７との間で実メモリデータ（メッセ
ージデータ等）を授受させる。

【０１２２】一方、#1のＶＭＣ４０１の制御回路５０３
（図５参照）には、例えばＭＯＤＥ信号の論理がインバ
ータ（図４参照）で反転された（ＭＯＤＥ−）信号とし
て論理“１”が入力されている。

【０１２３】この場合、#1のＶＭＣ４０１の制御回路５
０３は、図７(b),(e),(f) に示されるように、クロック
Ｂ２ＣＬＫがローレベルである期間内のクロックＢＣＬ
Ｋの立上りタイミング「↑」から始めるバスサイクルに
おいて、制御線５０５を介して実メモリインタフェース
５０６を制御し、それに対してアドレスバス４０７に実
メモリアドレスを出力させる。

【０１２４】これに同期して、図４の実メモリ３０７内
のアドレスセレクタ４１１は、クロックＢ２ＣＬＫがハ
イレベルである期間内のクロックＢＣＬＫの立上りタイ
ミング「↑」から始まるバスサイクルにおいて、その直
前のバスサイクルにおいて#1のＶＭＣ４０１からアドレ
スバス４０８に出力されている実メモリアドレスを実メ
モリ３０７内の特には図示しないアドレスレジスタにラ
ッチする。

【０１２５】上述の実メモリアドレスがラッチされたバ
スサイクルと同じバスサイクルにおいて、#1のＶＭＣ４
０１の制御回路５０３は、図７(b),(e),(f) に示される
ように、制御線５０５を介して実メモリインタフェース
５０６を制御し、それに対してデータバス４０３を使用
させて実メモリ３０７との間で実メモリデータを授受さ
せる。

【０１２６】以上の動作からわかるように、#0及び#1の
ＶＭＣ４０１は、最短で２バスサイクルで実メモリ３０
７をアクセスできる。アクセスが複数バスサイクルに渡
る場合は、#0及び#1のＶＭＣ４０１がそれぞれ１バスサ
イクルおきに交互に実メモリ３０７をアクセスできる。#0のＶＭＣ４０１と#1のＶＭＣ４０１間の制御メモリア
クセスサイクルの関係 次に、#0のＶＭＣ４０１と#1のＶＭＣ４０１間の制御メ
モリアクセスサイクルのタイミング関係について説明す
る。

【０１２７】ＶＭＣ４０１を介して制御メモリ３０８が
アクセスされる場合は、前述したように、制御メモリ３
０８内の実ページアドレスデータがアクセスされる場合
である。

【０１２８】この場合のタイミング関係については、特
には図示しないが、制御メモリ３０８は、図４のアドレ
スセレクタ４１２を介してアドレスが指定された場合
に、そのアドレスが指定されたバスサイクルと同じバス
サイクル内で実ページアドレスデータの授受を行うこと
ができる。

【０１２９】そして、まず、制御メモリ３０８内のアド
レスセレクタ４１２は、例えばクロックＢ２ＣＬＫがハ
イレベルである期間内のクロックＢＣＬＫの立上りタイ
ミングから始まるバスサイクルにおいて、それと同じバ
スサイクルで例えばＣＰＵバス３０２のアドレスバス部
分４０９に指定されている制御メモリアドレス（仮想ペ
ージアドレス）を制御メモリ３０８内の特には図示しな
いアドレスレジスタにラッチする。

【０１３０】上述の制御メモリアドレスがラッチされた
バスサイクルと同じバスサイクルにおいて、#0のＶＭＣ
４０１の制御回路５０３は、制御線５０５を介して制御
メモリインタフェース５０７を制御し、それに対してデ
ータバス４０４を使用させて制御メモリ３０８との間で
実ページアドレスデータを授受させる。

【０１３１】一方、制御メモリ３０８内のアドレスセレ
クタ４１２は、例えばクロックＢ２ＣＬＫがローレベル
である期間内のクロックＢＣＬＫの立上りタイミングか
ら始まるバスサイクルにおいて、それと同じバスサイク
ルで例えば制御メモリアクセスバス３０６のアドレスバ
ス部分４１０に指定されている制御メモリアドレス（仮
想ページアドレス）を制御メモリ３０８内の特には図示
しないアドレスレジスタにラッチする。

【０１３２】上述の制御メモリアドレスがラッチされた
バスサイクルと同じバスサイクルにおいて、#1のＶＭＣ
４０１の制御回路５０３は、制御線５０５を介して制御
メモリインタフェース５０７を制御し、それに対してデ
ータバス４０４を使用させて制御メモリ３０８から実ペ
ージアドレスデータを転送させる。

【０１３３】以上の動作からわかるように、実ページア
ドレスデータに関して、#0及び#1のＶＭＣ４０１は、最
短で１バスサイクルで制御メモリ３０８をアクセスでき
る。アクセスが複数バスサイクルに渡る場合は、#0及び
#1のＶＭＣ４０１がそれぞれ１バスサイクルおきに交互
に制御メモリ３０８をアクセスできる。ＣＰＵバス３０２と制御メモリアクセスバス３０６間の
バッファ４０２を介した制御メモリアクセスサイクルの
関係 次に、ＣＰＵバス３０２と制御メモリアクセスバス３０
６間のバッファ４０２を介した制御メモリアクセスサイ
クルのタイミング関係について説明する。

【０１３４】バッファ４０２を介して制御メモリ３０８
がアクセスされる場合は、前述したように制御メモリ３
０８内のページ状態データがアクセスされる場合であ
る。この場合のタイミング関係については、特には図示
しないが、実ページアドレスデータのアクセスの場合と
同様、制御メモリ３０８は、図４のアドレスセレクタ４
１２を介してアドレスが指定された場合に、そのアドレ
スが指定されたバスサイクルと同じバスサイクル内でペ
ージ状態データの授受を行うことが可能となる。

【０１３５】そして、まず、制御メモリ３０８内のアド
レスセレクタ４１２は、実ページアドレスデータのアク
セスの場合と同様、例えばクロックＢ２ＣＬＫがハイレ
ベルである期間内のクロックＢＣＬＫの立上りタイミン
グから始まるバスサイクルにおいて、それと同じバスサ
イクルで例えばＣＰＵバス３０２のアドレスバス部分４
０９に指定されている制御メモリアドレス（仮想ページ
アドレス）を制御メモリ３０８内の特には図示しないア
ドレスレジスタにラッチする。

【０１３６】上述の制御メモリアドレスがラッチされた
バスサイクルと同じバスサイクルにおいて、#0のＶＭＣ
４０１の制御回路５０３は、特には図示しない制御線を
介してバッファ４０２を制御し、それに対してＣＰＵバ
ス３０２のデータバス部分４０５との間でページ状態デ
ータを授受させる。

【０１３７】一方、制御メモリ３０８内のアドレスセレ
クタ４１２は、実ページアドレスデータのアクセスの場
合と同様、例えばクロックＢ２ＣＬＫがローレベルであ
る期間内のクロックＢＣＬＫの立上りタイミングから始
まるバスサイクルにおいて、それと同じバスサイクルで
例えば制御メモリアクセスバス３０６のアドレスバス部
分４１０に指定されている制御メモリアドレス（仮想ペ
ージアドレス）を制御メモリ３０８内の特には図示しな
いアドレスレジスタにラッチする。

【０１３８】上述の制御メモリアドレスがラッチされた
バスサイクルと同じバスサイクルにおいて、#0のＶＭＣ
４０１の制御回路５０３は、特には図示しない制御線を
介してバッファ４０２を制御し、それに対して制御メモ
リアクセスバス３０６のデータバス部分４０６との間で
ページ状態データを授受させる。

【０１３９】以上の動作からわかるように、ページ状態
でに関して、ＣＰＵバス３０２及び制御メモリアクセス
バス３０６は、実ページアドレスデータのアクセスの場
合と同様、最短で１バスサイクルで制御メモリ３０８を
アクセスできる。アクセスが複数バスサイクルに渡る場
合、#0及び#1のＶＭＣ４０１がそれぞれ１バスサイクル
おきに交互に制御メモリ３０８をアクセスできる。#0又は#1のＶＭＣ４０１内のアクセスの競合の調停制御 例えば、ＣＰＵ３１３が実メモリ３０７をアクセスする
と同時に、ネットワーク制御回路３１０が制御メモリ３
０８内の実ページアドレスデータをアクセスする場合に
は、#0のＶＭＣ４０１内の制御回路５０３は、ローカル
バスインタフェース５０１を実メモリインタフェース５
０６に接続し、ネットワークデータバスインタフェース
５０２を制御メモリインタフェース５０７に接続するこ
とによって、ＣＰＵ３１３による実メモリ３０７のアク
セスとネットワーク制御回路３１０による制御メモリ３
０８のアクセスを同時に行わせることができる。

【０１４０】同様にして、ＣＰＵ３１３による制御メモ
リ３０８のアクセスとネットワーク制御回路３１０によ
る実メモリ３０７のアクセス、プロセッサバスインタフ
ェース３１２による実メモリ３０７のアクセスとネット
ワーク制御回路３１０による制御メモリ３０８のアクセ
スも同時に行わせることができる。

【０１４１】一方、#0のＶＭＣ４０１内で、ＣＰＵバス
３０２とネットワークデータ送信バス３０５との間で、
実メモリ３０７に対して同時にアクセスの競合が発生し
た場合、又は#1のＶＭＣ４０１内で、外部バス３０１と
ネットワークデータ受信バス３０４との間で、実メモリ
３０７に対して同時にアクセスの競合が発生した場合に
は、図５の制御回路５０３は、所定の調停アルゴリズム
に従って競合の調停制御を行い、制御線５０４を介して
ローカルバスインタフェース５０１又はネットワークデ
ータバスインタフェース５０２の何れか一方の動作を優
先させる。

【０１４２】また、#0のＶＭＣ４０１内で、ＣＰＵバス
３０２とネットワークデータ送信バス３０５との間で、
制御メモリ３０８に対して同時にアクセスの競合が発生
した場合、又は#1のＶＭＣ４０１内で、外部バス３０１
とネットワークデータ受信バス３０４との間で、制御メ
モリ３０８に対して同時にアクセスの競合が発生した場
合には、制御回路５０３は、前述したようにクロックＢ
２ＣＬＫに基づいて、制御線５０４を介してローカルバ
スインタフェース５０１又はネットワークデータバスイ
ンタフェース５０２の何れか一方の動作を交互に優先さ
せる。実メモリアクセスの具体例 最後に、ＣＰＵ３１３が実メモリ３０７から実メモリデ
ータを取得する場合のタイミング例を、図８のタイミン
グチャートを使用して説明する。

【０１４３】図８において、斜線が付された期間は、信
号のなまり又はバス遅延などに基づいて信号の変化が変
動し得る範囲である。また、図６(d),(i),(j) に示され
る各信号は、ローレベルになったときにアクティブにな
るものとする。

【０１４４】図８(a) は、図７(a) と同様、システムク
ロックＣＬＫ（φ１、φ２）を示し、図８(b) は、図８
(b) と同様、ＣＬＫに基づいて生成されるクロックＢＣ
ＬＫを示し、「↑」で挟まれた各区間がバスサイクルを
示す。

【０１４５】まず、ＣＰＵバス３０２のアドレスバスに
おいてＣＰＵ３１３によって指定されたアドレスが図８
(c) に示されるように確定する。その直後、ＣＰＵバス
３０２のアドレスストローブ信号AS- が図８(d) に示さ
れるようにアクティブになり、また、適当な遅延時間の
後に、ＣＰＵバス３０２のデータストローブ信号DS-が
図８(i)に示されるようにアクティブになる。

【０１４６】アドレスストローブ信号AS- がアクティブ
となっている第ｎ番目のバスサイクルにおいて、上述の
ＣＰＵバス３０２に指定されたアドレスが#0のＶＭＣ４
０１内のローカルバスインタフェース５０１（図５参
照）に取り込まれた後、同じバスサイクルにおいて、図
８(e) に示されるように、#0のＶＭＣ４０１内の実メモ
リインタフェース５０６からアドレスバス４０７に出力
される。そして、同じバスサイクル内の後半期間で、図
８(e) に示されるように、アドレスバス４０７上の上述
のアドレスが確定する。

【０１４７】これに同期して、図４の実メモリ３０７内
のアドレスセレクタ４１１は、アドレスバス４０７に第
ｎ番目のバスサイクルのアドレスが出力されたバスサイ
クルの次のバスサイクルの先頭タイミングで、図８(f)
に示されるように、アドレスバス４０７上の第ｎ番目の
バスサイクルのアドレスをラッチし、適当な遅延時間の
後に、そのラッチ内容が確定する。

【０１４８】そして、上述のアドレスラッチ動作が行わ
れたバスサイクルと同じバスサイクルにおいて、図８
(g) に示されるように、実メモリ３０７から前述した第
ｎ番目のバスサイクルのアドレスに対応する実メモリデ
ータがデータバス４０３に出力され、そのバスサイクル
の後半期間でその内容が確定する。

【０１４９】#0のＶＭＣ４０１の制御回路５０３（図５
参照）は、制御線５０５を介して実メモリインタフェー
ス５０６を制御し、それに対してデータバス４０３上の
実メモリデータを取り込ませ、更に、制御回路５０３
は、制御線５０４を介してローカルバスインタフェース
５０１を制御し、それに対して実メモリインタフェース
５０６から上述の実メモリデータを転送させる。

【０１５０】この結果、ローカルバスインタフェース５
０１は、図８(j) に示されるように、適当な遅延時間の
後に、ＣＰＵバス３０２上のデータコンプリート信号DS
- をアクティブにし、ＣＰＵバス３０２上のデータバス
に、図８(h) に示されるように、適当な遅延時間の後
に、第ｎ番目のバスサイクルのアドレスに対応する実メ
モリデータを出力する。

【０１５１】ＣＰＵ３１３は、ＣＰＵバス３０２上のデ
ータコンプリート信号DS- がアクティブになってから適
当な遅延時間の後、ＣＰＵバス３０２上のデータバスに
出力された第ｎ番目のバスサイクルのアドレスに対応す
る実メモリデータを処理し、図８(i) に示されるよう
に、適当な遅延時間の後に、データストローブ信号DS-
をインアクティブに戻す。

【０１５２】ここで、第ｎ番目のバスサイクルのアドレ
スによって図８(f),(g) に示されるように実メモリ３０
７がアクセスされるバスサイクルにおいて、図８(e) に
示されるようにアドレスバス４０８上には#1のＶＭＣ４
０１から第ｎ＋１番目のバスサイクルのアドレスが出力
されており、その次のバスサイクルにおいて、上述の第
ｎ＋１番目のバスサイクルのアドレスによって図８(f),
(g) に示されるように実メモリ３０７がアクセスされ
る。

【０１５３】このように、#0と#1のＶＭＣ４０１は、そ
れぞれ１バスサイクルおきに交互に実メモリ３０７をア
クセスできる。

【０１５４】

【発明の効果】本発明によれば、複数のマスタデバイス
と複数の分割メモリとの間でスイッチングを行うための
メモリアクセス回路を、複数のメモリ制御モジュールと
複数の選択手段により構成することが可能となる。

【０１５５】この結果、各メモリ制御モジュールをゲー
トアレイチップなどで容易に構成することが可能とな
り、しかも、複数のマスタデバイス間の競合の調停制御
は各メモリ制御モジュールが行い、選択手段は、各メモ
リ制御モジュールにおける各分割メモリと対向するイン
タフェースを単純に順次選択するだけなので、全体のメ
モリアクセス制御を簡易に実現することが可能となる。

【０１５６】従って、任意のマスタデバイスが任意のメ
モリデバイスを高速にアクセスできる機能を、単純な回
路構成かつ単純な制御で実現することが可能となる。更
に、複数のマスタデバイスと複数の分割メモリを、シス
テムの要求に応じて最適な形態で接続することが可能と
なる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の実施例が適用されるネットワークの構
成図である。

【図３】本発明の実施例におけるメッセージ通信装置の
構成図である。

【図４】バーチャルメモリコントローラ周辺の構成図で
ある。

【図５】バーチャルメモリコントロールモジュールの構
成図である。

【図６】メッセージ通信の説明図である。

【図７】実メモリアクセスのタイミングチャート例（そ
の１）を示した図である。

【図８】実メモリアクセスのタイミングチャート例（そ
の２）を示した図である。

【図９】従来技術の構成図である。

【符号の説明】

１０１ マスタデバイス １０２ 分割メモリ １０３ メモリ制御モジュール １０４ 選択手段 ＢＣＬＫ 動作クロック ＭＯＤＥ モード信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の所定数（Ｎ×Ｋ）のマスタデバイ
   ス（１０１）のうち任意のものから第２の所定数（Ｍ）
   の分割メモリ（１０２）のうち任意のものへのアクセス
   を行うメモリアクセス回路であって、 それぞれ、 前記第１の所定数（Ｎ×Ｋ）のマスタデバイス（１０
   １）のうち前記第１の所定数（Ｎ×Ｋ）より少ない第３
   の所定数（Ｎ）ずつの前記マスタデバイス（１０１）に
   対するインタフェースと前記第２の所定数の分割メモリ
   （１０２）に対向するインタフェースとを有し、 所定の動作クロック（ＢＣＬＫ）と所定のモード信号
   （ＭＯＤＥ）に基づいて動作し、 前記動作クロック（ＢＣＬＫ）の同じ位相において複数
   の前記マスタデバイス（１０１）から同一の前記分割メ
   モリ（１０２）へのメモリアクセス要求がなされている
   場合には、所定の規則によって決定された優先順位に従
   って選択される前記マスタデバイス（１０１）からの前
   記メモリアクセス要求に基づいて、前記動作クロック
   （ＢＣＬＫ）の前記モード信号（ＭＯＤＥ）に基づいて
   指定される位相で、前記メモリアクセス要求に対応する
   前記分割メモリ（１０２）をアクセスし、 前記動作クロック（ＢＣＬＫ）の同じ位相において複数
   の前記マスタデバイス（１０１）から異なる前記分割メ
   モリ（１０２）へのメモリアクセス要求がなされている
   場合には、該複数のマスタデバイス（１０１）からのそ
   れぞれのメモリアクセス要求に基づいて、前記動作クロ
   ック（ＢＣＬＫ）の前記モード信号（ＭＯＤＥ）に基づ
   いて指定される位相で、前記各メモリアクセス要求に対
   応する前記異なる分割メモリ（１０２）を同時にアクセ
   スする、 前記第１の所定数（Ｎ×Ｋ）より少ない第４の所定数
   （Ｋ）のメモリ制御モジュール（１０３）と、 前記分割メモリ（１０２）毎に設けられ、それぞれ、該
   分割メモリ（１０２）と前記第４の所定数（Ｋ）のメモ
   リ制御モジュール（１０３）のそれぞれにおける該分割
   メモリ（１０２）に対向するインタフェースとを、該イ
   ンタフェースに対応する前記メモリ制御モジュール（１
   ０３）が該分割メモリ（１０２）をアクセスする前記動
   作クロック（ＢＣＬＫ）の位相において選択的に接続す
   る、前記第２の所定数（Ｍ）の選択手段（１０４）と、 を有することを特徴とするメモリアクセス回路。