JP2000245166A - インバータ装置 - Google Patents
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- JP2000245166A JP2000245166A JP11043723A JP4372399A JP2000245166A JP 2000245166 A JP2000245166 A JP 2000245166A JP 11043723 A JP11043723 A JP 11043723A JP 4372399 A JP4372399 A JP 4372399A JP 2000245166 A JP2000245166 A JP 2000245166A
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Abstract
(57)【要約】
【課題】 インバータ装置の起動時の交流負荷の誤動作
を防止する。 【解決手段】 本発明によるインバータ装置では、直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに満たない
起動時には、比較手段(55)により交流変換回路(14)の第
１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみを交互にオン
・オフ制御して整流制御回路(16)を駆動すると共に交流
変換回路(14)から負荷(15)に交流電力を供給しない。平
滑コンデンサ(7)の直流電圧ＶDCが一定のレベルに達し
基準電源(51)の基準電圧ＶRD以上となるとき、比較手段
(55)により交流変換回路(14)の第１及び第４のＭＯＳ-
ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥＴ
(9)、(10)を交互にオン・オフ制御し、交流変換回路(1
4)から負荷(15)に交流電力を供給する。したがって、イ
ンバータ装置の起動時の負荷(15)の誤動作を防止でき
る。
を防止する。 【解決手段】 本発明によるインバータ装置では、直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに満たない
起動時には、比較手段(55)により交流変換回路(14)の第
１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみを交互にオン
・オフ制御して整流制御回路(16)を駆動すると共に交流
変換回路(14)から負荷(15)に交流電力を供給しない。平
滑コンデンサ(7)の直流電圧ＶDCが一定のレベルに達し
基準電源(51)の基準電圧ＶRD以上となるとき、比較手段
(55)により交流変換回路(14)の第１及び第４のＭＯＳ-
ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥＴ
(9)、(10)を交互にオン・オフ制御し、交流変換回路(1
4)から負荷(15)に交流電力を供給する。したがって、イ
ンバータ装置の起動時の負荷(15)の誤動作を防止でき
る。
Description
【０００１】
【発明の属する技術分野】本発明はインバータ装置、特
に起動時の交流負荷の誤動作を防止できるインバータ装
置に属する。
に起動時の交流負荷の誤動作を防止できるインバータ装
置に属する。
【０００２】
【従来の技術】従来から広く使用されているインバータ
装置の回路図を図１０に示す。このインバータ装置は、
直流変換回路(2)と、直流変換回路(2)の出力端子間に接
続される平滑コンデンサ(7)と、交流変換回路(14)と、
整流制御回路(16)とを備えている。直流変換回路(2)
は、橋絡（ブリッジ）接続された整流スイッチング手段
としての第１及び第２のサイリスタ(3)、(4)と第１及び
第２のダイオード(5)、(6)から構成され、第１及び第２
のサイリスタ(3)、(4)をオン・オフ制御することにより
単相の商用交流電源(1)から供給される商用交流電圧Ｖ
INを一定レベルの直流電圧ＶDCに変換する。交流変換回
路(14)は、橋絡接続された複数対の交流変換用スイッチ
ング素子としての２対の第１及び第２のＭＯＳ-ＦＥＴ
(8)、(9)並びに第３及び第４のＭＯＳ-ＦＥＴ(10)、(1
1)と、フィルタリアクトル(12)と、フィルタコンデンサ
(13)とを備え、２対の第１及び第２のＭＯＳ-ＦＥＴ
(8)、(9)並びに第３及び第４のＭＯＳ-ＦＥＴ(10)、(1
1)を一対毎に交互にオン・オフ制御することにより直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCを単相の正弦波交流電圧ＶACに変換して負
荷(15)に供給する。整流制御手段としての整流制御回路
(16)は、交流変換回路(14)を構成する２対の第１及び第
２のＭＯＳ-ＦＥＴ(8)、(9)並びに第３及び第４のＭＯ
Ｓ-ＦＥＴ(10)、(11)のオン・オフ動作により駆動さ
れ、平滑コンデンサ(7)の直流電圧ＶDCに応じて直流変
換回路(2)の第１及び第２のサイリスタ(3)、(4)をオン
・オフ制御する。
装置の回路図を図１０に示す。このインバータ装置は、
直流変換回路(2)と、直流変換回路(2)の出力端子間に接
続される平滑コンデンサ(7)と、交流変換回路(14)と、
整流制御回路(16)とを備えている。直流変換回路(2)
は、橋絡（ブリッジ）接続された整流スイッチング手段
としての第１及び第２のサイリスタ(3)、(4)と第１及び
第２のダイオード(5)、(6)から構成され、第１及び第２
のサイリスタ(3)、(4)をオン・オフ制御することにより
単相の商用交流電源(1)から供給される商用交流電圧Ｖ
INを一定レベルの直流電圧ＶDCに変換する。交流変換回
路(14)は、橋絡接続された複数対の交流変換用スイッチ
ング素子としての２対の第１及び第２のＭＯＳ-ＦＥＴ
(8)、(9)並びに第３及び第４のＭＯＳ-ＦＥＴ(10)、(1
1)と、フィルタリアクトル(12)と、フィルタコンデンサ
(13)とを備え、２対の第１及び第２のＭＯＳ-ＦＥＴ
(8)、(9)並びに第３及び第４のＭＯＳ-ＦＥＴ(10)、(1
1)を一対毎に交互にオン・オフ制御することにより直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCを単相の正弦波交流電圧ＶACに変換して負
荷(15)に供給する。整流制御手段としての整流制御回路
(16)は、交流変換回路(14)を構成する２対の第１及び第
２のＭＯＳ-ＦＥＴ(8)、(9)並びに第３及び第４のＭＯ
Ｓ-ＦＥＴ(10)、(11)のオン・オフ動作により駆動さ
れ、平滑コンデンサ(7)の直流電圧ＶDCに応じて直流変
換回路(2)の第１及び第２のサイリスタ(3)、(4)をオン
・オフ制御する。
【０００３】交流変換回路(14)は、交流変換制御回路(1
7)と、第１及び第４の駆動回路(18)、(21)並びに第２及
び第３の駆動回路(19)、(20)と、駆動用電源(22)と、第
１のチャージポンプ回路(29)と、第２のチャージポンプ
回路(30)と、第３のチャージポンプ回路(31)とを備えて
いる。交流変換制御手段としての交流変換制御回路(17)
は、負荷(15)に供給される正弦波交流電圧ＶACに応じて
第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び
第３のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン・オフ制御
するデューティ比可変の第１の駆動信号ＶG1及び第２の
駆動信号ＶG2を出力する。第１及び第４の駆動回路(1
8)、(21)並びに第２及び第３の駆動回路(19)、(20)は、
交流変換制御回路(17)から出力される第１の駆動信号Ｖ
G1及び第２の駆動信号ＶG2をそれぞれ第１及び第４のＭ
ＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-Ｆ
ＥＴ(9)、(10)の各ゲート端子に付与する。駆動用電源
(22)は、交流変換制御回路(17)並びに第１及び第３の駆
動回路(18)、(20)に駆動用の直流電圧ＶDRを供給する。
第１のチャージポンプ回路(29)は、ダイオード(23)及び
コンデンサ(26)から成り且つ第１のＭＯＳ-ＦＥＴ(8)の
オン期間中にコンデンサ(26)に充電された電圧を駆動用
電力として第２の駆動回路(19)に供給する。第２のチャ
ージポンプ回路(30)は、ダイオード(24)及びコンデンサ
(27)から成り且つ第３のＭＯＳ-ＦＥＴ(10)のオン期間
中にコンデンサ(27)に充電された電圧を駆動用電力とし
て第４の駆動回路(21)に供給する。第３のチャージポン
プ回路(31)は、ダイオード(25)及びコンデンサ(28)から
成り且つ第２のＭＯＳ-ＦＥＴ(9)のオン期間中にコンデ
ンサ(28)に充電された電圧を駆動用電力として整流制御
回路(16)に供給する。
7)と、第１及び第４の駆動回路(18)、(21)並びに第２及
び第３の駆動回路(19)、(20)と、駆動用電源(22)と、第
１のチャージポンプ回路(29)と、第２のチャージポンプ
回路(30)と、第３のチャージポンプ回路(31)とを備えて
いる。交流変換制御手段としての交流変換制御回路(17)
は、負荷(15)に供給される正弦波交流電圧ＶACに応じて
第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び
第３のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン・オフ制御
するデューティ比可変の第１の駆動信号ＶG1及び第２の
駆動信号ＶG2を出力する。第１及び第４の駆動回路(1
8)、(21)並びに第２及び第３の駆動回路(19)、(20)は、
交流変換制御回路(17)から出力される第１の駆動信号Ｖ
G1及び第２の駆動信号ＶG2をそれぞれ第１及び第４のＭ
ＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-Ｆ
ＥＴ(9)、(10)の各ゲート端子に付与する。駆動用電源
(22)は、交流変換制御回路(17)並びに第１及び第３の駆
動回路(18)、(20)に駆動用の直流電圧ＶDRを供給する。
第１のチャージポンプ回路(29)は、ダイオード(23)及び
コンデンサ(26)から成り且つ第１のＭＯＳ-ＦＥＴ(8)の
オン期間中にコンデンサ(26)に充電された電圧を駆動用
電力として第２の駆動回路(19)に供給する。第２のチャ
ージポンプ回路(30)は、ダイオード(24)及びコンデンサ
(27)から成り且つ第３のＭＯＳ-ＦＥＴ(10)のオン期間
中にコンデンサ(27)に充電された電圧を駆動用電力とし
て第４の駆動回路(21)に供給する。第３のチャージポン
プ回路(31)は、ダイオード(25)及びコンデンサ(28)から
成り且つ第２のＭＯＳ-ＦＥＴ(9)のオン期間中にコンデ
ンサ(28)に充電された電圧を駆動用電力として整流制御
回路(16)に供給する。
【０００４】図１１に示すように、交流変換制御回路(1
7)は、基準正弦波発振器(32)と、誤差増幅器(33)と、三
角波発振器(34)と、ＰＷＭコンパレータ(35)と、第１の
駆動信号発生回路(36)と、反転器(37)と、第２の駆動信
号発生回路(38)と、交流変換制御回路(17)と駆動用電源
(22)との間に接続され且つオン時に交流変換制御回路(1
7)の各部に電力を供給するメインスイッチ(60)とを備え
ている。基準正弦波発振器(32)は、負荷(15)に供給され
る正弦波交流電圧ＶACの基準値を制御する基準正弦波信
号ＶRAを出力する。誤差増幅器(33)は、正弦波交流電圧
ＶACと基準正弦波発振器(32)の基準正弦波信号ＶRAとの
レベル差を検出する。三角波発振器(34)は、スイッチン
グ周波数を制御する例えば２０kHzの基準三角波信号ＶT
を出力する。ＰＷＭコンパレータ(35)は、誤差増幅器(3
3)の誤差出力信号ＶAと三角波発振器(34)の基準三角波
信号ＶTとを比較してＰＷＭ変調信号ＶPWMを形成する。
第１の駆動信号発生回路(36)は、全てのＭＯＳ-ＦＥＴ
(8)〜(11)がオフ状態となる期間であるデッドタイムｔD
をＰＷＭコンパレータ(35)のＰＷＭ変調信号ＶPWMに付
加して第１の駆動信号ＶG1を形成する。反転器(37)は、
ＰＷＭコンパレータ(44)のＰＷＭ変調信号ＶPWMの反転
信号−ＶPWMを出力する。第２の駆動信号発生回路(38)
は、反転器(37)の出力信号−ＶPWMにデッドタイムｔDを
付加して第２の駆動信号ＶG2を形成する。
7)は、基準正弦波発振器(32)と、誤差増幅器(33)と、三
角波発振器(34)と、ＰＷＭコンパレータ(35)と、第１の
駆動信号発生回路(36)と、反転器(37)と、第２の駆動信
号発生回路(38)と、交流変換制御回路(17)と駆動用電源
(22)との間に接続され且つオン時に交流変換制御回路(1
7)の各部に電力を供給するメインスイッチ(60)とを備え
ている。基準正弦波発振器(32)は、負荷(15)に供給され
る正弦波交流電圧ＶACの基準値を制御する基準正弦波信
号ＶRAを出力する。誤差増幅器(33)は、正弦波交流電圧
ＶACと基準正弦波発振器(32)の基準正弦波信号ＶRAとの
レベル差を検出する。三角波発振器(34)は、スイッチン
グ周波数を制御する例えば２０kHzの基準三角波信号ＶT
を出力する。ＰＷＭコンパレータ(35)は、誤差増幅器(3
3)の誤差出力信号ＶAと三角波発振器(34)の基準三角波
信号ＶTとを比較してＰＷＭ変調信号ＶPWMを形成する。
第１の駆動信号発生回路(36)は、全てのＭＯＳ-ＦＥＴ
(8)〜(11)がオフ状態となる期間であるデッドタイムｔD
をＰＷＭコンパレータ(35)のＰＷＭ変調信号ＶPWMに付
加して第１の駆動信号ＶG1を形成する。反転器(37)は、
ＰＷＭコンパレータ(44)のＰＷＭ変調信号ＶPWMの反転
信号−ＶPWMを出力する。第２の駆動信号発生回路(38)
は、反転器(37)の出力信号−ＶPWMにデッドタイムｔDを
付加して第２の駆動信号ＶG2を形成する。
【０００５】図１２に示すように、整流制御回路(16)
は、ゲート制御信号発生回路(43)と、正負判定回路(44)
と、正負判定回路(44)の出力信号の反転信号を出力する
反転器(45)と、第１のＡＮＤゲート(46)と、第２のＡＮ
Ｄゲート(47)とを備えている。ゲート制御信号発生回路
(43)は、電源入力端子(a)及びＧＮＤ端子(b)間に直列接
続された２つの抵抗(39)、(40)と、ベース端子が抵抗(3
9)、(40)の接続点に接続されエミッタ端子が直流電圧入
力端子(c)に接続されコレクタ端子が抵抗(41)を介して
電源入力端子(a)に接続されたＮＰＮ型トランジスタ(4
2)とから成り、直流電圧入力端子(c)を介して入力され
る平滑コンデンサ(7)の直流電圧ＶDCのレベルに応じた
パルス幅のゲート制御信号ＶSGを出力する。正負判定回
路(44)は、商用交流入力端子(d)を介して入力される商
用交流電源(1)の商用交流電圧ＶINの極性が正であると
きに高（Ｈ）レベルの信号を出力し且つ負であるときに
低（Ｌ）レベルの信号を出力する。第１のＡＮＤゲート
(46)は、ゲート制御信号発生回路(43)のゲート制御信号
ＶSGと正負判定回路(44)の出力信号との論理積信号を第
３の駆動信号ＶG3として駆動信号出力端子(e)を介して
出力する。第２のＡＮＤゲート(47)は、ゲート制御信号
発生回路(43)のゲート制御信号ＶSGと反転器(45)の出力
信号との論理積信号を第４の駆動信号ＶG4として駆動信
号出力端子(f)を介して出力する。
は、ゲート制御信号発生回路(43)と、正負判定回路(44)
と、正負判定回路(44)の出力信号の反転信号を出力する
反転器(45)と、第１のＡＮＤゲート(46)と、第２のＡＮ
Ｄゲート(47)とを備えている。ゲート制御信号発生回路
(43)は、電源入力端子(a)及びＧＮＤ端子(b)間に直列接
続された２つの抵抗(39)、(40)と、ベース端子が抵抗(3
9)、(40)の接続点に接続されエミッタ端子が直流電圧入
力端子(c)に接続されコレクタ端子が抵抗(41)を介して
電源入力端子(a)に接続されたＮＰＮ型トランジスタ(4
2)とから成り、直流電圧入力端子(c)を介して入力され
る平滑コンデンサ(7)の直流電圧ＶDCのレベルに応じた
パルス幅のゲート制御信号ＶSGを出力する。正負判定回
路(44)は、商用交流入力端子(d)を介して入力される商
用交流電源(1)の商用交流電圧ＶINの極性が正であると
きに高（Ｈ）レベルの信号を出力し且つ負であるときに
低（Ｌ）レベルの信号を出力する。第１のＡＮＤゲート
(46)は、ゲート制御信号発生回路(43)のゲート制御信号
ＶSGと正負判定回路(44)の出力信号との論理積信号を第
３の駆動信号ＶG3として駆動信号出力端子(e)を介して
出力する。第２のＡＮＤゲート(47)は、ゲート制御信号
発生回路(43)のゲート制御信号ＶSGと反転器(45)の出力
信号との論理積信号を第４の駆動信号ＶG4として駆動信
号出力端子(f)を介して出力する。
【０００６】図１３に示すように、第１の駆動回路(18)
は、一対の電源入力端子(g)及び(h)間に直列に接続され
たＮＰＮ型トランジスタ(48)及びＰＮＰ型トランジスタ
(49)を備えている。ＮＰＮ型トランジスタ(48)及びＰＮ
Ｐ型トランジスタ(49)のベース端子の接続点は、駆動信
号入力端子(i)に接続され、ＮＰＮ型トランジスタ(48)
及びＰＮＰ型トランジスタ(49)のエミッタ端子の接続点
が駆動信号出力端子(j)に接続される。第２〜第４の駆
動回路(19)〜(21)も第１の駆動回路(18)と同一の構成を
有する。
は、一対の電源入力端子(g)及び(h)間に直列に接続され
たＮＰＮ型トランジスタ(48)及びＰＮＰ型トランジスタ
(49)を備えている。ＮＰＮ型トランジスタ(48)及びＰＮ
Ｐ型トランジスタ(49)のベース端子の接続点は、駆動信
号入力端子(i)に接続され、ＮＰＮ型トランジスタ(48)
及びＰＮＰ型トランジスタ(49)のエミッタ端子の接続点
が駆動信号出力端子(j)に接続される。第２〜第４の駆
動回路(19)〜(21)も第１の駆動回路(18)と同一の構成を
有する。
【０００７】図１０に示すインバータ装置を駆動する際
に、メインスイッチ(60)をオンにして駆動用電源(22)か
ら交流変換制御回路(17)の各部に電力を供給すると、交
流変換制御回路(17)の第１の駆動信号発生回路(36)から
第１の駆動信号ＶG1が第１の駆動回路(18)及び第４の駆
動回路(21)に出力されると共に、第２の駆動信号発生回
路(38)から第２の駆動信号ＶG2が第２の駆動回路(19)及
び第３の駆動回路(20)に出力される。また、第１及び第
３の駆動回路(18)、(20)の各電源入力端子(g)及び(h)は
駆動用電源(22)に接続されているため、第１及び第３の
駆動回路(18)、(20)に駆動用の直流電圧ＶDRが印加さ
れ、交流変換制御回路(17)からの第１及び第２の駆動信
号ＶG1、ＶG2がそれぞれ第１及び第３の駆動回路(18)、
(20)に付与されているので、第１及び第３の駆動回路(1
8)、(20)を介して第１及び第３のＭＯＳ-ＦＥＴ(8)、(1
0)のゲート端子に制御電圧が印加される。このため、第
１及び第３のＭＯＳ-ＦＥＴ(8)、(10)が交互にオン・オ
フ動作を開始する。
に、メインスイッチ(60)をオンにして駆動用電源(22)か
ら交流変換制御回路(17)の各部に電力を供給すると、交
流変換制御回路(17)の第１の駆動信号発生回路(36)から
第１の駆動信号ＶG1が第１の駆動回路(18)及び第４の駆
動回路(21)に出力されると共に、第２の駆動信号発生回
路(38)から第２の駆動信号ＶG2が第２の駆動回路(19)及
び第３の駆動回路(20)に出力される。また、第１及び第
３の駆動回路(18)、(20)の各電源入力端子(g)及び(h)は
駆動用電源(22)に接続されているため、第１及び第３の
駆動回路(18)、(20)に駆動用の直流電圧ＶDRが印加さ
れ、交流変換制御回路(17)からの第１及び第２の駆動信
号ＶG1、ＶG2がそれぞれ第１及び第３の駆動回路(18)、
(20)に付与されているので、第１及び第３の駆動回路(1
8)、(20)を介して第１及び第３のＭＯＳ-ＦＥＴ(8)、(1
0)のゲート端子に制御電圧が印加される。このため、第
１及び第３のＭＯＳ-ＦＥＴ(8)、(10)が交互にオン・オ
フ動作を開始する。
【０００８】第１のＭＯＳ-ＦＥＴ(8)がオン状態のと
き、駆動用電源(22)から第１のチャージポンプ回路(29)
のダイオード(23)、コンデンサ(26)を経て第１のＭＯＳ
-ＦＥＴ(8)に電流が流れ、第１のチャージポンプ回路(2
9)のコンデンサ(26)が駆動用電源(22)の電圧ＶDRまで充
電される。同様に、第３のＭＯＳ-ＦＥＴ(10)がオン状
態のとき、駆動用電源(22)から第２のチャージポンプ回
路(30)のダイオード(24)、コンデンサ(27)を経て第３の
ＭＯＳ-ＦＥＴ(10)に電流が流れ、第２のチャージポン
プ回路(30)のコンデンサ(27)が駆動用電源(22)の電圧Ｖ
DRまで充電される。第１及び第２のチャージポンプ回路
(29)、(30)のコンデンサ(26)、(27)の各々に充電された
電圧ＶDRはそれぞれ第２及び第４の駆動回路(19)、(21)
に供給され、交流変換制御回路(17)からの第１及び第２
の駆動信号ＶG1、ＶG2がそれぞれ第４及び第２の駆動回
路(21)、(19)に付与されているので、第４及び第２のＭ
ＯＳ-ＦＥＴ(11)、(9)のゲート端子に制御電圧が印加さ
れ、第４及び第２のＭＯＳ-ＦＥＴ(11)、(9)が交互にオ
ン・オフ動作を開始する。
き、駆動用電源(22)から第１のチャージポンプ回路(29)
のダイオード(23)、コンデンサ(26)を経て第１のＭＯＳ
-ＦＥＴ(8)に電流が流れ、第１のチャージポンプ回路(2
9)のコンデンサ(26)が駆動用電源(22)の電圧ＶDRまで充
電される。同様に、第３のＭＯＳ-ＦＥＴ(10)がオン状
態のとき、駆動用電源(22)から第２のチャージポンプ回
路(30)のダイオード(24)、コンデンサ(27)を経て第３の
ＭＯＳ-ＦＥＴ(10)に電流が流れ、第２のチャージポン
プ回路(30)のコンデンサ(27)が駆動用電源(22)の電圧Ｖ
DRまで充電される。第１及び第２のチャージポンプ回路
(29)、(30)のコンデンサ(26)、(27)の各々に充電された
電圧ＶDRはそれぞれ第２及び第４の駆動回路(19)、(21)
に供給され、交流変換制御回路(17)からの第１及び第２
の駆動信号ＶG1、ＶG2がそれぞれ第４及び第２の駆動回
路(21)、(19)に付与されているので、第４及び第２のＭ
ＯＳ-ＦＥＴ(11)、(9)のゲート端子に制御電圧が印加さ
れ、第４及び第２のＭＯＳ-ＦＥＴ(11)、(9)が交互にオ
ン・オフ動作を開始する。
【０００９】第２のＭＯＳ-ＦＥＴ(9)がオン状態のと
き、第１のチャージポンプ回路(29)のコンデンサ(26)か
ら第３のチャージポンプ回路(31)のダイオード(25)、コ
ンデンサ(28)を経て第２のＭＯＳ-ＦＥＴ(9)に電流が流
れ、第１のチャージポンプ回路(29)のコンデンサ(26)に
蓄積されていた電荷が第３のチャージポンプ回路(31)の
コンデンサ(28)に移り、コンデンサ(28)が駆動用電源(2
2)の電圧ＶDRまで充電される。このとき、第３のチャー
ジポンプ回路(31)のコンデンサ(28)に充電された電圧Ｖ
DRが整流制御回路(16)の電源入力端子(a)に供給されて
整流制御回路(16)は動作を開始し、直流電圧入力端子
(c)を介して入力される平滑コンデンサ(7)の直流電圧Ｖ
DCのレベルに応じたパルス幅のゲート制御信号ＶSGがゲ
ート制御信号発生回路(43)から出力される。また、商用
交流入力端子(d)を介して正負判定回路(44)に商用交流
電源(1)の商用交流電圧ＶINが入力され、商用交流電圧
ＶINの極性が正又は負のとき、高レベル又は低レベルの
信号を出力する。正負判定回路(44)の出力信号は、直接
及び反転器(45)を介してそれぞれゲート制御信号発生回
路(43)のゲート制御信号ＶSGと共に第１及び第２のＡＮ
Ｄゲート(46)、(47)に入力される。
き、第１のチャージポンプ回路(29)のコンデンサ(26)か
ら第３のチャージポンプ回路(31)のダイオード(25)、コ
ンデンサ(28)を経て第２のＭＯＳ-ＦＥＴ(9)に電流が流
れ、第１のチャージポンプ回路(29)のコンデンサ(26)に
蓄積されていた電荷が第３のチャージポンプ回路(31)の
コンデンサ(28)に移り、コンデンサ(28)が駆動用電源(2
2)の電圧ＶDRまで充電される。このとき、第３のチャー
ジポンプ回路(31)のコンデンサ(28)に充電された電圧Ｖ
DRが整流制御回路(16)の電源入力端子(a)に供給されて
整流制御回路(16)は動作を開始し、直流電圧入力端子
(c)を介して入力される平滑コンデンサ(7)の直流電圧Ｖ
DCのレベルに応じたパルス幅のゲート制御信号ＶSGがゲ
ート制御信号発生回路(43)から出力される。また、商用
交流入力端子(d)を介して正負判定回路(44)に商用交流
電源(1)の商用交流電圧ＶINが入力され、商用交流電圧
ＶINの極性が正又は負のとき、高レベル又は低レベルの
信号を出力する。正負判定回路(44)の出力信号は、直接
及び反転器(45)を介してそれぞれゲート制御信号発生回
路(43)のゲート制御信号ＶSGと共に第１及び第２のＡＮ
Ｄゲート(46)、(47)に入力される。
【００１０】商用交流電源(1)の商用交流電圧ＶINの極
性が正のときは、正負判定回路(44)から高レベルの信号
が出力されるため、第１のＡＮＤゲート(46)から出力さ
れる論理積信号はゲート制御信号発生回路(43)のゲート
制御信号ＶSGと等しくなり、平滑コンデンサ(7)の直流
電圧ＶDCのレベルに応じたパルス幅の第３の駆動信号Ｖ
G3が駆動信号出力端子(e)から出力される。一方、第２
のＡＮＤゲート(47)から出力される論理積信号は低レベ
ルとなるので、駆動信号出力端子(f)から出力される第
４の駆動信号ＶG4は低レベル一定となる。整流制御回路
(16)の駆動信号出力端子(e)、(f)から出力される第３及
び第４の駆動信号ＶG3、ＶG4はそれぞれ直流変換回路
(2)内の第１及び第２のサイリスタ(3)、(4)の各ゲート
端子に付与され、平滑コンデンサ(7)の直流電圧ＶDCに
応じて第１のサイリスタ(3)がオン・オフ制御されると
共に第２のサイリスタ(4)がオフ状態となる。このと
き、商用交流電源(1)から第１のサイリスタ(3)、平滑コ
ンデンサ(7)及び第２のダイオード(6)の経路で電流が流
れ、平滑コンデンサ(7)が図示の極性で一定の電圧ＶDC
に充電される。逆に、商用交流電源(1)の商用交流電圧
ＶINの極性が負のときは正負判定回路(44)から低レベル
の信号が出力されるため、第１のＡＮＤゲート(46)から
出力される論理積信号は低レベルとなり、駆動信号出力
端子(e)から出力される第３の駆動信号ＶG3は低レベル
一定となる。一方、第２のＡＮＤゲート(47)から出力さ
れる論理積信号はゲート制御信号発生回路(43)のゲート
制御信号ＶSGと等しくなるので、平滑コンデンサ(7)の
直流電圧ＶDCのレベルに応じたパルス幅の第４の駆動信
号ＶG4が駆動信号出力端子(f)から出力される。整流制
御回路(16)の駆動信号出力端子(e)、(f)から出力される
第３及び第４の駆動信号ＶG3、ＶG4はそれぞれ直流変換
回路(2)内の第１及び第２のサイリスタ(3)、(4)の各ゲ
ート端子に付与され、第１のサイリスタ(3)がオフ状態
となると共に平滑コンデンサ(7)の直流電圧ＶDCに応じ
て第２のサイリスタ(4)がオン・オフ制御される。この
とき、商用交流電源(1)から第２のサイリスタ(4)、平滑
コンデンサ(7)及び第１のダイオード(5)の経路で電流が
流れ、平滑コンデンサ(7)が図示の極性で一定の電圧Ｖ
DCに充電される。これにより、商用交流電源(1)の商用
交流電圧ＶINが直流変換回路(2)にて直流電圧に変換さ
れ、直流変換回路(2)から平滑コンデンサ(7)を介して一
定レベルの直流電圧ＶDCが出力される。
性が正のときは、正負判定回路(44)から高レベルの信号
が出力されるため、第１のＡＮＤゲート(46)から出力さ
れる論理積信号はゲート制御信号発生回路(43)のゲート
制御信号ＶSGと等しくなり、平滑コンデンサ(7)の直流
電圧ＶDCのレベルに応じたパルス幅の第３の駆動信号Ｖ
G3が駆動信号出力端子(e)から出力される。一方、第２
のＡＮＤゲート(47)から出力される論理積信号は低レベ
ルとなるので、駆動信号出力端子(f)から出力される第
４の駆動信号ＶG4は低レベル一定となる。整流制御回路
(16)の駆動信号出力端子(e)、(f)から出力される第３及
び第４の駆動信号ＶG3、ＶG4はそれぞれ直流変換回路
(2)内の第１及び第２のサイリスタ(3)、(4)の各ゲート
端子に付与され、平滑コンデンサ(7)の直流電圧ＶDCに
応じて第１のサイリスタ(3)がオン・オフ制御されると
共に第２のサイリスタ(4)がオフ状態となる。このと
き、商用交流電源(1)から第１のサイリスタ(3)、平滑コ
ンデンサ(7)及び第２のダイオード(6)の経路で電流が流
れ、平滑コンデンサ(7)が図示の極性で一定の電圧ＶDC
に充電される。逆に、商用交流電源(1)の商用交流電圧
ＶINの極性が負のときは正負判定回路(44)から低レベル
の信号が出力されるため、第１のＡＮＤゲート(46)から
出力される論理積信号は低レベルとなり、駆動信号出力
端子(e)から出力される第３の駆動信号ＶG3は低レベル
一定となる。一方、第２のＡＮＤゲート(47)から出力さ
れる論理積信号はゲート制御信号発生回路(43)のゲート
制御信号ＶSGと等しくなるので、平滑コンデンサ(7)の
直流電圧ＶDCのレベルに応じたパルス幅の第４の駆動信
号ＶG4が駆動信号出力端子(f)から出力される。整流制
御回路(16)の駆動信号出力端子(e)、(f)から出力される
第３及び第４の駆動信号ＶG3、ＶG4はそれぞれ直流変換
回路(2)内の第１及び第２のサイリスタ(3)、(4)の各ゲ
ート端子に付与され、第１のサイリスタ(3)がオフ状態
となると共に平滑コンデンサ(7)の直流電圧ＶDCに応じ
て第２のサイリスタ(4)がオン・オフ制御される。この
とき、商用交流電源(1)から第２のサイリスタ(4)、平滑
コンデンサ(7)及び第１のダイオード(5)の経路で電流が
流れ、平滑コンデンサ(7)が図示の極性で一定の電圧Ｖ
DCに充電される。これにより、商用交流電源(1)の商用
交流電圧ＶINが直流変換回路(2)にて直流電圧に変換さ
れ、直流変換回路(2)から平滑コンデンサ(7)を介して一
定レベルの直流電圧ＶDCが出力される。
【００１１】直流変換回路(2)から平滑コンデンサ(7)を
介して出力される一定レベルの直流電圧ＶDCは、交流変
換回路(14)内の第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)
並びに第２及び第３のＭＯＳ-ＦＥＴ(9)、(10)のオン・
オフ動作により交流電圧に変換され、フィルタリアクト
ル(12)及びフィルタコンデンサ(13)を介して負荷(15)に
正弦波交流電圧ＶACが供給される。負荷(15)に供給され
る正弦波交流電圧ＶACは、交流変換制御回路(17)内の誤
差増幅器(33)の反転入力端子（−）に入力され、誤差増
幅器(33)にて正弦波交流電圧ＶACと非反転入力端子
（＋）に入力される基準正弦波発振器(32)の基準正弦波
信号ＶRAとのレベル差が検出され、このレベル差に応じ
て出力端子から誤差出力信号ＶAが出力される。誤差増
幅器(33)の誤差出力信号ＶAは、ＰＷＭコンパレータ(3
5)において三角波発振器(34)の基準三角波信号ＶTと比
較され、誤差出力信号ＶAと基準三角波信号ＶTとの関係
がＶA＞ＶTのときに低レベルとなり、ＶA＜ＶTのときに
高レベルとなるパルス列信号がＰＷＭコンパレータ(35)
から出力されＰＷＭ変調信号ＶPWMを形成する。ＰＷＭ
コンパレータ(35)のＰＷＭ変調信号ＶPWMは、第１の駆
動信号発生回路(36)に直接入力されると共に反転器(37)
を介して第２の駆動信号発生回路(38)に入力され、各々
の駆動信号発生回路(36)、(38)にてデッドタイムｔDが
付加されてそれぞれ図１４(Ａ)及び(Ｂ)に示す第１及び
第２の駆動信号ＶG1、ＶG2が形成される。交流変換制御
回路(17)では、負荷(15)に供給される正弦波交流電圧Ｖ
ACが所定のレベルより高いと、パルス幅の狭い第１及び
第２の駆動信号ＶG1、ＶG2を形成して第１〜第４の駆動
回路(18)〜(21)から第１〜第４のＭＯＳ-ＦＥＴ(8)〜(1
1)に付与されるゲート出力のパルス幅を狭め、これによ
り、正弦波交流電圧ＶACのレベルを低減することができ
る。逆に、負荷(15)に供給される正弦波交流電圧ＶACが
所定のレベルより低いと、パルス幅の広い第１及び第２
の駆動信号ＶG1、ＶG2を形成して第１〜第４の駆動回路
(18)〜(21)から第１〜第４のＭＯＳ-ＦＥＴ(8)〜(11)に
付与されるゲート出力のパルス幅を広げ、これにより、
正弦波交流電圧ＶACのレベルを増大することができる。
したがって、交流変換制御回路(17)から出力される第１
及び第２の駆動信号ＶG1、ＶG2により、負荷(15)の正弦
波交流電圧ＶACに応じて交流変換回路(14)内の第１及び
第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭ
ＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御され、フ
ィルタリアクトル(12)及びフィルタコンデンサ(13)を介
して高安定な単相の正弦波交流電力が負荷(15)に供給さ
れる。
介して出力される一定レベルの直流電圧ＶDCは、交流変
換回路(14)内の第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)
並びに第２及び第３のＭＯＳ-ＦＥＴ(9)、(10)のオン・
オフ動作により交流電圧に変換され、フィルタリアクト
ル(12)及びフィルタコンデンサ(13)を介して負荷(15)に
正弦波交流電圧ＶACが供給される。負荷(15)に供給され
る正弦波交流電圧ＶACは、交流変換制御回路(17)内の誤
差増幅器(33)の反転入力端子（−）に入力され、誤差増
幅器(33)にて正弦波交流電圧ＶACと非反転入力端子
（＋）に入力される基準正弦波発振器(32)の基準正弦波
信号ＶRAとのレベル差が検出され、このレベル差に応じ
て出力端子から誤差出力信号ＶAが出力される。誤差増
幅器(33)の誤差出力信号ＶAは、ＰＷＭコンパレータ(3
5)において三角波発振器(34)の基準三角波信号ＶTと比
較され、誤差出力信号ＶAと基準三角波信号ＶTとの関係
がＶA＞ＶTのときに低レベルとなり、ＶA＜ＶTのときに
高レベルとなるパルス列信号がＰＷＭコンパレータ(35)
から出力されＰＷＭ変調信号ＶPWMを形成する。ＰＷＭ
コンパレータ(35)のＰＷＭ変調信号ＶPWMは、第１の駆
動信号発生回路(36)に直接入力されると共に反転器(37)
を介して第２の駆動信号発生回路(38)に入力され、各々
の駆動信号発生回路(36)、(38)にてデッドタイムｔDが
付加されてそれぞれ図１４(Ａ)及び(Ｂ)に示す第１及び
第２の駆動信号ＶG1、ＶG2が形成される。交流変換制御
回路(17)では、負荷(15)に供給される正弦波交流電圧Ｖ
ACが所定のレベルより高いと、パルス幅の狭い第１及び
第２の駆動信号ＶG1、ＶG2を形成して第１〜第４の駆動
回路(18)〜(21)から第１〜第４のＭＯＳ-ＦＥＴ(8)〜(1
1)に付与されるゲート出力のパルス幅を狭め、これによ
り、正弦波交流電圧ＶACのレベルを低減することができ
る。逆に、負荷(15)に供給される正弦波交流電圧ＶACが
所定のレベルより低いと、パルス幅の広い第１及び第２
の駆動信号ＶG1、ＶG2を形成して第１〜第４の駆動回路
(18)〜(21)から第１〜第４のＭＯＳ-ＦＥＴ(8)〜(11)に
付与されるゲート出力のパルス幅を広げ、これにより、
正弦波交流電圧ＶACのレベルを増大することができる。
したがって、交流変換制御回路(17)から出力される第１
及び第２の駆動信号ＶG1、ＶG2により、負荷(15)の正弦
波交流電圧ＶACに応じて交流変換回路(14)内の第１及び
第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭ
ＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御され、フ
ィルタリアクトル(12)及びフィルタコンデンサ(13)を介
して高安定な単相の正弦波交流電力が負荷(15)に供給さ
れる。
【００１２】
【発明が解決しようとする課題】ところで、図１０に示
す従来のインバータ装置では、小形・軽量化及び低コス
ト化を図るため、交流変換回路(14)の第１〜第４の駆動
回路(18)〜(21)、交流変換制御回路(17)及び直流変換回
路(2)の整流制御回路(16)の駆動用電力を１つの駆動用
電源(22)で賄っている。交流変換回路(14)内の第１及び
第３の駆動回路(18)、(20)の基準電位は駆動用電源(22)
の基準電位と共通であるため、駆動用電源(22)から直接
第１及び第３の駆動回路(18)、(20)に駆動用電力を供給
できる。しかし、第２及び第４の駆動回路(19)、(21)の
基準電位は駆動用電源(22)の基準電位と異なるため、駆
動用電源(22)からそれぞれ第１のチャージポンプ回路(2
9)及び第１のＭＯＳ-ＦＥＴ(8)並びに第２のチャージポ
ンプ回路(30)及び第３のＭＯＳ-ＦＥＴ(10)を介して第
２及び第４の駆動回路(19)、(21)に駆動用電力を供給し
ている。更に、第１のチャージポンプ回路(29)のコンデ
ンサ(26)の蓄積電荷を第２のＭＯＳ-ＦＥＴ(9)を介して
第３のチャージポンプ回路(31)のコンデンサ(28)に移す
ことにより、整流制御回路(16)の駆動用電力を得てい
る。このため、交流変換回路(14)の第１及び第４のＭＯ
Ｓ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥ
Ｔ(9)、(10)がオン・オフ動作を開始した後に整流制御
回路(16)が駆動され、これにより直流変換回路(2)から
平滑コンデンサ(7)を介して直流電圧Ｖ DCが出力され
る。したがって、直流変換回路(2)から平滑コンデンサ
(7)を介して出力される直流電圧ＶDCが十分に立ち上が
り定常状態となる前に交流変換回路(14)が動作を開始す
るため、インバータ装置の起動時に低いレベルの正弦波
交流電圧ＶACが交流変換回路(14)から負荷(15)に供給さ
れる。この正弦波交流電圧ＶACは、負荷(15)が正常動作
する最低動作電圧より低いため、負荷(15)が誤動作する
原因となった。
す従来のインバータ装置では、小形・軽量化及び低コス
ト化を図るため、交流変換回路(14)の第１〜第４の駆動
回路(18)〜(21)、交流変換制御回路(17)及び直流変換回
路(2)の整流制御回路(16)の駆動用電力を１つの駆動用
電源(22)で賄っている。交流変換回路(14)内の第１及び
第３の駆動回路(18)、(20)の基準電位は駆動用電源(22)
の基準電位と共通であるため、駆動用電源(22)から直接
第１及び第３の駆動回路(18)、(20)に駆動用電力を供給
できる。しかし、第２及び第４の駆動回路(19)、(21)の
基準電位は駆動用電源(22)の基準電位と異なるため、駆
動用電源(22)からそれぞれ第１のチャージポンプ回路(2
9)及び第１のＭＯＳ-ＦＥＴ(8)並びに第２のチャージポ
ンプ回路(30)及び第３のＭＯＳ-ＦＥＴ(10)を介して第
２及び第４の駆動回路(19)、(21)に駆動用電力を供給し
ている。更に、第１のチャージポンプ回路(29)のコンデ
ンサ(26)の蓄積電荷を第２のＭＯＳ-ＦＥＴ(9)を介して
第３のチャージポンプ回路(31)のコンデンサ(28)に移す
ことにより、整流制御回路(16)の駆動用電力を得てい
る。このため、交流変換回路(14)の第１及び第４のＭＯ
Ｓ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥ
Ｔ(9)、(10)がオン・オフ動作を開始した後に整流制御
回路(16)が駆動され、これにより直流変換回路(2)から
平滑コンデンサ(7)を介して直流電圧Ｖ DCが出力され
る。したがって、直流変換回路(2)から平滑コンデンサ
(7)を介して出力される直流電圧ＶDCが十分に立ち上が
り定常状態となる前に交流変換回路(14)が動作を開始す
るため、インバータ装置の起動時に低いレベルの正弦波
交流電圧ＶACが交流変換回路(14)から負荷(15)に供給さ
れる。この正弦波交流電圧ＶACは、負荷(15)が正常動作
する最低動作電圧より低いため、負荷(15)が誤動作する
原因となった。
【００１３】そこで、本発明は起動時の交流負荷の誤動
作を防止できるインバータ装置を提供することを目的と
する。
作を防止できるインバータ装置を提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明によるインバータ
装置は、交流電源(1)の交流電圧(VAC)を直流電圧(VDC)
に変換する直流変換回路(2)と、直流変換回路(2)の直流
出力を平滑化する平滑コンデンサ(7)と、平滑コンデン
サ(7)を介して直流変換回路(2)の直流出力を交流出力に
変換して交流出力を負荷(15)に供給する交流変換回路(1
4)とを備えている。交流変換回路(14)は、橋絡接続され
た複数対の交流変換用スイッチング素子(8)(9)、(10)(1
1)と、複数対の交流変換用スイッチング素子(8)(9)、(1
0)(11)を一対毎に交互にオン・オフ制御して負荷(15)へ
の交流出力を発生する交流変換制御手段(50)とを備え、
直流変換回路(2)は、整流スイッチング手段(3)、(4)
と、交流変換回路(14)の複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)のオン・オフ動作により駆動さ
れ且つ整流スイッチング手段(3)、(4)をオン・オフ制御
して平滑コンデンサ(7)への直流出力を発生する整流制
御手段(16)とを備えている。このインバータ装置の交流
変換制御手段(50)は、インバータ装置の起動時に複数対
の交流変換用スイッチング素子(8)(9)、(10)(11)の何れ
か一対のみを交互にオン・オフ制御して整流制御手段(1
6)を駆動し、直流変換回路(2)から平滑コンデンサ(7)を
介して出力される直流電圧(VDC)がある一定のレベルに
達したとき又はインバータ装置を起動してからある一定
の時間が経過したときに複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)を一対毎に交互にオン・オフ制
御する。
装置は、交流電源(1)の交流電圧(VAC)を直流電圧(VDC)
に変換する直流変換回路(2)と、直流変換回路(2)の直流
出力を平滑化する平滑コンデンサ(7)と、平滑コンデン
サ(7)を介して直流変換回路(2)の直流出力を交流出力に
変換して交流出力を負荷(15)に供給する交流変換回路(1
4)とを備えている。交流変換回路(14)は、橋絡接続され
た複数対の交流変換用スイッチング素子(8)(9)、(10)(1
1)と、複数対の交流変換用スイッチング素子(8)(9)、(1
0)(11)を一対毎に交互にオン・オフ制御して負荷(15)へ
の交流出力を発生する交流変換制御手段(50)とを備え、
直流変換回路(2)は、整流スイッチング手段(3)、(4)
と、交流変換回路(14)の複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)のオン・オフ動作により駆動さ
れ且つ整流スイッチング手段(3)、(4)をオン・オフ制御
して平滑コンデンサ(7)への直流出力を発生する整流制
御手段(16)とを備えている。このインバータ装置の交流
変換制御手段(50)は、インバータ装置の起動時に複数対
の交流変換用スイッチング素子(8)(9)、(10)(11)の何れ
か一対のみを交互にオン・オフ制御して整流制御手段(1
6)を駆動し、直流変換回路(2)から平滑コンデンサ(7)を
介して出力される直流電圧(VDC)がある一定のレベルに
達したとき又はインバータ装置を起動してからある一定
の時間が経過したときに複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)を一対毎に交互にオン・オフ制
御する。
【００１５】本発明の実施の形態では、基準電圧(VRD)
を発生する基準電圧発生手段(51)と、直流変換回路(2)
から平滑コンデンサ(7)を介して出力される直流電圧(V
DC)と基準電圧(VRD)とを比較する比較手段(55)とが交流
変換制御手段(50)に設けられる。比較手段(55)は、直流
電圧(VDC)が基準電圧(VRD)に満たないとき、複数対の交
流変換用スイッチング素子(8)(9)、(10)(11)の何れか一
対のみを交互にオン・オフ制御して直流変換回路(2)を
流れる電流により平滑コンデンサ(7)を充電し、直流電
圧(VDC)が基準電圧(VRD)以上のときに複数対の交流変換
用スイッチング素子(8)(9)、(10)(11)を一対毎に交互に
オン・オフ制御する。
を発生する基準電圧発生手段(51)と、直流変換回路(2)
から平滑コンデンサ(7)を介して出力される直流電圧(V
DC)と基準電圧(VRD)とを比較する比較手段(55)とが交流
変換制御手段(50)に設けられる。比較手段(55)は、直流
電圧(VDC)が基準電圧(VRD)に満たないとき、複数対の交
流変換用スイッチング素子(8)(9)、(10)(11)の何れか一
対のみを交互にオン・オフ制御して直流変換回路(2)を
流れる電流により平滑コンデンサ(7)を充電し、直流電
圧(VDC)が基準電圧(VRD)以上のときに複数対の交流変換
用スイッチング素子(8)(9)、(10)(11)を一対毎に交互に
オン・オフ制御する。
【００１６】インバータ装置の起動時に、比較手段(55)
は直流変換回路(2)から平滑コンデンサ(7)を介して出力
される直流電圧(VDC)と基準電源(51)の基準電圧(VRD)と
を比較する。直流電圧(VDC)が基準電圧(VRD)に満たない
とき、比較手段(55)は、複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)の何れか一対のみを交互にオン
・オフ制御して整流制御手段(16)を駆動し、直流変換回
路(2)を流れる電流により平滑コンデンサ(7)を充電す
る。複数対の交流変換用スイッチング素子(8)(9)、(10)
(11)の何れか一対のみを交互にオン・オフ制御するの
で、負荷(15)への交流出力は発生しない。このように、
インバータ装置の起動時に直流変換回路(2)から平滑コ
ンデンサ(7)を介して出力される直流電圧(VDC)がある一
定のレベルに到達せず、基準電圧発生手段(51)の基準電
圧(VRD)よりも低いときは、交流変換回路(14)から負荷
(15)に交流電力が供給されないため、インバータ装置の
起動時の交流負荷の誤動作を防止できる。
は直流変換回路(2)から平滑コンデンサ(7)を介して出力
される直流電圧(VDC)と基準電源(51)の基準電圧(VRD)と
を比較する。直流電圧(VDC)が基準電圧(VRD)に満たない
とき、比較手段(55)は、複数対の交流変換用スイッチン
グ素子(8)(9)、(10)(11)の何れか一対のみを交互にオン
・オフ制御して整流制御手段(16)を駆動し、直流変換回
路(2)を流れる電流により平滑コンデンサ(7)を充電す
る。複数対の交流変換用スイッチング素子(8)(9)、(10)
(11)の何れか一対のみを交互にオン・オフ制御するの
で、負荷(15)への交流出力は発生しない。このように、
インバータ装置の起動時に直流変換回路(2)から平滑コ
ンデンサ(7)を介して出力される直流電圧(VDC)がある一
定のレベルに到達せず、基準電圧発生手段(51)の基準電
圧(VRD)よりも低いときは、交流変換回路(14)から負荷
(15)に交流電力が供給されないため、インバータ装置の
起動時の交流負荷の誤動作を防止できる。
【００１７】直流変換回路(2)を流れる電流により平滑
コンデンサ(7)が十分に充電されてその直流電圧(VDC)が
ある一定のレベルに達し、基準電圧発生手段(51)の基準
電圧(VRD)以上となったとき、比較手段(55)は、複数対
の交流変換用スイッチング素子(8)(9)、(10)(11)を一対
毎に交互にオン・オフ制御するので、平滑コンデンサ
(7)を介して直流変換回路(2)の直流出力を交流出力に変
換して交流出力を負荷(15)に供給することができる。
コンデンサ(7)が十分に充電されてその直流電圧(VDC)が
ある一定のレベルに達し、基準電圧発生手段(51)の基準
電圧(VRD)以上となったとき、比較手段(55)は、複数対
の交流変換用スイッチング素子(8)(9)、(10)(11)を一対
毎に交互にオン・オフ制御するので、平滑コンデンサ
(7)を介して直流変換回路(2)の直流出力を交流出力に変
換して交流出力を負荷(15)に供給することができる。
【００１８】交流変換回路(14)は、第１及び第４の駆動
回路(18)、(21)並びに第２及び第３の駆動回路(19)、(2
0)を備えている。交流変換制御手段(50)は、負荷(15)へ
の交流出力に基づいてパルス幅制御した駆動信号
(VG1)、(VG2)を第１及び第４の駆動回路(18)、(21)又は
第２及び第３の駆動回路(19)、(20)の一方に付与する第
１の駆動信号発生回路(36)及び第２の駆動信号発生回路
(38)を備えている。比較手段(55)は、直流電圧(VDC)が
基準電圧(VRD)以上のときにのみ、第１の駆動信号発生
回路(36)及び第２の駆動信号発生回路(38)から発生する
駆動信号(VG1)、(VG2)を第１及び第４の駆動回路(18)、
(21)又は第２及び第３の駆動回路(19)、(20)の他方に付
与する。比較手段(55)は、平滑コンデンサ(7)及び基準
電圧発生手段(51)に接続された入力端子を有するコンパ
レータ(52)と、コンパレータ(52)及び第１の駆動信号発
生回路(36)及び第２の駆動信号発生回路(38)に接続され
たゲート回路(55a)とを備えている。ゲート回路(55a)は
第１及び第４の駆動回路(18)、(21)又は第２及び第３の
駆動回路(19)、(20)の他方に駆動信号(VG1)、(VG2)を付
与する。
回路(18)、(21)並びに第２及び第３の駆動回路(19)、(2
0)を備えている。交流変換制御手段(50)は、負荷(15)へ
の交流出力に基づいてパルス幅制御した駆動信号
(VG1)、(VG2)を第１及び第４の駆動回路(18)、(21)又は
第２及び第３の駆動回路(19)、(20)の一方に付与する第
１の駆動信号発生回路(36)及び第２の駆動信号発生回路
(38)を備えている。比較手段(55)は、直流電圧(VDC)が
基準電圧(VRD)以上のときにのみ、第１の駆動信号発生
回路(36)及び第２の駆動信号発生回路(38)から発生する
駆動信号(VG1)、(VG2)を第１及び第４の駆動回路(18)、
(21)又は第２及び第３の駆動回路(19)、(20)の他方に付
与する。比較手段(55)は、平滑コンデンサ(7)及び基準
電圧発生手段(51)に接続された入力端子を有するコンパ
レータ(52)と、コンパレータ(52)及び第１の駆動信号発
生回路(36)及び第２の駆動信号発生回路(38)に接続され
たゲート回路(55a)とを備えている。ゲート回路(55a)は
第１及び第４の駆動回路(18)、(21)又は第２及び第３の
駆動回路(19)、(20)の他方に駆動信号(VG1)、(VG2)を付
与する。
【００１９】また、本発明の別の実施の形態では、イン
バータ装置を起動してからある一定の時間が経過したと
きに駆動信号(VG1)、(VG2)を出力するタイマ手段(64)が
交流変換制御手段(50)に設けられる。交流変換制御手段
(50)は、タイマ手段(64)から駆動信号(VG1)、(VG2)が出
力されたときに複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)を一対毎に交互にオン・オフ制御す
る。
バータ装置を起動してからある一定の時間が経過したと
きに駆動信号(VG1)、(VG2)を出力するタイマ手段(64)が
交流変換制御手段(50)に設けられる。交流変換制御手段
(50)は、タイマ手段(64)から駆動信号(VG1)、(VG2)が出
力されたときに複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)を一対毎に交互にオン・オフ制御す
る。
【００２０】インバータ装置の起動時は、交流変換制御
手段(50)により複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)の何れか一対のみを交互にオン・オフ
制御して整流制御手段(16)を駆動し、整流制御手段(16)
により直流変換回路(2)の整流スイッチング手段(3)、
(4)の各々をオン・オフ制御して平滑コンデンサ(7)への
直流出力を発生する。交流変換回路(14)の複数対の交流
変換用スイッチング素子(8)(9)、(10)(11)の何れか一対
のみを交互にオン・オフ制御するので、負荷(15)への交
流出力は発生しない。このように、直流変換回路(2)か
ら平滑コンデンサ(7)を介して出力される直流電圧(VDC)
が不安定なインバータ装置の起動時には、交流変換回路
(14)から負荷(15)に交流電力が供給されないため、イン
バータ装置の起動時の交流負荷の誤動作を防止できる。
手段(50)により複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)の何れか一対のみを交互にオン・オフ
制御して整流制御手段(16)を駆動し、整流制御手段(16)
により直流変換回路(2)の整流スイッチング手段(3)、
(4)の各々をオン・オフ制御して平滑コンデンサ(7)への
直流出力を発生する。交流変換回路(14)の複数対の交流
変換用スイッチング素子(8)(9)、(10)(11)の何れか一対
のみを交互にオン・オフ制御するので、負荷(15)への交
流出力は発生しない。このように、直流変換回路(2)か
ら平滑コンデンサ(7)を介して出力される直流電圧(VDC)
が不安定なインバータ装置の起動時には、交流変換回路
(14)から負荷(15)に交流電力が供給されないため、イン
バータ装置の起動時の交流負荷の誤動作を防止できる。
【００２１】インバータ装置を起動してからある一定の
時間が経過し、平滑コンデンサ(7)の直流電圧(VDC)が安
定状態となったとき、タイマ手段(64)から駆動信号
(VG1)、(VG2)を出力する。このとき、交流変換制御手段
(50)は複数対の交流変換用スイッチング素子(8)(9)、(1
0)(11)を一対毎に交互にオン・オフ制御するので、平滑
コンデンサ(7)を介して直流変換回路(2)の直流出力を交
流出力に変換して交流出力を負荷(15)に供給することが
できる。
時間が経過し、平滑コンデンサ(7)の直流電圧(VDC)が安
定状態となったとき、タイマ手段(64)から駆動信号
(VG1)、(VG2)を出力する。このとき、交流変換制御手段
(50)は複数対の交流変換用スイッチング素子(8)(9)、(1
0)(11)を一対毎に交互にオン・オフ制御するので、平滑
コンデンサ(7)を介して直流変換回路(2)の直流出力を交
流出力に変換して交流出力を負荷(15)に供給することが
できる。
【００２２】交流変換回路(14)は、第１及び第４の駆動
回路(18)、(21)並びに第２及び第３の駆動回路(19)、(2
0)を備えている。交流変換制御手段(50)は、負荷(15)へ
の交流出力に基づいてパルス幅制御した駆動信号
(VG1)、(VG2)を第１及び第４の駆動回路(18)、(21)又は
第２及び第３の駆動回路(19)、(20)の一方に付与する第
１の駆動信号発生回路(36)及び第２の駆動信号発生回路
(38)を備えている。タイマ手段(64)は、平滑コンデンサ
(7)の直流電圧(VDC)が入力されてから所定の時間が経過
したときに第１の駆動信号発生回路(36)及び第２の駆動
信号発生回路(38)から発生する駆動信号(VG1)、(VG2)を
第１及び第４の駆動回路(18)、(21)又は第２及び第３の
駆動回路(19)、(20)の他方に付与する。タイマ手段(64)
は、インバータ装置を起動してからある一定の時間が経
過したときに出力信号(VH)を発生するタイマ回路(63)
と、タイマ回路(63)及び第１の駆動信号発生回路(36)及
び第２の駆動信号発生回路(38)に接続されたゲート回路
(55a)とを備えている。ゲート回路(55a)は、タイマ回路
(63)からの出力信号(VH)により第１及び第４の駆動回路
(18)、(21)又は第２及び第３の駆動回路(19)、(20)の他
方に駆動信号(VG1)、(VG2)を付与する。
回路(18)、(21)並びに第２及び第３の駆動回路(19)、(2
0)を備えている。交流変換制御手段(50)は、負荷(15)へ
の交流出力に基づいてパルス幅制御した駆動信号
(VG1)、(VG2)を第１及び第４の駆動回路(18)、(21)又は
第２及び第３の駆動回路(19)、(20)の一方に付与する第
１の駆動信号発生回路(36)及び第２の駆動信号発生回路
(38)を備えている。タイマ手段(64)は、平滑コンデンサ
(7)の直流電圧(VDC)が入力されてから所定の時間が経過
したときに第１の駆動信号発生回路(36)及び第２の駆動
信号発生回路(38)から発生する駆動信号(VG1)、(VG2)を
第１及び第４の駆動回路(18)、(21)又は第２及び第３の
駆動回路(19)、(20)の他方に付与する。タイマ手段(64)
は、インバータ装置を起動してからある一定の時間が経
過したときに出力信号(VH)を発生するタイマ回路(63)
と、タイマ回路(63)及び第１の駆動信号発生回路(36)及
び第２の駆動信号発生回路(38)に接続されたゲート回路
(55a)とを備えている。ゲート回路(55a)は、タイマ回路
(63)からの出力信号(VH)により第１及び第４の駆動回路
(18)、(21)又は第２及び第３の駆動回路(19)、(20)の他
方に駆動信号(VG1)、(VG2)を付与する。
【００２３】整流制御手段(16)は、平滑コンデンサ(7)
の電圧(VDC)に応じて直流変換回路(2)の整流スイッチン
グ手段(3)、(4)の各々をオン・オフ制御する。即ち、平
滑コンデンサ(7)の直流電圧(VDC)に応じたパルス幅の駆
動信号(VG3)、(VG4)により整流スイッチング手段(3)、
(4)の各々をオン・オフ制御することができる。
の電圧(VDC)に応じて直流変換回路(2)の整流スイッチン
グ手段(3)、(4)の各々をオン・オフ制御する。即ち、平
滑コンデンサ(7)の直流電圧(VDC)に応じたパルス幅の駆
動信号(VG3)、(VG4)により整流スイッチング手段(3)、
(4)の各々をオン・オフ制御することができる。
【００２４】更に、インバータ装置(A1)、(A2)を複数個
並列に接続し、複数個のインバータ装置(A1)、(A2)のう
ちの何れかのインバータ装置(A1)、(A2)を遅れて起動さ
せるとき、そのインバータ装置(A1)、(A2)の交流変換回
路(14)を構成する複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)のうちの何れか一対のみを異なる時間
の比率で交互にオン・オフ制御する。これにより、並列
接続された複数個のインバータ装置(A1)、(A2)のうち、
遅れて起動させたインバータ装置の交流変換回路(14)の
入力側での直流電圧(VDC)の異常な上昇を防止できる。
並列に接続し、複数個のインバータ装置(A1)、(A2)のう
ちの何れかのインバータ装置(A1)、(A2)を遅れて起動さ
せるとき、そのインバータ装置(A1)、(A2)の交流変換回
路(14)を構成する複数対の交流変換用スイッチング素子
(8)(9)、(10)(11)のうちの何れか一対のみを異なる時間
の比率で交互にオン・オフ制御する。これにより、並列
接続された複数個のインバータ装置(A1)、(A2)のうち、
遅れて起動させたインバータ装置の交流変換回路(14)の
入力側での直流電圧(VDC)の異常な上昇を防止できる。
【００２５】
【発明の実施の形態】以下、本発明によるインバータ装
置の一実施の形態を図１〜図４について説明する。但
し、これらの図面では図１０〜図１４に示す箇所と実質
的に同一の部分には同一の符号を付し、その説明を省略
する。図１に示すように、本実施の形態のインバータ装
置は、図１０に示す従来のインバータ装置の交流変換制
御回路(17)に、平滑コンデンサ(7)の直流電圧ＶDCの入
力端子と、第３及び第４の駆動回路(20)、(21)への駆動
信号としての論理積信号ＶA2、ＶA1の出力端子を付加し
た交流変換制御回路(50)を備えている。図２に示すよう
に、交流変換制御回路(50)は、基準電圧発生手段として
の基準電源(51)と、コンパレータ(52)と、第１のＡＮＤ
ゲート(53)と、第２のＡＮＤゲート(54)とを備えてい
る。第１のＡＮＤゲート(53)と第２のＡＮＤゲート(54)
はゲート回路(55a)を構成する。基準電源(51)は、直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCの基準値を制御する基準電圧ＶRDを発生す
る。コンパレータ(52)は、平滑コンデンサ(7)の直流電
圧ＶDCのレベルと基準電源(51)の基準電圧ＶRDのレベル
とを比較して直流電圧ＶDCのレベルと基準電圧ＶRDのレ
ベルとの関係がＶDC＜ＶRDのときは低レベルの比較出力
信号ＶCPを出力し且つＶDC≧ＶRDのときに高レベルの比
較出力信号ＶCPを出力する。第１のＡＮＤゲート(53)
は、第１の駆動信号発生回路(36)から出力される第１の
駆動信号ＶG1とコンパレータ(52)の比較出力信号ＶCPと
の論理積信号ＶA1を第４の駆動回路(21)に出力する。第
２のＡＮＤゲート(54)は、第２の駆動信号発生回路(38)
から出力される第２の駆動信号ＶG2とコンパレータ(52)
の比較出力信号ＶCPとの論理積信号ＶA2を第３の駆動回
路(20)に出力する。コンパレータ(52)、第１及び第２の
ＡＮＤゲート(53)、(54)は、平滑コンデンサ(7)の直流
電圧ＶDCが基準電源(51)の基準電圧(VRD)に満たないと
きは交流変換回路(14)内の第１及び第２の駆動回路(1
8)、(19)を介して第１及び第２のＭＯＳ-ＦＥＴ(8)、
(9)のみを交互にオン・オフ制御し、平滑コンデンサ(7)
の直流電圧ＶDCが基準電源(51)の基準電圧ＶRD以上のと
きに交流変換回路(14)内の第１及び第４の駆動回路(1
8)、(21)並びに第２及び第３の駆動回路(19)、(20)を介
して第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２
及び第３のＭＯＳ-ＦＥＴ(9)、(10)を一対毎に交互にオ
ン・オフ制御する比較手段(55)を構成する。その他の回
路構成は、図１０に示す従来のインバータ装置及び図１
１に示す従来の交流変換制御回路(17)と略同様である。
置の一実施の形態を図１〜図４について説明する。但
し、これらの図面では図１０〜図１４に示す箇所と実質
的に同一の部分には同一の符号を付し、その説明を省略
する。図１に示すように、本実施の形態のインバータ装
置は、図１０に示す従来のインバータ装置の交流変換制
御回路(17)に、平滑コンデンサ(7)の直流電圧ＶDCの入
力端子と、第３及び第４の駆動回路(20)、(21)への駆動
信号としての論理積信号ＶA2、ＶA1の出力端子を付加し
た交流変換制御回路(50)を備えている。図２に示すよう
に、交流変換制御回路(50)は、基準電圧発生手段として
の基準電源(51)と、コンパレータ(52)と、第１のＡＮＤ
ゲート(53)と、第２のＡＮＤゲート(54)とを備えてい
る。第１のＡＮＤゲート(53)と第２のＡＮＤゲート(54)
はゲート回路(55a)を構成する。基準電源(51)は、直流
変換回路(2)から平滑コンデンサ(7)を介して出力される
直流電圧ＶDCの基準値を制御する基準電圧ＶRDを発生す
る。コンパレータ(52)は、平滑コンデンサ(7)の直流電
圧ＶDCのレベルと基準電源(51)の基準電圧ＶRDのレベル
とを比較して直流電圧ＶDCのレベルと基準電圧ＶRDのレ
ベルとの関係がＶDC＜ＶRDのときは低レベルの比較出力
信号ＶCPを出力し且つＶDC≧ＶRDのときに高レベルの比
較出力信号ＶCPを出力する。第１のＡＮＤゲート(53)
は、第１の駆動信号発生回路(36)から出力される第１の
駆動信号ＶG1とコンパレータ(52)の比較出力信号ＶCPと
の論理積信号ＶA1を第４の駆動回路(21)に出力する。第
２のＡＮＤゲート(54)は、第２の駆動信号発生回路(38)
から出力される第２の駆動信号ＶG2とコンパレータ(52)
の比較出力信号ＶCPとの論理積信号ＶA2を第３の駆動回
路(20)に出力する。コンパレータ(52)、第１及び第２の
ＡＮＤゲート(53)、(54)は、平滑コンデンサ(7)の直流
電圧ＶDCが基準電源(51)の基準電圧(VRD)に満たないと
きは交流変換回路(14)内の第１及び第２の駆動回路(1
8)、(19)を介して第１及び第２のＭＯＳ-ＦＥＴ(8)、
(9)のみを交互にオン・オフ制御し、平滑コンデンサ(7)
の直流電圧ＶDCが基準電源(51)の基準電圧ＶRD以上のと
きに交流変換回路(14)内の第１及び第４の駆動回路(1
8)、(21)並びに第２及び第３の駆動回路(19)、(20)を介
して第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２
及び第３のＭＯＳ-ＦＥＴ(9)、(10)を一対毎に交互にオ
ン・オフ制御する比較手段(55)を構成する。その他の回
路構成は、図１０に示す従来のインバータ装置及び図１
１に示す従来の交流変換制御回路(17)と略同様である。
【００２６】上記の構成において、メインスイッチ(60)
をオンして交流変換制御回路(50)に電源を投入すると、
比較手段(55)内のコンパレータ(52)は直流変換回路(2)
から平滑コンデンサ(7)を介して出力される直流電圧Ｖ
DCと基準電源(51)の基準電圧ＶRDとを比較する。インバ
ータ装置の起動時には、直流変換回路(2)から平滑コン
デンサ(7)を介して出力される直流電圧ＶDCが基準電源
(51)の基準電圧ＶRDより低い（ＶDC＜ＶRD）ので、比較
手段(55)内のコンパレータ(52)から低（Ｌ）レベルの比
較出力信号ＶCPが出力される。この低レベルの比較出力
信号ＶCPは、第１及び第２の駆動信号発生回路(36)、(3
8)からの第１及び第２の駆動信号ＶG1、ＶG2と共にそれ
ぞれ第１及び第２のＡＮＤゲート(53)、(54)に入力され
る。このとき、第１及び第２のＡＮＤゲート(53)、(54)
から第４及び第３の駆動回路(21)、(20)にそれぞれ出力
される論理積信号ＶA1、ＶA2が図３(Ｄ)及び(Ｃ)に示す
ように共に低レベルとなり、第３及び第４の駆動回路(2
0)、(21)から第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)
の各ゲート端子に低レベルの論理積信号ＶA2、ＶA1が付
与されて第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)は共
にオフ状態を維持する。一方、第１及び第２の駆動回路
(18)、(19)にはそれぞれ図３(Ａ)及び(Ｂ)に示す第１及
び第２の駆動信号発生回路(36)、(38)からの第１及び第
２の駆動信号ＶG1、ＶG2が直接入力され、第１及び第２
の駆動回路(18)、(19)により第１及び第２のＭＯＳ-Ｆ
ＥＴ(8)、(9)が交互にオン・オフ制御される。したがっ
て、直流変換回路(2)から平滑コンデンサ(7)を介して出
力される直流電圧ＶDCが十分に立ち上がらず、基準電源
(51)の基準電圧ＶRDに満たないインバータ装置の起動時
は、第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)が交互にオ
ン・オフ制御されるのみであるから、交流変換回路(14)
から負荷(15)に交流電力が供給されない。
をオンして交流変換制御回路(50)に電源を投入すると、
比較手段(55)内のコンパレータ(52)は直流変換回路(2)
から平滑コンデンサ(7)を介して出力される直流電圧Ｖ
DCと基準電源(51)の基準電圧ＶRDとを比較する。インバ
ータ装置の起動時には、直流変換回路(2)から平滑コン
デンサ(7)を介して出力される直流電圧ＶDCが基準電源
(51)の基準電圧ＶRDより低い（ＶDC＜ＶRD）ので、比較
手段(55)内のコンパレータ(52)から低（Ｌ）レベルの比
較出力信号ＶCPが出力される。この低レベルの比較出力
信号ＶCPは、第１及び第２の駆動信号発生回路(36)、(3
8)からの第１及び第２の駆動信号ＶG1、ＶG2と共にそれ
ぞれ第１及び第２のＡＮＤゲート(53)、(54)に入力され
る。このとき、第１及び第２のＡＮＤゲート(53)、(54)
から第４及び第３の駆動回路(21)、(20)にそれぞれ出力
される論理積信号ＶA1、ＶA2が図３(Ｄ)及び(Ｃ)に示す
ように共に低レベルとなり、第３及び第４の駆動回路(2
0)、(21)から第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)
の各ゲート端子に低レベルの論理積信号ＶA2、ＶA1が付
与されて第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)は共
にオフ状態を維持する。一方、第１及び第２の駆動回路
(18)、(19)にはそれぞれ図３(Ａ)及び(Ｂ)に示す第１及
び第２の駆動信号発生回路(36)、(38)からの第１及び第
２の駆動信号ＶG1、ＶG2が直接入力され、第１及び第２
の駆動回路(18)、(19)により第１及び第２のＭＯＳ-Ｆ
ＥＴ(8)、(9)が交互にオン・オフ制御される。したがっ
て、直流変換回路(2)から平滑コンデンサ(7)を介して出
力される直流電圧ＶDCが十分に立ち上がらず、基準電源
(51)の基準電圧ＶRDに満たないインバータ装置の起動時
は、第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)が交互にオ
ン・オフ制御されるのみであるから、交流変換回路(14)
から負荷(15)に交流電力が供給されない。
【００２７】第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)の
オン・オフ動作により、第３のチャージポンプ回路(31)
のコンデンサ(28)が駆動用電源(22)の電圧ＶDRまで充電
され、コンデンサ(28)に充電された電圧ＶDRにより整流
制御回路(16)が駆動される。このとき、平滑コンデンサ
(7)の直流電圧ＶDCに応じて整流制御回路(16)の駆動信
号出力端子(e)、(f)から第３及び第４の駆動信号ＶG3、
ＶG4が出力され、直流変換回路(2)内の第１及び第２の
サイリスタ(3)、(4)の各ゲート端子にそれぞれ付与され
る。これにより、平滑コンデンサ(7)の直流電圧ＶDCに
応じて直流変換回路(2)内の第１及び第２のサイリスタ
(3)、(4)が交互にオン・オフ制御されて直流変換回路
(2)に電流が流れ、商用交流電源(1)からの商用交流電圧
ＶINが直流電圧に変換されて平滑コンデンサ(7)が図示
の極性で一定の電圧ＶDCに充電される。このように、直
流変換回路(2)から平滑コンデンサ(7)を介して一定レベ
ルの直流電圧ＶDCが出力される。
オン・オフ動作により、第３のチャージポンプ回路(31)
のコンデンサ(28)が駆動用電源(22)の電圧ＶDRまで充電
され、コンデンサ(28)に充電された電圧ＶDRにより整流
制御回路(16)が駆動される。このとき、平滑コンデンサ
(7)の直流電圧ＶDCに応じて整流制御回路(16)の駆動信
号出力端子(e)、(f)から第３及び第４の駆動信号ＶG3、
ＶG4が出力され、直流変換回路(2)内の第１及び第２の
サイリスタ(3)、(4)の各ゲート端子にそれぞれ付与され
る。これにより、平滑コンデンサ(7)の直流電圧ＶDCに
応じて直流変換回路(2)内の第１及び第２のサイリスタ
(3)、(4)が交互にオン・オフ制御されて直流変換回路
(2)に電流が流れ、商用交流電源(1)からの商用交流電圧
ＶINが直流電圧に変換されて平滑コンデンサ(7)が図示
の極性で一定の電圧ＶDCに充電される。このように、直
流変換回路(2)から平滑コンデンサ(7)を介して一定レベ
ルの直流電圧ＶDCが出力される。
【００２８】平滑コンデンサ(7)の直流電圧ＶDCが一定
のレベルに達し、基準電源(51)の基準電圧ＶRD以上（Ｖ
DC≧ＶRD）になると、比較手段(55)内のコンパレータ(5
2)から高（Ｈ）レベルの比較出力信号ＶCPが出力され、
第１及び第２の駆動信号発生回路(36)、(38)からの第１
及び第２の駆動信号ＶG1、ＶG2と共にそれぞれ第１及び
第２のＡＮＤゲート(53)、(54)に入力される。このと
き、第１及び第２のＡＮＤゲート(53)、(54)から第４及
び第３の駆動回路(21)、(20)に出力される論理積信号Ｖ
A1、ＶA2はそれぞれ図４(Ｄ)及び(Ｃ)に示すように第１
及び第２の駆動信号ＶG1、ＶG2と等しくなる。一方、第
１及び第２の駆動回路(18)、(19)にはそれぞれ図４(Ａ)
及び(Ｂ)に示す第１及び第２の駆動信号発生回路(36)、
(38)からの第１及び第２の駆動信号ＶG1、ＶG2が直接入
力される。これにより、第１及び第４の駆動回路(18)、
(21)並びに第２及び第３の駆動回路(19)、(20)にそれぞ
れ第１及び第２の駆動信号ＶG1、ＶG2が入力され、第１
及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３
のＭＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御され
る。したがって、直流変換回路(2)から平滑コンデンサ
(7)を介して出力される直流電圧ＶDCが基準電源(51)の
基準電圧ＶRD以上のときに、負荷(15)の正弦波交流電圧
ＶACに応じて交流変換回路(14)の第１及び第４のＭＯＳ
-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥＴ
(9)、(10)が交互にオン・オフ制御され、フィルタリア
クトル(12)及びフィルタコンデンサ(13)を介して高安定
な単相の正弦波交流電力が負荷(15)に供給される。
のレベルに達し、基準電源(51)の基準電圧ＶRD以上（Ｖ
DC≧ＶRD）になると、比較手段(55)内のコンパレータ(5
2)から高（Ｈ）レベルの比較出力信号ＶCPが出力され、
第１及び第２の駆動信号発生回路(36)、(38)からの第１
及び第２の駆動信号ＶG1、ＶG2と共にそれぞれ第１及び
第２のＡＮＤゲート(53)、(54)に入力される。このと
き、第１及び第２のＡＮＤゲート(53)、(54)から第４及
び第３の駆動回路(21)、(20)に出力される論理積信号Ｖ
A1、ＶA2はそれぞれ図４(Ｄ)及び(Ｃ)に示すように第１
及び第２の駆動信号ＶG1、ＶG2と等しくなる。一方、第
１及び第２の駆動回路(18)、(19)にはそれぞれ図４(Ａ)
及び(Ｂ)に示す第１及び第２の駆動信号発生回路(36)、
(38)からの第１及び第２の駆動信号ＶG1、ＶG2が直接入
力される。これにより、第１及び第４の駆動回路(18)、
(21)並びに第２及び第３の駆動回路(19)、(20)にそれぞ
れ第１及び第２の駆動信号ＶG1、ＶG2が入力され、第１
及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３
のＭＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御され
る。したがって、直流変換回路(2)から平滑コンデンサ
(7)を介して出力される直流電圧ＶDCが基準電源(51)の
基準電圧ＶRD以上のときに、負荷(15)の正弦波交流電圧
ＶACに応じて交流変換回路(14)の第１及び第４のＭＯＳ
-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-ＦＥＴ
(9)、(10)が交互にオン・オフ制御され、フィルタリア
クトル(12)及びフィルタコンデンサ(13)を介して高安定
な単相の正弦波交流電力が負荷(15)に供給される。
【００２９】図１に示す実施の形態のインバータ装置で
は、直流変換回路(2)から平滑コンデンサ(7)を介して出
力される直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに
満たない起動時は、比較手段(55)により交流変換回路(1
4)内の第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみが交
互にオン・オフ制御されて整流制御回路(16)が駆動さ
れ、交流変換回路(14)から負荷(15)に交流電力が供給さ
れない。その後、平滑コンデンサ(7)の直流電圧ＶDCが
一定のレベルに達して基準電源(51)の基準電圧ＶRD以上
になると、比較手段(55)により交流変換回路(14)内の第
１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第
３のＭＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御さ
れ、交流変換回路(14)から負荷(15)に正弦波交流電圧Ｖ
ACが供給される。したがって、直流変換回路(2)から平
滑コンデンサ(7)を介して出力される直流電圧ＶDCが不
安定で基準電源(51)の基準電圧ＶRDよりも低いインバー
タ装置の起動時には、交流変換回路(14)から負荷(15)に
交流電力が供給されず、インバータ装置の起動時におけ
る交流負荷の誤動作を防止できる。
は、直流変換回路(2)から平滑コンデンサ(7)を介して出
力される直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに
満たない起動時は、比較手段(55)により交流変換回路(1
4)内の第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみが交
互にオン・オフ制御されて整流制御回路(16)が駆動さ
れ、交流変換回路(14)から負荷(15)に交流電力が供給さ
れない。その後、平滑コンデンサ(7)の直流電圧ＶDCが
一定のレベルに達して基準電源(51)の基準電圧ＶRD以上
になると、比較手段(55)により交流変換回路(14)内の第
１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第
３のＭＯＳ-ＦＥＴ(9)、(10)が交互にオン・オフ制御さ
れ、交流変換回路(14)から負荷(15)に正弦波交流電圧Ｖ
ACが供給される。したがって、直流変換回路(2)から平
滑コンデンサ(7)を介して出力される直流電圧ＶDCが不
安定で基準電源(51)の基準電圧ＶRDよりも低いインバー
タ装置の起動時には、交流変換回路(14)から負荷(15)に
交流電力が供給されず、インバータ装置の起動時におけ
る交流負荷の誤動作を防止できる。
【００３０】図１に示す実施の形態のインバータ装置は
変更が可能である。例えば図５に示す実施の形態のイン
バータ装置では、整流制御回路(16)及び第３のチャージ
ポンプ回路(31)の接続位置を第３及び第４のＭＯＳ-Ｆ
ＥＴ(10)、(11)側に変更している。この場合、直流変換
回路(2)から平滑コンデンサ(7)を介して出力される直流
電圧ＶDCが基準電源(51)の基準電圧ＶRDに満たない起動
時には交流変換回路(14)内の第３及び第４のＭＯＳ-Ｆ
ＥＴ(10)、(11)のみを交互にオン・オフ制御して第３の
チャージポンプ回路(31)から整流制御回路(16)に駆動用
電力を供給し、平滑コンデンサ(7)の直流電圧ＶDCが基
準電源(51)の基準電圧ＶRD以上になるときに交流変換回
路(14)内の第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並び
に第２及び第３のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン
・オフ制御すればよい。
変更が可能である。例えば図５に示す実施の形態のイン
バータ装置では、整流制御回路(16)及び第３のチャージ
ポンプ回路(31)の接続位置を第３及び第４のＭＯＳ-Ｆ
ＥＴ(10)、(11)側に変更している。この場合、直流変換
回路(2)から平滑コンデンサ(7)を介して出力される直流
電圧ＶDCが基準電源(51)の基準電圧ＶRDに満たない起動
時には交流変換回路(14)内の第３及び第４のＭＯＳ-Ｆ
ＥＴ(10)、(11)のみを交互にオン・オフ制御して第３の
チャージポンプ回路(31)から整流制御回路(16)に駆動用
電力を供給し、平滑コンデンサ(7)の直流電圧ＶDCが基
準電源(51)の基準電圧ＶRD以上になるときに交流変換回
路(14)内の第１及び第４のＭＯＳ-ＦＥＴ(8)、(11)並び
に第２及び第３のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン
・オフ制御すればよい。
【００３１】また、図６に示す実施の形態のインバータ
装置では、もう一つの整流制御回路(56)と、ダイオード
(57)及びコンデンサ(58)から成り且つ整流制御回路(56)
に駆動用電力を供給する第４のチャージポンプ回路(59)
とを第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)側に接続
し、商用交流電源(1)の商用交流電圧ＶINが正の半周期
のときに整流制御回路(16)により直流変換回路(2)内の
第１のサイリスタ(3)をオン・オフ制御し、商用交流電
圧ＶINが負の半周期のときに整流制御回路(56)により直
流変換回路(2)内の第２のサイリスタ(4)をオン・オフ制
御する。この場合、商用交流電源(1)の商用交流電圧Ｖ
INが正の半周期で且つ直流変換回路(2)から平滑コンデ
ンサ(7)を介して出力される直流電圧ＶDCが基準電源(5
1)の基準電圧ＶRDに満たないときは、交流変換回路(14)
内の第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみを交互
にオン・オフ制御することにより、第３のチャージポン
プ回路(31)から整流制御回路(16)に駆動用電力を供給す
ればよい。また、商用交流電圧ＶINが負の半周期で且つ
直流変換回路(2)から平滑コンデンサ(7)を介して出力さ
れる直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに満た
ないときは、交流変換回路(14)内の第３及び第４のＭＯ
Ｓ-ＦＥＴ(10)、(11)のみを交互にオン・オフ制御する
ことにより、第４のチャージポンプ回路(59)から整流制
御回路(56)に駆動用電力を供給すればよい。そして、平
滑コンデンサ(7)の直流電圧ＶDCが基準電源(51)の基準
電圧ＶRD以上になるときに、交流変換回路(14)内の第１
及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３
のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン・オフ制御すれ
ばよい。
装置では、もう一つの整流制御回路(56)と、ダイオード
(57)及びコンデンサ(58)から成り且つ整流制御回路(56)
に駆動用電力を供給する第４のチャージポンプ回路(59)
とを第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)側に接続
し、商用交流電源(1)の商用交流電圧ＶINが正の半周期
のときに整流制御回路(16)により直流変換回路(2)内の
第１のサイリスタ(3)をオン・オフ制御し、商用交流電
圧ＶINが負の半周期のときに整流制御回路(56)により直
流変換回路(2)内の第２のサイリスタ(4)をオン・オフ制
御する。この場合、商用交流電源(1)の商用交流電圧Ｖ
INが正の半周期で且つ直流変換回路(2)から平滑コンデ
ンサ(7)を介して出力される直流電圧ＶDCが基準電源(5
1)の基準電圧ＶRDに満たないときは、交流変換回路(14)
内の第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)のみを交互
にオン・オフ制御することにより、第３のチャージポン
プ回路(31)から整流制御回路(16)に駆動用電力を供給す
ればよい。また、商用交流電圧ＶINが負の半周期で且つ
直流変換回路(2)から平滑コンデンサ(7)を介して出力さ
れる直流電圧ＶDCが基準電源(51)の基準電圧ＶRDに満た
ないときは、交流変換回路(14)内の第３及び第４のＭＯ
Ｓ-ＦＥＴ(10)、(11)のみを交互にオン・オフ制御する
ことにより、第４のチャージポンプ回路(59)から整流制
御回路(56)に駆動用電力を供給すればよい。そして、平
滑コンデンサ(7)の直流電圧ＶDCが基準電源(51)の基準
電圧ＶRD以上になるときに、交流変換回路(14)内の第１
及び第４のＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３
のＭＯＳ-ＦＥＴ(9)、(10)を交互にオン・オフ制御すれ
ばよい。
【００３２】また、図７に示すように、図２に示す交流
変換制御回路(50)の比較手段(55)の代わりに、セットパ
ルス発生回路(61)、リセットパルス発生回路(62)、タイ
マ回路(63)及びゲート回路(55a)から構成されるタイマ
手段(64)を設け、平滑コンデンサ(7)の直流電圧ＶDCの
入力端子を省略してもよい。セットパルス発生回路(61)
は、メインスイッチ(60)をオンしたときの駆動用電源(2
2)の電圧ＶDRの立ち上がりエッジに同期してセットパル
ス信号ＶSを出力する。リセットパルス発生回路(62)
は、メインスイッチ(60)をオフしたときの駆動用電源(2
2)の電圧ＶDRの立ち下がりエッジに同期してリセットパ
ルス信号ＶRを出力する。タイマ回路(63)は、セット端
子(S)にセットパルス発生回路(61)からのセットパルス
信号ＶSが入力されてから一定の時間、例えば平滑コン
デンサ(7)の直流電圧ＶDCが一定のレベルに達する時間
が経過したときに高レベルの出力信号ＶHを出力し、リ
セット端子(R)にリセットパルス発生回路(62)からのリ
セットパルス信号ＶRが入力されたときに低レベルの出
力信号ＶLを出力する。タイマ回路(63)は、例えばフリ
ップフロップとカウンタとＣＲ（コンデンサ及び抵抗）
回路との組み合せで構成できる。また、セットパルス発
生回路(61)、リセットパルス発生回路(62)及びタイマ回
路(63)を５５５などのタイマ用ディジタルＩＣで構成し
てもよい。
変換制御回路(50)の比較手段(55)の代わりに、セットパ
ルス発生回路(61)、リセットパルス発生回路(62)、タイ
マ回路(63)及びゲート回路(55a)から構成されるタイマ
手段(64)を設け、平滑コンデンサ(7)の直流電圧ＶDCの
入力端子を省略してもよい。セットパルス発生回路(61)
は、メインスイッチ(60)をオンしたときの駆動用電源(2
2)の電圧ＶDRの立ち上がりエッジに同期してセットパル
ス信号ＶSを出力する。リセットパルス発生回路(62)
は、メインスイッチ(60)をオフしたときの駆動用電源(2
2)の電圧ＶDRの立ち下がりエッジに同期してリセットパ
ルス信号ＶRを出力する。タイマ回路(63)は、セット端
子(S)にセットパルス発生回路(61)からのセットパルス
信号ＶSが入力されてから一定の時間、例えば平滑コン
デンサ(7)の直流電圧ＶDCが一定のレベルに達する時間
が経過したときに高レベルの出力信号ＶHを出力し、リ
セット端子(R)にリセットパルス発生回路(62)からのリ
セットパルス信号ＶRが入力されたときに低レベルの出
力信号ＶLを出力する。タイマ回路(63)は、例えばフリ
ップフロップとカウンタとＣＲ（コンデンサ及び抵抗）
回路との組み合せで構成できる。また、セットパルス発
生回路(61)、リセットパルス発生回路(62)及びタイマ回
路(63)を５５５などのタイマ用ディジタルＩＣで構成し
てもよい。
【００３３】図７に示す交流変換制御回路(50)を備えた
インバータ装置では、メインスイッチ(60)をオンにして
交流変換制御回路(50)に電源を投入し、インバータ装置
を起動すると、セットパルス信号発生回路(61)からセッ
トパルス信号ＶSが出力され、タイマ回路(63)のセット
端子(S)に入力される。このとき、タイマ回路(63)がセ
ット状態となり、経過時間の計数を開始する。インバー
タ装置の起動時はタイマ回路(63)から低レベルの出力信
号ＶLが出力されるので、第１及び第２のＡＮＤゲート
(53)、(54)から第４及び第３の駆動回路(21)、(20)にそ
れぞれ出力される論理積信号ＶA1、ＶA2が共に低レベル
となり、第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)は共
にオフ状態を維持する。一方、第１及び第２の駆動回路
(18)、(19)にはそれぞれ第１及び第２の駆動信号発生回
路(36)、(38)からの第１及び第２の駆動信号ＶG1、ＶG2
が直接入力されるので、第１及び第２の駆動回路(18)、
(19)により第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)が交
互にオン・オフ制御される。これにより、第３のチャー
ジポンプ回路(31)のコンデンサ(28)が駆動用電源(22)の
電圧ＶDRまで充電されて整流制御回路(16)が駆動され、
直流変換回路(2)内の第１及び第２のサイリスタ(3)、
(4)がオン・オフ制御されて平滑コンデンサ(7)の両端に
直流電圧ＶDCが発生する。したがって、直流変換回路
(2)から平滑コンデンサ(7)を介して出力される直流電圧
ＶDCが不安定なインバータ装置の起動時は、第１及び第
２のＭＯＳ-ＦＥＴ(8)、(9)が交互にオン・オフ制御さ
れるのみであるため、交流変換回路(14)から負荷(15)に
交流電力が供給されない。
インバータ装置では、メインスイッチ(60)をオンにして
交流変換制御回路(50)に電源を投入し、インバータ装置
を起動すると、セットパルス信号発生回路(61)からセッ
トパルス信号ＶSが出力され、タイマ回路(63)のセット
端子(S)に入力される。このとき、タイマ回路(63)がセ
ット状態となり、経過時間の計数を開始する。インバー
タ装置の起動時はタイマ回路(63)から低レベルの出力信
号ＶLが出力されるので、第１及び第２のＡＮＤゲート
(53)、(54)から第４及び第３の駆動回路(21)、(20)にそ
れぞれ出力される論理積信号ＶA1、ＶA2が共に低レベル
となり、第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)は共
にオフ状態を維持する。一方、第１及び第２の駆動回路
(18)、(19)にはそれぞれ第１及び第２の駆動信号発生回
路(36)、(38)からの第１及び第２の駆動信号ＶG1、ＶG2
が直接入力されるので、第１及び第２の駆動回路(18)、
(19)により第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)が交
互にオン・オフ制御される。これにより、第３のチャー
ジポンプ回路(31)のコンデンサ(28)が駆動用電源(22)の
電圧ＶDRまで充電されて整流制御回路(16)が駆動され、
直流変換回路(2)内の第１及び第２のサイリスタ(3)、
(4)がオン・オフ制御されて平滑コンデンサ(7)の両端に
直流電圧ＶDCが発生する。したがって、直流変換回路
(2)から平滑コンデンサ(7)を介して出力される直流電圧
ＶDCが不安定なインバータ装置の起動時は、第１及び第
２のＭＯＳ-ＦＥＴ(8)、(9)が交互にオン・オフ制御さ
れるのみであるため、交流変換回路(14)から負荷(15)に
交流電力が供給されない。
【００３４】タイマ回路(63)のセット端子(S)にセット
パルス発生回路(61)のセットパルス信号ＶSが入力され
てから一定の時間が経過すると、タイマ回路(63)から高
レベルの出力信号ＶHが出力され、第１及び第２のＡＮ
Ｄゲート(53)、(54)に付与される。このとき、第１及び
第２のＡＮＤゲート(53)、(54)から第４及び第３の駆動
回路(21)、(20)に出力される論理積信号ＶA1、ＶA2はそ
れぞれ第１及び第２の駆動信号ＶG1、ＶG2と等しくな
る。一方、第１及び第２の駆動回路(18)、(19)にはそれ
ぞれ第１及び第２の駆動信号発生回路(36)、(38)からの
第１及び第２の駆動信号ＶG1、ＶG2が直接入力される。
これにより、第１及び第４の駆動回路(18)、(21)並びに
第２及び第３の駆動回路(19)、(20)にそれぞれ第１及び
第２の駆動信号ＶG1、ＶG2が入力されて第１及び第４の
ＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-
ＦＥＴ(9)、(10)が交互にオン・オフ制御され、直流変
換回路(2)の直流出力を交流出力に変換して交流出力を
負荷(15)に供給することができる。メインスイッチ(60)
をオフにすると、リセットパルス発生回路(62)からリセ
ットパルス信号ＶRが出力され、タイマ回路(63)のリセ
ット端子(R)に入力される。これにより、タイマ回路(6
3)がリセット状態となるので、低レベルの出力信号ＶL
が出力され、交流変換制御回路(50)が初期状態、即ちイ
ンバータ装置の起動時の状態に戻る。これと同時に、交
流変換制御回路(50)の各部への電力の供給が停止し、イ
ンバータ装置の作動が停止する。したがって、この場合
も図１に示す実施の形態と略同様の作用効果が得られ
る。
パルス発生回路(61)のセットパルス信号ＶSが入力され
てから一定の時間が経過すると、タイマ回路(63)から高
レベルの出力信号ＶHが出力され、第１及び第２のＡＮ
Ｄゲート(53)、(54)に付与される。このとき、第１及び
第２のＡＮＤゲート(53)、(54)から第４及び第３の駆動
回路(21)、(20)に出力される論理積信号ＶA1、ＶA2はそ
れぞれ第１及び第２の駆動信号ＶG1、ＶG2と等しくな
る。一方、第１及び第２の駆動回路(18)、(19)にはそれ
ぞれ第１及び第２の駆動信号発生回路(36)、(38)からの
第１及び第２の駆動信号ＶG1、ＶG2が直接入力される。
これにより、第１及び第４の駆動回路(18)、(21)並びに
第２及び第３の駆動回路(19)、(20)にそれぞれ第１及び
第２の駆動信号ＶG1、ＶG2が入力されて第１及び第４の
ＭＯＳ-ＦＥＴ(8)、(11)並びに第２及び第３のＭＯＳ-
ＦＥＴ(9)、(10)が交互にオン・オフ制御され、直流変
換回路(2)の直流出力を交流出力に変換して交流出力を
負荷(15)に供給することができる。メインスイッチ(60)
をオフにすると、リセットパルス発生回路(62)からリセ
ットパルス信号ＶRが出力され、タイマ回路(63)のリセ
ット端子(R)に入力される。これにより、タイマ回路(6
3)がリセット状態となるので、低レベルの出力信号ＶL
が出力され、交流変換制御回路(50)が初期状態、即ちイ
ンバータ装置の起動時の状態に戻る。これと同時に、交
流変換制御回路(50)の各部への電力の供給が停止し、イ
ンバータ装置の作動が停止する。したがって、この場合
も図１に示す実施の形態と略同様の作用効果が得られ
る。
【００３５】ところで、図８に示すように、例えば図１
に示す実施の形態のインバータ装置を２つ並列に接続
し、一方のインバータ装置Ａ1が通常動作中のときに他
方のインバータ装置Ａ2を遅れて起動させるとき、他方
のインバータ装置Ａ2内の平滑コンデンサ(7)の直流電圧
ＶDCが異常に上昇することがある。即ち、他方のインバ
ータ装置Ａ2の起動時において、交流変換回路(14)内の
第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)をオフ状態に
して第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)を交互にオ
ン・オフ動作させると、交流変換回路(14)が逆向きの昇
圧コンバータとして動作して交流変換回路(14)の入力側
に接続された平滑コンデンサ(7)が昇圧充電されるた
め、平滑コンデンサ(7)の直流電圧ＶDCが異常に上昇す
る。このときの他方のインバータ装置Ａ2内の交流変換
回路(14)の動作の詳細を説明すると、第２のＭＯＳ-Ｆ
ＥＴ(9)がオン状態で第１のＭＯＳ-ＦＥＴ(8)がオフ状
態のとき、負荷(15)からフィルタリアクトル(12)、第４
のＭＯＳ-ＦＥＴ(11)に内蔵の寄生ダイオード（図示せ
ず）、第２のＭＯＳ-ＦＥＴ(9)及び負荷(15)の経路で電
流が流れ、フィルタリアクトル(12)にエネルギが蓄積さ
れる。次に、第２のＭＯＳ-ＦＥＴ(9)がオフ状態となり
第１のＭＯＳ-ＦＥＴ(8)がオン状態になると、フィルタ
リアクトル(12)に蓄積されたエネルギが放出され、負荷
(15)からフィルタリアクトル(12)、第４のＭＯＳ-ＦＥ
Ｔ(11)に内蔵の寄生ダイオード（図示せず）、平滑コン
デンサ(7)、第１のＭＯＳ-ＦＥＴ(8)及び負荷(15)の経
路で電流が流れて平滑コンデンサ(7)が昇圧充電され
る。このため、図８に示す実施の形態では、他方のイン
バータ装置Ａ2を一方のインバータ装置Ａ1より遅れて起
動させる場合、他方のインバータ装置Ａ2内の平滑コン
デンサ(7)の直流電圧ＶDCが基準電源(51)の基準電圧Ｖ
RDよりも低いときに、比較手段(55)により交流変換回路
(14)内の第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)を図
９(Ｄ)及び(Ｃ)に示すようにオフ状態にすると共に、第
１及び第２のＭＯＳ-ＦＥＴ(8)、(9)を図９(Ａ)及び
(Ｂ)に示すように異なる時間の比率で交互にオン・オフ
制御する。これにより、他方のインバータ装置Ａ2の起
動時における交流変換回路(14)の逆向きの昇圧コンバー
タとしての動作が阻止され、平滑コンデンサ(7)の直流
電圧ＶDCの異常な上昇を防止できる。
に示す実施の形態のインバータ装置を２つ並列に接続
し、一方のインバータ装置Ａ1が通常動作中のときに他
方のインバータ装置Ａ2を遅れて起動させるとき、他方
のインバータ装置Ａ2内の平滑コンデンサ(7)の直流電圧
ＶDCが異常に上昇することがある。即ち、他方のインバ
ータ装置Ａ2の起動時において、交流変換回路(14)内の
第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)をオフ状態に
して第１及び第２のＭＯＳ-ＦＥＴ(8)、(9)を交互にオ
ン・オフ動作させると、交流変換回路(14)が逆向きの昇
圧コンバータとして動作して交流変換回路(14)の入力側
に接続された平滑コンデンサ(7)が昇圧充電されるた
め、平滑コンデンサ(7)の直流電圧ＶDCが異常に上昇す
る。このときの他方のインバータ装置Ａ2内の交流変換
回路(14)の動作の詳細を説明すると、第２のＭＯＳ-Ｆ
ＥＴ(9)がオン状態で第１のＭＯＳ-ＦＥＴ(8)がオフ状
態のとき、負荷(15)からフィルタリアクトル(12)、第４
のＭＯＳ-ＦＥＴ(11)に内蔵の寄生ダイオード（図示せ
ず）、第２のＭＯＳ-ＦＥＴ(9)及び負荷(15)の経路で電
流が流れ、フィルタリアクトル(12)にエネルギが蓄積さ
れる。次に、第２のＭＯＳ-ＦＥＴ(9)がオフ状態となり
第１のＭＯＳ-ＦＥＴ(8)がオン状態になると、フィルタ
リアクトル(12)に蓄積されたエネルギが放出され、負荷
(15)からフィルタリアクトル(12)、第４のＭＯＳ-ＦＥ
Ｔ(11)に内蔵の寄生ダイオード（図示せず）、平滑コン
デンサ(7)、第１のＭＯＳ-ＦＥＴ(8)及び負荷(15)の経
路で電流が流れて平滑コンデンサ(7)が昇圧充電され
る。このため、図８に示す実施の形態では、他方のイン
バータ装置Ａ2を一方のインバータ装置Ａ1より遅れて起
動させる場合、他方のインバータ装置Ａ2内の平滑コン
デンサ(7)の直流電圧ＶDCが基準電源(51)の基準電圧Ｖ
RDよりも低いときに、比較手段(55)により交流変換回路
(14)内の第３及び第４のＭＯＳ-ＦＥＴ(10)、(11)を図
９(Ｄ)及び(Ｃ)に示すようにオフ状態にすると共に、第
１及び第２のＭＯＳ-ＦＥＴ(8)、(9)を図９(Ａ)及び
(Ｂ)に示すように異なる時間の比率で交互にオン・オフ
制御する。これにより、他方のインバータ装置Ａ2の起
動時における交流変換回路(14)の逆向きの昇圧コンバー
タとしての動作が阻止され、平滑コンデンサ(7)の直流
電圧ＶDCの異常な上昇を防止できる。
【００３６】本発明の実施態様は前記の各実施の形態に
限定されず、更に種々の変更が可能である。例えば、上
記の各実施の形態では直流変換回路(2)を２つのサイリ
スタ(3)、(4)と２つのダイオード(5)、(6)を橋絡接続し
て構成した形態を示したが、２つのサイリスタ(3)、(4)
をダイオードに置き換えてブリッジ整流回路を構成する
と共に、ブリッジ整流回路と平滑コンデンサ(7)と間の
一対の整流出力ラインの何れか片方又は両方にサイリス
タを接続して直流変換回路(2)を構成し、サイリスタを
平滑コンデンサ(7)の直流電圧ＶDCに応じてオン・オフ
制御してもよい。また、２つのダイオード(5)、(6)をサ
イリスタに置き換えてサイリスタブリッジ回路を構成
し、サイリスタブリッジ回路の各サイリスタを平滑コン
デンサ(7)の直流電圧ＶDCに応じてオン・オフ制御して
もよい。また、２つのサイリスタ(3)、(4)と２つのダイ
オード(5)、(6)の接続位置を互いに入れ替えても良い。
また、サイリスタの代わりにトランジスタを使用しても
よい。更に、直流変換回路(2)はブリッジ整流回路に限
定されず、トランスを有するセンタタップ整流回路や半
波整流回路でもよい。また、上記の各実施の形態では交
流変換回路(14)を構成する交流変換用スイッチング素子
として寄生ダイオードを有するＭＯＳ-ＦＥＴ（ＭＯＳ
型電界効果トランジスタ）を使用した形態を示したが、
一般的な接合型バイポーラトランジスタ、Ｊ-ＦＥＴ
（接合型電界効果トランジスタ）又はＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）等も使用可能である。
同様に、上記の各実施の形態で直流変換回路(2)を構成
する整流スイッチング手段として使用するサイリスタの
代わりにＭＯＳ-ＦＥＴ、接合型バイポーラトランジス
タ、Ｊ-ＦＥＴ又はＩＧＢＴ等も使用可能である。更
に、上記の各実施の形態では単相ブリッジ構成の直流変
換回路(2)及び交流変換回路(14)を有する単相交流用の
インバータ装置に本発明を適用した形態を示したが、三
相ブリッジ構成の直流変換回路及び交流変換回路を有す
る三相交流用のインバータ装置又は四相以上の多相ブリ
ッジ構成の直流変換回路及び交流変換回路を有する多相
交流用のインバータ装置にも本発明を適用できる。
限定されず、更に種々の変更が可能である。例えば、上
記の各実施の形態では直流変換回路(2)を２つのサイリ
スタ(3)、(4)と２つのダイオード(5)、(6)を橋絡接続し
て構成した形態を示したが、２つのサイリスタ(3)、(4)
をダイオードに置き換えてブリッジ整流回路を構成する
と共に、ブリッジ整流回路と平滑コンデンサ(7)と間の
一対の整流出力ラインの何れか片方又は両方にサイリス
タを接続して直流変換回路(2)を構成し、サイリスタを
平滑コンデンサ(7)の直流電圧ＶDCに応じてオン・オフ
制御してもよい。また、２つのダイオード(5)、(6)をサ
イリスタに置き換えてサイリスタブリッジ回路を構成
し、サイリスタブリッジ回路の各サイリスタを平滑コン
デンサ(7)の直流電圧ＶDCに応じてオン・オフ制御して
もよい。また、２つのサイリスタ(3)、(4)と２つのダイ
オード(5)、(6)の接続位置を互いに入れ替えても良い。
また、サイリスタの代わりにトランジスタを使用しても
よい。更に、直流変換回路(2)はブリッジ整流回路に限
定されず、トランスを有するセンタタップ整流回路や半
波整流回路でもよい。また、上記の各実施の形態では交
流変換回路(14)を構成する交流変換用スイッチング素子
として寄生ダイオードを有するＭＯＳ-ＦＥＴ（ＭＯＳ
型電界効果トランジスタ）を使用した形態を示したが、
一般的な接合型バイポーラトランジスタ、Ｊ-ＦＥＴ
（接合型電界効果トランジスタ）又はＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）等も使用可能である。
同様に、上記の各実施の形態で直流変換回路(2)を構成
する整流スイッチング手段として使用するサイリスタの
代わりにＭＯＳ-ＦＥＴ、接合型バイポーラトランジス
タ、Ｊ-ＦＥＴ又はＩＧＢＴ等も使用可能である。更
に、上記の各実施の形態では単相ブリッジ構成の直流変
換回路(2)及び交流変換回路(14)を有する単相交流用の
インバータ装置に本発明を適用した形態を示したが、三
相ブリッジ構成の直流変換回路及び交流変換回路を有す
る三相交流用のインバータ装置又は四相以上の多相ブリ
ッジ構成の直流変換回路及び交流変換回路を有する多相
交流用のインバータ装置にも本発明を適用できる。
【００３７】
【発明の効果】本発明によれば、直流変換回路から平滑
コンデンサを介して出力され且つ交流電圧に変換すべき
直流電圧が定常レベルに満たないとき、負荷への交流電
力の供給を阻止すると共に、直流電圧が定常レベルに達
した後、負荷に安定な交流電力を供給するので、インバ
ータ装置の起動時に負荷の誤動作を防止することが可能
となる。
コンデンサを介して出力され且つ交流電圧に変換すべき
直流電圧が定常レベルに満たないとき、負荷への交流電
力の供給を阻止すると共に、直流電圧が定常レベルに達
した後、負荷に安定な交流電力を供給するので、インバ
ータ装置の起動時に負荷の誤動作を防止することが可能
となる。
【図１】 本発明によるインバータ装置の一実施の形態
を示す電気回路図
を示す電気回路図
【図２】 図１に示す交流変換制御回路の内部構成を示
す回路ブロック図
す回路ブロック図
【図３】 図１に示すインバータ装置の起動時における
第１及び第２の駆動信号及び各論理積信号のタイムチャ
ート
第１及び第２の駆動信号及び各論理積信号のタイムチャ
ート
【図４】 図１に示すインバータ装置の通常動作時にお
ける第１及び第２の駆動信号及び各論理積信号のタイム
チャート
ける第１及び第２の駆動信号及び各論理積信号のタイム
チャート
【図５】 図１に示すインバータ装置の変更実施の形態
を示す電気回路図
を示す電気回路図
【図６】 図１に示すインバータ装置の他の変更実施の
形態を示す電気回路図
形態を示す電気回路図
【図７】 本発明の別の実施の形態におけるインバータ
装置の交流変換制御回路の内部構成を示す回路ブロック
図
装置の交流変換制御回路の内部構成を示す回路ブロック
図
【図８】 本発明のインバータ装置の並列運転時の実施
の形態を示すブロック図
の形態を示すブロック図
【図９】 図８に示す他方のインバータ装置の起動時に
おける第１及び第２の駆動信号及び各論理積信号のタイ
ムチャート
おける第１及び第２の駆動信号及び各論理積信号のタイ
ムチャート
【図１０】 従来のインバータ装置を示す電気回路図
【図１１】 図１０に示す交流変換制御回路の内部構成
を示す回路ブロック図
を示す回路ブロック図
【図１２】 図１０に示す整流制御回路の内部構成を示
す電気回路図
す電気回路図
【図１３】 図１０に示す第１〜第４の駆動回路の内部
構成を示す電気回路図
構成を示す電気回路図
【図１４】 図１０に示すインバータ装置の第１及び第
２の駆動信号のタイムチャート
２の駆動信号のタイムチャート
(1)・・商用交流電源（交流電源）、 (2)・・直流変換
回路、 (3)・・第１のサイリスタ（整流スイッチング
手段）、 (4)・・第２のサイリスタ（整流スイッチン
グ手段）、 (5)・・第１のダイオード、 (6)・・第２
のダイオード、(7)・・平滑コンデンサ、 (8)・・第１
のＭＯＳ-ＦＥＴ（交流変換用スイッチング素子）、
(9)・・第２のＭＯＳ-ＦＥＴ（交流変換用スイッチング
素子）、 (10)・・第３のＭＯＳ-ＦＥＴ（交流変換用
スイッチング素子）、 (11)・・第４のＭＯＳ-ＦＥＴ
（交流変換用スイッチング素子）、 (12)・・フィルタ
リアクトル、 (13)・・フィルタコンデンサ、 (14)・
・交流変換回路、 (15)・・負荷、 (16)・・整流制御
回路（整流制御手段）、 (17)・・交流変換制御回路
（交流変換制御手段）、 (18)・・第１の駆動回路、
(19)・・第２の駆動回路、 (20)・・第３の駆動回路、
(21)・・第４の駆動回路、 (22)・・駆動用電源、
(23)，(24)，(25)・・ダイオード、 (26)，(27)，(28)
・・コンデンサ、 (29)・・第１のチャージポンプ回
路、 (30)・・第２のチャージポンプ回路、 (31)・・
第３のチャージポンプ回路、 (32)・・基準正弦波発振
器、 (33)・・誤差増幅器、 (34)・・三角波発振器、
(35)・・ＰＷＭコンパレータ、(36)・・第１の駆動信
号発生回路、 (37)・・反転器、 (38)・・第２の駆動
信号発生回路、 (39)，(40)，(41)・・抵抗、 (42)・
・ＮＰＮ型トランジスタ、 (43)・・ゲート制御信号発
生回路、 (44)・・正負判定回路、 (45)・・反転器、
(46)・・第１のＡＮＤゲート、 (47)・・第２のＡＮ
Ｄゲート、 (48)・・ＮＰＮ型トランジスタ、 (49)・
・ＰＮＰ型トランジスタ、 (50)・・交流変換制御回路
（交流変換制御手段）、 (51)・・基準電源（基準電圧
発生手段）、 (52)・・コンパレータ、 (53)・・第１
のＡＮＤゲート、 (54)・・第２のＡＮＤゲート、 (5
5)・・比較手段、 (55a)・・ゲート回路、 (56)・・
整流制御回路（整流制御手段）、 (57)・・ダイオー
ド、 (58)・・コンデンサ、(59)・・第４のチャージポ
ンプ回路、 (60)・・メインスイッチ、 (61)・・セッ
トパルス発生回路、 (62)・・リセットパルス発生回
路、 (63)・・タイマ回路、 (64)・・タイマ手段
回路、 (3)・・第１のサイリスタ（整流スイッチング
手段）、 (4)・・第２のサイリスタ（整流スイッチン
グ手段）、 (5)・・第１のダイオード、 (6)・・第２
のダイオード、(7)・・平滑コンデンサ、 (8)・・第１
のＭＯＳ-ＦＥＴ（交流変換用スイッチング素子）、
(9)・・第２のＭＯＳ-ＦＥＴ（交流変換用スイッチング
素子）、 (10)・・第３のＭＯＳ-ＦＥＴ（交流変換用
スイッチング素子）、 (11)・・第４のＭＯＳ-ＦＥＴ
（交流変換用スイッチング素子）、 (12)・・フィルタ
リアクトル、 (13)・・フィルタコンデンサ、 (14)・
・交流変換回路、 (15)・・負荷、 (16)・・整流制御
回路（整流制御手段）、 (17)・・交流変換制御回路
（交流変換制御手段）、 (18)・・第１の駆動回路、
(19)・・第２の駆動回路、 (20)・・第３の駆動回路、
(21)・・第４の駆動回路、 (22)・・駆動用電源、
(23)，(24)，(25)・・ダイオード、 (26)，(27)，(28)
・・コンデンサ、 (29)・・第１のチャージポンプ回
路、 (30)・・第２のチャージポンプ回路、 (31)・・
第３のチャージポンプ回路、 (32)・・基準正弦波発振
器、 (33)・・誤差増幅器、 (34)・・三角波発振器、
(35)・・ＰＷＭコンパレータ、(36)・・第１の駆動信
号発生回路、 (37)・・反転器、 (38)・・第２の駆動
信号発生回路、 (39)，(40)，(41)・・抵抗、 (42)・
・ＮＰＮ型トランジスタ、 (43)・・ゲート制御信号発
生回路、 (44)・・正負判定回路、 (45)・・反転器、
(46)・・第１のＡＮＤゲート、 (47)・・第２のＡＮ
Ｄゲート、 (48)・・ＮＰＮ型トランジスタ、 (49)・
・ＰＮＰ型トランジスタ、 (50)・・交流変換制御回路
（交流変換制御手段）、 (51)・・基準電源（基準電圧
発生手段）、 (52)・・コンパレータ、 (53)・・第１
のＡＮＤゲート、 (54)・・第２のＡＮＤゲート、 (5
5)・・比較手段、 (55a)・・ゲート回路、 (56)・・
整流制御回路（整流制御手段）、 (57)・・ダイオー
ド、 (58)・・コンデンサ、(59)・・第４のチャージポ
ンプ回路、 (60)・・メインスイッチ、 (61)・・セッ
トパルス発生回路、 (62)・・リセットパルス発生回
路、 (63)・・タイマ回路、 (64)・・タイマ手段
フロントページの続き (72)発明者 藤野 勇治 埼玉県新座市北野３丁目６番３号 サンケ ン電気株式会社内 Ｆターム(参考） 5H007 CA02 CB05 CC05 CC12 DA03 DA06 DB01 DB09 DC05 EA13 GA01 5H410 BB04 CC03 DD03 EA03 EA11 EA35 EA39 EB05 EB09 FF03 FF25 HH02 KK01 LL04 LL18
Claims (9)
- 【請求項１】 交流電源の交流電圧を直流電圧に変換す
る直流変換回路と、該直流変換回路の直流出力を平滑化
する平滑コンデンサと、該平滑コンデンサを介して前記
直流変換回路の直流出力を交流出力に変換して該交流出
力を負荷に供給する交流変換回路とを備え、 前記交流変換回路は、橋絡接続された複数対の交流変換
用スイッチング素子と、該複数対の交流変換用スイッチ
ング素子を一対毎に交互にオン・オフ制御して前記負荷
への前記交流出力を発生する交流変換制御手段とを備
え、 前記直流変換回路は、整流スイッチング手段と、前記交
流変換回路の前記複数対の交流変換用スイッチング素子
のオン・オフ動作により駆動され且つ前記整流スイッチ
ング手段をオン・オフ制御して前記平滑コンデンサへの
前記直流出力を発生する整流制御手段とを備えたインバ
ータ装置において、 前記交流変換制御手段は、前記インバータ装置の起動時
に前記複数対の交流変換用スイッチング素子の何れか一
対のみを交互にオン・オフ制御して前記整流制御手段を
駆動し、前記直流変換回路から前記平滑コンデンサを介
して出力される直流電圧がある一定のレベルに達したと
き又は前記インバータ装置を起動してからある一定の時
間が経過したときに前記複数対の交流変換用スイッチン
グ素子を一対毎に交互にオン・オフ制御することを特徴
とするインバータ装置。 - 【請求項２】 基準電圧を発生する基準電圧発生手段
と、前記直流変換回路から前記平滑コンデンサを介して
出力される直流電圧と前記基準電圧とを比較する比較手
段とを前記交流変換制御手段に設け、 前記比較手段は、前記直流電圧が前記基準電圧に満たな
いとき、前記複数対の交流変換用スイッチング素子の何
れか一対のみを交互にオン・オフ制御して前記直流変換
回路を流れる電流により前記平滑コンデンサを充電し、
前記直流電圧が前記基準電圧以上のときに前記複数対の
交流変換用スイッチング素子を一対毎に交互にオン・オ
フ制御する請求項１に記載のインバータ装置。 - 【請求項３】 前記交流変換回路は、第１及び第４の駆
動回路並びに第２及び第３の駆動回路を備え、 前記交流変換制御手段は、前記負荷への交流出力に基づ
いてパルス幅制御した駆動信号を前記第１及び第４の駆
動回路又は第２及び第３の駆動回路の一方に付与する第
１の駆動信号発生回路及び第２の駆動信号発生回路を備
え、 前記比較手段は、前記直流電圧が前記基準電圧以上のと
きにのみ、前記第１の駆動信号発生回路及び第２の駆動
信号発生回路から発生する前記駆動信号を前記第１及び
第４の駆動回路又は第２及び第３の駆動回路の他方に付
与する請求項２に記載のインバータ装置。 - 【請求項４】 前記比較手段は、前記平滑コンデンサ及
び前記基準電圧発生手段に接続された入力端子を有する
コンパレータと、該コンパレータ及び前記第１の駆動信
号発生回路及び第２の駆動信号発生回路に接続されたゲ
ート回路とを備え、該ゲート回路は前記第１及び第４の
駆動回路又は第２及び第３の駆動回路の他方に駆動信号
を付与する請求項３に記載のインバータ装置。 - 【請求項５】 前記インバータ装置を起動してからある
一定の時間が経過したときに駆動信号を出力するタイマ
手段を前記交流変換制御手段に設け、 前記交流変換制御手段は、前記タイマ手段から前記駆動
信号が出力されたときに前記複数対の交流変換用スイッ
チング素子を一対毎に交互にオン・オフ制御する請求項
１に記載のインバータ装置。 - 【請求項６】 前記交流変換回路は、第１及び第４の駆
動回路並びに第２及び第３の駆動回路を備え、 前記交流変換制御手段は、前記負荷への交流出力に基づ
いてパルス幅制御した駆動信号を前記第１及び第４の駆
動回路又は第２及び第３の駆動回路の一方に付与する第
１の駆動信号発生回路及び第２の駆動信号発生回路を備
え、 前記タイマ手段は、前記インバータ装置を起動してから
ある一定の時間が経過したときに前記第１の駆動信号発
生回路及び第２の駆動信号発生回路から発生する前記駆
動信号を前記第１及び第４の駆動回路又は第２及び第３
の駆動回路の他方に付与する請求項５に記載のインバー
タ装置。 - 【請求項７】 前記タイマ手段は、前記インバータ装置
を起動してからある一定の時間が経過したときに出力信
号を発生するタイマ回路と、該タイマ回路及び前記第１
の駆動信号発生回路及び第２の駆動信号発生回路に接続
されたゲート回路とを備え、該ゲート回路は前記タイマ
回路からの出力信号により前記第１及び第４の駆動回路
又は第２及び第３の駆動回路の他方に駆動信号を付与す
る請求項６に記載のインバータ装置。 - 【請求項８】 前記整流制御手段は、前記平滑コンデン
サの電圧に応じて前記直流変換回路の前記整流スイッチ
ング手段をオン・オフ制御する請求項１〜７のいずれか
１項に記載のインバータ装置。 - 【請求項９】 請求項１〜７のいずれか１項に記載のイ
ンバータ装置を複数個並列に接続し、前記複数個のイン
バータ装置のうちの何れかのインバータ装置を遅れて起
動させるとき、当該インバータ装置の前記交流変換回路
を構成する前記複数対の交流変換用スイッチング素子の
うちの何れか一対のみを異なる時間の比率で交互にオン
・オフ制御することを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043723A JP2000245166A (ja) | 1999-02-22 | 1999-02-22 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043723A JP2000245166A (ja) | 1999-02-22 | 1999-02-22 | インバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000245166A true JP2000245166A (ja) | 2000-09-08 |
Family
ID=12671722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11043723A Pending JP2000245166A (ja) | 1999-02-22 | 1999-02-22 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000245166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002335678A (ja) * | 2001-05-09 | 2002-11-22 | Toyota Industries Corp | インバータ |
-
1999
- 1999-02-22 JP JP11043723A patent/JP2000245166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002335678A (ja) * | 2001-05-09 | 2002-11-22 | Toyota Industries Corp | インバータ |
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