JPH10304683A - インバータ装置 - Google Patents
インバータ装置Info
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- JPH10304683A JPH10304683A JP9108957A JP10895797A JPH10304683A JP H10304683 A JPH10304683 A JP H10304683A JP 9108957 A JP9108957 A JP 9108957A JP 10895797 A JP10895797 A JP 10895797A JP H10304683 A JPH10304683 A JP H10304683A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 37
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 インバータ装置における制御回路の回路構成
を簡素化しかつあらゆる負荷に対してレギュレーション
と出力波形の歪みを改善する。 【解決手段】 本発明によるインバータ装置では、負荷
１０に供給される交流出力電圧ＶOUTが出力電圧検出回
路１２により検出されると共に電流検出用抵抗３１、３
２に流れる出力電流ＩOUTが出力電流検出回路３４によ
り検出され、この電流検出信号Ｖ6と基準正弦波発生回
路１６の基準正弦波信号ＶR1との和信号Ｖ7の瞬時値及
び出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時値が
瞬時値比較回路１８により比較され、この比較出力信号
Ｖ8に基づいて直流−交流変換回路６の各ＭＯＳ-ＦＥＴ
２〜５のオン・オフ期間を制御することにより、直流−
交流変換回路６の出力電圧が一定値に制御される。この
ため、制御回路３３の回路構成を簡素化できると共に、
あらゆる負荷に対してレギュレーションと出力波形の歪
みの改善が可能となる。
を簡素化しかつあらゆる負荷に対してレギュレーション
と出力波形の歪みを改善する。 【解決手段】 本発明によるインバータ装置では、負荷
１０に供給される交流出力電圧ＶOUTが出力電圧検出回
路１２により検出されると共に電流検出用抵抗３１、３
２に流れる出力電流ＩOUTが出力電流検出回路３４によ
り検出され、この電流検出信号Ｖ6と基準正弦波発生回
路１６の基準正弦波信号ＶR1との和信号Ｖ7の瞬時値及
び出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時値が
瞬時値比較回路１８により比較され、この比較出力信号
Ｖ8に基づいて直流−交流変換回路６の各ＭＯＳ-ＦＥＴ
２〜５のオン・オフ期間を制御することにより、直流−
交流変換回路６の出力電圧が一定値に制御される。この
ため、制御回路３３の回路構成を簡素化できると共に、
あらゆる負荷に対してレギュレーションと出力波形の歪
みの改善が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、直流電力を交流電
力に変換するインバータ装置、特に出力制御系の回路構
成の簡素化及びあらゆる負荷に対するレギュレーション
と出力波形の歪みの改善を図ったインバータ装置に関す
るものである。
力に変換するインバータ装置、特に出力制御系の回路構
成の簡素化及びあらゆる負荷に対するレギュレーション
と出力波形の歪みの改善を図ったインバータ装置に関す
るものである。
【０００２】
【従来の技術】バッテリ等の直流電源から供給される直
流電力を交流電力に変換するインバータ装置は、例えば
電子・情報機器のバックアップ電源として使用される無
停電電源装置（ＵＰＳ）等に従来から広く使用されてい
る。例えば、図７に示すインバータ装置は、直流電源１
と、４つのスイッチング素子としての第１〜第４のＭＯ
Ｓ-ＦＥＴ２〜５がブリッジ接続されかつ第１及び第４
のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭＯＳ-ＦＥＴ
３、４とを２個ずつ交互にオン・オフ動作させることに
より直流電源１から供給される直流電圧を交流電圧に変
換するフルブリッジ形のインバータで構成される直流−
交流変換回路６と、リアクトル７及びコンデンサ８から
成りかつ直流−交流変換回路６の交流電圧を負荷１０に
供給する正弦波交流電圧に変換するフィルタ回路９と、
負荷１０に供給される交流出力電圧ＶOUTに基づいて第
１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭ
ＯＳ-ＦＥＴ３、４の各ゲート端子（制御端子）にそれ
ぞれ付与するオン・オフ制御信号ＶG1及びＶG2を発生す
る制御回路１１とを備えている。
流電力を交流電力に変換するインバータ装置は、例えば
電子・情報機器のバックアップ電源として使用される無
停電電源装置（ＵＰＳ）等に従来から広く使用されてい
る。例えば、図７に示すインバータ装置は、直流電源１
と、４つのスイッチング素子としての第１〜第４のＭＯ
Ｓ-ＦＥＴ２〜５がブリッジ接続されかつ第１及び第４
のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭＯＳ-ＦＥＴ
３、４とを２個ずつ交互にオン・オフ動作させることに
より直流電源１から供給される直流電圧を交流電圧に変
換するフルブリッジ形のインバータで構成される直流−
交流変換回路６と、リアクトル７及びコンデンサ８から
成りかつ直流−交流変換回路６の交流電圧を負荷１０に
供給する正弦波交流電圧に変換するフィルタ回路９と、
負荷１０に供給される交流出力電圧ＶOUTに基づいて第
１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭ
ＯＳ-ＦＥＴ３、４の各ゲート端子（制御端子）にそれ
ぞれ付与するオン・オフ制御信号ＶG1及びＶG2を発生す
る制御回路１１とを備えている。
【０００３】制御回路１１は、図８に示すように交流出
力電圧ＶOUTを検出してその電圧検出信号Ｖ1を出力する
出力電圧検出回路１２と、出力電圧検出回路１２の電圧
検出信号Ｖ1の絶対値信号Ｖ2を出力する絶対値回路１３
及び絶対値回路１３の絶対値信号Ｖ2を交流出力電圧Ｖ
OUTの平均値信号Ｖ3に変換する積分回路１４から成る平
均値回路１５と、交流出力電圧ＶOUTの電圧値を規定す
る商用周波数の基準正弦波信号ＶR1を発生する基準正弦
波発生回路１６と、平均値回路１５の平均値信号Ｖ3と
基準正弦波発生回路１６の基準正弦波信号ＶR1との積信
号Ｖ4を出力する乗算回路１７と、反転入力端子に入力
される出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値と非反転入力端子に入力される乗算回路１７の積信号
Ｖ4の瞬時値とを比較する瞬時値比較回路１８と、基準
正弦波発生回路１６の基準正弦波信号ＶR1の周波数より
も極めて高い周波数の三角波信号ＶR2を発生する三角波
発振器１９と、反転入力端子に入力される三角波発振器
１９の三角波信号ＶR2と非反転入力端子に入力される瞬
時値比較回路１８の比較出力信号Ｖ5とを比較してＰＷ
Ｍ変調信号ＶPWMを発生するＰＷＭコンパレータ２０
と、ＰＷＭコンパレータ２０のＰＷＭ変調信号ＶPWMの
反転信号−ＶPWMを出力する反転器２１と、ＰＷＭコン
パレータ２０のＰＷＭ変調信号ＶPWMのオン・オフ期間
をそれぞれ若干短縮・延長してデッドタイムを形成しか
つその信号をオン・オフ制御信号ＶG2として第２及び第
３のＭＯＳ-ＦＥＴ３、４の各ゲート端子に出力するデ
ッドタイム形成回路２２と、反転器２１の反転出力信号
−ＶPWMのオン・オフ期間をそれぞれ若干短縮・延長し
てデッドタイムを形成しかつその信号をオン・オフ制御
信号ＶG1として第１及び第４のＭＯＳ-ＦＥＴ２、５の
各ゲート端子に出力するもう一つのデッドタイム形成回
路２３とから構成されている。なお、デッドタイム形成
回路２２、２３は、第２及び第３のＭＯＳ-ＦＥＴ３、
４のターンオフ（又はターンオン）時並びに第１及び第
４のＭＯＳ-ＦＥＴ２、５のターンオン（又はターンオ
フ）時において、それぞれのオン・オフ制御信号ＶG2、
ＶG1のタイミングのずれにより第２及び第３のＭＯＳ-
ＦＥＴ３、４と第１及び第４のＭＯＳ-ＦＥＴ２、５が
同時にオン状態となることを防止する目的で設けられ
る。
力電圧ＶOUTを検出してその電圧検出信号Ｖ1を出力する
出力電圧検出回路１２と、出力電圧検出回路１２の電圧
検出信号Ｖ1の絶対値信号Ｖ2を出力する絶対値回路１３
及び絶対値回路１３の絶対値信号Ｖ2を交流出力電圧Ｖ
OUTの平均値信号Ｖ3に変換する積分回路１４から成る平
均値回路１５と、交流出力電圧ＶOUTの電圧値を規定す
る商用周波数の基準正弦波信号ＶR1を発生する基準正弦
波発生回路１６と、平均値回路１５の平均値信号Ｖ3と
基準正弦波発生回路１６の基準正弦波信号ＶR1との積信
号Ｖ4を出力する乗算回路１７と、反転入力端子に入力
される出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値と非反転入力端子に入力される乗算回路１７の積信号
Ｖ4の瞬時値とを比較する瞬時値比較回路１８と、基準
正弦波発生回路１６の基準正弦波信号ＶR1の周波数より
も極めて高い周波数の三角波信号ＶR2を発生する三角波
発振器１９と、反転入力端子に入力される三角波発振器
１９の三角波信号ＶR2と非反転入力端子に入力される瞬
時値比較回路１８の比較出力信号Ｖ5とを比較してＰＷ
Ｍ変調信号ＶPWMを発生するＰＷＭコンパレータ２０
と、ＰＷＭコンパレータ２０のＰＷＭ変調信号ＶPWMの
反転信号−ＶPWMを出力する反転器２１と、ＰＷＭコン
パレータ２０のＰＷＭ変調信号ＶPWMのオン・オフ期間
をそれぞれ若干短縮・延長してデッドタイムを形成しか
つその信号をオン・オフ制御信号ＶG2として第２及び第
３のＭＯＳ-ＦＥＴ３、４の各ゲート端子に出力するデ
ッドタイム形成回路２２と、反転器２１の反転出力信号
−ＶPWMのオン・オフ期間をそれぞれ若干短縮・延長し
てデッドタイムを形成しかつその信号をオン・オフ制御
信号ＶG1として第１及び第４のＭＯＳ-ＦＥＴ２、５の
各ゲート端子に出力するもう一つのデッドタイム形成回
路２３とから構成されている。なお、デッドタイム形成
回路２２、２３は、第２及び第３のＭＯＳ-ＦＥＴ３、
４のターンオフ（又はターンオン）時並びに第１及び第
４のＭＯＳ-ＦＥＴ２、５のターンオン（又はターンオ
フ）時において、それぞれのオン・オフ制御信号ＶG2、
ＶG1のタイミングのずれにより第２及び第３のＭＯＳ-
ＦＥＴ３、４と第１及び第４のＭＯＳ-ＦＥＴ２、５が
同時にオン状態となることを防止する目的で設けられ
る。
【０００４】図８に示す制御回路１１の動作は以下の通
りである。図７に示すインバータ装置において負荷１０
に供給される交流出力電圧ＶOUTが制御回路１１内の出
力電圧検出回路１２に入力され、出力電圧検出回路１２
から交流出力電圧ＶOUTの検出信号Ｖ1が出力される。こ
のときの電圧検出信号Ｖ1の電圧波形を図９(Ｆ)に示
す。出力電圧検出回路１２から出力される電圧検出信号
Ｖ1は、瞬時値比較回路１８の反転入力端子に入力され
ると共に平均値回路１５内の絶対値回路１３に入力さ
れ。絶対値回路１３から交流出力電圧ＶOUTの絶対値信
号Ｖ2が出力される。このときの交流出力電圧ＶOUTの絶
対値信号Ｖ2の電圧波形を図９(Ｉ)に示す。絶対値回路
１３から出力される交流出力電圧ＶOUTの絶対値信号Ｖ2
は、積分回路１４により平均値信号に変換され、平均値
回路１５から交流出力電圧ＶOUTの平均値信号Ｖ3が出力
される。このときの交流出力電圧ＶOUTの平均値信号Ｖ3
の電圧波形を図９(Ｈ)に示す。平均値回路１５から出力
される交流出力電圧ＶOUTの平均値信号Ｖ3は、基準正弦
波発生回路１６の基準正弦波信号ＶR1と共に乗算回路１
７に入力され、平均値回路１５の平均値信号Ｖ3と基準
正弦波発生回路１６の基準正弦波信号ＶR1との積信号Ｖ
4が乗算回路１７から出力される。このときの基準正弦
波発生回路１６の基準正弦波信号ＶR1及び乗算回路１７
の積信号Ｖ4の各電圧波形をそれぞれ図９(Ｇ)及び(Ｊ)
に示す。乗算回路１７から出力される積信号Ｖ4は、瞬
時値比較回路１８の非反転入力端子に入力され、積信号
Ｖ4の瞬時値が反転入力端子に入力される出力電圧検出
回路１２の電圧検出信号Ｖ1の瞬時値と比較され、瞬時
値比較回路１８から比較出力信号Ｖ5が出力される。
りである。図７に示すインバータ装置において負荷１０
に供給される交流出力電圧ＶOUTが制御回路１１内の出
力電圧検出回路１２に入力され、出力電圧検出回路１２
から交流出力電圧ＶOUTの検出信号Ｖ1が出力される。こ
のときの電圧検出信号Ｖ1の電圧波形を図９(Ｆ)に示
す。出力電圧検出回路１２から出力される電圧検出信号
Ｖ1は、瞬時値比較回路１８の反転入力端子に入力され
ると共に平均値回路１５内の絶対値回路１３に入力さ
れ。絶対値回路１３から交流出力電圧ＶOUTの絶対値信
号Ｖ2が出力される。このときの交流出力電圧ＶOUTの絶
対値信号Ｖ2の電圧波形を図９(Ｉ)に示す。絶対値回路
１３から出力される交流出力電圧ＶOUTの絶対値信号Ｖ2
は、積分回路１４により平均値信号に変換され、平均値
回路１５から交流出力電圧ＶOUTの平均値信号Ｖ3が出力
される。このときの交流出力電圧ＶOUTの平均値信号Ｖ3
の電圧波形を図９(Ｈ)に示す。平均値回路１５から出力
される交流出力電圧ＶOUTの平均値信号Ｖ3は、基準正弦
波発生回路１６の基準正弦波信号ＶR1と共に乗算回路１
７に入力され、平均値回路１５の平均値信号Ｖ3と基準
正弦波発生回路１６の基準正弦波信号ＶR1との積信号Ｖ
4が乗算回路１７から出力される。このときの基準正弦
波発生回路１６の基準正弦波信号ＶR1及び乗算回路１７
の積信号Ｖ4の各電圧波形をそれぞれ図９(Ｇ)及び(Ｊ)
に示す。乗算回路１７から出力される積信号Ｖ4は、瞬
時値比較回路１８の非反転入力端子に入力され、積信号
Ｖ4の瞬時値が反転入力端子に入力される出力電圧検出
回路１２の電圧検出信号Ｖ1の瞬時値と比較され、瞬時
値比較回路１８から比較出力信号Ｖ5が出力される。
【０００５】瞬時値比較回路１８からの比較出力信号Ｖ
5はＰＷＭコンパレータ２０の非反転入力端子に入力さ
れ、ＰＷＭコンパレータ２０において反転入力端子に入
力される三角波発振器１９の三角波信号ＶR2と比較さ
れ、比較出力信号Ｖ5がＰＷＭ変調（パルス幅変調）さ
れる。このときのＰＷＭコンパレータ２０の反転入力端
子及び非反転入力端子にそれぞれ入力される三角波信号
ＶR2及び比較出力信号Ｖ5の各電圧波形をそれぞれ図９
(Ａ)に示す。また、このときにＰＷＭコンパレータ２０
から出力されるＰＷＭ変調信号ＶPWMの電圧波形を図９
(Ｃ)に示す。ＰＷＭコンパレータ２０のＰＷＭ変調信号
ＶPWMは、デッドタイム形成回路２２に直接入力され、
デッドタイム形成回路２２によりＰＷＭ変調信号ＶPWM
のオン・オフ期間がそれぞれ若干短縮・延長されてデッ
ドタイムが形成され、このデッドタイムが形成されたＰ
ＷＭ変調信号ＶPWMがオン・オフ制御信号ＶG2として第
２及び第３のＭＯＳ-ＦＥＴ３、４の各ゲート端子に出
力される。このときにデッドタイム形成回路２２から出
力されるオン・オフ制御信号ＶG2の電圧波形を図９(Ｅ)
に示す。これと同時に、ＰＷＭコンパレータ２０のＰＷ
Ｍ変調信号ＶPWMは反転器２１により反転され、もう一
つのデッドタイム形成回路２３にＰＷＭ変調信号ＶPWM
の反転信号−ＶPWMが入力される。このときに反転器２
１から出力されるＰＷＭ変調信号ＶPWMの反転信号−Ｖ
PWMの電圧波形を図９(Ｂ)に示す。もう一つのデッドタ
イム形成回路２３に入力されるＰＷＭ変調信号ＶPWMの
反転信号−ＶPWMは、そのオン・オフ期間がそれぞれ若
干短縮・延長されてデッドタイムが形成され、このデッ
ドタイムが形成されたＰＷＭ変調信号ＶPWMの反転信号
−ＶPWMがオン・オフ制御信号ＶG1として第１及び第４
のＭＯＳ-ＦＥＴ２、５の各ゲート端子に出力される。
このときにもう一つのデッドタイム形成回路２３から出
力されるオン・オフ制御信号ＶG1の電圧波形を図９(Ｄ)
に示す。
5はＰＷＭコンパレータ２０の非反転入力端子に入力さ
れ、ＰＷＭコンパレータ２０において反転入力端子に入
力される三角波発振器１９の三角波信号ＶR2と比較さ
れ、比較出力信号Ｖ5がＰＷＭ変調（パルス幅変調）さ
れる。このときのＰＷＭコンパレータ２０の反転入力端
子及び非反転入力端子にそれぞれ入力される三角波信号
ＶR2及び比較出力信号Ｖ5の各電圧波形をそれぞれ図９
(Ａ)に示す。また、このときにＰＷＭコンパレータ２０
から出力されるＰＷＭ変調信号ＶPWMの電圧波形を図９
(Ｃ)に示す。ＰＷＭコンパレータ２０のＰＷＭ変調信号
ＶPWMは、デッドタイム形成回路２２に直接入力され、
デッドタイム形成回路２２によりＰＷＭ変調信号ＶPWM
のオン・オフ期間がそれぞれ若干短縮・延長されてデッ
ドタイムが形成され、このデッドタイムが形成されたＰ
ＷＭ変調信号ＶPWMがオン・オフ制御信号ＶG2として第
２及び第３のＭＯＳ-ＦＥＴ３、４の各ゲート端子に出
力される。このときにデッドタイム形成回路２２から出
力されるオン・オフ制御信号ＶG2の電圧波形を図９(Ｅ)
に示す。これと同時に、ＰＷＭコンパレータ２０のＰＷ
Ｍ変調信号ＶPWMは反転器２１により反転され、もう一
つのデッドタイム形成回路２３にＰＷＭ変調信号ＶPWM
の反転信号−ＶPWMが入力される。このときに反転器２
１から出力されるＰＷＭ変調信号ＶPWMの反転信号−Ｖ
PWMの電圧波形を図９(Ｂ)に示す。もう一つのデッドタ
イム形成回路２３に入力されるＰＷＭ変調信号ＶPWMの
反転信号−ＶPWMは、そのオン・オフ期間がそれぞれ若
干短縮・延長されてデッドタイムが形成され、このデッ
ドタイムが形成されたＰＷＭ変調信号ＶPWMの反転信号
−ＶPWMがオン・オフ制御信号ＶG1として第１及び第４
のＭＯＳ-ＦＥＴ２、５の各ゲート端子に出力される。
このときにもう一つのデッドタイム形成回路２３から出
力されるオン・オフ制御信号ＶG1の電圧波形を図９(Ｄ)
に示す。
【０００６】また、図７に示すインバータ装置の主回路
の動作は以下の通りである。制御回路１１から出力され
る図９(Ｄ)及び(Ｅ)に示す各オン・オフ制御信号ＶG1、
ＶＧ２は、それぞれ直流−交流変換回路６内の第１及び
第４のＭＯＳ−ＦＥＴ２、５と第２及び第３のＭＯＳ-
ＦＥＴ３、４の各ゲート端子に付与される。これによ
り、第１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第
３のＭＯＳ-ＦＥＴ２、３が商用周波数より極めて高い
ＰＷＭ変調された周波数でそれぞれ２個ずつ交互にオン
・オフ動作される。直流−交流変換回路６内の第１〜第
４のＭＯＳ-ＦＥＴ２〜５のオン・オフ動作により、第
１及び第２のＭＯＳ-ＦＥＴ２、３の接続点と第３及び
第４のＭＯＳ-ＦＥＴ４、５の接続点との間にＰＷＭ変
調された商用周波数の交流電圧が発生する。ＰＷＭ変調
された交流電圧は、フィルタ回路９のリアクトル７及び
コンデンサ８により商用周波数の正弦波交流電圧に変換
され、定電圧でかつリプル成分が除去された滑らかな商
用周波数の正弦波交流出力が負荷１０に供給される。
の動作は以下の通りである。制御回路１１から出力され
る図９(Ｄ)及び(Ｅ)に示す各オン・オフ制御信号ＶG1、
ＶＧ２は、それぞれ直流−交流変換回路６内の第１及び
第４のＭＯＳ−ＦＥＴ２、５と第２及び第３のＭＯＳ-
ＦＥＴ３、４の各ゲート端子に付与される。これによ
り、第１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第
３のＭＯＳ-ＦＥＴ２、３が商用周波数より極めて高い
ＰＷＭ変調された周波数でそれぞれ２個ずつ交互にオン
・オフ動作される。直流−交流変換回路６内の第１〜第
４のＭＯＳ-ＦＥＴ２〜５のオン・オフ動作により、第
１及び第２のＭＯＳ-ＦＥＴ２、３の接続点と第３及び
第４のＭＯＳ-ＦＥＴ４、５の接続点との間にＰＷＭ変
調された商用周波数の交流電圧が発生する。ＰＷＭ変調
された交流電圧は、フィルタ回路９のリアクトル７及び
コンデンサ８により商用周波数の正弦波交流電圧に変換
され、定電圧でかつリプル成分が除去された滑らかな商
用周波数の正弦波交流出力が負荷１０に供給される。
【０００７】
【発明が解決しようとする課題】ところで、上記のよう
な従来のインバータ装置では、交流出力電圧ＶOUTを安
定化させるために出力電圧検出回路１２及び平均値回路
１５により交流出力電圧ＶOUTの平均値を検出してこれ
を安定化している。このため、負荷１０が力率１.０の
純抵抗の負荷である場合は非常にレギュレーション（出
力安定度）が良い。しかしながら、実際には負荷１０の
力率が１.０以下である場合が多く、それ故に出力波形
が歪むため、レギュレーションが必ずしも良くない。こ
のため、図７及び図８に示すインバータ装置では、出力
電圧検出回路１２の電圧検出信号Ｖ1の瞬時値を瞬時値
比較回路１８により平均値回路１５の平均値信号Ｖ3及
び基準正弦波発生回路１６の基準正弦波信号ＶR1の積信
号Ｖ4の瞬時値と比較し、この比較値に応じて交流出力
電圧ＶOUTの瞬時値を制御することにより、負荷１０の
力率が１.０以下の場合における出力波形の歪みを改善
している。したがって、図７及び図８に示すインバータ
装置の場合、あらゆる負荷に対してレギュレーションと
出力波形の歪みを共に改善する目的で出力電圧の平均値
の制御系と瞬時値の制御系を併設したため、制御回路１
１の回路構成が複雑となる欠点があった。
な従来のインバータ装置では、交流出力電圧ＶOUTを安
定化させるために出力電圧検出回路１２及び平均値回路
１５により交流出力電圧ＶOUTの平均値を検出してこれ
を安定化している。このため、負荷１０が力率１.０の
純抵抗の負荷である場合は非常にレギュレーション（出
力安定度）が良い。しかしながら、実際には負荷１０の
力率が１.０以下である場合が多く、それ故に出力波形
が歪むため、レギュレーションが必ずしも良くない。こ
のため、図７及び図８に示すインバータ装置では、出力
電圧検出回路１２の電圧検出信号Ｖ1の瞬時値を瞬時値
比較回路１８により平均値回路１５の平均値信号Ｖ3及
び基準正弦波発生回路１６の基準正弦波信号ＶR1の積信
号Ｖ4の瞬時値と比較し、この比較値に応じて交流出力
電圧ＶOUTの瞬時値を制御することにより、負荷１０の
力率が１.０以下の場合における出力波形の歪みを改善
している。したがって、図７及び図８に示すインバータ
装置の場合、あらゆる負荷に対してレギュレーションと
出力波形の歪みを共に改善する目的で出力電圧の平均値
の制御系と瞬時値の制御系を併設したため、制御回路１
１の回路構成が複雑となる欠点があった。
【０００８】そこで、本発明は簡素な回路構成の制御回
路によりあらゆる負荷に対してレギュレーションと出力
波形の歪みを共に改善できるインバータ装置を提供する
ことを目的とする。
路によりあらゆる負荷に対してレギュレーションと出力
波形の歪みを共に改善できるインバータ装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明によるインバータ
装置は、直流電源と、少なくとも１つのスイッチング素
子を有しかつ該スイッチング素子のオン・オフ動作によ
り前記直流電源から供給される直流を交流に変換する直
流−交流変換回路と、該直流−交流変換回路の出力電圧
に基づいて前記スイッチング素子の制御端子に付与する
オン・オフ制御信号を発生する制御回路とを備えてい
る。このインバータ装置の前記制御回路は、前記直流−
交流変換回路の出力電圧を検出する出力電圧検出回路
と、前記直流−交流変換回路の出力電圧を規定する基準
正弦波信号を発生する基準正弦波発生回路と、前記直流
−交流変換回路の出力電流をそれに対応する電圧として
検出する出力電流検出回路と、前記基準正弦波発生回路
の基準正弦波信号と前記出力電流検出回路の電流検出信
号との和信号を出力する加算回路と、前記出力電圧検出
回路の電圧検出信号の瞬時値と前記加算回路の和信号の
瞬時値とを比較する瞬時値比較回路とを備え、前記瞬時
値比較回路の比較出力に基づいて前記直流−交流変換回
路のスイッチング素子のオン・オフ期間を制御すること
により、前記直流−交流変換回路の出力電圧を一定値に
制御する。
装置は、直流電源と、少なくとも１つのスイッチング素
子を有しかつ該スイッチング素子のオン・オフ動作によ
り前記直流電源から供給される直流を交流に変換する直
流−交流変換回路と、該直流−交流変換回路の出力電圧
に基づいて前記スイッチング素子の制御端子に付与する
オン・オフ制御信号を発生する制御回路とを備えてい
る。このインバータ装置の前記制御回路は、前記直流−
交流変換回路の出力電圧を検出する出力電圧検出回路
と、前記直流−交流変換回路の出力電圧を規定する基準
正弦波信号を発生する基準正弦波発生回路と、前記直流
−交流変換回路の出力電流をそれに対応する電圧として
検出する出力電流検出回路と、前記基準正弦波発生回路
の基準正弦波信号と前記出力電流検出回路の電流検出信
号との和信号を出力する加算回路と、前記出力電圧検出
回路の電圧検出信号の瞬時値と前記加算回路の和信号の
瞬時値とを比較する瞬時値比較回路とを備え、前記瞬時
値比較回路の比較出力に基づいて前記直流−交流変換回
路のスイッチング素子のオン・オフ期間を制御すること
により、前記直流−交流変換回路の出力電圧を一定値に
制御する。
【００１０】直流−交流変換回路の出力電圧が出力電圧
検出回路により検出されると共に、直流−交流変換回路
に流れる出力電流がそれに対応する電圧として出力電流
検出回路により検出され、この電流検出信号と基準正弦
波発生回路の基準正弦波信号との和信号の電圧の瞬時値
及び出力電圧検出回路の電圧検出信号の電圧の瞬時値が
瞬時値比較回路により比較される。この瞬時値比較回路
の比較出力に基づいて直流−交流変換回路のスイッチン
グ素子のオン・オフ期間を制御することにより、直流−
交流変換回路の出力電圧が一定値に制御される。このた
め、例えば直流−交流変換回路の出力側に接続される負
荷に流れる電流が大きいときは、この電流の検出信号と
基準正弦波信号との和信号の電圧の瞬時値も大きくな
る。これに伴って、瞬時値比較回路の比較出力も増加す
るので、この比較出力に基づいて直流−交流変換回路の
出力電圧が増加する方向にスイッチング素子のオン・オ
フ期間を制御すれば、あらゆる負荷に対して出力波形の
歪みが少なくかつレギュレーションが良好となる。した
がって、制御回路は直流−交流変換回路の出力電圧の瞬
時値の制御系のみ具備していればよいので、簡素な回路
構成の制御回路によりあらゆる負荷に対してレギュレー
ション及び出力波形の歪みを共に改善できる。
検出回路により検出されると共に、直流−交流変換回路
に流れる出力電流がそれに対応する電圧として出力電流
検出回路により検出され、この電流検出信号と基準正弦
波発生回路の基準正弦波信号との和信号の電圧の瞬時値
及び出力電圧検出回路の電圧検出信号の電圧の瞬時値が
瞬時値比較回路により比較される。この瞬時値比較回路
の比較出力に基づいて直流−交流変換回路のスイッチン
グ素子のオン・オフ期間を制御することにより、直流−
交流変換回路の出力電圧が一定値に制御される。このた
め、例えば直流−交流変換回路の出力側に接続される負
荷に流れる電流が大きいときは、この電流の検出信号と
基準正弦波信号との和信号の電圧の瞬時値も大きくな
る。これに伴って、瞬時値比較回路の比較出力も増加す
るので、この比較出力に基づいて直流−交流変換回路の
出力電圧が増加する方向にスイッチング素子のオン・オ
フ期間を制御すれば、あらゆる負荷に対して出力波形の
歪みが少なくかつレギュレーションが良好となる。した
がって、制御回路は直流−交流変換回路の出力電圧の瞬
時値の制御系のみ具備していればよいので、簡素な回路
構成の制御回路によりあらゆる負荷に対してレギュレー
ション及び出力波形の歪みを共に改善できる。
【００１１】
【発明の実施の形態】以下、本発明によるインバータ装
置の一実施形態を図１〜図３に基づいて説明する。但
し、これらの図面では、図７〜図９に示す箇所と同一の
部分には同一の符号を付し、その説明を省略する。本実
施形態のインバータ装置は、図１に示すように、図７に
示すインバータ装置において、直流−交流変換回路６の
第２及び第４のＭＯＳ-ＦＥＴ３、５の各々と直列に電
流検出用抵抗３１、３２をそれぞれ接続し、図８に示す
制御回路１１の代わりに図２に示す制御回路３３を負荷
１０と直流−交流変換回路６の第１〜第４のＭＯＳ-Ｆ
ＥＴ２〜５の各ゲート端子との間に接続したものであ
る。その他の構成は、図７に示すインバータ装置と略同
一である。制御回路３３は、図２に示すように負荷１０
に供給される交流出力電圧ＶOUTを検出する出力電圧検
出回路１２と、交流出力電圧ＶOUTの電圧値を規定する
商用周波数の基準正弦波信号ＶR1を発生する基準正弦波
発生回路１６と、電流検出用抵抗３１、３２に流れる直
流−交流変換回路６の出力電流をそれに対応する電圧と
して検出する出力電流検出回路３４と、基準正弦波発生
回路１６の基準正弦波信号ＶR1と出力電流検出回路３４
の電流検出信号Ｖ6との和信号Ｖ7を出力する加算回路３
５と、出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値と加算回路３５の和信号Ｖ7の瞬時値とを比較する瞬
時値比較回路１８とを備えている。瞬時値比較回路１８
から以降の内部回路の構成は、前述の図８に示す制御回
路１１と略同一であるので説明は省略する。
置の一実施形態を図１〜図３に基づいて説明する。但
し、これらの図面では、図７〜図９に示す箇所と同一の
部分には同一の符号を付し、その説明を省略する。本実
施形態のインバータ装置は、図１に示すように、図７に
示すインバータ装置において、直流−交流変換回路６の
第２及び第４のＭＯＳ-ＦＥＴ３、５の各々と直列に電
流検出用抵抗３１、３２をそれぞれ接続し、図８に示す
制御回路１１の代わりに図２に示す制御回路３３を負荷
１０と直流−交流変換回路６の第１〜第４のＭＯＳ-Ｆ
ＥＴ２〜５の各ゲート端子との間に接続したものであ
る。その他の構成は、図７に示すインバータ装置と略同
一である。制御回路３３は、図２に示すように負荷１０
に供給される交流出力電圧ＶOUTを検出する出力電圧検
出回路１２と、交流出力電圧ＶOUTの電圧値を規定する
商用周波数の基準正弦波信号ＶR1を発生する基準正弦波
発生回路１６と、電流検出用抵抗３１、３２に流れる直
流−交流変換回路６の出力電流をそれに対応する電圧と
して検出する出力電流検出回路３４と、基準正弦波発生
回路１６の基準正弦波信号ＶR1と出力電流検出回路３４
の電流検出信号Ｖ6との和信号Ｖ7を出力する加算回路３
５と、出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値と加算回路３５の和信号Ｖ7の瞬時値とを比較する瞬
時値比較回路１８とを備えている。瞬時値比較回路１８
から以降の内部回路の構成は、前述の図８に示す制御回
路１１と略同一であるので説明は省略する。
【００１２】上記の構成において、負荷１０に供給され
る交流出力電圧ＶOUTが制御回路３３内の出力電圧検出
回路１２により検出され、交流出力電圧ＶOUTの検出信
号Ｖ１が出力される。このときの電圧検出信号Ｖ１の電
圧波形を図３(Ｆ)に示す。出力電圧検出回路１２から出
力される電圧検出信号Ｖ1は、瞬時値比較回路１８の反
転入力端子に入力される。これと共に、直流−交流変換
回路６の第２及び第４のＭＯＳ-ＦＥＴ３、５にそれぞ
れ直列に接続された電流検出用抵抗３１、３２に交互に
流れる出力電流ＩOUTがそれに対応する電圧として制御
回路３３内の出力電流検出回路３４により検出され、出
力電流ＩOUTの検出信号Ｖ6が出力される。このときの電
流検出信号Ｖ6の電圧波形を図３(Ｉ)に示す。出力電流
検出回路３４から出力される電流検出信号Ｖ6は、加算
回路３５により基準正弦波発生回路１６の基準正弦波信
号ＶR1に加算され、出力電流検出回路３４の電流検出信
号Ｖ6と基準正弦波発生回路１６の基準正弦波信号ＶR1
との和信号Ｖ7が加算回路３５から出力される。このと
きの基準正弦波発生回路１６の基準正弦波信号ＶR1及び
加算回路３５の和信号Ｖ7の各電圧波形をそれぞれ図３
(Ｇ)及び(Ｈ)に示す。加算回路３５から出力される和信
号Ｖ7は瞬時値比較回路１８の非反転入力端子に入力さ
れ、和信号Ｖ7の瞬時値が反転入力端子に入力される出
力電圧検出回路１２の電圧検出信号Ｖ1の瞬時値と比較
され、瞬時値比較回路１８から比較出力信号Ｖ8が出力
される。
る交流出力電圧ＶOUTが制御回路３３内の出力電圧検出
回路１２により検出され、交流出力電圧ＶOUTの検出信
号Ｖ１が出力される。このときの電圧検出信号Ｖ１の電
圧波形を図３(Ｆ)に示す。出力電圧検出回路１２から出
力される電圧検出信号Ｖ1は、瞬時値比較回路１８の反
転入力端子に入力される。これと共に、直流−交流変換
回路６の第２及び第４のＭＯＳ-ＦＥＴ３、５にそれぞ
れ直列に接続された電流検出用抵抗３１、３２に交互に
流れる出力電流ＩOUTがそれに対応する電圧として制御
回路３３内の出力電流検出回路３４により検出され、出
力電流ＩOUTの検出信号Ｖ6が出力される。このときの電
流検出信号Ｖ6の電圧波形を図３(Ｉ)に示す。出力電流
検出回路３４から出力される電流検出信号Ｖ6は、加算
回路３５により基準正弦波発生回路１６の基準正弦波信
号ＶR1に加算され、出力電流検出回路３４の電流検出信
号Ｖ6と基準正弦波発生回路１６の基準正弦波信号ＶR1
との和信号Ｖ7が加算回路３５から出力される。このと
きの基準正弦波発生回路１６の基準正弦波信号ＶR1及び
加算回路３５の和信号Ｖ7の各電圧波形をそれぞれ図３
(Ｇ)及び(Ｈ)に示す。加算回路３５から出力される和信
号Ｖ7は瞬時値比較回路１８の非反転入力端子に入力さ
れ、和信号Ｖ7の瞬時値が反転入力端子に入力される出
力電圧検出回路１２の電圧検出信号Ｖ1の瞬時値と比較
され、瞬時値比較回路１８から比較出力信号Ｖ8が出力
される。
【００１３】瞬時値比較回路１８からの比較出力信号Ｖ
8はＰＷＭコンパレータ２０の非反転入力端子に入力さ
れ、ＰＷＭコンパレータ２０において反転入力端子に入
力される三角波発振器１９の三角波信号ＶR2と比較さ
れ、比較出力信号Ｖ8がＰＷＭ変調される。このときの
ＰＷＭコンパレータ２０の反転入力端子及び非反転入力
端子にそれぞれ入力される三角波信号ＶR2及び比較出力
信号Ｖ8の各電圧波形をそれぞれ図３(Ａ)に示す。ま
た、このときにＰＷＭコンパレータ２０から出力される
ＰＷＭ変調信号ＶPWMの電圧波形を図３(Ｃ)に示す。Ｐ
ＷＭコンパレータ２０のＰＷＭ変調信号ＶPWMは、デッ
ドタイム形成回路２２に直接入力され、デッドタイム形
成回路２２によりＰＷＭ変調信号ＶPWMのオン・オフ期
間がそれぞれ若干短縮・延長されてデッドタイムが形成
され、このデッドタイムが形成されたＰＷＭ変調信号Ｖ
PWMがオン・オフ制御信号ＶG2として第２及び第３のＭ
ＯＳ-ＦＥＴ３、４の各ゲート端子に出力される。この
ときにデッドタイム形成回路２２から出力されるオン・
オフ制御信号ＶG2の電圧波形を図３(Ｅ)に示す。これと
同時に、ＰＷＭコンパレータ２０のＰＷＭ変調信号Ｖ
PWMは反転器２１により反転され、もう一つのデッドタ
イム形成回路２３にＰＷＭ変調信号ＶPWMの反転信号−
ＶPWMが入力される。このときに反転器２１から出力さ
れるＰＷＭ変調信号ＶPWMの反転信号−ＶPWMの電圧波形
を図３(Ｂ)に示す。もう一つのデッドタイム形成回路２
３に入力されるＰＷＭ変調信号ＶPWMの反転信号−ＶPWM
は、そのオン・オフ期間がそれぞれ若干短縮・延長され
てデッドタイムが形成され、このデッドタイムが形成さ
れたＰＷＭ変調信号ＶPWMの反転信号−ＶPWMがオン・オ
フ制御信号ＶG1として第１及び第４のＭＯＳ-ＦＥＴ
２、５の各ゲート端子に出力される。このときにもう一
つのデッドタイム形成回路２３から出力されるオン・オ
フ制御信号ＶG1の電圧波形を図３(Ｄ)に示す。なお、図
１に示すインバータ装置の主回路の動作は、前述の図７
に示すインバータ装置の主回路の動作と略同様であるの
で説明は省略する。
8はＰＷＭコンパレータ２０の非反転入力端子に入力さ
れ、ＰＷＭコンパレータ２０において反転入力端子に入
力される三角波発振器１９の三角波信号ＶR2と比較さ
れ、比較出力信号Ｖ8がＰＷＭ変調される。このときの
ＰＷＭコンパレータ２０の反転入力端子及び非反転入力
端子にそれぞれ入力される三角波信号ＶR2及び比較出力
信号Ｖ8の各電圧波形をそれぞれ図３(Ａ)に示す。ま
た、このときにＰＷＭコンパレータ２０から出力される
ＰＷＭ変調信号ＶPWMの電圧波形を図３(Ｃ)に示す。Ｐ
ＷＭコンパレータ２０のＰＷＭ変調信号ＶPWMは、デッ
ドタイム形成回路２２に直接入力され、デッドタイム形
成回路２２によりＰＷＭ変調信号ＶPWMのオン・オフ期
間がそれぞれ若干短縮・延長されてデッドタイムが形成
され、このデッドタイムが形成されたＰＷＭ変調信号Ｖ
PWMがオン・オフ制御信号ＶG2として第２及び第３のＭ
ＯＳ-ＦＥＴ３、４の各ゲート端子に出力される。この
ときにデッドタイム形成回路２２から出力されるオン・
オフ制御信号ＶG2の電圧波形を図３(Ｅ)に示す。これと
同時に、ＰＷＭコンパレータ２０のＰＷＭ変調信号Ｖ
PWMは反転器２１により反転され、もう一つのデッドタ
イム形成回路２３にＰＷＭ変調信号ＶPWMの反転信号−
ＶPWMが入力される。このときに反転器２１から出力さ
れるＰＷＭ変調信号ＶPWMの反転信号−ＶPWMの電圧波形
を図３(Ｂ)に示す。もう一つのデッドタイム形成回路２
３に入力されるＰＷＭ変調信号ＶPWMの反転信号−ＶPWM
は、そのオン・オフ期間がそれぞれ若干短縮・延長され
てデッドタイムが形成され、このデッドタイムが形成さ
れたＰＷＭ変調信号ＶPWMの反転信号−ＶPWMがオン・オ
フ制御信号ＶG1として第１及び第４のＭＯＳ-ＦＥＴ
２、５の各ゲート端子に出力される。このときにもう一
つのデッドタイム形成回路２３から出力されるオン・オ
フ制御信号ＶG1の電圧波形を図３(Ｄ)に示す。なお、図
１に示すインバータ装置の主回路の動作は、前述の図７
に示すインバータ装置の主回路の動作と略同様であるの
で説明は省略する。
【００１４】上記の実施形態では、負荷１０に供給され
る交流出力電圧ＶOUTを制御回路３３内の出力電圧検出
回路１２により検出すると共に電流検出用抵抗３１、３
２に交互に流れる直流−交流変換回路６の出力電流Ｉ
OUTをそれに対応する電圧として制御回路３３内の出力
電流検出回路３４により検出し、その電流検出信号Ｖ6
を加算回路３５により基準正弦波発生回路１６の基準正
弦波信号ＶR1に加算し、その加算された和信号Ｖ7の瞬
時値と出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値とを瞬時値比較回路１８により比較し、その比較出力
信号Ｖ8に基づいて直流−交流変換回路６の第１〜第４
のＭＯＳ-ＦＥＴ２〜５のオン・オフ期間を制御するこ
とにより、直流−交流変換回路６の出力電圧が一定値に
制御される。したがって、出力波形の歪みの少ない出力
電圧の瞬時値の制御系のみで様々な負荷１０に対して直
流−交流変換回路６の出力電圧を一定値に制御できるの
で、制御回路３３の回路構成を簡素化できると共に、あ
らゆる負荷１０に対してレギュレーション及び出力波形
の歪みを共に改善することが可能である。
る交流出力電圧ＶOUTを制御回路３３内の出力電圧検出
回路１２により検出すると共に電流検出用抵抗３１、３
２に交互に流れる直流−交流変換回路６の出力電流Ｉ
OUTをそれに対応する電圧として制御回路３３内の出力
電流検出回路３４により検出し、その電流検出信号Ｖ6
を加算回路３５により基準正弦波発生回路１６の基準正
弦波信号ＶR1に加算し、その加算された和信号Ｖ7の瞬
時値と出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時
値とを瞬時値比較回路１８により比較し、その比較出力
信号Ｖ8に基づいて直流−交流変換回路６の第１〜第４
のＭＯＳ-ＦＥＴ２〜５のオン・オフ期間を制御するこ
とにより、直流−交流変換回路６の出力電圧が一定値に
制御される。したがって、出力波形の歪みの少ない出力
電圧の瞬時値の制御系のみで様々な負荷１０に対して直
流−交流変換回路６の出力電圧を一定値に制御できるの
で、制御回路３３の回路構成を簡素化できると共に、あ
らゆる負荷１０に対してレギュレーション及び出力波形
の歪みを共に改善することが可能である。
【００１５】本発明の実施態様は前記の実施形態に限定
されることなく、種々の変更が可能である。例えば、上
記の実施形態では第２及び第４のＭＯＳ-ＦＥＴ３、５
にそれぞれ直列に接続された電流検出用抵抗３１、３２
により直流−交流変換回路６の出力電流ＩOUTを検出す
る形態を示したが、図４に示すように電流検出用抵抗３
１、３２をそれぞれ第１及び第３のＭＯＳ-ＦＥＴ２、
４と直列に接続して直流−交流変換回路６の出力電流Ｉ
OUTを検出してもよい。また、図５に示すように電流検
出用抵抗３１、３２をそれぞれ第１及び第２のＭＯＳ-
ＦＥＴ２、３と直列に接続して直流−交流変換回路６の
出力電流ＩOUTを検出してもよい。また、図６に示すよ
うに第３及び第４のＭＯＳ-ＦＥＴ４、５の接続点とフ
ィルタ回路９のコンデンサ８との間に電流検出用抵抗又
は電流検出用トランス（ＣＴ）やホール素子等の電流検
出手段４１を接続して直流−交流変換回路６の出力電流
ＩOUTを検出してもよい。勿論、図１、図４及び図５に
示す各実施形態においても電流検出用抵抗３１、３２の
代わりに電流検出用トランス（ＣＴ）やホール素子等を
使用することが可能である。また、上記の実施形態では
負荷１０に供給される交流出力電圧ＶOUTを制御回路３
３内の出力電圧検出回路１２により検出する形態を示し
たが、直流−交流変換回路６の出力端子の電圧を制御回
路３３内の出力電圧検出回路１２により検出してもよ
い。また、上記の各実施形態では第１及び第４のＭＯＳ
-ＦＥＴ２、５と第２及び第３のＭＯＳ-ＦＥＴ３、４と
を同一の高い周波数で２個ずつ交互にオン・オフ動作さ
せるフルブリッジ形のインバータで直流−交流変換回路
６を構成したが、第１及び第２のＭＯＳ-ＦＥＴ２、３
を数ｋＨz以上の高い周波数で交互にオン・オフ動作さ
せると共に第３及び第４のＭＯＳ-ＦＥＴ４、５を５０
／６０Ｈzの商用周波数で交互にオン・オフ動作させる
フルブリッジ形のインバータで直流−交流変換回路６を
構成してもよい。また、直流−交流変換回路６は前記の
フルブリッジ形のインバータに限らず、ハーフブリッジ
形やその他の形式のインバータで構成してもよい。更
に、スイッチング素子としてＭＯＳ-ＦＥＴ（ＭＯＳ型
電解効果トランジスタ）の代わりに、バイポーラ型パワ
ートランジスタ、ＩＧＢＴ（絶縁ゲート型電界効果トラ
ンジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジス
タ）又はサイリスタ等を使用することも可能である。
されることなく、種々の変更が可能である。例えば、上
記の実施形態では第２及び第４のＭＯＳ-ＦＥＴ３、５
にそれぞれ直列に接続された電流検出用抵抗３１、３２
により直流−交流変換回路６の出力電流ＩOUTを検出す
る形態を示したが、図４に示すように電流検出用抵抗３
１、３２をそれぞれ第１及び第３のＭＯＳ-ＦＥＴ２、
４と直列に接続して直流−交流変換回路６の出力電流Ｉ
OUTを検出してもよい。また、図５に示すように電流検
出用抵抗３１、３２をそれぞれ第１及び第２のＭＯＳ-
ＦＥＴ２、３と直列に接続して直流−交流変換回路６の
出力電流ＩOUTを検出してもよい。また、図６に示すよ
うに第３及び第４のＭＯＳ-ＦＥＴ４、５の接続点とフ
ィルタ回路９のコンデンサ８との間に電流検出用抵抗又
は電流検出用トランス（ＣＴ）やホール素子等の電流検
出手段４１を接続して直流−交流変換回路６の出力電流
ＩOUTを検出してもよい。勿論、図１、図４及び図５に
示す各実施形態においても電流検出用抵抗３１、３２の
代わりに電流検出用トランス（ＣＴ）やホール素子等を
使用することが可能である。また、上記の実施形態では
負荷１０に供給される交流出力電圧ＶOUTを制御回路３
３内の出力電圧検出回路１２により検出する形態を示し
たが、直流−交流変換回路６の出力端子の電圧を制御回
路３３内の出力電圧検出回路１２により検出してもよ
い。また、上記の各実施形態では第１及び第４のＭＯＳ
-ＦＥＴ２、５と第２及び第３のＭＯＳ-ＦＥＴ３、４と
を同一の高い周波数で２個ずつ交互にオン・オフ動作さ
せるフルブリッジ形のインバータで直流−交流変換回路
６を構成したが、第１及び第２のＭＯＳ-ＦＥＴ２、３
を数ｋＨz以上の高い周波数で交互にオン・オフ動作さ
せると共に第３及び第４のＭＯＳ-ＦＥＴ４、５を５０
／６０Ｈzの商用周波数で交互にオン・オフ動作させる
フルブリッジ形のインバータで直流−交流変換回路６を
構成してもよい。また、直流−交流変換回路６は前記の
フルブリッジ形のインバータに限らず、ハーフブリッジ
形やその他の形式のインバータで構成してもよい。更
に、スイッチング素子としてＭＯＳ-ＦＥＴ（ＭＯＳ型
電解効果トランジスタ）の代わりに、バイポーラ型パワ
ートランジスタ、ＩＧＢＴ（絶縁ゲート型電界効果トラ
ンジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジス
タ）又はサイリスタ等を使用することも可能である。
【００１６】
【発明の効果】本発明によれば、出力波形の歪みの少な
い出力電圧の瞬時値の制御系のみで様々な負荷に対して
直流−交流変換回路の出力電圧を一定値に制御できるの
で、簡素な回路構成の制御回路によりあらゆる負荷に対
してレギュレーション及び出力波形の歪みを共に改善す
ることが可能となる。
い出力電圧の瞬時値の制御系のみで様々な負荷に対して
直流−交流変換回路の出力電圧を一定値に制御できるの
で、簡素な回路構成の制御回路によりあらゆる負荷に対
してレギュレーション及び出力波形の歪みを共に改善す
ることが可能となる。
【図１】 本発明によるインバータ装置の一実施形態を
示す電気回路図
示す電気回路図
【図２】 図１に示すインバータ装置における制御回路
の内部構成を示すブロック回路図
の内部構成を示すブロック回路図
【図３】 図２の制御回路における各部の電圧を示す波
形図
形図
【図４】 図１のインバータ装置の第１の変更実施形態
を示す電気回路図
を示す電気回路図
【図５】 図１のインバータ装置の第２の変更実施形態
を示す電気回路図
を示す電気回路図
【図６】 図１のインバータ装置の第３の変更実施形態
を示す電気回路図
を示す電気回路図
【図７】 従来のインバータ装置を示す電気回路図
【図８】 図７に示すインバータ装置における制御回路
の内部構成を示すブロック回路図
の内部構成を示すブロック回路図
【図９】 図８の制御回路における各部の電圧を示す波
形図
形図
１．．．直流電源、２〜５．．．第１〜第４のＭＯＳ-
ＦＥＴ（スイッチング素子）、６．．．直流−交流変換
回路、７．．．リアクトル、８．．．コンデンサ、
９．．．フィルタ回路、１０．．．負荷、１１．．．制
御回路、１２．．．出力電圧検出回路、１３．．．絶対
値回路、１４．．．積分回路、１５．．．平均値回路。
１６．．．基準正弦波発生回路、１７．．．乗算回路、
１８．．．瞬時値比較回路、１９．．．三角波発振器、
２０．．．ＰＷＭコンパレータ、２１．．．反転器、２
２，２３．．．デッドタイム形成回路、３１，３
２．．．電流検出用抵抗、３３．．．制御回路、３
４．．．出力電流検出回路、３５．．．加算回路、４
１．．．電流検出手段
ＦＥＴ（スイッチング素子）、６．．．直流−交流変換
回路、７．．．リアクトル、８．．．コンデンサ、
９．．．フィルタ回路、１０．．．負荷、１１．．．制
御回路、１２．．．出力電圧検出回路、１３．．．絶対
値回路、１４．．．積分回路、１５．．．平均値回路。
１６．．．基準正弦波発生回路、１７．．．乗算回路、
１８．．．瞬時値比較回路、１９．．．三角波発振器、
２０．．．ＰＷＭコンパレータ、２１．．．反転器、２
２，２３．．．デッドタイム形成回路、３１，３
２．．．電流検出用抵抗、３３．．．制御回路、３
４．．．出力電流検出回路、３５．．．加算回路、４
１．．．電流検出手段
Claims (1)
- 【請求項１】 直流電源と、少なくとも１つのスイッチ
ング素子を有しかつ該スイッチング素子のオン・オフ動
作により前記直流電源から供給される直流を交流に変換
する直流−交流変換回路と、該直流−交流変換回路の出
力電圧に基づいて前記スイッチング素子の制御端子に付
与するオン・オフ制御信号を発生する制御回路とを備え
たインバータ装置において、 前記制御回路は、前記直流−交流変換回路の出力電圧を
検出する出力電圧検出回路と、前記直流−交流変換回路
の出力電圧を規定する基準正弦波信号を発生する基準正
弦波発生回路と、前記直流−交流変換回路の出力電流を
それに対応する電圧として検出する出力電流検出回路
と、前記基準正弦波発生回路の基準正弦波信号と前記出
力電流検出回路の電流検出信号との和信号を出力する加
算回路と、前記出力電圧検出回路の電圧検出信号の瞬時
値と前記加算回路の和信号の瞬時値とを比較する瞬時値
比較回路とを備え、前記瞬時値比較回路の比較出力に基
づいて前記直流−交流変換回路のスイッチング素子のオ
ン・オフ期間を制御することにより、前記直流−交流変
換回路の出力電圧を一定値に制御することを特徴とする
インバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108957A JPH10304683A (ja) | 1997-04-25 | 1997-04-25 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108957A JPH10304683A (ja) | 1997-04-25 | 1997-04-25 | インバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10304683A true JPH10304683A (ja) | 1998-11-13 |
Family
ID=14497954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9108957A Pending JPH10304683A (ja) | 1997-04-25 | 1997-04-25 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10304683A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171633A (ja) * | 2015-03-11 | 2016-09-23 | 積水化学工業株式会社 | 充放電システム |
| JP2016178808A (ja) * | 2015-03-20 | 2016-10-06 | 積水化学工業株式会社 | 充放電システム |
| JP2016178709A (ja) * | 2015-03-18 | 2016-10-06 | 積水化学工業株式会社 | 充放電システム |
-
1997
- 1997-04-25 JP JP9108957A patent/JPH10304683A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171633A (ja) * | 2015-03-11 | 2016-09-23 | 積水化学工業株式会社 | 充放電システム |
| JP2016178709A (ja) * | 2015-03-18 | 2016-10-06 | 積水化学工業株式会社 | 充放電システム |
| JP2016178808A (ja) * | 2015-03-20 | 2016-10-06 | 積水化学工業株式会社 | 充放電システム |
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