JP2000246943A

JP2000246943A - サーマルヘッド分割駆動方法

Info

Publication number: JP2000246943A
Application number: JP5623899A
Authority: JP
Inventors: Tadao Shinya; 忠雄新屋; Toru Nibe; 徹二部; Yutaka Endo; 裕遠藤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1999-03-03
Filing date: 1999-03-03
Publication date: 2000-09-12

Abstract

(57)【要約】【課題】同時に通電する発熱体の数の違いに起因する
記録濃度（発熱量）の差を低減させることができるサー
マルヘッド分割駆動方法を提供する。【解決手段】サーマルヘッド上に配置された複数の発
熱体Ｒ₀ 〜Ｒ₁₉に対する１ライン或いは１階調レベル分
の通電を、同時に通電する画素数が一定値以下になるよ
うに、計数しながら複数回に分割して駆動するサーマル
ヘッド分割駆動方法において、分割位置を決定するため
の通電画素数の計数順序を、Ｎ（Ｎは１以上）階調レベ
ル毎に異ならせる。これにより、同時に通電する発熱体
の数の違いに起因する記録濃度（発熱量）の差を低減さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録装置のサーマ
ルヘッド上に配置された複数の発熱体に対する１ライン
あるいは１階調分の通電を、同時に通電する発熱体の個
数が一定値以下になるように複数回に分割して駆動する
サーマルヘッド分割駆動方法に関するものである。

【０００２】

【従来の技術】一般に、感熱紙等に記録を行なうために
複数の発熱体が配置されたサーマルヘッドを用いる記録
装置においては、電源容量を小さくするために同時に通
電させる発熱体の数を制御し、１ライン或いは１階調分
の通電を、複数回に分割して駆動する方法が用いられて
いる。ここで、従来のサーマルヘッド分割駆動方法の第
１の例について説明する。図７は従来のヘッド駆動回路
を示すブロック構成図、図８はコンパレータの入出力関
係を示す図、図９は図７中の主要部の信号を示すタイミ
ングチャート、図１０は各発熱体の通電状態を示す模式
図である。

【０００３】先ず、図７を用いて従来のヘッド駆動回路
を構成する各ブロックの機能を説明する。メモリ１は、
記録すべき１ライン分の階調データを記憶しておくため
のメモリであって、アドレス信号ａに同期して階調デー
タｂを出力する。ここで、説明を簡単にするために１ラ
インの総画素数は２０画素（ドット）、１画素の持つ階
調数は１６階調（４ビット）とし、メモリ１のアドレス
０〜19には１ライン分の階調データとして、例えば0,
0, 1, 4, 4, 2, 1, 0, 0, 1, 0, 1, 2, 0, 2, 2, 4,4,
4, 4が既に書き込まれているものとする。アドレスカウ
ンタ２は、図示しない読み出しクロックに同期してカウ
ンタを歩進させ、カウンタの出力をアドレス信号ａとし
て出力する。また、１ライン分のアドレスを出力する毎
にアドレスキャリー信号ｃ、及びラッチパルスｐを出力
し、再び０からカウンタの歩進を繰り返す。

【０００４】アドレスラッチ４は、データカウンタ８か
らのデータキャリー信号ｆに同期してアドレス信号ａを
ラッチし、これを出力信号ｄとしてアドレスコンパレー
タ３に出力する。また、出力信号ｄは制御回路７からの
階調歩進信号ｈに同期してクリアー（出力＝０）され
る。アドレスコンパレータ３は、アドレスラッチ４の出
力信号ｄとアドレス信号ａとを比較し、これらの２つの
信号ａと信号ｄとが一致した時に、アドレス一致信号ｅ
をデータカウンタ8に出力する。階調カウンタ６は、制
御回路７からの階調歩進信号ｈに同期してカウンタを歩
進させ、このカウンタ６の出力を階調レベル信号ｉとし
てデータコンパレータ５に出力する。データコンパレー
タ５は、メモリ１から読み出された階調データｂと階調
レベル信号ｉとを比較し、階調データｂが階調レベル信
号ｉより大きい（ｂ＞ｉ）時に比較結果ｊ＝“Ｈ”（ハ
イ）を出力する。図８に階調レベル信号ｉ、およびメモ
リ１から読み出される各階調データｂと、比較結果（信
号）ｊとの関係を示す。尚、図中、”Ｌ”はローを示
す。

【０００５】データカウンタ８は、データコンパレータ
５から出力される比較結果ｊが“Ｈ”の期間に入来する
読み出しクロックを計数することでシフトレジスタに転
送される同時通電ドットの数を計数する。この計数値が
所定の値に達するとデータカウンタ８はデータキャリー
信号ｆを出力し、計数動作を停止する（０リセット）。
この計数動作はアドレス一致信号ｅ、或いは階調歩進信
号ｈの入来に同期して０から再開される。また、データ
カウンタ８は、計数動作中（アドレス一致信号ｅ、或い
は階調歩進信号ｈの入来から、データキャリー信号ｆを
出力するまでの期間）データマスク信号ｇ＝“Ｈ”を出
力する。ここでは、同時通電可能な発熱体の数を４と
し、データキャリー信号fはデータカウンタ８の計数値
が４の時に出力されるものとする。

【０００６】制御回路７は、データマスク信号ｇが
“Ｈ”の期間に、アドレスキャリー信号ｃが入来する
と、階調歩進信号ｈを出力する。ANDゲート９は、デー
タコンパレータ５から出力される比較結果ｊとデータマ
スク信号ｇとの論理積をシリアル印字データｋとしてシ
フトレジスタ１０に出力する。シフトレジスタ１０は、
１ライン分の発熱体の個数と同じ段数、例えば２０段で
構成され、アドレスカウンタ２を歩進させる図示しない
読み出しクロックに同期してシリアル印字データkをパ
ラレルデータｍ（２０ビット）に変換し、データラッチ
１１に出力する。データラッチ１１は、アドレスカウン
タ２より入来するラッチパルスｐによって、１ライン分
のパラレルデータmをラッチし、このラッチ出力ｎによ
って、サーマルヘッドの各発熱体Ｒ₀〜Ｒ₁₉が駆動され
る。一般的にはラッチ出力ｎと各発熱体Ｒ₀ 〜Ｒ₁₉を駆
動するためのトランジスタＴｒ₀ 〜Ｔｒ₁₉との間にはＡ
ＮＤゲートが挿入され、このＡＮＤゲートの他方の入力
には通電時間を制御するための制御信号を入力するが、
ここでは説明を簡単にするために省略している。また、
電源１２には、各発熱体に電力を供給するための電源で
ある。

【０００７】次に、図９及び図１０を用いてこの回路の
動作を説明する。１ラインの記録動作は、ここでは図示
しない装置全体を制御するCPU（中央処理演算部）など
の主制御回路から入来するラインパルスLPによって起動
され、この時、アドレスカウンタ２、階調カウンタ６、
データカウンタ８の各カウント値、およびアドレスラッ
チ４、データラッチ１１の各出力は０にセットされ、ま
た、データマスク信号ｇは“Ｈ”にセットされる。図９
で示すように、ラインパルスLPが入来すると、アドレス
カウンタ２はメモリ１に対してアドレス信号ａを０から
１ライン分（１９まで）順次出力し、１回目の読み出し
が行なわれる。メモリ１はこのアドレス信号ａ（0, 1,
2, 3, ・・・,19）に同期して階調データｂ（0, 0, 1, 4,
・・・, 4）をデータコンパレータ５に出力する。尚、図９
中において、各信号の前に図７中の信号の符号（ｓは除
く）を付し、ｄ信号波形中にはアドレス情報を、ｉ信号
波形中には階調レベルをそれぞれ記している。

【０００８】データコンパレータ５は、階調カウンタ６
が出力する階調レベル信号ｉ＝０とメモリ１が出力する
各階調データｂとを比較し、この比較結果を順次出力す
る。ここでは先に図８で示したように、階調レベル信号
ｉ＝０に対しては、階調データｂが１以上であるアドレ
ス信号ａ＝２,３,４,５,６,９, 11 ,12 ,14 ,15,16 ,1
7, 18, 19の時に（合計14回）、比較結果ｊ＝“Ｈ”を
出力する。データカウンタ８は、比較結果ｊ＝“Ｈ”の
期間を順次計数し、図９中の信号ｓで示すように計数値
が4になるとデータキャリー信号ｆをアドレスラッチ4に
出力し、この時のアドレス信号ａ＝５をアドレスラッチ
4にラッチ出力ｄとして保持させ、計数動作を終了す
る。また、データカウンタ８は、アドレス信号ａが０か
ら５の期間だけデータマスク信号ｇ＝“Ｈ”を出力す
る。これにより、１回目の読み出しにおけるANDゲート
の出力（１回目の比較結果）ｋは、４ドット期間（アド
レス＝２,３,４,５）だけが“Ｈ”となり、これ以降
は、データマスク信号ｇが“Ｌ”なので比較結果ｊの如
何に関わらずANDゲート出力ｋも“Ｌ”となる。

【０００９】シフトレジスタ10にシリアル入力信号とし
て供給されるANDゲート出力ｋは、アドレスカウンタ２
を歩進させる図示しない読み出しクロックに同期して20
ビットのパラレルデータｍ（ｍ０〜ｍ１９）に順次変換
される。アドレスカウンタ２によって１ライン分のアド
レス信号ａが出力され、同時に、シフトレジスタ10によ
って１ライン分のANDゲート出力ｋ（１回目の比較結
果）がパラレル変換されると、アドレスカウンタ２はア
ドレスキャリー信号ｃとラッチパルスｐを出力する。パ
ラレル変換された１回目の比較結果ｍはラッチパルスｐ
によって、データラッチ11に保持される。このデータラ
ッチ11の出力信号ｎによって、アドレス＝２,３,４,５
の４箇所の発熱体Ｒ₂,Ｒ₃,Ｒ₄,Ｒ₅だけが次のラッチパ
ルスが入来するまでの期間（２回目の読み出し期間）、
通電状態となる。

【００１０】アドレスキャリー信号ｃとラッチパルスｐ
が出力され１回目の読み出しが終了すると、引き続き、
１回目と同様にアドレスカウンタ２によって２回目の読
み出しが行なわれる。２回目の読み出しに於いては、ア
ドレス信号ａが５になるまでは、データマスク信号ｇは
“Ｌ”であるが、アドレス信号ａが５になるとアドレス
コンパレータ３は、アドレス一致信号ｅを出力し、これ
に応じてデータカウンタ８は、アドレスａ＝６に対する
比較結果ｊから計数動作を再開し、同時に、データマス
ク信号ｇを“Ｈ”にする。１回目と同様にデータカウン
タ８は計数値が4になるまで計数動作を行ない、計数値
が4になるとデータキャリー信号ｆを出力し、この時の
アドレス信号ａ＝12をアドレスラッチ４に保持させ、計
数動作を終了する。また、これ以降のデータマスク信号
ｇを“Ｌ”とする。この２回目の読み出しによって、シ
フトレジスタ10のパラレル出力ｍは、アドレス＝６,９,
11,12のビット（ｍ６、ｍ９、ｍ１１、ｍ１２）だけが
“Ｈ”となる。また同時に、この２回目の読み出し期間
中に、データラッチ11の出力ｎによって、１回目の比較
結果（発熱体：Ｒ₂,Ｒ₃,Ｒ₄,Ｒ₅）に対する通電が行な
われる。

【００１１】同様に３回目の読み出しでは、パラレル出
力ｍのアドレス＝14,15,16,17のビット（ｍ１４、ｍ１
５、ｍ１６、ｍ１７）だけが“Ｈ”となり、この間に２
回目の比較結果に対する通電が行なわれ、４回目の読み
出しでは、アドレス＝18,19のビット（ｍ１８、ｍ１
９）だけが“Ｈ”となり、この間に３回目の比較結果に
対する通電が行なわれる。４回目の読み出しによって、
メモリ１に書き込まれた１ライン分の階調データｂと、
階調レベル信号ｉ＝０との比較が終了し、その比較結果
が全てシフトレジスタ１０に転送される（データマスク
信号ｇが”Ｈ”の状態でアドレスキャリー信号ｃが入来
する）と、制御回路７は、階調歩進信号ｈを出力する。
この階調歩進信号ｈの入来によってアドレスラッチ４は
クリアーされ、階調カウンタ６は計数値を１だけ増加
し、階調レベル信号をｉ＝１とし、データカウンタ８は
計数値を０に戻して、計数状態を継続（データマスク信
号ｇ＝“Ｈ”）する。

【００１２】５回目の読み出しからは、各階調データｂ
と階調レベル信号ｉ＝１との比較が開始され、図８で示
したように、データコンパレータ５は階調データｂが２
以上であるアドレス信号ａ＝３,４,５,12, 14, 15, 16,
17, 18, 19の時に（合計20回）、比較結果ｊ＝“Ｈ”
を出力する。この結果、データカウンタ８はアドレス信
号ａ＝12の時に計数値が４となり（データマスク信号ｇ
はアドレス信号ａ＝０〜12の期間“Ｈ”となり）、シフ
トレジスタ10のパラレル出力ｍは、アドレス＝３,４,
５,12のビットだけが“Ｈ”となる。６回目の以降の読
み出しにおいても同様に、所定の階調レベル信号に対す
る比較結果を、アドレスの小さい側から順に数えて４個
ずつに分割して転送し、所定の階調レベル信号に対する
１ライン分の比較結果が、全てシフトレジスタに転送さ
れる毎に、階調レベル信号を１ずつ増加させていくこと
で、同時に通電される発熱体の数を４個以下に制御した
多階調（パルス数変調）記録が行なわれる。図１０に、
各発熱体の通電状態を表わす模式図を示す。ここでは通
電部分を丸印で示している。また、水平方向に発熱体の
位置を、垂直方向に読み出し時の階調レベル信号ｉを示
し、本来は２回目の読み出し時に１回目の比較結果が通
電されるが、この図では、わかり易さのため、読み出し
時の階調レベル信号と、通電状態とを同じ垂直位置に表
わしている。また、第２の従来例として、図７の従来装
置において、メモリ１の全てのアドレス（０から１９ま
で）の階調データを”８”とし、同時通電画素数（デー
タカウンタ８がデータキャリー信号ｆを出力する時のカ
ウント値）を６とした場合の、各発熱体の通電状態の模
式図を図１１に示す。ここでは、図１０と同様に、通電
部分を丸印で示し、また、読み出し時の階調レベル信号
と通電状態とを同じ位置に表している。

【００１３】

【発明が解決しようとする課題】上述したような駆動方
法によれば、同時に通電される発熱体の数を常に所定の
個数（４個、或いは６個）以下とすることができるた
め、発熱体を駆動するための電源容量、および電源配線
（電極）の電流容量は発熱体の全数分は必要なく、所定
個数の発熱体を同時に駆動できるだけの容量ですませる
ことができる。一方、第１の従来例においては、所定の
階調レベルに対する通電すべき発熱体の数が４の整数倍
でない場合、その階調レベルの最後の通電期間に通電さ
れる発熱体の数は、３個以下となる。上記した従来方法
の場合には、階調レベルｉ＝０に対する４回目、ｉ＝１
に対する３回目、ｉ＝２に対する２回目、ｉ＝３に対す
る２回目の通電期間がこれに当たり、同時通電される発
熱体の数が２個となる。尚、図１０中ではその部分を黒
丸で示している。この場合、同時通電される発熱体の数
に応じて、電源配線を流れる電流量は増減し、これに伴
い配線抵抗による電圧降下量も増減するため、同時通電
される発熱体の数が４個の通電期間に比べ、同時通電の
発熱体数が３個以下になる通電期間では発熱体に印加さ
れる電圧がやや高くなり、従って、この時駆動される発
熱体は、他の期間に駆動される発熱体よりも発熱量が多
くなる傾向にある。

【００１４】例えば図１０に示すように、同じ階調デー
タ“４”を記録すべき６個の発熱体Ｒ₃,Ｒ₄,Ｒ₁₆,Ｒ₁₇,
Ｒ₁₈,Ｒ₁₉に対して、それぞれ４回の通電が行なわれる
が、アドレス３,４,16,17の発熱体は４回とも同時通電
発熱体の数が４個（図中斜線入りの丸で示す）の期間に
駆動されるため、発熱量が少なく、アドレス18と19の発
熱体は４回とも同時通電発熱体の数が２個（図中、黒丸
で示す）の期間に駆動されるため、発熱量が多くなる。
この結果、記録すべき階調データが同じでも（通電回数
も同じ）、得られる記録濃度が異なり、特にアドレス１
７と１８との間には濃度差による境界線が発生するとい
う問題があった。また、第２の従来例で示すように、従
来の駆動方法では、同じレベルのデータ、或いは同程度
のレベルのデータが続いた場合、アドレスの小さい側か
ら順番に６個ずつ、常に同じ組み合わせの発熱体が同時
に通電される。複数の隣接した発熱体を同時に通電した
場合、両端に位置する発熱体は、その内側に位置する発
熱体より放熱しやすいために、通電時間が同じでも到達
温度は低くなる。そのため、図１１で示すように、常に
分割位置が変わらない従来の駆動方法では、例えば、ア
ドレス６、１１などの分割された発熱体群の両端に位置
する発熱体（図中で通電状態を白丸で示す）は、アドレ
ス７、８、９、１０などのその内側に位置する発熱体
（図中で通電状態を斜線入りの丸で示す）より到達温度
が低く、これを階調データの回数分、図１１の例におい
ては８回繰り返すため、得られる記録濃度も内側に位置
する発熱体より両端に位置する発熱体の方が低くなる。
これが１ラインだけの場合は本来一様な濃度の実線が
［点線］のような濃度分布となり、複数ライン続いた場
合には本来一様な濃度領域にいわゆる［白筋］が発生す
るという問題点があった。

【００１５】この白筋対策として、特公平６−１０２３
８５号公報に示されるように、１ライン分の発熱体をｎ
個ずつのｍ個のブロックに分割（分割位置固定）し、各
ブロックの境界部に位置する、（ｊ×ｎ）番目と（ｊ×
ｎ＋１）番目の記録データに対して１より大きな係数を
乗じることで、境界部のドットに印加されるエネルギー
を増大させ、記録濃度を補正する方法が提案されてい
る。しかしながら、この場合には、係数を乗じるために
乗算器を用いるので回路規模が大きくなることや、負荷
（同時通電ドット数）の重軽に関わらず、１ライン、或
いは１階調の記録データを記録するのに常にｍ回分の駆
動時間が必要となり、記録速度を高速化できない、など
の問題点があった。本発明は、以上のような問題点に着
目し、これを有効に解決すべく創案されたものである。
本発明の第１の目的は、同時に通電する発熱体の数の違
いに起因する記録濃度（発熱量）の差を低減させること
ができるサーマルヘッド分割駆動方法を提供することに
ある。本発明の第２の目的は、各階調レベルにおける分
割位置を変化させ、一様な階調データを記録する際でも
［白筋］を発生させないサーマルヘッド分割駆動方法を
提供することにある。

【００１６】

【課題を解決するための手段】請求項１に規定する第１
の発明は、サーマルヘッド上に配置された複数の発熱体
に対する１ライン或いは１階調レベル分の通電を、同時
に通電する画素数が一定値以下になるように、計数しな
がら複数回に分割して駆動するサーマルヘッド分割駆動
方法において、分割位置を決定するための通電画素数の
計数順序を、Ｎ（Ｎは１以上）階調レベル毎に異ならせ
るようにしたものである。これにより、同時に通電する
発熱体の数の違いに起因する記録濃度（発熱量）の差を
低減させる。

【００１７】請求項２に規定する第２の発明は、サーマ
ルヘッド上に配置された複数の発熱体に対する１ライン
或いは１階調レベル分の通電を、同時に通電する画素数
が一定値以下になるように、計数しながら複数回に分割
して駆動するサーマルヘッド分割駆動方法において、分
割位置を決定するための通電画素数の計数初期値を、Ｎ
ライン或いはＮ（Ｎは１以上）階調レベル毎に異ならせ
るようにしたものである。これにより、各ライン、或い
は各階調レベルにおける分割位置を変化させ、一様な階
調データを記録する際でも［白筋］を発生させないよう
にする。

【００１８】

【発明の実施の形態】以下に、本発明に係るサーマルヘ
ッド分割駆動方法の一実施例を添付図面に基づいて詳述
する。まず、第１の方法発明について説明する。図１は
本発明の第１のサーマルヘッド分割駆動方法を行なうヘ
ッド駆動回路を示すブロック構成図、図２は図１中のブ
ロック構成図中の主要部の信号を示すタイミングチャー
ト、図３は図１中の各発熱体の通電状態を示す図であ
る。先ず、図１に示すブロックのうち、図７に示した従
来装置と同じ機能を持つブロックに関しては同じ記号を
付して、説明を割愛する。そして、機能の異なる３個の
ブロックすなわち、アドレスカウンタ１０２、制御回路
１０７及びシフトレジスタ１１０について説明する。ア
ドレスカウンタ102は、従来装置と同様に図示しない読
み出しクロックに同期してカウンタを歩進させアドレス
信号ａを出力し、１ライン分のアドレスを出力する毎に
アドレスキャリー信号ｃ、及びラッチパルスｐを出力す
る。但し、ここではこのアドレスカウンタ１０２はアッ
プ／ダウンカウンタで構成されており、入来する切り替
え信号ｚが“Ｌ”の期間は、アップカウンタとして０か
らカウンタの歩進（カウントアップ）を、切り替え信号
ｚが“Ｈ”の期間はダウンカウンタとして１ラインの最
終アドレスである19からカウンタの歩進（カウントダウ
ン）を繰り返す。

【００１９】制御回路107は、データマスク信号ｇが
“Ｈ”の期間に、アドレスキャリー信号ｃが入来する
と、階調歩進信号ｈを出力し、また、これと同期して切
り替え信号ｚを反転する。シフトレジスタ110は、１ラ
イン分の発熱体の個数と同じ段数、例えばここでは２０
段の双方向シフトレジスタで構成され、図示しない読み
出しクロックに同期してシリアル印字データkをパラレ
ルデータｍ（２０ビット）に変換する。この時、入来す
る切り替え信号ｚが“Ｌ”の期間は、シリアル印字デー
タkがパラレルデータｍのアドレス19（ｍ１９）ビット
からアドレス０（ｍ０）ビットの方向（正方向）に順次
転送され、切り替え信号ｚが“Ｈ”の期間は逆の方向、
すなわちアドレス０からアドレス19の方向（逆方向）に
順次転送される。

【００２０】次に、図２及び図３も参照して、この回路
を用いて行なわれる第１の方法発明（動作）を説明す
る。尚、図３中において丸印は先の図１０と同様に通電
を示している。まず、従来装置と同様に、１ラインの記
録動作は、ラインパルスLPによって起動され、この時、
アドレスカウンタ102、階調カウンタ６、データカウン
タ８の各カウント値、およびアドレスラッチ４、データ
ラッチ１１の各出力は０にセットされる。また、データ
マスク信号ｇは“Ｈ”にセットされ、切り替え信号ｚは
“Ｌ”にセットされる。そして、切り替え信号ｚが
“Ｌ”の期間は、アドレスカウンタ102はアップカウン
タとして機能し、シフトレジスタ110は正方向へのシフ
トレジスタとして機能するため、ラインパルスLPの入来
から４回目の読み出しが終了（階調レベル信号ｉ＝０と
の比較が終了）するまでは、従来装置の場合と同じ処理
が行なわれる。

【００２１】この結果、従来装置の場合と同様に、４回
目の読み出しではパラレルデータｍのアドレス18と19の
ビットが“Ｈ”となる。ここで、４回目の読み出しが終
了すると、制御回路107は階調歩進信号ｈを出力すると
共に、切り替え信号ｚを“Ｈ”に反転する。そして、５
回目以降で７回目までの読み出し期間においては、切り
替え信号ｚがｚ＝“Ｈ”であるため、アドレスカウンタ
102はダウンカウンタとして機能し、この結果、メモリ
１内の階調データｂは１ラインの最終アドレスである19
からアドレス０まで順次読み出される。階調レベル信号
ｉ＝１と比較される５回目の読み出し期間においては、
アドレス信号ａが16の時にデータカウンタ８の計数値が
４になるので、データマスク信号ｇはアドレスが19から
16までの期間“Ｈ”となり、ANDゲート９の出力ｋもア
ドレスが19から16までの期間“Ｈ”となる。

【００２２】ANDゲート９の出力ｋはシフトレジスタ110
によって逆方向に順次転送されて、パラレルデータmに
変換されるため、メモリの読み出し順が変わっても比較
結果はメモリアドレスと同じ発熱体の位置に転送され
て、ラッチされる。この結果、５回目の読み出しではパ
ラレルデータｍのアドレス19,18,17,16のビットが
“Ｈ”となる。以下同様に、６回目、７回目の読み出し
では、アドレスカウンタ102はダウンカウンタとして機
能し、また、シフトレジスタ110は逆方向へのシフトレ
ジスタとして機能し、階調レベル１との比較結果をラッ
チに出力する。この結果、６回目の読み出しではパラレ
ルデータｍのアドレス15,14,12,５のビットが、７回目
の読み出しではアドレス４と３のビットがそれぞれ
“Ｈ”となる。そして、７回目の読み出しが終了する
と、制御回路107は階調歩進信号ｈを出力すると共に、
切り替え信号ｚを再びｚ＝“Ｌ”に反転する。また、８
回目以降の読み出しも同様に、１階調レベルに対する１
ライン分の比較結果を転送する毎に、切り替え信号ｚを
反転し、読み出し、転送、及び通電のアドレス順序を入
れ替えながら多階調記録を行なう。

【００２３】この結果、図３で示すように、同じ階調デ
ータ“４”を記録すべき６個の発熱体Ｒ₃,Ｒ₄,Ｒ₁₆,Ｒ
₁₇,Ｒ₁₈,Ｒ₁₉のうち、アドレス16と17の発熱体に関して
は、従来装置の場合と同様に４回とも同時通電発熱体の
数が４個の期間に駆動されるが、これに対してアドレス
３,４,18,19の発熱体に関しては、２回は同時通電発熱
体の数が２個の期間に駆動され、他の２回は同時通電発
熱体の数が４個の期間に駆動されるため、従来装置の場
合よりも発熱量の差を小さく抑制することが可能とな
る。この結果、発熱量の差に起因して生ずる記録濃度の
差を低減させることができる。尚、この第１の方法発明
の実施例においては、１階調レベル毎に読み出し順序を
反転したが、階調データの階調数が多い場合、例えば２
５６階調（＝８ビット）の場合には、Ｎ階調レベル毎
（Ｎ≧２）に読み出し順序を切り換えてもよく、この場
合にも同様の効果を得ることができる。また、本実施例
のように、１階調レベル毎に読み出し順序を切り換える
場合は、切り替え信号ｚとして例えば階調レベル信号ｉ
の最下位ビットを用いたり、Ｎ階調レベル毎に切り換え
る場合は、例えば階調レベル信号ｉをデコードして切り
替え信号ｚを得るようにすればよい。また、階調データ
が１ビットからなる２値記録においては、Ｎ（Ｎ≧１）
ライン毎に読み出し順序を切り換えることで同様の効果
を得ることができる。

【００２４】次に、記録画中の白筋発生の抑制を主目的
とする第２の方法発明について説明する。図４は本発明
の第２のサーマルヘッド分割駆動方法を行なうヘッド駆
動回路を示すブロック構成図、図５は図４中のブロック
構成図中の主要部の信号を示すタイミングチャート、図
６は図４中の各発熱体の通電状態を示す図である。先
ず、図４を用いてヘッド駆動回路を構成する各ブロック
の機能を説明する。図４に示すブロックのうち、図７に
示した従来装置と機能の異なるブロックはデータカウン
タ２０８であり、新たに付加したブロックはプリセット
カウンタ１３である。これら２個のブロック以外の従来
装置と同じ機能を持つブロックに関しては、同じ記号を
付して説明を割愛する。また、図１１に示した第２の従
来例と同様に、メモリ１のアドレス０〜１９には全て階
調データ”８”が書き込まれているものとする。

【００２５】データカウンタ２０８は、データコンパレ
ータ５から出力される比較結果ｊが“Ｈ”の期間に入来
する、読み出しクロックを計数することで、シフトレジ
スタに転送される同時通電ドットの数を計数する。この
計数値が所定の値に達すると、データカウンタ２０８は
データキャリー信号ｆを出力し、計数動作を停止（０リ
セット）する。この計数動作はアドレス一致信号ｅが入
来すると０から再開され、また、階調歩進信号ｈが入来
するとプリセットカウンタ１３から入来するプリセット
データｒがロードされる。更に、このデータカウンタ２
０８は、計数動作中（アドレス一致信号ｅ、あるいは階
調歩進信号ｈの入来から、データキャリー信号ｆを出力
するまでの期間）データマスク信号ｇ＝“Ｈ”を出力す
る。ここでは、同時通電可能な発熱体の数を６とし、デ
ータキャリー信号fはカウンタの計数値が６の時に出力
されるものとする。新たに付加したプリセットカウンタ
１３は、同時通電可能な発熱体数と同じ６進カウンタで
構成され、階調歩進信号ｈに同期してカウンタを歩進さ
せ、カウンタの出力をプリセットデータｒとして出力す
る。

【００２６】次に、図５及び図６も参照して、この回路
を用いて行なわれる第２の方法発明（動作）を説明す
る。１ラインの記録動作は、ここでは図示しない装置全
体を制御するCPUなどの主制御回路から入来するライン
パルスLPによって起動され、この時、アドレスカウンタ
２、階調カウンタ２０６、データカウンタ２０８、プリ
セットカウンタ１３の各カウント値、およびアドレスラ
ッチ４、データラッチ１１の各出力は０にセットされ
る。また、データマスク信号ｇは“Ｈ”にセットされ
る。図５で示すように、ラインパルスLPが入来すると、
アドレスカウンタ２はメモリ１に対してアドレス信号ａ
を０から１ライン分（19まで）順次出力し、１回目の読
み出しが行なわれる。メモリ１はこのアドレス信号ａに
同期して階調データｂをデータコンパレータ５に出力す
る。このデータコンパレータ５は、階調カウンタ２０６
が出力する階調レベル信号ｉ＝０とメモリ１が出力する
各階調データｂとの比較結果を順次出力する。この実施
例ではいずれのアドレスにおいても、階調データｂが８
であるため、階調レベル信号ｉ＝０に対しては、全ての
アドレスにおいて比較結果ｊ＝“Ｈ”を出力する。

【００２７】また、データカウンタ２０８は、比較結果
ｊ＝“Ｈ”の期間を順次計数し、図５中の信号波形Ｓで
示すように計数値が６になるとデータキャリー信号ｆを
アドレスラッチ4に出力し、この時のアドレス信号ａ＝
５をアドレスラッチ4にラッチ出力ｄとして保持させ、
計数動作を終了する。また、データカウンタ２０８は、
アドレス信号ａが０から５の期間だけデータマスク信号
ｇ＝“Ｈ”を出力する。これにより、１回目の読み出し
におけるANDゲート９の出力ｋは、６ドット期間（アド
レス＝０,１,２,３,４,５）だけが“Ｈ”となり、これ
以降は、データマスク信号ｇが“Ｌ”なので比較結果ｊ
の如何に関わらずANDゲート９の出力ｋも“Ｌ”とな
る。

【００２８】そして、シフトレジスタ10にシリアル入力
信号として供給されるANDゲート９の出力ｋは、読み出
しクロックに同期して20ビットのパラレルデータｍに順
次変換される。アドレスカウンタ２が１ライン分のアド
レス信号ａを出力し、シフトレジスタ10によって１ライ
ン分のANDゲート出力ｋ（１回目の比較結果）がパラレ
ル変換されると、アドレスカウンタ２はアドレスキャリ
ー信号ｃとラッチパルスｐを出力する。また、パラレル
変換された１回目の比較結果ｍはラッチパルスｐによっ
て、データラッチ11に保持される。このデータラッチ11
の出力信号ｎによって、アドレス＝０,１,２,３,４,５
の６箇所の発熱体Ｒ₀,Ｒ₁,Ｒ₂,Ｒ₃,Ｒ₄,Ｒ₅だけが次の
ラッチパルスが入来するまでの期間（２回目の読み出し
期間）、通電状態となる。

【００２９】アドレスキャリー信号ｃとラッチパルスｐ
が出力され１回目の読み出しが終了すると、引き続き、
１回目と同様にアドレスカウンタ２によって２回目の読
み出しが行なわれる。２回目の読み出しに於いては、ア
ドレス信号ａが５になるまでは、データマスク信号ｇは
“Ｌ”であるが、アドレス信号ａが５になるとアドレス
コンパレータ３は、アドレス一致信号ｅを出力し、これ
に応じてデータカウンタ２０８は、アドレスａ＝６に対
する比較結果ｊから計数動作を再開し、同時に、データ
マスク信号ｇを“Ｈ”にする。１回目と同様にデータカ
ウンタ２０８は計数値が６になるまで計数動作を行な
い、計数値が６になるとデータキャリー信号ｆを出力
し、この時のアドレス信号ａ＝12をアドレスラッチ４に
保持させ、計数動作を終了する。また、これ以降のデー
タマスク信号ｇを“Ｌ”とする。この２回目の読み出し
によって、シフトレジスタ10のパラレル出力ｍは、アド
レス＝６,７,８,９, 10, 11のビットだけが“Ｈ”とな
る。また同時に、この２回目の読み出し期間中に、デー
タラッチ11の出力ｎによって、１回目の比較結果（発熱
体：Ｒ₀,Ｒ₁,Ｒ₂,Ｒ₃,Ｒ₄,Ｒ₅）に対する通電が行なわ
れる。

【００３０】同様に３回目の読み出しでは、パラレル出
力ｍのアドレス＝12, 13, 14, 15,16, 17のビットだけ
が“Ｈ”となり、この間に２回目の比較結果に対する通
電が行なわれ、４回目の読み出しでは、アドレス＝18,
19のビットだけが“Ｈ”となり、この間に３回目の比較
結果に対する通電が行なわれる。この４回目の読み出し
によって、１ライン分の階調データと階調レベル信号ｉ
＝０との比較が終了し、その比較結果が全てシフトレジ
スタに転送されると（データマスク信号ｇが“Ｈ”のま
まアドレスキャリー信号ｃが入来する）、制御回路２０
７は、階調歩進信号ｈを出力する。この階調歩進信号ｈ
の入来によってアドレスラッチ４はクリアーされ、階調
カウンタ２０６は計数値を１だけ増加し、階調レベル信
号をｉ＝１とし、プリセットカウンタ１３は、計数値を
１だけ増加し、プリセットデータをｒ＝１とする。デー
タカウンタ２０８は次の（５回目の）読み出し開始時に
プリセットデータｒ＝１がロードされ、このロード値か
ら、計数状態を継続（データマスク信号ｇ＝“Ｈ”）す
る。

【００３１】５回目の読み出しからは、各階調データｂ
と階調レベル信号ｉ＝１との比較が開始され、データコ
ンパレータ５は全てのアドレス信号ａにおいて比較結果
ｊ＝“Ｈ”を出力する。これに対し、データカウンタ２
０８は計数値＝１から計数を開始するため、アドレス信
号ａ＝４の時に計数値が６となり（データマスク信号ｇ
はアドレス信号ａ＝０〜４の期間“Ｈ”となり）、シフ
トレジスタ10のパラレル出力ｍは、アドレス＝０,１,
２,３,４の５ビットだけが“Ｈ”となる。６回目の以降
の読み出しにおいては、１〜３回目の読み出し時と同様
に、階調レベル信号ｉ＝１に対する比較結果を、アド
レスの小さい側から順に数えて同時通電ドットが６個ず
つになるように分割して転送する。階調レベル信号ｉ
＝１に対する１ライン分の比較結果が、全てシフトレジ
スタに転送されると（８回目の読み出しが終了する）、
制御回路２０７は、階調歩進信号ｈを出力し、階調レベ
ル信号ｉおよびプリセットデータｒを１だけ増加させｉ
＝２、ｒ＝２とする。このプリセットデータｒ＝２は次
の読み出し開始時にデータカウンタ８にロードされる。

【００３２】以下同様に、階調レベル信号が変化（増
加）した最初の読み出し時には、データカウンタを１階
調レベル毎に異なる初期値から計数させることで、１階
調レベル毎に同時通電される発熱体の位置（分割位置）
を異ならせながら多階調（パルス数変調）記録を行な
う。図６に、各発熱体の通電状態を表わす模式図を示
す。ここで、左右に隣接する発熱体が同時に通電される
ドットを図中斜線入りの丸で示し、少なくとも片側に隣
接する発熱体は同時には通電されないドットを図中白丸
で示す。また、水平方向に発熱体の位置を、垂直方向に
読み出し時の階調レベル信号ｉを示している。更に、本
来は２回目の読み出し時に１回目の比較結果が通電され
るが、この図では、わかり易さのため、読み出し時の階
調レベル信号と、通電状態とを同じ垂直位置に表わして
いる。

【００３３】尚、この実施例においては、１階調レベル
毎にデータカウンタに異なる初期値をロードしたが、Ｎ
階調レベル毎（Ｎ≧２）に異なる初期値をロードするよ
うにしてもよく、この場合にも上述したと同様の効果を
得ることができる。また、階調データが１ビットからな
る２値記録においては、Ｎ（Ｎ≧１）ライン毎に異なる
初期値をロードすることで同様の効果が得られる。ま
た、以上説明した各実施例におけるアドレス数（画素
数）や階調レベル数は、単に一例を示したに過ぎず、こ
れらに限定されないのは勿論である。

【００３４】

【発明の効果】以上説明したように、本発明のサーマル
ヘッド分割駆動方法によれば、次のように優れた作用効
果を発揮することができる。第１の方法発明によれば、
他の期間に比べて発熱量が多くなる期間（同時通電発熱
体の数が所定値未満の時）に駆動される発熱体の位置
が、従来のように特定の位置（方向）に片寄らず、１階
調レベル毎に、当該階調レベルで通電すべき発熱体の右
端と左端とを交互に入れ替えるので、同時通電発熱体の
数の違いに起因する発熱量の差（記録濃度の差）を低減
させることができる。第２の方法発明によれば、階調レ
ベルが切り替わる毎に、同時通電させる発熱体数を計数
するためのカウンタに異なる初期値を与えることで、各
階調レベルにおいて同時に通電させる発熱体の分割位置
を変化させることができ、これにより例えば一様な階調
データを記録する領域でも［白筋］の発生を抑制するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１のサーマルヘッド分割駆動方法を
行なうヘッド駆動回路を示すブロック構成図である。

【図２】図１中のブロック構成図中の主要部の信号を示
すタイミングチャートである。

【図３】図１中の各発熱体の通電状態を示す図である。

【図４】本発明の第１のサーマルヘッド分割駆動方法を
行なうヘッド駆動回路を示すブロック構成図である。

【図５】図４中のブロック構成図中の主要部の信号を示
すタイミングチャートである。

【図６】図４中の各発熱体の通電状態を示す図である。

【図７】従来のヘッド駆動回路を示すブロック構成図で
ある。

【図８】コンパレータの入出力関係を示す図である。

【図９】図７中の主要部の信号を示すタイミングチャー
トである。

【図１０】各発熱体の通電状態を示す模式図である。

【図１１】各発熱体の通電状態を示す模式図である。

【符号の説明】

１…メモリ、２…アドレスカウンタ、３…アドレスコン
パレータ、４…アドレスラッチ、５…データコンパレー
タ、７…制御回路、８…データカウンタ、１０…シフト
レジスタ、１１…データラッチ、１３…プリセットカウ
ンタ、１０２…アドレスカウンタ、１０７…制御回路、
１１０…シフトレジスタ、２０８…データカウンタ、Ｒ
₀ 〜Ｒ₁₉…発熱体。

───────────────────────────────────────────────────── フロントページの続き (72)発明者遠藤裕神奈川県横浜市神奈川区守屋町３丁目12番地日本ビクター株式会社内Ｆターム(参考） 2C066 AA05 AA18 AB02 AB03 AB07 AD03 CD07 CF03 CF09 CF12

Claims

【特許請求の範囲】

【請求項１】サーマルヘッド上に配置された複数の発
熱体に対する１ライン或いは１階調レベル分の通電を、
同時に通電する画素数が一定値以下になるように、計数
しながら複数回に分割して駆動するサーマルヘッド分割
駆動方法において、分割位置を決定するための通電画素数の計数順序を、Ｎ
（Ｎは１以上）階調レベル毎に異ならせるようにしたこ
とを特徴とするサーマルヘッド分割駆動方法。
【請求項２】サーマルヘッド上に配置された複数の発
熱体に対する１ライン或いは１階調レベル分の通電を、
同時に通電する画素数が一定値以下になるように、計数
しながら複数回に分割して駆動するサーマルヘッド分割
駆動方法において、分割位置を決定するための通電画素数の計数初期値を、
Ｎライン或いはＮ（Ｎは１以上）階調レベル毎に異なら
せるようにしたことを特徴とするサーマルヘッド分割駆
動方法。