JP2000250510A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率よく記憶装置内の表示データを読み出し
て表示装置に表示しようとする課題があった。 【解決手段】 高い色分解能を必要とする画像データで
ある高色分解能画素群と、低い色分解能で表示可能な背
景となる画像データを画像構成に必要最小限の画素群で
ある低色分解能画素群とをフレーム・バッファに記憶し
ておき、高色分解能画素群を読み出した場合にはその画
素を順に表示装置の画面上に表示し、低色分解能画素群
を読み出した場合には画像データを高色分解能画素群と
同じ色分解能となるように色分解能を拡張し、拡張され
た低色分解能画素群と高色分解能画素群とを合成する記
憶制御部８を備えた表示制御装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示制御装置に関
し、さらに詳しくは、情報処理装置に使用されるＬＣＤ
等の表示装置の画面上への表示制御を行う表示制御装置
に関する。

【０００２】

【従来の技術】図１８は、一般的な表示制御装置のブロ
ック図であり、その周辺装置とともに示してある。この
表示制御装置１は、ＬＣＤ等の表示装置２、表示データ
を格納する記憶装置としてのフレーム・バッファ３およ
びホスト・バス４をそれぞれ接続し、そのホスト・バス
４によって図示しない情報処理装置の上位ＣＰＵとの間
のデータのやり取りを行えるようになっている。

【０００３】また、表示制御装置１は、表示タイミング
を制御する表示タイミング制御部５、フレーム・バッフ
ァ３から読み出した表示データを一時格納し、先に入力
した表示データから先に出力するＦＩＦＯ（first-in f
irst-out）部６、このＦＩＦＯ部６から送られる表示デ
ータを前記表示装置２に対応した表示データとするとと
もに制御タイミングを生成する表示インターフェース
７、前記フレーム・バッファ３を制御する記憶制御部
８、ホスト・バス４と表示制御装置１とのデータのやり
取りを制御するホストインターフェース９を有してい
る。

【０００４】なお、図１８中、１０〜１５は信号の流れ
を示している。１０は表示タイミング制御部５から記憶
制御部８に向けて流れる表示座標の流れであり、表示座
標は、表示装置２の画面上の座標を表し、例えば、
（Ｘ，Ｙ）で表す。１１は表示データの伝送の流れを示
しており、前記表示座標に対応して記憶制御部８からＦ
ＩＦＯ部６に向けて流れる。１２は上位ＣＰＵがホスト
・バス４を通してフレーム・バッファ３をアクセスする
ためのアドレスの流れを示している。１３は上位ＣＰＵ
がホスト・バス４を通してフレーム・バッファ３にアク
セスした際の表示データの流れを示している。１４は記
憶制御部８がリード時／ライト時／表示時にフレーム・
バッファ３に対して行うアドレスの流れである。１５は
記憶制御部８がライト時／リード時／表示時にフレーム
・バッファ３にアクセスした際の表示データの流れであ
る。

【０００５】次に、ライト時／リード時／表示時の表示
データの流れを説明する。ライト時とは、上位ＣＰＵか
ら送信された表示データをフレーム・バッファ３に書き
込む時のことをいう。リード時とは、フレーム・バッフ
ァ３から読み出した表示データを上位ＣＰＵに送信する
時のことをいう。表示時とは、フレーム・バッファ３か
ら読み出した表示データを表示装置２の画面に表示する
時のことをいう。

【０００６】ライト時には、表示データは、ホスト・バ
ス４を経由して上位ＣＰＵからアドレス（流れ１２）と
ともに表示制御装置１に対して与えられ（流れ１３）、
表示制御装置１内部のホストインターフェース９、記憶
制御部８を経由して、アドレス（流れ１４）とライトデ
ータ（流れ１５）によってフレーム・バッファ３に格納
される。

【０００７】リード時には、ホスト・バス４を経由して
アドレス（流れ１２）によって与えられたアドレスが、
ホストインターフェース９および記憶制御部８を経由し
てアドレス（流れ１４）によってフレーム・バッファ３
に指定され、フレーム・バッファ３からそのアドレスに
対応する表示データが読み出され、表示データ（流れ１
５）は、記憶制御部８、ホストインターフェース９を経
由して上位ＣＰＵに与えられる（流れ１３）。

【０００８】表示時には、表示タイミング制御部５が表
示座標（流れ１０）を記憶制御部８に与えると、記憶制
御部８はそれに対応したアドレス（流れ１４）をフレー
ム・バッファ３に与え、記憶制御部８からそのアドレス
に対応する表示データが読み出され（流れ１５）、記憶
制御部８を経由してＦＩＦＯ部６に格納される（流れ１
１）。ＦＩＦＯ部６に格納された表示データは、表示イ
ンターフェース７の要求するタイミング（つまり表示装
置２に対応するタイミング）で表示インターフェース７
によって読み出され、表示インターフェース７では、Ｆ
ＩＦＯ部６からの表示データを表示装置２に応じたフォ
ーマットに変換して、制御信号と共に表示装置２に与
え、表示装置２の画面に走査して表示する。

【０００９】図１９は、記憶制御部の構成を示すブロッ
ク図であり、図中、１６はフレーム・バッファ３に対す
るホスト・バス４からのリード／ライトアクセス要求
と、表示タイミング制御部５からのリード要求を優先度
に従って調停する調停部である。１７はその調停結果で
あるアクセスタイプ信号、１８はフレーム・バッファ３
に対するアドレスを選択するバッファアドレスジェネレ
ータ、１９は３に対する制御信号を生成するバッファタ
イミングジェネレータ、２０は前記表示タイミング制御
部５からの表示座標（流れ１０）に対応するフレーム・
バッファ３のアドレスを（式-1）に従って計算するアド
レス計算部である。

【００１０】Ａ＝（Ｗ＊Ｙ＋Ｘ）＊ｂ／ｗ…（式-1） Ａ（Address ）：アドレス Ｗ（Width ）：表示画面の横幅ドット数 ｂ（bits per pixel）：ビットパーピクセル ｗ（word）：フレームバッファのデータ幅 Ｘ，Ｙ：表示座標 また、記憶制御部８の動作には、上述したように、上位
ＣＰＵのライト、上位ＣＰＵのリード、表示データのリ
ードの３通りがあり、それぞれの要求に応じた制御をフ
レーム・バッファ３に対して行う。１６はホスト・バス
４を経由した上位ＣＰＵからのライト／リードアクセス
要求と、表示タイミング制御部５からの表示データリー
ド要求を調停し、優先度の高い方にアクセスを許可する
（優先度は表示データ要求の方が上に設定するのが通常
である。）。許可した結果は、アクセスタイプ信号１７
によってバッファアドレスジェネレータ１８、バッファ
タイミングジェネレータ１９に示され、それに応じてバ
ッファアドレスジェネレータ１８はホストインターフェ
ース９から送信されるアドレスかアドレス計算部２０の
出力かを選択し、バッファタイミングジェネレータ１９
は上位ＣＰＵライト／リード、または、表示リードサイ
クルを発生する。

【００１１】上位ＣＰＵライト時には、ホストインター
フェース９から送信されるデータがそのまま表示データ
としてフレーム・バッファ３に与えられ、上位ＣＰＵリ
ード時には、フレーム・バッファ３からの表示データが
ホストインターフェース９を介してホスト・バス４に返
され、表示データのリード時にはフレーム・バッファ３
からの表示データが記憶制御部８を介してＦＩＦＯ部６
に送られる（流れ１５，１１）。

【００１２】

【発明が解決しようとする課題】上記従来のフレーム・
バッファのメモリマップ構成は、全ての画素が同じ bpp
（bits per pixel：一画素当たりのビット数）を持たせ
て、画面構成に関わらず一様な bppとなるように設計し
ている。しかし、例えば、図２０に示す情報処理装置の
表示画面の例のように、写真映像等の多くの bppを必要
とする複雑な画像（本明細書中では、多bpp データと呼
ぶ。）が表示されている領域と、それ以外の単調な画像
（本明細書中では、少bpp データと呼ぶ。）が表示され
ている領域が混在している場合でも、その領域を区別し
ていないため、画面全体の bppを最も多くの bppを必要
とする領域に合わせて記憶する必要がある。

【００１３】例えば、画面サイズを 640×480 ドット、
全画面に対する写真映像領域の割合を２０％とし、写真
映像部での bppが１６、それ以外が８とした場合、表示
の為に必要とされ、リードされるべき１フレーム当たり
の必要情報量は、（式-2）で表される。 必要情報量＝ 640×480 ×（16×0.2 ＋ 8×0.8 ）＝2949120 bit …（式-2） これに対し、上記従来の場合では、最も多くの bppを必
要とする領域に合わせているため、実際にリードされる
リード情報量は、（式-3）のようになる。

【００１４】 リード情報量＝ 640×480 ×16＝4915200 bit …（式-3） この２式から、（式-4）のように、表示のためにリード
されている情報は、従来の場合、４０％冗長であること
がわかる。 冗長度＝（リード情報量−必要情報量）／リード情報量＝0.4 …（式-4） このような情報リードの冗長分は、表示のためのフレー
ム・バッファ（フレーム・バッファ）３へのアクセス頻
度を増加させ、フレーム・バッファ３の必要サイズ、消
費電流を増加させるとともに、上位ＣＰＵからのアクセ
スが表示のためのリードと競合し、待たされる割合が増
加するため、システム全体の性能も低下させる問題を引
き起こしている。

【００１５】

【課題を解決するための手段】本発明は、記憶装置に記
憶された画像データを読み出す読出手段と、読み出した
画像データを表示装置の画面上に表示する表示手段とを
有する表示制御装置において、高い色分解能を必要とす
る画像データである高色分解能画素群と、低い色分解能
で表示可能な背景となる画像データを画像構成に必要最
小限の画素群である低色分解能画素群とを記憶装置に記
憶しておき、読出手段は、高色分解能画素群を読み出し
た場合にはその画素を順に読み出して表示手段によって
表示装置の画面上に表示させ、低色分解能画素群を読み
出した場合には画像データを高色分解能画素群と同じ色
分解能となるように色分解能を拡張し、表示手段は、読
出手段が高色分解能画素群を読み出した場合にはその画
素を表示装置の画面上に表示させ、低色分解能画素群を
読み出した場合には拡張された低色分解能画素群と高色
分解能画素群とを合成して、表示装置の画面上に表示さ
せるようにした。

【００１６】なお、この場合、高色分解能画素群を表示
すべき表示装置の画面上の表示座標を記憶するレジスタ
と、低色分解能画素群を表示中に、レジスタの表示座標
になったときに低色分解能画素群の表示から高色分解能
画素群に切り替えるレジスタ切替手段とを備えるの好ま
しい。また、低色分解能画素群中に、高色分解能画素群
が存在すべきことを示すフラグを配置して記憶装置に記
憶しておき、低色分解能画素群を表示中に、そのフラグ
を認識した場合には低色分解能画素群の表示から高色分
解能画素群に切り替えるフラグ切替手段を備えるのが好
ましい。この場合、低色分解能画素群中に、高色分解能
画素が連続する連続数データを配置して記憶装置に記憶
しておき、低色分解能画素群を表示中に、フラグを認識
した場合には低色分解能画素群の表示から高色分解能画
素群に切り替え、連続数データ分の画素だけ高色分解能
画素群を表示する連続数切替手段を備えるのが好まし
い。

【００１７】さらに、インデックスを付与した複数の高
色分解能画素群と、低色分解能画素群中に高色分解能画
素群のインデックスデータを配置して記憶装置に記憶し
ておき、低色分解能画素群を表示中に、フラグを認識し
た場合には低色分解能画素群の表示から高色分解能画素
群に切り替える際に、該当するインデックスを読み出し
てその高色分解能画素群を表示するインデックス切替手
段とを備えてもよい。また、高色分解能画素群の色数を
示す色数テーブルと、低色分解能画素群を表示中に、フ
ラグを認識した場合には低色分解能画素群の表示から高
色分解能画素群に切り替える際に、該当する色数を読み
出してその色数に応じた高色分解能画素群を表示する色
数切替手段とを備えてもよい。

【００１８】さらにまた、画素群の色数に応じて、記憶
装置の動作速度を変化させる動作速度制御手段を備え、
高色分解能画素群の場合には動作速度を速くして読出タ
イミングを増加させるのが好ましい。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。なお、これによりこの発明が限
定されるものではない。また、以下の説明では、各実施
の形態の説明上共通する図面は、適宜各実施の形態の説
明中で参照するものとする。 第１の実施の形態 図１は、第１の実施の形態の記憶制御部を示すブロック
図である。なお、図１９の従来の場合に対して、表示用
リードアドレスを切り替えるアドレス変換部２１、ＦＩ
ＦＯ部６へのデータを加工するデータ変換部２２、アド
レス変換部２１からデータ変換部２２へと出力されるＨ
ＣＳ信号２３が追加となっている。なお、その他の構成
は従来の場合と同様であるため、説明を省略する。

【００２０】図２は、第１の実施の形態のアドレス変換
部の構成図であり、図中、２４〜２７は多bpp データを
表示する矩形領域を指定するレジスタであり、（Ｘ0 ，
Ｙ0）、（Ｘ1 ，Ｙ1 ）がそれぞれ、左上、右下の座標
を意味する。２８は５から与えられる表示座標（Ｘ，
Ｙ）を２４〜２７と比較する比較部であり、３０は多bp
p データ格納領域のアドレス計算をするＨＣアドレス計
算部（ハイ・カラー・アドレス・カリュクレーター／Hi
gh Color Adress Calculator）、２９は、アドレス計算
部２０からのアドレスとＨＣアドレス計算部３０によっ
て計算されるアドレスを切り替えるアドレス選択部（ア
ドレス・セレクタ／Address Selector）である。

【００２１】図３は、第１の実施の形態のデータ変換部
の構成図であり、図中、３１はフレーム・バッファから
の表示データが少bpp データの場合にそこから１ピクセ
ル分を取り出すビット選択部、３２は取り出された少bp
p データのビットを多bpp データに拡張するデータ拡張
部、３３はデータ拡張部３２からの出力と、フレーム・
バッファ３からの表示データの生データを切り替えるデ
ータ選択部である。

【００２２】図４は、第１の実施の形態のフレーム・バ
ッファのデータ格納状態の説明図である。なお、説明の
簡略化のために、説明は、多bpp データを１６bpp 、そ
れ以外を８bpp として描写してあるが、この値はそれの
みとは限らず、これ以外のビット数の組み合わせは自由
である。図４のように、フレーム・バッファ３内で、多
bpp データと少bpp データを分割して格納する。図２
中、比較部２８は、表示アクセス中に表示座標（Ｘ，
Ｙ）をレジスタ２４〜２７の内容と比較し、現在の表示
データリードが多bpp 表示矩形領域であると判断した場
合には、ＨＣＳ信号２３を出力する。ＨＣアドレス計算
部３０は、表示座標（Ｘ，Ｙ）と（Ｘ0 ，Ｙ0 ）から
（式-5）に従って、多bpp データ格納領域内の対応する
アドレスを計算し、アドレス選択部２９に渡す。アドレ
ス２９では、ＨＣＳ信号２３が出力されている場合には
ＨＣアドレス計算部３０の出力を、そうでない場合には
アドレス計算部２０の出力である表示アドレスをそのま
ま出力する。

【００２３】 Ａ＝（Ｘ−Ｘ0 ）＋（Ｙ−Ｙ0 ）×Ｗ）×ｂ／ｗ…（式-5） Ａ（Address ）：多bpp データアドレス Ｗ（Width ）：多bpp データの横幅ドット数 ｂ（bits per pixel）：多bpp データのビットパーピク
セル ｗ（word）：フレームバッファのデータ幅 Ｘ，Ｙ：表示座標 図５は、データ変換部の機能の概念図であり、主にビッ
ト選択部３１とデータ拡張部３２の機能を示している。
図において、多bpp データは（１）、少bpp データは
（２）のように、複数ピクセル（Pixel ）分のデータが
集まって一つの多bpp データと同サイズになるような構
造としてフレーム・バッファ３からのデータがビット選
択部３１に与えられる。ビット選択部３１では、これか
ら、１ピクセルずつデータを取り出し、データ拡張部３
２に与える。データ拡張部３２では、（３）のようにし
て、ビットをシフトすることによってビット数を拡張す
る。すなわち、Ｒ２とＧ５の間、Ｇ３やＢ４の間やＢ３
の後ろにいくつかの「０」を付加して表示データのビッ
ト数を拡張する。

【００２４】図６は、データ変換部の変換動作の説明図
である。図のように多bpp データと少bpp データの混在
したデータが、データ変換部２２によって、全て多bpp
に変換されていることを示す。以上のように、少bpp デ
ータ領域においては、そのビットを拡張し、多bpp デー
タ領域においては、そのデータをそのまま使用すること
によって、画面内で多bpp データと少bpp データを混在
させることが可能となる。

【００２５】なお、本第１の実施の形態のデータ変換以
外の表示動作は、従来技術と同様であるため、説明を省
略する。上記第１の実施の形態によると、例えば、単調
なＯＳ画面を背景として、内部のウィンドウに高精細な
画像を表示するような用途で効果的であり、多bpp デー
タを表示する領域のデータだけを多数のビットの集まり
としてフレーム・バッファに格納し、それ以外の領域で
は、必要最低限のビットのみを格納することで、色解像
度の異なる画像の同一画面内での混在が、従来の場合に
比べ、無駄のないフレーム・バッファサイズで実現する
ことが可能になる。

【００２６】これによって、必要となるフレーム・バッ
ファアクセス頻度が小さくなるため、装置としては、そ
のアクセスによる消費電力を低減することができるよう
になる。また、上位ＣＰＵから表示データをリード／ラ
イトする場合に表示のためのリードと競合したり、待た
される割合も低下するため、装置の表示性能も向上させ
ることができる。

【００２７】第２の実施の形態 図７は、第２の実施の形態の表示概念図であり、第１の
実施の形態との相違点を説明している。上記第１の実施
の形態では、図７のように、矩形が重なり合ったような
矩形でない多bpp データ領域を扱うことができなかった
が、第２の実施の形態では、そこを改善し、このような
矩形以外の形状も取り扱うことができるようにした点が
相違する。

【００２８】図８は第２の実施の形態の記憶制御部を示
すブロック図である。この記憶制御部８は、上記第１の
実施の形態に対して、ＨＣＳ信号３４が２３と違って、
２２から２１、及び１９に接続される点で異なり、それ
に伴って、２２、２１、１９の動作も異なる。詳細は後
述する。なお、図中、同一要素には、同一符号を付して
ある。

【００２９】図９は、第２の実施の形態のアドレス変換
部の構成図である。このアドレス変換部２１は、図７の
多bpp 領域の最小Ｘ座標を示すスタートＸレジスタ（ S
tartＸ）３５、多bpp 領域の最小Ｙ座標を示すスタート
Ｙレジスタ（ StartＹ）３６を備え、上記第１の実施の
形態の矩形の左上及び右下の座標のレジスタ２４〜２７
を削除している。

【００３０】図１０は、第２の実施の形態のデータ変換
部の構成図である。このデータ変換部２２は、第１の実
施の形態に対し、ビット選択部３１の出力先にコンパレ
ータ３７が追加になっており、また、ＨＣＳ信号３４が
コンパレータ３７から出力されるようになっている。本
第２の実施の形態では、フレーム・バッファ３内の少bp
p データ領域で、多bpp 領域に相当する座標に特定のデ
ータ（例えば、全 bitが１）を予め書き込んでおく。コ
ンパレータ３７は、表示装置２の画面の表示中にビット
選択部３１の出力値を監視し、それが、その特定のデー
タと一致した場合にＨＣＳ信号３４を出力する。アドレ
ス変換部２１はそれを受けて、（式-6）に従ったアドレ
スを出力する。

【００３１】 アドレス ＝（（Ｘ− StartＸ）＋（Ｙ− StartＹ）×Ｗ）×ｂ／ｗ…（式-6） Ａ（Address ）：アドレス Ｗ（Width ）：多bpp データの横幅ドット数 ｂ（bits per pixel）：ビットパーピクセル ｗ（word）：フレームバッファのデータ幅 Ｘ，Ｙ：表示座標 そして、バッファタイミングジェネレータ１９は、ＨＣ
Ｓ信号３４を受けると、フレーム・バッファ３に対する
リードサイクルを起動する。このときにフレーム・バッ
ファ３に与えられるアドレスは、上記のアドレス変換部
２１の出力である。

【００３２】その後、フレーム・バッファ３は、それに
応じて、対応するデータを出力する。これが、その座標
に対応した多bpp データのピクセル情報となる。それ以
外の動作は従来の場合と同様であるため、説明を省略す
る。本第２の実施の形態によると、第１の実施の形態で
は矩形でない多bpp データ領域を扱うことができなかっ
たが、そこを改善し、このような矩形以外の形状も取り
扱うことができるようになる。

【００３３】第３の実施の形態 図１１は、第３の実施の形態のデータ変換部の構成図で
ある。このデータ変換部２２は、カウンタ３８が追加に
なっている点で第２の実施の形態と異なる。本第３の実
施の形態では、フレーム・バッファ３内の少bpp データ
領域で、多bpp 領域に相当する座標に特定のデータ（例
えば、全ビットが１）を書き込み、更に、その次座標
に、その表示ラインでの多bpp データ領域の連続ピクセ
ル数を書き込む。そして、データ変換部２２内では、コ
ンパレータ３７が、表示中にビット選択部３１の出力値
を監視し、それが、その特定のデータと一致した場合に
カウンタ３８に対して、次データのラッチを指示する。
カウンタ３８では、ラッチしたデータをピクセル毎に１
づつ減じていき、０になるまでの間、ＨＣＳ信号３４を
出力する。アドレス変換部２１はそれを受けて、上記第
２の実施の形態で示した（式-6）に従ったアドレスを出
力する。

【００３４】バッファタイミングジェネレータ１９はＨ
ＣＳ信号３４を受けると、フレーム・バッファ３に対す
るリードサイクルを起動する。このときに、フレーム・
バッファ３に与えられるアドレスは前記アドレス変換部
２１の出力である。そして、フレーム・バッファ３は、
それに応じて、対応するデータを出力する。これが、そ
の座標に対応した多bpp データのピクセル情報となる。

【００３５】データ変換部２２はそのデータを受けて、
そのデータをＦＩＦＯ部６へ供給する。それ以外の動作
は、従来の場合と同様であるため、説明を省略する。以
上のように、上記第２の実施の形態では多bpp 領域かど
うかを確認するために、少bpp 領域の多bpp 領域と重な
る部分も全ピクセルをリードして表示していたが、本第
３の実施の形態では表示ライン毎の多bpp が始まる２ピ
クセル（特定のデータ＋連続ピクセル数）のみをリード
するだけとなる。

【００３６】このため、上記第３の実施の形態による
と、必要となるフレーム・バッファ３のアクセス頻度が
小さくなるため、装置としては、そのアクセスによる消
費電力が低減する。また、上位ＣＰＵから表示データの
リード／ライトする場合に表示のためのリードと競合
し、待たされる割合も低下するため、装置の表示性能も
向上させることができる。

【００３７】第４の実施の形態 図１２は、第４の実施の形態のデータ変換部の構成図で
ある。このデータ変換部２２は、第３の実施の形態の場
合に比べて、インデックス・ラッチ３９が追加になり、
その出力がデータ選択部３３に接続され、また、アドレ
ス変換部２１にも供給される点で異なる。

【００３８】図１３は、第４の実施の形態のアドレス変
換部の構成図である。このアドレス変換部２１は、図１
４の多bpp 領域の最小Ｘ座標を示すスタートＸレジスタ
（ StartＸ）３５、多bpp 領域の最小Ｙ座標を示すスタ
ートＹレジスタ（ StartＹ）３６を備えるとともに、複
数の多bpp データを表示するためのインデックスに基づ
く座標変換を行うためのオフセットテーブル４０を備え
てある。

【００３９】図１４は、第４の実施の形態の表示概念図
である。図のように、フレーム・バッファには高精色格
納領域を幾つかに分割し、それぞれにインデックスを付
与し、そのインデックスに基づいて表示画面上に複数の
多bpp データ領域を表示するようにした。以下に、表示
手順を説明する。フレーム・バッファ３では、それぞれ
の多bpp データのインデックスに応じたデータの格納領
域を用意し、その開始位置をオフセットテーブル４０に
格納する。

【００４０】そして、フレーム・バッファ３内の少bpp
データ領域で、多bpp 領域に相当する座標に特定のデー
タ（例えば、全bit が１）に書き込み、更にその次座標
に、その表示ラインでの多bpp データ領域の連続ピクセ
ル数、その次々座標にインデックスを書き込む。インデ
ックスは、その多bpp 領域のインデックスナンバであ
る。データ変換部２２内では、コンパレータ３７は、表
示中にビット選択部３１の出力値を監視し、それが、そ
の特定のデータと一致した場合に、カウンタ３８に対し
て次データのラッチを指示し、インデックスラッチ３９
に対して次々データのラッチを指示する。カウンタ３８
では、ラッチしたデータをピクセル毎に１づつ減じてい
き、０になるまでの間、ＨＣＳ信号３４を出力する。イ
ンデックスラッチ３９は、その間、ラッチした値をイン
デックスとして保持・出力し続ける。そして、アドレス
変換部２１はＨＣＳ信号３４を受けて、（式-7）に従っ
たアドレスを出力する。

【００４１】 アドレス ＝（（Ｘ− StartＸ）＋（Ｙ− StartＹ）×Ｗ）×ｂ／ｗ＋Ｏ…（式-7） Ｗ（Width ）：多bpp データの横幅ドット数 ｂ（bits per pixel）：ビットパーピクセル ｗ（word）：フレームバッファのデータ幅 Ｘ，Ｙ：表示座標 Ｏ（offset Index）：インデックスに対するデータ格納
位置 その後、バッファタイミングジェネレータ１９は、ＨＣ
Ｓ信号３４を受けると、フレーム・バッファ３に対する
リードサイクルを起動する。このときに、フレーム・バ
ッファ３に与えられるアドレスは前記アドレス変換部２
１の出力である。また、フレーム・バッファ３は、それ
に応じて、対応するデータを出力する。これが、その座
標に対応した多bpp データのピクセル情報となる。

【００４２】そして、データ変換部２２は、そのデータ
を受けて、そのデータをＦＩＦＯ部６に供給する。それ
以外の動作は、従来の場合と同様であるため、説明を省
略する。したがって、上記第３の実施の形態まででは、
単一の多bpp 領域のみの表示であったが、本第４の実施
の形態では、複数の多bpp データ領域を表示することが
できるようになる。

【００４３】第５の実施の形態 図１５は、第５の実施の形態のアドレス変換部の構成図
である。このアドレス変換部２１は、上記第４の実施の
形態に比べて、内部にデップステーブル４１を追加して
いる点で異なる。そのデップステーブル４１は、インデ
ックスに対応する bpp数を示すカラーデップスを格納す
る。なお、以下の説明では、上記第４の実施の形態の説
明で使用した図１２を適宜参照するものとする。

【００４４】本実施の形態では、フレーム・バッファ３
内の少bpp データ領域で、多bpp 領域に相当する座標に
特定のデータ（例えば、全bit が１）を書き込み、更
に、その次座標に、その表示ラインでの多bpp データ領
域の連続ピクセル数、その次々座標にインデックスを書
き込む。そのインデックスは、その多bpp 領域のインデ
ックスナンバである。また、データ変換部２２内では、
コンパレータ３７が、表示中にビット選択部３１の出力
値を監視し、それが、そのデータと一致した場合に、カ
ウンタ３８に対して次データのラッチを指示し、インデ
ックスラッチ３９に対して次々データのラッチを指示す
る。カウンタ３８では、ラッチしたデータをピクセル毎
に１づつ減じていき、０になるまでの間、ＨＣＳ信号３
４を出力する。インデックスラッチ３９は、その間、ラ
ッチした値をインデックスとして保持・出力し続ける。
アドレス変換部２１はＨＣＳ信号３４を受けて、（式-
8）に従ったアドレスを出力する。

【００４５】 アドレス ＝（（Ｘ− StartＸ）＋（Ｙ− StartＹ）×Ｗ）×ｂ(I) ／ｗ＋Ｏ(I) …（式-7） Ｗ（Width ）：多bpp データの横幅ドット数 ｂ(I) ／（bits per pixel Index）：インデックスに対
応する bpp数 ｗ（word）：フレームバッファのデータ幅 Ｘ，Ｙ：表示座標 Ｏ（offset Index）：インデックスに対するデータ格納
位置 そして、バッファタイミングジェネレータ１９は、ＨＣ
Ｓ信号３４を受けると、フレーム・バッファ３に対する
リードサイクルを起動する。このときに、フレーム・バ
ッファ３に与えられるアドレスは前記アドレス変換部２
１の出力である。フレーム・バッファ３は、それに応じ
て、対応するデータを出力する。これが、その座標に対
応した多bpp データのピクセル情報となる。

【００４６】データ変換部２２はそのデータを受けて、
そのデータをＦＩＦＯ部６に供給する。それ以外の動作
は、従来の場合と同様であるため、説明を省略する。し
たがって、上記第４の実施の形態では、複数の多bpp 領
域を表示する場合でも、それぞれの bpp数は同一でなけ
ればならなかったが、本第５の実施の形態によると、複
数の多bpp データ領域をそれぞれ異なる bpp数で表示す
ることができるようになる。

【００４７】第６の実施の形態 図１６は、第６の実施の形態の記憶制御部を示すブロッ
ク図である。この記憶制御部８は、図１を参照して説明
した上記第１の実施の形態の構成に、バッファタイミン
グジェネレータ１９へのクロック周波数を制御するクロ
ックドライバ４２を追加した構成である。また、アドレ
ス変換部２１からのカラーデップス情報がクロックドラ
イバ４２に入力されるようになっている。

【００４８】図１７は、第６の実施の形態の動作を示す
タイムチャートであり、図中（１）に比較例として通常
の動作テイミングを示し、（２）に本第６の実施の形態
の動作タイミングを示す。（１）に示すように、通常の
動作テイミングでは、少bpp データをリードする場合で
も、多bpp データをリードする場合でも、バッファタイ
ミングジェネレータ１９に供給されるクロックは一定で
ある。

【００４９】しかし、これまで説明してきたように、本
発明によれば、少bpp 領域のデータは拡張して使用され
るため、一回のフレーム・バッファからのリードデータ
は、多bpp 領域のデータに比べて、数倍のピクセル数に
対応する。逆に言えば、これは少bpp 領域に対するアク
セスでは、フレーム・バッファの速度を数分の１にする
ことができる。

【００５０】このため、本実施の形態では、（２）に示
すように、クロック信号はクロックドライバ４２から出
力されるが、このクロックドライバ４２はアドレス変換
部２１からのカラーデップス信号に応じて、そのクロッ
ク周波数を（式-9）のようにダイナミックに変化させる
ようにした。 クロック周波数 ＝基準クロック／（その領域のbpp ／最大bpp ）…（式-9） これにより、フレーム・バッファ３からのデータ速度は
（その領域のbpp ／最大bpp ）の割合で低下するが、そ
れによって得られたデータは、その逆数である（最大bp
p ／その領域のbpp ）の割合で拡張されるので、図１７
の（２）のように結果としてＦＩＦＯ部６に送られるデ
ータの速度は一定となり、表示に支障はをきたさずに、
表示することができる。

【００５１】それ以外の動作に関しては、上記各実施の
形態と同様であるため、説明を省略する。。第６の実施
の形態によると、画面の部分毎の bpp数によって、必要
最低限の速度でフレーム・バッファ３を動作させること
ができるようになるため、特に、ＣＭＯＳ−ＬＳＩのよ
うに消費電力が動作速度に比例するような素子で表示制
御装置を作成した場合の消費電力の低減を期待すること
ができる。

【００５２】

【発明の効果】以上説明したように本発明の表示制御装
置によると、必要となる記憶装置の頻度が小さくなるた
め、装置としては、そのアクセスによる消費電力を低減
することができる効果が得られる。また、上位ＣＰＵか
ら表示データをリード／ライトする場合に表示のための
リードと競合したり、待たされる割合も低下するため、
装置の表示性能も向上させる効果が得られる。したがっ
て、従来よりも効率よく記憶装置内の表示データを読み
出して表示装置に表示することができる効果が得られ
る。

【図面の簡単な説明】

【図１】第１の実施の形態の記憶制御部を示すブロック
図

【図２】第１の実施の形態のアドレス変換部の構成図

【図３】第１の実施の形態のデータ変換部の構成図

【図４】第１の実施の形態のフレーム・バッファのデー
タ格納状態の説明図

【図５】データ変換部の機能の概念図

【図６】データ変換部の変換動作の説明図

【図７】第２の実施の形態の表示概念図

【図８】第２の実施の形態の記憶制御部を示すブロック
図

【図９】第２の実施の形態のアドレス変換部の構成図

【図１０】第２の実施の形態のデータ変換部の構成図

【図１１】第３の実施の形態のデータ変換部の構成図

【図１２】第４の実施の形態のデータ変換部の構成図

【図１３】第４の実施の形態のアドレス変換部の構成図

【図１４】第４の実施の形態の表示概念図

【図１５】第５の実施の形態のアドレス変換部の構成図

【図１６】第６の実施の形態の記憶制御部を示すブロッ
ク図

【図１７】第６の実施の形態の動作を示すタイムチャー
ト

【図１８】表示制御装置のブロック図

【図１９】従来の記憶制御部のブロック図

【図２０】従来のフレーム・バッファのデータ格納状態
の説明図

【符号の説明】

１ 表示制御装置 ２ 表示装置 ３ フレーム・バッファ ８ 記憶制御部 １６ 調停部 １８ バッファアドレスジェネレータ １９ バッファタイミングジェネレータ ２０ アドレス計算部 ２１ アドレス変換部 ２２ データ変換部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 記憶装置に記憶された画像データを読み
   出す読出手段と、読み出した画像データを表示装置の画
   面上に表示する表示手段とを有する表示制御装置におい
   て、 高い色分解能を必要とする画像データである高色分解能
   画素群と、低い色分解能で表示可能な背景となる画像デ
   ータを画像構成に必要最小限の画素群である低色分解能
   画素群とを記憶装置に記憶しておき、 読出手段は、高色分解能画素群を読み出した場合にはそ
   の画素を順に読み出して表示手段によって表示装置の画
   面上に表示させ、低色分解能画素群を読み出した場合に
   は画像データを高色分解能画素群と同じ色分解能となる
   ように色分解能を拡張し、 表示手段は、読出手段が高色分解能画素群を読み出した
   場合にはその画素を表示装置の画面上に表示させ、低色
   分解能画素群を読み出した場合には拡張された低色分解
   能画素群と高色分解能画素群とを合成して、表示装置の
   画面上に表示させるようにしたことを特徴とする表示制
   御装置。
2. 【請求項２】 請求項１において、高色分解能画素群を
   表示すべき表示装置の画面上の表示座標を記憶するレジ
   スタと、低色分解能画素群を表示中に、レジスタの表示
   座標になったときに低色分解能画素群の表示から高色分
   解能画素群に切り替えるレジスタ切替手段とを備えたこ
   とを特徴とする表示制御装置。
3. 【請求項３】 請求項１において、低色分解能画素群中
   に、高色分解能画素群が存在すべきことを示すフラグを
   配置して記憶装置に記憶しておき、低色分解能画素群を
   表示中に、そのフラグを認識した場合には低色分解能画
   素群の表示から高色分解能画素群に切り替えるフラグ切
   替手段を備えたことを特徴とする表示制御装置。
4. 【請求項４】 請求項３において、低色分解能画素群中
   に、高色分解能画素が連続する連続数データを配置して
   記憶装置に記憶しておき、低色分解能画素群を表示中
   に、フラグを認識した場合には低色分解能画素群の表示
   から高色分解能画素群に切り替え、連続数データ分の画
   素だけ高色分解能画素群を表示する連続数切替手段を備
   えたことを特徴とする表示制御装置。
5. 【請求項５】 請求項３又は請求項４において、インデ
   ックスを付与した複数の高色分解能画素群と、低色分解
   能画素群中に高色分解能画素群のインデックスデータを
   配置して記憶装置に記憶しておき、低色分解能画素群を
   表示中に、フラグを認識した場合には低色分解能画素群
   の表示から高色分解能画素群に切り替える際に、該当す
   るインデックスを読み出してその高色分解能画素群を表
   示するインデックス切替手段とを備えたことを特徴とす
   る表示制御装置。
6. 【請求項６】 請求項３、請求項４又は請求項５におい
   て、高色分解能画素群の色数を示す色数テーブルと、低
   色分解能画素群を表示中に、フラグを認識した場合には
   低色分解能画素群の表示から高色分解能画素群に切り替
   える際に、該当する色数を読み出してその色数に応じた
   高色分解能画素群を表示する色数切替手段とを備えたこ
   とを特徴とする表示制御装置。
7. 【請求項７】 請求項１から請求項６のいずれかにおい
   て、画素群の色数に応じて、記憶装置の動作速度を変化
   させる動作速度制御手段を備え、高色分解能画素群の場
   合には動作速度を速くして読出タイミングを増加させる
   ようにしたことを特徴とする表示装置。