JP2000251007A

JP2000251007A - Ｍｏｓ乗算回路

Info

Publication number: JP2000251007A
Application number: JP5013899A
Authority: JP
Inventors: Katsuharu Kimura; 克治木村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】半導体集積回路上に形成し得るＭＯＳ乗算回路
の提供。【解決手段】ゲート−ソース間に一定電圧が印加された
第１から第４のトランジスタのソースが共通接続されて
接地又は定電流源で駆動され、第１乃至第４のトランジ
スタのドレインには、それぞれソースが共通接続されド
レインも共通接続された第５及び第６、第７及び第８、
第９及び第１０、第１１及び第１２のトランジスタから
なる第１乃至第４の差動トランジスタが接続され、第
１、第２の入力電圧をＶ ₁、Ｖ₂とし、Ｖ₃を任意の電圧
としａ、ｂ、ｃを任意の定数として、第５から第１２の
トランジスタのゲートにはそれぞれａＶ₁＋Ｖ₃、ｂＶ₂
＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋
Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、ａＶ₁＋Ｖ₃、
（ｂ−１／ｃ）Ｖ₂＋Ｖ₃の電圧が印加され、第１と第２
の差動トランジスタの出力電流の和電流と第３と第４の
差動トランジスタの出力電流の和電流との差電流を出力
電流とし第１と第２の入力電圧との積に比例する電流を
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は乗算回路に関し、特
に半導体集積回路上に形成して好適とされるＣＭＯＳ乗
算回路に関する。

【０００２】

【従来の技術】本願発明の関連する技術について、以下
の刊行物が参照される。

【０００３】文献１．特開平７−５７０２６号公報．文献２．Jun and D. M. Kim,“Phase−Tunable CMOS
Triode Transconductor,”IEE Electronics Lette
rs 8th January 1998 Vol. 34, No. 1, pp. 72−7
4.

【０００４】従来の線形領域で動作するＭＯＳトランジ
スタを利用した乗算器コア回路として、例えば図９に示
すように、２つのトランジスタからなるＭＯＳ乗算器コ
ア回路が知られている。すなわち、ソースが互いに接続
されて電圧Ｖ₂が印可されるＭＯＳトランジスタＭ１、
Ｍ２を備え、ＭＯＳトランジスタＭ１、Ｍ２のドレイン
には電圧Ｖ₁が印可されゲートにはそれぞれ電圧Ｖ₃、Ｖ
₄が印可される。

【０００５】基板効果とチャネル長変調を無視すると、
ＭＯＳトランジスタのドレイン電流Ｉ_Dは、次の３つの
動作領域により、それぞれ式（１ａ）乃至（１ｃ）で表
される。

【０００６】ピンチ領域では、Ｉ_D＝０（V_GS≦V_TH） …（１ａ）

【０００７】線形領域では、Ｉ_D＝２β（V_GS−V_TH−V_DS／２）V_DS （V_DS≦V_GS−V_TH） …（１ｂ）

【０００８】飽和領域では、Ｉ_D＝β（V_GS−V_TH）² （V_DS≧V_GS−V_TH） …（１ｃ）

【０００９】ただし、β＝μ（Ｃ_OX／２）（Ｗ／Ｌ）は
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、Ｃ_OXは単位面積当たりのゲート酸
化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート長、Ｖ
_THはスレッショルド電圧、Ｖ _GSはゲート・ソース間電
圧、Ｖ_DSはドレイン・ソース間電圧である。

【００１０】図９において、ＭＯＳトランジスタＭ１、
Ｍ２に流れる電流Ｉ_D1、Ｉ_D2は、それぞれ次式（２）、
（３）で与えられる。

【００１１】Ｉ_D1＝２β｛（V₃−V₂−V_TH）−（V₁−V₂）／２｝（V₁−V₂） …（２）

【００１２】Ｉ_D2＝２β｛（V₄−V₂−V_TH）−（V₁−V₂）／２｝（V₁−V₂） …（３）

【００１３】したがって、電流Ｉ_D1、Ｉ_D2の差電流ΔＩ
（＝Ｉ_D1−Ｉ_D2）は次式（４）と求まり、線形領域で動
作する２つのＭＯＳトランジスタは乗算器コア回路とな
ることがわかる。

【００１４】 ΔＩ＝Ｉ_D1−Ｉ_D2＝２β（V₁−V₂）（V₃−V₄） …（４）

【００１５】図９に示した２つのトランジスタからなる
ＭＯＳ乗算器コア回路は、共通ソース電圧を任意の電圧
値Ｖ_Sに設定すると、図１０に示すように、４トランジ
スタからなるＭＯＳ乗算器コア回路に変形できる。図１
０を参照すると、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ
３、Ｍ４のソースは共通接続され、ＭＯＳトランジスタ
Ｍ１、Ｍ４のゲートには電圧Ｖ₃、ＭＯＳトランジスタ
Ｍ２、Ｍ３のゲートには電圧Ｖ₄が印加され、ＭＯＳト
ランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレインには電圧
Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄が印加される。

【００１６】図１０において、線形領域で動作するＭＯ
ＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に流れる電流Ｉ
_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4は、それぞれ、次式（５）乃至
（８）で与えられる。

【００１７】Ｉ_D1＝２β｛（V₃−V_S−V_TH）−（V₁−V_S）／２｝（V₁−V_S） …（５）

【００１８】Ｉ_D2＝２β｛（V₄−V_S−V_TH）−（V₁−V_S）／２｝（V₁−V_S） …（６）

【００１９】Ｉ_D3＝２β｛（V₄−V_S−V_TH）−（V₂−V_S）／２｝（V₂−V_S） …（７）

【００２０】Ｉ_D4＝２β｛（V₃−V_S−V_TH）−（V₂−V_S）／２｝（V₂−V_S） …（８）

【００２１】したがって、ＭＯＳトランジスタＭ１とＭ
３に流れる電流Ｉ_D1、Ｉ_D3の和電流と、ＭＯＳトランジ
スタＭ２とＭ４に流れる電流Ｉ_D2、Ｉ_D4の和電流の差電
流ΔＩは次式（９）と求まる。

【００２２】 ΔＩ＝（Ｉ_D1＋Ｉ_D3）−（Ｉ_D2＋Ｉ_D4）＝２β（V₁−V₂）（V₃−V₄） …（９）

【００２３】すなわち線形領域で動作する４つのＭＯＳ
トランジスタＭ１〜Ｍ４は、乗算器コア回路となること
がわかった。

【００２４】従来の線形領域で動作するＭＯＳトランジ
スタを用いた４つのＭＯＳトランジスタからなる乗算器
コア回路を利用した乗算回路として、図１１に示すよう
なＢｉ−ＭＯＳ乗算回路が知られている。

【００２５】図１１において、ソースが共通接続され定
電流源Ｉ₀で駆動され、線形領域で動作するＭＯＳトラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４からなるクァドリテー
ルセルは、図９に示した乗算器コア回路を構成してお
り、バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
レベルシフトと電流取り出し用素子として用いられてい
る。すなわち、図１１を参照すると、ＭＯＳトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４のソースは共通接続され定電
流源Ｉ₀に接続され、ＭＯＳトランジスタＭ１、Ｍ４の
ゲートには電圧Ｖ₃、ＭＯＳトランジスタＭ２、Ｍ３の
ゲートには電圧Ｖ₄が印加され、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のドレインにはそれぞれトランジ
スタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタが接続されてお
り、トランジスタＱ１、Ｑ２のベースは共通接続されて
電圧Ｖ₁が印加され、トランジスタＱ３、Ｑ４のベース
は共通接続されて電圧Ｖ₂が印加され、トランジスタＱ
１、Ｑ３のコレクタ同士、トランジスタＱ２、Ｑ４のコ
レクタ同士が接続され、それぞれ抵抗Ｒ_Lを介して電源
Ｖ_CCに接続する。

【００２６】図１１において、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４の共通ソース電位をＶ_Sとし、ド
レイン電流をそれぞれＩ_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4とし、バ
イポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベース
・エミッタ間電圧を、それぞれＶ_BE1、Ｖ_BE2、Ｖ_BE3、
Ｖ_BE4とすると、Ｂｉ−ＭＯＳ乗算回路の差動出力電流
ΔＩ、トランジスタＱ１、Ｑ３のコレクタ電流の和電流
と、トランジスタＱ２、Ｑ４のコレクタ電流の和電流の
差電流は次式（１０）で与えられる。

【００２７】 ΔＩ＝（Ｉ_D1＋Ｉ_D3）−（Ｉ_D2＋Ｉ_D4）＝２β｛V₃−V_S−V_TH−（V₁−V_BE1−V_S）／２｝（V₁−V_BE1−V_S）＋２β｛V₄−V_S−V_TH−（V₂−V_BE3−V_S）／２｝（V₁−V_BE3−V_S） −２β｛V₄−V_S−V_TH−（V₁−V_BE2−V_S）／２｝（V₁−V_BE2−V_S） −２β｛V₃−V_S−V_TH−（V₂−V_BE4−V_S）／２｝（V₂−V_BE4−V_S）＝２β［（V₃−V_S−V_TH）（V₁−V₂−V_BE1＋V_BE4） −（V₄−V_S−V_TH）（V₁−V₂−V_BE2＋V_BE3） −１／２｛（V₁＋V₂−V_BE1−V_BE4−２V_S）（V₁−V₂−V_BE1＋V_BE4） −（V₁＋V₂−V_BE2−V_BE3−２V_S）（V₁−V₂−V_BE2＋V_BE3）｝］ …（１０）

【００２８】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作していることから、V_BE1≒V_BE2≒V_BE3≒V_BE4
≒０．７Vと近似すると、上式（１０）は次式（１１）
と近似される。

【００２９】 ΔＩ≒２β（V₁−V₂）（V₃−V₄） …（１１）

【００３０】したがって、近似的に２つの差動入力電圧
（Ｖ₁−Ｖ₂）と（Ｖ₃−Ｖ₄）の積が得られ、４象限乗算
器が実現される。しかしながら、出力回路を簡略化して
抵抗負荷としているために、差動をとらない出力電圧に
はＭＯＳトランジスタの持つ２乗項が残るために、線形
性がさらに劣化する。

【００３１】

【発明が解決しようとする課題】上記した従来のＭＯＳ
乗算回路においては、乗算器コア回路を構成するＭＯＳ
トランジスタのゲート・ソース間電圧（Ｖ_GS）が変化す
るために、ＭＯＳトランジスタのモビリティμが変化
し、したがって、トランスコンダクタンスパラメータβ
が一定とはならない。また、図１１に示したＢｉ−ＭＯ
Ｓ乗算回路においても線形性の点で問題がある。

【００３２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ＭＯＳトランジス
タのキャリアの移動度の減少のよる影響をなくし、半導
体集積回路上に形成して好適とされるＭＯＳ乗算回路を
提供することにある。

【００３３】

【課題を解決するための手段】前記目的を達成する本発
明のＭＯＳ乗算回路は、ゲート−ソース間に一定電圧が
印加された第１から第４のトランジスタのソースが共通
接続されて接地、あるいは、定電流源で駆動され、前記
第１のトランジスタのドレインにはそれぞれソースが共
通接続され、ドレインも共通接続された第５と第６のト
ランジスタからなる第１の差動トランジスタが接続さ
れ、前記第２のトランジスタのドレインにはそれぞれソ
ースが共通接続され、ドレインも共通接続された第７と
第８のトランジスタからなる第２の差動トランジスタが
接続され、前記第３のトランジスタのドレインにはそれ
ぞれソースが共通接続され、ドレインも共通接続された
第９と第１０のトランジスタからなる第３の差動トラン
ジスタが接続され、前記第４のトランジスタのドレイン
にはそれぞれソースが共通接続され、ドレインも共通接
続された第１１と第１２のトランジスタからなる第４の
差動トランジスタが接続され、第１の入力電圧をＶ₁、
第２の入力電圧をＶ₂とし、Ｖ₃を任意の電圧とし、ａ、
ｂ、ｃを任意の定数とすると、前記第５から第１２のト
ランジスタのゲートにはそれぞれ、ａＶ₁＋Ｖ₃、ｂＶ₂
＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋
Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、ａＶ₁＋Ｖ₃、
（ｂ−１／ｃ）Ｖ₂＋Ｖ₃の電圧が印加され、前記第１の
差動トランジスタと第２の差動トランジスタの出力電流
の和電流と前記第３の差動トランジスタと第４の差動ト
ランジスタの出力電流の和電流との差電流を出力電流と
し、前記第１の入力電圧と前記第２の入力電圧との積に
比例する電流を出力する。

【００３４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明のＭＯＳ乗算回路は、その好ましい実施の
形態において、図１を参照すると、ゲートとソース間に
一定電圧（Ｖ _A）が印加された第１乃至第４のＭＯＳト
ランジスタ（Ｍ１〜Ｍ４）のソースが共通接続されて接
地、もしくは定電流源（Ｉ₀）で駆動され、第１乃至第
４のＭＯＳトランジスタ（Ｍ1〜Ｍ4）はいずれも線形領
域で動作し、第１のＭＯＳトランジスタ（Ｍ１）のドレ
インには、それぞれ、ソースが共通接続され、ドレイン
同士が共通接続された第５及び第６のＭＯＳトランジス
タ（Ｍ５、Ｍ６）からなる第１の差動トランジスタが接
続され、第２のＭＯＳトランジスタ（Ｍ２）のドレイン
には、それぞれ、ソースが共通接続され、ドレイン同士
が共通接続された第７及び第８のＭＯＳトランジスタ
（Ｍ７、Ｍ８）からなる第２の差動トランジスタが接続
され、第３のＭＯＳトランジスタ（Ｍ３）のドレインに
は、それぞれ、ソースが共通接続され、ドレイン同士が
共通接続された第９及び第１０のＭＯＳトランジスタ
（Ｍ９、Ｍ１０）からなる第３の差動トランジスタが接
続され、第４のＭＯＳトランジスタ（Ｍ４）のドレイン
には、それぞれ、ソースが共通接続され、ドレイン同士
が共通接続された第１１及び第１２のＭＯＳトランジス
タ（Ｍ１１、Ｍ１２）からなる第１の差動トランジスタ
が接続されている。

【００３５】そして、第１、第２の入力電圧をＶ₁、Ｖ₂
とし、Ｖ₃を任意の電圧とし、ａ、ｂ、ｃを任意の定数
として、第５から第１２のトランジスタのゲートにはそ
れぞれ、ａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋
Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、
ｂＶ₂＋Ｖ₃、ａＶ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃の電
圧が印加され、第１の差動トランジスタと第２の差動ト
ランジスタの出力電流の和電流と第３の差動トランジス
タと第４の差動トランジスタの出力電流の和電流との差
電流（差電流出力回路１０１の出力）を出力電流とし、
第１の入力電圧Ｖ₁と第２の入力電圧Ｖ₂との積に比例す
る電流を出力する。

【００３６】本発明のＭＯＳ乗算回路は、線形領域で動
作する第１乃至第４のＭＯＳトランジスタのゲートに定
電圧を印加し、そのドレインに信号電圧を印加すること
で、ＭＯＳトランジスタのキャリアの実効移動度（モビ
リティ）の減少による影響を無くしたＭＯＳ乗算回路を
実現することができる。

【００３７】

【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の乗算回路の一実施例の回路構成
を示す図である。図１を参照すると、第１乃至第４のＭ
ＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースはい
ずれも接地されている。第１乃至第４のＭＯＳトランジ
スタＭ１、Ｍ２、Ｍ３、Ｍ４のゲート−ソース間電圧は
すべてＶ_DS≦Ｖ_GS−Ｖ_THなる条件内にあり、線形領域で
動作している。そして第１乃至第４のＭＯＳトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４のゲート・ソース間電圧はす
べて等しく、Ｖ_GS＝Ｖ_Aとおく。第１乃至第４のＭＯＳ
トランジスタＭ１〜Ｍ４の各ドレインには、ソース同志
が接続され、ドレイン同志が接続される第５及び第６の
ＭＯＳトランジスタＭ５、Ｍ６、第７及び第８のＭＯＳ
トランジスタＭ７、Ｍ８、第９及び第１０のＭＯＳトラ
ンジスタＭ９、Ｍ１０、第１１及び第１２のＭＯＳトラ
ンジスタＭ１１、Ｍ１２よりなる、第１乃至第４の差動
トランジスタがそれぞれ接続されている。

【００３８】第１のＭＯＳトランジスタＭ１のドレイン
電流Ｉ_D1で駆動され、ソースが共通接続された第５及び
第６のＭＯＳトランジスタＭ５、Ｍ６は飽和領域で動作
しており、ドレインは、共通接続されている。第５、第
６のＭＯＳトランジスタＭ５、Ｍ６のそれぞれのゲート
にはそれぞれａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃が印加されてお
り、共通ソース電圧をＶ_S1とすると、飽和領域で動作す
る第５、第６のＭＯＳトランジスタＭ５、Ｍ６のドレイ
ン電流Ｉ_D5、Ｉ_D6はそれぞれ次式（１２）、（１３）で
与えられる。なお、以下では、説明の簡単のためａＶ₁
＋Ｖ₃をＶ₁、ｂＶ₂＋Ｖ₃をＶ₂とおく。

【００３９】

【００４０】また、第５、第６のＭＯＳトランジスタＭ
５、Ｍ６のドレイン電流Ｉ_D5、Ｉ_D6の和は第１のＭＯＳ
トランジスタＭ１のドレイン電流Ｉ_D1に等しいことか
ら、Ｉ_D5＋Ｉ_D6＝Ｉ_D1 …(14) と表わされ、上式（１２）、（１３）を上式（１４）に
代入すると、次式（１５）が得られる。

【００４１】

【００４２】上式(15)を解くと、共通ソース電圧Ｖ
_S1は、次式（１６）と求められる。

【００４３】

【００４４】一方、第１のＭＯＳトランジスタＭ１のド
レイン電流Ｉ_D1は上式（１b）から、次式（１７）で与
えられる。

【００４５】

【００４６】上式(1７)を解くと、共通ソース電圧Ｖ_S1
は、次式（１８）と求められる。

【００４７】

【００４８】したがって、上式（１６）、（１８）よ
り、次式（１９）が成り立つ。

【００４９】

【００５０】あるいは、上式（１９）を変形すると、次
式（２０）が得られる。

【００５１】

【００５２】上式(２０)の両辺を２乗すると、次式（２
１）が導かれる。

【００５３】

【００５４】したがって、次式（２２）が導かれる。

【００５５】

【００５６】上式(２２)の両辺を２乗すると、

【００５７】したがって、

【００５８】上式(２４)をＩ_D1／βについて解くと、次
式（２５）と求められる。

【００５９】

【００６０】上式(２５)の第１項（＝（Ｖ₁−Ｖ₂）²／
６）は、差電圧の２乗項、第２項（＝２（Ｖ_A−Ｖ_TH）²
／３）は定数項、第３項（＝（Ｖ₁＋Ｖ₂−２Ｖ_A）²／１
８）は和電圧の２乗項である。

【００６１】また、第１のＭＯＳトランジスタＭ１を線
形領域で動作させるために、バイアス電圧Ｖ_Aは十分に
大きな値に設定されることから、上式(２５)の平方根
（√）内の値としては、１２（Ｖ_A−Ｖ_TH）² >>｛８（Ｖ₁＋Ｖ₂−２Ｖ_A）²＋６
（Ｖ₁−Ｖ₂）²｝として近似しても、近似誤差は無視できるほどの小さな
値となる。

【００６２】したがって、第４項は、その近似式とし
て、和電圧（Ｖ₁＋Ｖ₂−Ｖ_A）√12（Ｖ_A−Ｖ_TH）／９の
項のみとなる。

【００６３】また、

【００６４】が成り立つことから、第５、第６のＭＯＳ
トランジスタＭ５、Ｍ６からなる第１の差動トランジス
タから第１１、第１２のＭＯＳトランジスタＭ１１、Ｍ
１２からなる第４の差動トランジスタのそれぞれのゲー
トに、ａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ
３、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、ｂ
Ｖ₂＋Ｖ₃、ａＶ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃の電圧
を印加すると、第１、第２の差動トランジスタの出力電
流の和電流Ｉ_D1＋Ｉ_D2と、第３、第４の差動トランジス
タの出力電流の和電流Ｉ_D3＋Ｉ_D4を入力とする差電流出
力回路１０１からの出力である差動出力電流ΔＩは、 ΔＩ＝（Ｉ_D1＋Ｉ_D2）−（Ｉ_D3＋Ｉ_D4） …(29) で表される。

【００６５】上式(27)、(28)から、上式(26)と同様に求
められるＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の
各ドレイン電流の差電圧の２乗項（（Ｖ₁−Ｖ₂）²／
６）、および、和電圧の２乗項（（Ｖ₁＋Ｖ₂−２Ｖ_A）²
／１８）から、２入力信号電圧の積Ｖ₁Ｖ₂が導かれる。
例えば差電圧の２乗項からは、｛Ｉ_D1＋Ｉ_D2−（Ｉ_D3＋
Ｉ_D4）｝／β＝（ａＶ₁−ｂＶ₂）²＋｛（ａ−ｃ）Ｖ₁−
（ｂ−１／ｃ）Ｖ₂｝²−｛（ａ−ｃ）Ｖ₁−ｂＶ₂｝²−
｛ａＶ₁−（ｂ−１／ｃ）Ｖ₂｝²＝２Ｖ₁Ｖ₂

【００６６】また、上式(２５)から、和電圧の項で近似
することで、

【００６７】と求められ、乗算回路が実現できることが
わかる。

【００６８】一般に、ＭＯＳトランジスタにはキャリア
の実効移動度（モビリティ）の減少があり、次式(３１)
で表される。

【００６９】 μ＝μ₀/{1＋θ(V_GS−V_TH)} … (31)

【００７０】ここで、μ₀は無電界時の実効移動度であ
り、θ＝１／（ｔ_OXＥ_CR）と表され、ｔ_OXはゲート酸化
膜厚、Ｅ_CRは臨界電界である。したがって、ＭＯＳトラ
ンジスタのトランスコンダクタンスパラメータβはゲー
ト・ソース間電圧（Ｖ_GS）で変化するが、図１に示す乗
算器コア回路では、ゲート・ソース間電圧（Ｖ_GS）に一
定電圧（Ｖ_A）を印加しているので、上述した移動度パ
ラメータθの影響が現れない。

【００７１】次に、本発明の第２の実施例について説明
する。図２は、本発明のＭＯＳ乗算回路の第２の実施例
の構成を示す図である。

【００７２】図２を参照すると、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のそれぞれのソースが共通接続さ
れて定電流源（Ｉ₀）で駆動されている。乗算回路を構
成する４つのトランジスタからなる乗算器コア回路にお
いては、共通ソースを定電圧で駆動する定電圧バイアス
法でも共通ソースを定電流で駆動する定電流バイアス法
であっても、同様にして、２入力信号電圧の積Ｖ₁Ｖ₂が
導かれる。この場合には、テール電流の条件：

【００７３】 I_D1＋I_D2＋I_D3＋I_D4＝I₀ … (32)

【００７４】が成り立ち、無信号時には、第１乃至第４
のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の各ドレ
イン電流はＩ₀／４となり、この電流値を直流動作点と
して動作することになる。

【００７５】この場合には、例えば、上式(17)におい
て、２Ｉ₀／β>>（Ｖ₁−Ｖ₂）²となるように、定電流源
の電流値Ｉ₀とトランジスタのサイズ（β）を設定する
ことで、ＭＯＳ差動対は、ほぼ電圧加算回路と見なして
良い。

【００７６】このように定電流駆動される乗算回路の場
合において、それぞれの出力電流は、

【００７７】 I⁺＝I_D1＋I_D4≒I₀/2＋5βV₁V₂/18 …(33)

【００７８】 I^-＝I_D2＋I_D3≒I₀/2−5βV₁V₂/18 …(34)

【００７９】と表され、直流電流Ｉ₀／２を動作点とし
た線形な差動出力電流となっていることから、抵抗を負
荷することで出力電圧が得られる。すなわち、第１、第
２の差動トランジスタの出力の接続点を第１の負荷抵抗
を介して電源に接続し、第３、第２４の差動トランジス
タの出力の接続点を第２の負荷抵抗を介して電源に接続
し、第１、第２の差動トランジスタの出力の接続点と、
第３、第４の差動トランジスタの出力の接続点の差動出
力電圧（＝（I⁺−I^-）Ｒ）から、第１、第２の入力電圧
の乗算値Ｖ₁Ｖ₂に比例した電圧を得ることができる。

【００８０】上式(２５)により、乗算回路内での線形項
については出力に現れず、上式(２７)に示したように、
差の２乗項と、上式(２８)に示したように、和の２乗項
が２入力信号電圧の積Ｖ₁Ｖ₂として現れる。

【００８１】上式(２７)に示した差の２乗項は、差動対
の差動入力に相当し、上式(２８)に示した和の２乗項
は、差動対が電圧加算回路として機能していることを示
している。

【００８２】したがって、図１、および図２に示した乗
算回路において、定数ａ、ｂ、ｃは任意の値で良いこと
がわかった。

【００８３】任意の定数ａ、ｂ、ｃの中でも、ａ＝ｂ＝
１／２、ｃ＝１である場合には、印加する電圧が容易に
得ることができる。図３、及び図４は、図１、及び図２
にそれぞれ示した回路において、ａ＝ｂ＝１／２、ｃ＝
１とした場合の構成を示す図である。

【００８４】同様に、ａ＝ｂ＝ｃ＝１である場合には印
加する電圧が最も得られやすい。図５、及び、図６は、
図１、及び図２にそれぞれ示した回路において、ａ＝ｂ
＝ｃ＝１とした場合の構成を示す図である。

【００８５】さらに、ａ＝１／２、ｂ＝０、ｃ＝１であ
る場合にも、印加する電圧を得ることが参考となる。図
７、及び、図８は、、図１、及び図２にそれぞれ示した
回路において、ａ＝１／２、ｂ＝０、ｃ＝１とした場合
の構成を示す図である。図７、及び図８に示す構成で
は、ボルテージフォロワ構成のトランジスタＭ１３、Ｍ
１４により、シフト電圧Ｖ₂を得ており、ＭＯＳＯＴ
Ａ（オペレーショナルトランスコンタクタンスアンプ）
として用いる場合に適する。第７のＭＯＳトランジスタ
Ｍ７のゲートには、−１／２Ｖ₁＋Ｖ₃なる電圧がゲート
に印加され、ドレインが接地され，ソースが定電流源Ｉ
ｂに接続されてなる第１３のＭＯＳトランジスタＭ１３
のソースが接続され、第８のＭＯＳトランジスタＭ８の
ゲートにはＶ₃なる電圧が印加され、第９のＭＯＳトラ
ンジスタＭ９のゲートには、１／２Ｖ₁＋Ｖ₃なる電圧が
ゲートに印加され、ドレインが接地されソースが定電流
源Ｉｂに接続されてなる第１４のＭＯＳトランジスタＭ
１４のソースが接続され、第１０のＭＯＳトランジスタ
Ｍ１０のゲートには、Ｖ₃なる電圧が印加されている。

【００８６】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００８７】本発明の第１の効果は、ＭＯＳトランジス
タのみからなり、かつ小さな回路規模でＭＯＳ乗算回路
を実現することができる、ということである。

【００８８】その理由は、本発明においては、ＭＯＳ差
動対で、電圧加算回路を実現しているためである。

【００８９】本発明の第２の効果は、ＭＯＳトランジス
タのキャリアの実効移動度（モビリティ）の減少による
影響を無くしたＭＯＳ乗算回路を実現することができ
る、ということである。

【００９０】その理由は、本発明においては、線形領域
で動作するＭＯＳトランジスタのゲートに定電圧を印加
し、ドレインに信号電圧を印加しているためである。

【００９１】本発明の第３の効果は、抵抗負荷とする乗
算回路を実現することができる、ということである。

【００９２】その理由は、本発明においては、ＭＯＳ乗
算器コア回路を構成する４つのトランジスタを定電流駆
動としている、ためである。

【図面の簡単な説明】

【図１】本発明のＭＯＳ乗算回路の第１の実施例の構成
を示す図である。

【図２】本発明のＭＯＳ乗算回路の第２の実施例の構成
を示す図である。

【図３】本発明のＭＯＳ乗算回路の第１の実施例の具体
的構成の一例を示す図である。。

【図４】本発明のＭＯＳ乗算回路の第２の実施例の具体
的構成の一例を示す図である。。

【図５】本発明のＭＯＳ乗算回路の第１の実施例の具体
的構成の第２の例を示す図である。

【図６】本発明のＭＯＳ乗算回路の第２の実施例の具体
的構成の第２の例を示す図である。

【図７】本発明のＭＯＳ乗算回路の第１の実施例の具体
的構成の第３の例を示す図である。

【図８】本発明のＭＯＳ乗算回路の第２の実施例の具体
的構成の第３の例を示す図である。

【図９】２つのトランジスタからなる従来のＭＯＳ乗算
器コア回路の構成の一例を示す図である。

【図１０】４つのトランジスタからなる従来のＭＯＳ乗
算器コア回路の構成の一例を示す図である。

【図１１】従来のＢｉ−ＭＯＳ乗算回路の構成の一例を
示す図である。

【符号の説明】

Ｍ１〜Ｍ１４ＭＯＳトランジスタＩ₀ 定電流源１０１差電流出力回路

Claims

【特許請求の範囲】

【請求項１】ゲート−ソース間に一定電圧が印加され、
ソース接地され、線形領域で動作している第１から第４
のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第５及び第６のＭＯＳトランジスタからなる第１の差
動トランジスタと、前記第２のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第７及び第８のＭＯＳトランジスタからなる第２の差
動トランジスタと、前記第３のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第９及び第１０のＭＯＳトランジスタからなる第３の
差動トランジスタと、前記第４のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第１１及び第１２のＭＯＳトランジスタからなる第４
の差動トランジスタと、を備え、第１の入力電圧をＶ₁、第２の入力電圧をＶ₂とし、Ｖ₃
を任意の電圧とし、ａ、ｂ、ｃを任意の定数として、前
記第５から第１２のＭＯＳトランジスタのゲートには、
それぞれ、ａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、（ｂ−
１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、
ａＶ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃なる電圧が印加さ
れ、前記第１の差動トランジスタと第２の差動トランジスタ
の出力電流の和電流と、前記第３の差動トランジスタと
第４の差動トランジスタの出力電流の和電流との差電流
を出力電流とし、前記第１の入力電圧と前記第２の入力
電圧との積に比例する電流を出力することを特徴とする
ＭＯＳ乗算回路。
【請求項２】ゲート−ソース間に一定電圧が印加され、
ソースが共通接続されて定電流源で駆動され、線形領域
で動作している第１から第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第５及び第６のＭＯＳトランジスタからなる第１の差
動トランジスタと、前記第２のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第７及び第８のＭＯＳトランジスタからなる第２の差
動トランジスタと、前記第３のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第９及び第１０のＭＯＳトランジスタからなる第３の
差動トランジスタと、前記第４のＭＯＳトランジスタのドレインに、共通接続
されたソースが接続され、ドレインが共通接続されてな
る第１１及び第１２のＭＯＳトランジスタからなる第４
の差動トランジスタと、を備え、第１の入力電圧をＶ₁、第２の入力電圧をＶ₂とし、Ｖ₃
を任意の電圧とし、ａ、ｂ、ｃを任意の定数として、前
記第５から第１２のＭＯＳトランジスタのゲートには、
それぞれ、ａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋
Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋Ｖ₃、
ｂＶ₂＋Ｖ₃、ａＶ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃なる
電圧が印加され、前記第１の差動トランジスタと第２の差動トランジスタ
の出力電流の和電流と前記第３の差動トランジスタと第
４の差動トランジスタの出力電流の和電流との差電流を
出力電流とし、前記第１の入力電圧と前記第２の入力電
圧との積に比例する電流を出力する、ことを特徴とする
ＭＯＳ乗算回路。
【請求項３】請求項１又は２記載のＭＯＳ乗算回路にお
いて、ａ＝ｂ＝１／２、ｃ＝１であることを特徴とする
ＭＯＳ乗算回路。
【請求項４】請求項１又は２記載のＭＯＳ乗算回路にお
いて、ａ＝ｂ＝ｃ＝１であることを特徴とするＭＯＳ乗
算回路。
【請求項５】請求項１又は２記載のＭＯＳ乗算回路にお
いて、ａ＝１／２、ｂ＝０、ｃ＝１であることを特徴と
するＭＯＳ乗算回路。
【請求項６】前記第５乃至第１２のＭＯＳトランジスタ
がいずれも飽和領域で動作していることを特徴とする請
求項１又は２記載のＭＯＳ乗算回路。
【請求項７】前記第１及び第２の差動トランジスタの出
力の接続点と前記第３及び第４の差動トランジスタの出
力の接続点をそれぞれ第１、第２の抵抗素子を介して電
源に接続し、これらの接続点から、前記第１、第２の入
力電圧に比例した差動出力電圧を出力する、ことを特徴
とする請求項２記載のＭＯＳ乗算回路。
【請求項８】前記第７のＭＯＳトランジスタのゲートに
は、−１／２Ｖ₁＋Ｖ₃なる電圧がゲートに印加されドレ
インが接地されソースが定電流源に接続されてなる第１
３のＭＯＳトランジスタのソースが接続され、前記第８
のＭＯＳトランジスタのゲートにはＶ₃なる電圧が印加
され、前記第９のＭＯＳトランジスタのゲートには、１
／２Ｖ₁＋Ｖ₃なる電圧がゲートに印加されドレインが接
地されソースが定電流源に接続されてなる第１４のＭＯ
Ｓトランジスタのソースが接続され、前記第１０のＭＯ
ＳトランジスタのゲートにはＶ₃なる電圧が印加され
る、ことを特徴とする請求項５記載のＭＯＳ乗算回路。
【請求項９】ゲートとソース間に一定電圧が印加され、
ソースが共通接続されて定電流源に接続するか、又は接
地され、線形領域で動作する第１乃至第４のＭＯＳトラ
ンジスタの各ドレインに、ソース同士が接続されると共
にドレイン同士が接続され、飽和領域で動作する１対の
トランジスタよりなる第１乃至第４の差動トランジスタ
対の各共通ソースをそれぞれ接続し、第１の入力電圧をＶ₁、第２の入力電圧をＶ₂とし、Ｖ₃
を任意の電圧とし、ａ、ｂ、ｃを任意の定数として、前記第１の差動トランジスタ対のゲートにはそれぞれ、
ａＶ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、前記第２の差動トランジスタ対のゲートにはそれぞれ、
（ａ−ｃ）Ｖ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、前記第３の差動トランジスタ対のゲートにはそれぞれ、
（ａ−ｃ）Ｖ₁＋Ｖ₃、ｂＶ₂＋Ｖ₃、前記第３の差動トランジスタ対のゲートにはそれぞれ、
ａＶ₁＋Ｖ₃、（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、なる電圧が印加
され、前記第１、第２の差動トランジスタ対の各ドレインを接
続し、前記第３、第４の差動トランジスタ対の各ドレイ
ンを接続し、前記第１、第２の差動トランジスタ対の出
力電流の和電流と前記第３、第４の差動トランジスタ対
の出力電流の和電流との差から、前記第１の入力電圧Ｖ
₁と前記第２の入力電圧Ｖ₂との積に比例する電流を出力
するか、もしくは抵抗負荷により前記第１の入力電圧Ｖ
₁と前記第２の入力電圧Ｖ₂との積に比例するを出力す
る、ことを特徴とするＭＯＳ乗算回路。