JPH06162229A - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JPH06162229A JPH06162229A JP4332583A JP33258392A JPH06162229A JP H06162229 A JPH06162229 A JP H06162229A JP 4332583 A JP4332583 A JP 4332583A JP 33258392 A JP33258392 A JP 33258392A JP H06162229 A JPH06162229 A JP H06162229A
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- Japan
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- differential
- input
- multiplier
- differential pair
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】
【目的】 定電圧動作可能で高周波動作に好適なマルチ
プライヤを提供する。 【構成】 Ｑ１とＱ２、Ｑ３とＱ４はそれぞれ定電流源
Ｉ0 で駆動される差動対であるが、Ｑ１とＱ４のコレク
タ同士及びＱ２とＱ３のコレクタ同士をそれぞれ接続し
て差動出力端を構成し、Ｑ１とＱ３のベース間及びＱ４
とＱ２のベース間にオフセット電圧ＶK を極性を同じく
して印加し、Ｑ１とＱ４のベース間に印加した電圧Ｖ1
の２乗に比例した差動出力電流が得られる。従って、こ
の２乗回路の２個、３個更には４個の組み合わせにより
所望のマルチプライヤが得られる。このとき、各差動対
は横一列の配置となり、同一の電源で動作し、また各ト
ランジスタは最小単位のもので構成される。
プライヤを提供する。 【構成】 Ｑ１とＱ２、Ｑ３とＱ４はそれぞれ定電流源
Ｉ0 で駆動される差動対であるが、Ｑ１とＱ４のコレク
タ同士及びＱ２とＱ３のコレクタ同士をそれぞれ接続し
て差動出力端を構成し、Ｑ１とＱ３のベース間及びＱ４
とＱ２のベース間にオフセット電圧ＶK を極性を同じく
して印加し、Ｑ１とＱ４のベース間に印加した電圧Ｖ1
の２乗に比例した差動出力電流が得られる。従って、こ
の２乗回路の２個、３個更には４個の組み合わせにより
所望のマルチプライヤが得られる。このとき、各差動対
は横一列の配置となり、同一の電源で動作し、また各ト
ランジスタは最小単位のもので構成される。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を乗算す
るマルチプライヤに係り、特にバイポーラ集積回路上及
びＭＯＳ集積回路上に構成されるマルチプライヤに関す
る。
るマルチプライヤに係り、特にバイポーラ集積回路上及
びＭＯＳ集積回路上に構成されるマルチプライヤに関す
る。
【０００２】
【従来の技術】バイポーラトランジスタで構成される、
従来のマルチプライヤは、ギルバートマルチプライヤが
一般的であり、これは例えば図１３に示すように、トラ
ンジスタ対を２段重ねて構成される。以下、この回路の
動作を説明する。
従来のマルチプライヤは、ギルバートマルチプライヤが
一般的であり、これは例えば図１３に示すように、トラ
ンジスタ対を２段重ねて構成される。以下、この回路の
動作を説明する。
【０００３】図１３において、トランジスタを構成する
接合ダイオードの電流（エミッタ電流）ＩE は、次の数
式１で表される。なお、数式１において、ＩS は飽和電
流、ｋはボルツマン定数、ｑは単位電子電荷、ＶBEはベ
ース・エミッタ間電圧、Ｔは絶対温度である。
接合ダイオードの電流（エミッタ電流）ＩE は、次の数
式１で表される。なお、数式１において、ＩS は飽和電
流、ｋはボルツマン定数、ｑは単位電子電荷、ＶBEはベ
ース・エミッタ間電圧、Ｔは絶対温度である。
【０００４】
【数１】ＩE ＝ＩS ｛ｅｘｐ（ｑＶBE／ｋＴ）−１｝
【０００５】今、ＶT ＝ｋＴ／ｑとすると、ＶBE》ＶT
であるから、数式１においてｅｘｐ（ＶBE／ＶT ）》１
とすると、エミッタ電流ＩE は、次の数式２と近似でき
る。
であるから、数式１においてｅｘｐ（ＶBE／ＶT ）》１
とすると、エミッタ電流ＩE は、次の数式２と近似でき
る。
【０００６】
【数２】ＩE ≒ＩS ｅｘｐ（ＶBE／ＶT ）
【０００７】そうすると、図１２における各トランジス
タのコレクタ電流は、それぞれ次の数式３、同４、同
５、同６、同７及び同８と表せる。なお、αF は電流増
幅率である。
タのコレクタ電流は、それぞれ次の数式３、同４、同
５、同６、同７及び同８と表せる。なお、αF は電流増
幅率である。
【０００８】
【数３】
【０００９】
【数４】
【００１０】
【数５】
【００１１】
【数６】
【００１２】
【数７】
【００１３】
【数８】
【００１４】従って、コレクタ電流ＩC43 、同ＩC44 、
同ＩC45 、同ＩC46 は、それぞれ次の数式９、同１０、
同１１、同１２で示される。
同ＩC45 、同ＩC46 は、それぞれ次の数式９、同１０、
同１１、同１２で示される。
【００１５】
【数９】
【００１６】
【数１０】
【００１７】
【数１１】
【００１８】
【数１２】
【００１９】よって、出力電流ＩC43-45と同ＩC44-46と
の差電流ΔＩは、次の数式１３で示される。
の差電流ΔＩは、次の数式１３で示される。
【００２０】
【数１３】
【００２１】一方、tanhｘは、次の数式１４のように級
数展開されるから、│ｘ│《１のときには、tanhｘ≒ｘ
と近似できる。
数展開されるから、│ｘ│《１のときには、tanhｘ≒ｘ
と近似できる。
【００２２】
【数１４】
【００２３】従って、│Ｖ41│《２ＶT 、│Ｖ42│《２
ＶT のときには、差電流ΔＩは、次の数式１５のように
近似でき、小信号の電圧Ｖ41、同Ｖ42に対してマルチプ
ライヤ（乗算器）となっていることが分かる。
ＶT のときには、差電流ΔＩは、次の数式１５のように
近似でき、小信号の電圧Ｖ41、同Ｖ42に対してマルチプ
ライヤ（乗算器）となっていることが分かる。
【００２４】
【数１５】
【００２５】また、ＭＯＳ集積回路上に実現されるアナ
ログマルチプライヤは、この十数年来種々提案されてき
ているが、公表されているものの中で実用的レベルにあ
ると思われるものはＺ．Ｗａｎｇが提案しているもので
ある。これは、論文“A CMOS Four-Quadrant Analog Mu
ltiplier with Single-EndedVoltage Output and Impro
ved Temperature Performance.”(IEEE Jour. Solid-St
ate Circuits.Vol.26,No.9,Sept.1991) に詳述されてい
るので、その説明を省略する。
ログマルチプライヤは、この十数年来種々提案されてき
ているが、公表されているものの中で実用的レベルにあ
ると思われるものはＺ．Ｗａｎｇが提案しているもので
ある。これは、論文“A CMOS Four-Quadrant Analog Mu
ltiplier with Single-EndedVoltage Output and Impro
ved Temperature Performance.”(IEEE Jour. Solid-St
ate Circuits.Vol.26,No.9,Sept.1991) に詳述されてい
るので、その説明を省略する。
【００２６】
【発明が解決しようとする課題】上述した従来のギルバ
ートマルチプライヤでは、２段重ねのトランジスタ対を
用いるので、電源電圧を低くできないという問題があ
る。また、上記論文に記載のアナログマルチブライヤで
は、カレントミラー回路を多用しているので、回路規模
が大きくなるという問題がある。
ートマルチプライヤでは、２段重ねのトランジスタ対を
用いるので、電源電圧を低くできないという問題があ
る。また、上記論文に記載のアナログマルチブライヤで
は、カレントミラー回路を多用しているので、回路規模
が大きくなるという問題がある。
【００２７】本発明の目的は、電源電圧の低減と回路の
簡素化が図れるマルチプライヤを提供することにある。
簡素化が図れるマルチプライヤを提供することにある。
【００２８】
【課題を解決するための手段】本発明のマルチプライヤ
は次の如き構成を有する。即ち、第１発明のマルチプラ
イヤは、２個の差動対で構成される２乗回路の２組を備
え； 両２乗回路はそれぞれの差動出力端の正相出力端
と逆相出力端とが接続されて当該マルチプライヤの差動
出力端を構成するとともに、一方の２乗回路の差動入力
端に２つの信号の和信号が印加され、他方の２乗回路の
差動入力端に２つの信号の差信号が印加され； 各２乗
回路における２個の差動対は、各差動対における一方の
出力端同士及び他方の出力端同士がそれぞれ接続される
とともに、一方の入力端同士が差動入力端を構成し、か
つ、一方の差動対の一方の入力端と他方の差動対の他方
の入力端との間に、また、他方の差動対の一方の入力端
と一方の差動対の他方の入力端との間に、それぞれ極性
方向を同じくした直流電圧が印加される； ことを特徴
とするものである。
は次の如き構成を有する。即ち、第１発明のマルチプラ
イヤは、２個の差動対で構成される２乗回路の２組を備
え； 両２乗回路はそれぞれの差動出力端の正相出力端
と逆相出力端とが接続されて当該マルチプライヤの差動
出力端を構成するとともに、一方の２乗回路の差動入力
端に２つの信号の和信号が印加され、他方の２乗回路の
差動入力端に２つの信号の差信号が印加され； 各２乗
回路における２個の差動対は、各差動対における一方の
出力端同士及び他方の出力端同士がそれぞれ接続される
とともに、一方の入力端同士が差動入力端を構成し、か
つ、一方の差動対の一方の入力端と他方の差動対の他方
の入力端との間に、また、他方の差動対の一方の入力端
と一方の差動対の他方の入力端との間に、それぞれ極性
方向を同じくした直流電圧が印加される； ことを特徴
とするものである。
【００２９】第２発明のマルチプライヤは、４個の差動
対を備え； 各差動対の一方の出力端同士及び他方の出
力端同士がそれぞれ共通接続されて当該マルチプライヤ
の差動出力端を構成し； 第１の基準電圧に逆相で重畳
される第１の入力信号が第１の差動対の一方の入力端と
第３の差動対の他方の入力端とに共通に印加され；第１
の基準電圧に同相で重畳される第１の入力信号が第２の
差動対の一方の入力端と第４の差動対の他方の入力端と
に共通に印加され； 前記第１の基準電圧とは異なる値
の第２の基準電圧に同相で重畳される第２の入力信号が
第１の差動対の他方の入力端と第４の差動対の一方の入
力端とに共通に印加され； 第２の基準電圧に逆相で重
畳される第２の入力信号が第２の差動対の他方の入力端
と第３の差動対の一方の入力端とに共通に印加される；
ことを特徴とするものである。
対を備え； 各差動対の一方の出力端同士及び他方の出
力端同士がそれぞれ共通接続されて当該マルチプライヤ
の差動出力端を構成し； 第１の基準電圧に逆相で重畳
される第１の入力信号が第１の差動対の一方の入力端と
第３の差動対の他方の入力端とに共通に印加され；第１
の基準電圧に同相で重畳される第１の入力信号が第２の
差動対の一方の入力端と第４の差動対の他方の入力端と
に共通に印加され； 前記第１の基準電圧とは異なる値
の第２の基準電圧に同相で重畳される第２の入力信号が
第１の差動対の他方の入力端と第４の差動対の一方の入
力端とに共通に印加され； 第２の基準電圧に逆相で重
畳される第２の入力信号が第２の差動対の他方の入力端
と第３の差動対の一方の入力端とに共通に印加される；
ことを特徴とするものである。
【００３０】第３発明のマルチプライヤは、第１発明の
２乗回路の３組を備え； 第１の２乗回路の正相出力端
と第２及び第３の２乗回路の逆相出力端とが接続され、
第１の２乗回路の逆相出力端と第２及び第３の２乗回路
の正相出力端とが接続されて当該マルチプライヤの差動
出力端を構成し； 第１の２乗回路の差動入力端には第
１の入力信号と第２の入力信号との差信号が印加され；
第２及び第３の２乗回路の正相入力端にはそれぞれ第
２の入力信号が印加され逆相入力端はそれぞれ一定電位
に保持される； ことを特徴とするものである。
２乗回路の３組を備え； 第１の２乗回路の正相出力端
と第２及び第３の２乗回路の逆相出力端とが接続され、
第１の２乗回路の逆相出力端と第２及び第３の２乗回路
の正相出力端とが接続されて当該マルチプライヤの差動
出力端を構成し； 第１の２乗回路の差動入力端には第
１の入力信号と第２の入力信号との差信号が印加され；
第２及び第３の２乗回路の正相入力端にはそれぞれ第
２の入力信号が印加され逆相入力端はそれぞれ一定電位
に保持される； ことを特徴とするものである。
【００３１】また、第４発明のマルチプライヤは、第３
発明のマルチプライヤにおいて；第１発明の２乗回路を
第４の２乗回路として備え； 当該第４の２乗回路は、
その差動出力端が第１の２乗回路の差動出力端の同極正
側にそれぞれ接続され、その差動入力端が共通に一定電
位に保持される； ことを特徴とするものである。
発明のマルチプライヤにおいて；第１発明の２乗回路を
第４の２乗回路として備え； 当該第４の２乗回路は、
その差動出力端が第１の２乗回路の差動出力端の同極正
側にそれぞれ接続され、その差動入力端が共通に一定電
位に保持される； ことを特徴とするものである。
【００３２】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明のマルチプライヤで
は、４個（第１発明、第２発明）、６個（第３発明）ま
たは８個（第４発明）の差動対をいわば横一列となるよ
うに配置して同一の電源電圧で動作するようにし、各差
動対に正及び負の直流電圧（バイアス電圧）を重畳した
入力信号を印加し２乗回路特性を得るようにしてある。
なお、第４発明の第４の２乗回路は直流成分を除去する
ために設けてある。
ライヤの作用を説明する。本発明のマルチプライヤで
は、４個（第１発明、第２発明）、６個（第３発明）ま
たは８個（第４発明）の差動対をいわば横一列となるよ
うに配置して同一の電源電圧で動作するようにし、各差
動対に正及び負の直流電圧（バイアス電圧）を重畳した
入力信号を印加し２乗回路特性を得るようにしてある。
なお、第４発明の第４の２乗回路は直流成分を除去する
ために設けてある。
【００３３】従って、従来よりも低い電源電圧で動作さ
せることができ、また横一列配置の差動対を中心に構成
されるので回路の簡素化が図れる。そして、各差動対は
最小単位のトランジスタで構成できるので、高周波動作
に好適なマルチプライヤとすることができる。
せることができ、また横一列配置の差動対を中心に構成
されるので回路の簡素化が図れる。そして、各差動対は
最小単位のトランジスタで構成できるので、高周波動作
に好適なマルチプライヤとすることができる。
【００３４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。図１において、２乗回路１と同２は、後述す
るようにそれぞれ同一構成であって、それぞれ差動入力
端と差動出力端とを備え、それぞれの差動出力端の正相
出力端（＋）と逆相出力端（−）とが共通に接続されて
当該マルチプライヤの差動出力端を構成する。２乗回路
１では、差動入力端の正相（＋）側に一方の入力信号
（電圧Ｖx ）が、逆相（−）側に他方の入力信号（電圧
Ｖy ）の逆相信号（−Ｖy ）がそれぞれ印加される。即
ち、一方の２乗回路１では、差動入力端に２つの信号の
和信号（Ｖx ＋Ｖy ）が印加される。２乗回路２では、
差動入力端の正相（＋）側に一方の入力信号（電圧Ｖ
x ）が、逆相（−）側に他方の入力信号（電圧Ｖy ）が
それぞれ印加される。即ち、他方の２乗回路２では、差
動入力端に２つの信号の差信号（Ｖx −Ｖy ）が印加さ
れる。
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。図１において、２乗回路１と同２は、後述す
るようにそれぞれ同一構成であって、それぞれ差動入力
端と差動出力端とを備え、それぞれの差動出力端の正相
出力端（＋）と逆相出力端（−）とが共通に接続されて
当該マルチプライヤの差動出力端を構成する。２乗回路
１では、差動入力端の正相（＋）側に一方の入力信号
（電圧Ｖx ）が、逆相（−）側に他方の入力信号（電圧
Ｖy ）の逆相信号（−Ｖy ）がそれぞれ印加される。即
ち、一方の２乗回路１では、差動入力端に２つの信号の
和信号（Ｖx ＋Ｖy ）が印加される。２乗回路２では、
差動入力端の正相（＋）側に一方の入力信号（電圧Ｖ
x ）が、逆相（−）側に他方の入力信号（電圧Ｖy ）が
それぞれ印加される。即ち、他方の２乗回路２では、差
動入力端に２つの信号の差信号（Ｖx −Ｖy ）が印加さ
れる。
【００３５】両２乗回路の出力は減算されるので、差動
出力電流ΔＩM は、第１の入力電圧Ｖx と第２の入力電
圧Ｖy との積で表され（数式１６）、マルチプライヤ
（乗算器）の特性が得られる。
出力電流ΔＩM は、第１の入力電圧Ｖx と第２の入力電
圧Ｖy との積で表され（数式１６）、マルチプライヤ
（乗算器）の特性が得られる。
【００３６】
【数１６】ΔＩM ＝Ｉ+ −Ｉ- ＝Ａ（Ｖx ＋Ｖy)2 −Ａ（Ｖx −Ｖy)2 ＝４ＡＶx Ｖy
【００３７】次に、各２乗回路の構成を説明する。図２
はバイポーラトランジスタで構成した場合、図５はＭＯ
Ｓトランジスタで構成した場合を示す。図２において、
２乗回路は、定電流源Ｉ0 で駆動される差動対（Ｑ１と
Ｑ２）と定電流源Ｉ0 で駆動される差動対（Ｑ３とＱ
４）とで構成される。この２個の差動対において、各差
動対における一方のトランジスタ（Ｑ１、Ｑ４）のコレ
クタ同士及び他方のトランジスタ（Ｑ２、Ｑ３）のコレ
クタ同士がそれぞれ接続され当該２乗回路の差動出力端
を構成している。
はバイポーラトランジスタで構成した場合、図５はＭＯ
Ｓトランジスタで構成した場合を示す。図２において、
２乗回路は、定電流源Ｉ0 で駆動される差動対（Ｑ１と
Ｑ２）と定電流源Ｉ0 で駆動される差動対（Ｑ３とＱ
４）とで構成される。この２個の差動対において、各差
動対における一方のトランジスタ（Ｑ１、Ｑ４）のコレ
クタ同士及び他方のトランジスタ（Ｑ２、Ｑ３）のコレ
クタ同士がそれぞれ接続され当該２乗回路の差動出力端
を構成している。
【００３８】そして、この２個の差動対において、各差
動対における一方のトランジスタ（Ｑ１、Ｑ４）のベー
ス同士が差動入力端を構成し、電圧Ｖ1 または同Ｖ2 が
印加されるが、一方の差動対（Ｑ１、Ｑ２）の一方のト
ランジスタＱ１のベースと他方の差動対（Ｑ３、Ｑ４）
の他方のトランジスタＱ３のベースとの間に、また、他
方の差動対（Ｑ３、Ｑ４）の一方のトランジスタＱ４の
ベースと一方の差動対（Ｑ１、Ｑ２）の他方のトランジ
スタＱ２のベースとの間に、それぞれ極性方向を同じく
した直流電圧ＶK が印加される。
動対における一方のトランジスタ（Ｑ１、Ｑ４）のベー
ス同士が差動入力端を構成し、電圧Ｖ1 または同Ｖ2 が
印加されるが、一方の差動対（Ｑ１、Ｑ２）の一方のト
ランジスタＱ１のベースと他方の差動対（Ｑ３、Ｑ４）
の他方のトランジスタＱ３のベースとの間に、また、他
方の差動対（Ｑ３、Ｑ４）の一方のトランジスタＱ４の
ベースと一方の差動対（Ｑ１、Ｑ２）の他方のトランジ
スタＱ２のベースとの間に、それぞれ極性方向を同じく
した直流電圧ＶK が印加される。
【００３９】以上の構成において、入力電圧はＶ1 と
し、電流増幅率をαF とすると、Ｑ１とＱ２のコレクタ
電流は数式１７と表される。但し、両コレクタ電流の和
は数式１８である。
し、電流増幅率をαF とすると、Ｑ１とＱ２のコレクタ
電流は数式１７と表される。但し、両コレクタ電流の和
は数式１８である。
【００４０】
【数１７】
【００４１】
【数１８】αF Ｉ0 ＝ＩC1＋ＩC2
【００４２】従って、差動対（Ｑ１、Ｑ２）の差動出力
電流ΔＩ1 は数式１９となる。
電流ΔＩ1 は数式１９となる。
【００４３】
【数１９】ΔＩ1 ＝ＩC1−ＩC2 ＝αF Ｉ0 tanh｛（Ｖ1 ＋ＶK ）／２ＶT ｝
【００４４】同様に、差動対（Ｑ３、Ｑ４）の差動出力
電流ΔＩ2 は数式２０となる。
電流ΔＩ2 は数式２０となる。
【００４５】
【数２０】ΔＩ2 ＝ＩC3−ＩC4 ＝αF Ｉ0 tanh｛（Ｖ1 −ＶK ）／２ＶT ｝
【００４６】従って、図２に示す回路の差動出力電流Δ
ＩSQ1 は数式２１となる。
ＩSQ1 は数式２１となる。
【００４７】
【数２１】ΔＩSQ1 ＝（ＩC1＋ＩC4）−（ＩC2＋ＩC3） ＝（ＩC1−ＩC2）−（ＩC3−ＩC4） ＝ΔＩ1 −ΔＩ2 ＝αF Ｉ0 ［tanh｛（Ｖ1 ＋ＶK)／２ＶT ｝ −tanh｛（Ｖ1 −ＶK)／２ＶT ｝］
【００４８】ここで、tanhｘは│ｘ│《１の時には数式
１４となるので、│Ｖ1 ＋ＶK │《２ＶT 、│Ｖ1 −Ｖ
K │《２ＶT の時には、数式２１は次の数式２２とな
る。
１４となるので、│Ｖ1 ＋ＶK │《２ＶT 、│Ｖ1 −Ｖ
K │《２ＶT の時には、数式２１は次の数式２２とな
る。
【００４９】
【数２２】
【００５０】即ち、入力電圧Ｖ1 の２乗に比例する差動
出力電流が得られ、図２に示す回路は２乗回路となって
いるのである。同様に、入力電圧Ｖ2 が印加される他方
の２乗回路の差動出力電流ΔＩSQ2 は数式２３となるの
で、２つの２乗回路の差動出力端を図１に示すように逆
接続すると、ΔＩM は数式２４となる。
出力電流が得られ、図２に示す回路は２乗回路となって
いるのである。同様に、入力電圧Ｖ2 が印加される他方
の２乗回路の差動出力電流ΔＩSQ2 は数式２３となるの
で、２つの２乗回路の差動出力端を図１に示すように逆
接続すると、ΔＩM は数式２４となる。
【００５１】
【数２３】
【００５２】
【数２４】
【００５３】ここで、Ｖ1 ＝Ｖx ＋Ｖy 、Ｖ2 ＝Ｖx −
Ｖy とおくと、図１に示すマルチプライヤが得られ、差
動出力電流ΔＩM は数式２５となり、数式１６と同様の
結果、即ち、第１の入力電圧Ｖx と第２の入力電圧Ｖy
との積に比例する差動出力電流が得られる。
Ｖy とおくと、図１に示すマルチプライヤが得られ、差
動出力電流ΔＩM は数式２５となり、数式１６と同様の
結果、即ち、第１の入力電圧Ｖx と第２の入力電圧Ｖy
との積に比例する差動出力電流が得られる。
【００５４】
【数２５】
【００５５】図３は、Ｖy をパラメータとし、数式２５
に示すΔＩM を数式２１に示す双曲線正接関数を用いて
表現しなおした場合の差動出力電流ΔＩM とＶx との関
係図である。なお、ＶK ＝2.35ＶT である。また、この
マルチプライヤのトランスコンダクタンス特性は図４に
示すようになる。図４は、ＶK ＝2.35ＶT に設定しＶy
をパラメータとした場合のＶx に対するトランスコンダ
クタンス特性（数式２５に示すΔＩM を数式２１に示す
双曲線正接関数を用いて表現しなおした場合のΔＩM を
Ｖx で微分した微分値）である。ＶK ＝2.35ＶT の場合
には、マルチプライヤのトランスコンダクタンスは最大
平坦(maximaly flat) となることが分かる。なお、ＶK
＜2.35ＶT では単頭特性、ＶK ＞2.35ＶT では双頭特性
のトランスコンダクタンス特性が得られる。
に示すΔＩM を数式２１に示す双曲線正接関数を用いて
表現しなおした場合の差動出力電流ΔＩM とＶx との関
係図である。なお、ＶK ＝2.35ＶT である。また、この
マルチプライヤのトランスコンダクタンス特性は図４に
示すようになる。図４は、ＶK ＝2.35ＶT に設定しＶy
をパラメータとした場合のＶx に対するトランスコンダ
クタンス特性（数式２５に示すΔＩM を数式２１に示す
双曲線正接関数を用いて表現しなおした場合のΔＩM を
Ｖx で微分した微分値）である。ＶK ＝2.35ＶT の場合
には、マルチプライヤのトランスコンダクタンスは最大
平坦(maximaly flat) となることが分かる。なお、ＶK
＜2.35ＶT では単頭特性、ＶK ＞2.35ＶT では双頭特性
のトランスコンダクタンス特性が得られる。
【００５６】次に、図５に示す回路が２乗回路であるこ
とを説明する。接続関係は図２と同一である。ＭＯＳト
ランジスタ（Ｍ１〜Ｍ４）の全てが飽和領域で動作して
いるとすると、差動対の差動出力電流ΔＩi は数式２６
と表せる。
とを説明する。接続関係は図２と同一である。ＭＯＳト
ランジスタ（Ｍ１〜Ｍ４）の全てが飽和領域で動作して
いるとすると、差動対の差動出力電流ΔＩi は数式２６
と表せる。
【００５７】
【数２６】 ΔＩi ＝√２Ｉ0 （Ｖi ／Ｖu ）√｛１−（Ｖi 2／２Ｖu 2） 但し、│Ｖi │≦Ｖu （ａ） ΔＩi ＝Ｉ0 sgn(Ｖi) 但し、│Ｖi │≧Ｖu （ｂ）
【００５８】なお、数式２６において、Ｖu は、トラン
スコンダクタンスパラメータβを用いて、Ｖu ＝√（Ｉ
0 ／β）と表せるものである。また、βは、周知のよう
に、モビリティμ、単位面積当たりのゲート酸化膜容量
Ｃ0X、ゲート幅Ｗ及びゲート長Ｌを用いて、β＝（１／
２）μＣ0X（Ｗ／Ｌ）である。
スコンダクタンスパラメータβを用いて、Ｖu ＝√（Ｉ
0 ／β）と表せるものである。また、βは、周知のよう
に、モビリティμ、単位面積当たりのゲート酸化膜容量
Ｃ0X、ゲート幅Ｗ及びゲート長Ｌを用いて、β＝（１／
２）μＣ0X（Ｗ／Ｌ）である。
【００５９】そして、数式２６（ａ）は次の数式２７で
近似できる。
近似できる。
【００６０】
【数２７】
【００６１】この数式２７は、ＭＯＳトランジスタの２
乗則から求まる数式２６（ａ）に対して│Ｖi │≦Ｖu
の範囲内では３％以内の誤差内に納まっている。そし
て、ＳＰＩＣＥシミュレーションはショックレーの方程
式を基準に行われ、そのシミュレーション値は２乗則
（数式２６（ａ））に対して│Ｖi │≦Ｖu の範囲内で
は３％以内の誤差内に納まっているが、数式２６（ａ）
とＳＰＩＣＥシミュレーション値との関係よりも数式２
７とＳＰＩＣＥシミュレーション値との関係の方が良い
近似関係になっている。従って、数式２７は、差動対の
入出力特性を表す近似式としては非常に良いレベルにあ
ると言える。
乗則から求まる数式２６（ａ）に対して│Ｖi │≦Ｖu
の範囲内では３％以内の誤差内に納まっている。そし
て、ＳＰＩＣＥシミュレーションはショックレーの方程
式を基準に行われ、そのシミュレーション値は２乗則
（数式２６（ａ））に対して│Ｖi │≦Ｖu の範囲内で
は３％以内の誤差内に納まっているが、数式２６（ａ）
とＳＰＩＣＥシミュレーション値との関係よりも数式２
７とＳＰＩＣＥシミュレーション値との関係の方が良い
近似関係になっている。従って、数式２７は、差動対の
入出力特性を表す近似式としては非常に良いレベルにあ
ると言える。
【００６２】さて、数式２６（ａ）において、Ｖi ＝Ｖ
1 ±ＶK とおいて両差動対の差動出力電流の差ΔＩSQ1
を求めると数式２８となるので、これに数式２７を代入
すると、差電流ΔＩSQ1 は数式２９となり、入力電圧Ｖ
1 の２乗に比例した差動出力電流ΔＩSQ1 が得られる。
1 ±ＶK とおいて両差動対の差動出力電流の差ΔＩSQ1
を求めると数式２８となるので、これに数式２７を代入
すると、差電流ΔＩSQ1 は数式２９となり、入力電圧Ｖ
1 の２乗に比例した差動出力電流ΔＩSQ1 が得られる。
【００６３】
【数２８】
【００６４】
【数２９】
【００６５】つまり、図５は２乗回路であり、これの２
個の差動出力端を図１に示すように逆接続すると、差動
出力電流ΔＩM は数式３０となるので、図２の場合と同
様に、Ｖ1 ＝Ｖx ＋Ｖy 、Ｖ2 ＝Ｖx −Ｖy とおくと、
数式３０は数式３１となり、第１の入力電圧Ｖx と第２
の入力電圧Ｖy との積に比例する差動出力電流ΔＩMを
得るマルチプライヤとなっているのである。
個の差動出力端を図１に示すように逆接続すると、差動
出力電流ΔＩM は数式３０となるので、図２の場合と同
様に、Ｖ1 ＝Ｖx ＋Ｖy 、Ｖ2 ＝Ｖx −Ｖy とおくと、
数式３０は数式３１となり、第１の入力電圧Ｖx と第２
の入力電圧Ｖy との積に比例する差動出力電流ΔＩMを
得るマルチプライヤとなっているのである。
【００６６】
【数３０】
【００６７】
【数３１】
【００６８】図６に、図５に示した２乗回路の２個で図
１に示すマルチプライヤを構成した場合の差動出力電流
特性を示す。実線は数式２６から求まる差動出力電流を
示し、一点鎖線は数式２７により近似した場合のものを
示すが、数式２７の近似が相当に良い近似であることが
分かる。なお、図７にＶK ＝0.761 Ｖu とした場合のト
ランスコンダクタンス特性を示してある。ＶK ＝0.761
Ｖu と設定した場合にはマルチプライヤのトランスコン
ダクタンスが直線に近づくことが分かる。
１に示すマルチプライヤを構成した場合の差動出力電流
特性を示す。実線は数式２６から求まる差動出力電流を
示し、一点鎖線は数式２７により近似した場合のものを
示すが、数式２７の近似が相当に良い近似であることが
分かる。なお、図７にＶK ＝0.761 Ｖu とした場合のト
ランスコンダクタンス特性を示してある。ＶK ＝0.761
Ｖu と設定した場合にはマルチプライヤのトランスコン
ダクタンスが直線に近づくことが分かる。
【００６９】次に、図８は、本発明の第２実施例に係る
マルチプライヤを示す。この第２実施例回路は、定電流
源Ｉ0 で駆動されるバイポーラトランジスタ差動対（Ｑ
１、Ｑ２）（Ｑ３、Ｑ４）（Ｑ５、Ｑ６）（Ｑ７、Ｑ
８）の４個で構成したものである。
マルチプライヤを示す。この第２実施例回路は、定電流
源Ｉ0 で駆動されるバイポーラトランジスタ差動対（Ｑ
１、Ｑ２）（Ｑ３、Ｑ４）（Ｑ５、Ｑ６）（Ｑ７、Ｑ
８）の４個で構成したものである。
【００７０】図８において、各差動対の一方のトランジ
スタ（Ｑ１、Ｑ３、Ｑ５、Ｑ７）のコレクタ同士及び他
方のトランジスタ（Ｑ２、Ｑ４、Ｑ６、Ｑ８）のコレク
タ同士はそれぞれ接続されて当該マルチプライヤの差動
出力端を構成している。
スタ（Ｑ１、Ｑ３、Ｑ５、Ｑ７）のコレクタ同士及び他
方のトランジスタ（Ｑ２、Ｑ４、Ｑ６、Ｑ８）のコレク
タ同士はそれぞれ接続されて当該マルチプライヤの差動
出力端を構成している。
【００７１】そして、第１の差動対（Ｑ１、Ｑ２）の一
方のトランジスタＱ１のベースと第３の差動対（Ｑ５、
Ｑ６）の他方のトランジスタＱ６のベースとには、共通
に第１の基準電圧ＶR に逆相で重畳される第１の入力信
号（１／２）Ｖx が印加され、第２の差動対（Ｑ３、Ｑ
４）の一方のトランジスタＱ３のベースと第４の差動対
（Ｑ７、Ｑ８）の他方のトランジスタＱ８のベースとに
は、共通に第１の基準電圧ＶR に同相で重畳される第１
の入力信号（１／２）Ｖx が印加される。
方のトランジスタＱ１のベースと第３の差動対（Ｑ５、
Ｑ６）の他方のトランジスタＱ６のベースとには、共通
に第１の基準電圧ＶR に逆相で重畳される第１の入力信
号（１／２）Ｖx が印加され、第２の差動対（Ｑ３、Ｑ
４）の一方のトランジスタＱ３のベースと第４の差動対
（Ｑ７、Ｑ８）の他方のトランジスタＱ８のベースとに
は、共通に第１の基準電圧ＶR に同相で重畳される第１
の入力信号（１／２）Ｖx が印加される。
【００７２】また、第１の差動対（Ｑ１、Ｑ２）の他方
のトランジスタＱ２のベースと第４の差動対（Ｑ７、Ｑ
８）の一方のトランジスタＱ７のベースとには、共通に
第２の基準電圧（ＶR ＋ＶK ）に同相で重畳される第２
の入力信号（１／２）Ｖy が印加され、第２の差動対
（Ｑ３、Ｑ４）の他方のトランジスタＱ４のベースと第
３の差動対（Ｑ５、Ｑ６）の一方のトランジスタＱ５の
ベースとには、共通に第２の基準電圧（ＶR ＋ＶK ）に
逆相で重畳される第２の入力信号（１／２）Ｖyが印加
される。
のトランジスタＱ２のベースと第４の差動対（Ｑ７、Ｑ
８）の一方のトランジスタＱ７のベースとには、共通に
第２の基準電圧（ＶR ＋ＶK ）に同相で重畳される第２
の入力信号（１／２）Ｖy が印加され、第２の差動対
（Ｑ３、Ｑ４）の他方のトランジスタＱ４のベースと第
３の差動対（Ｑ５、Ｑ６）の一方のトランジスタＱ５の
ベースとには、共通に第２の基準電圧（ＶR ＋ＶK ）に
逆相で重畳される第２の入力信号（１／２）Ｖyが印加
される。
【００７３】以上の構成において、各差動対の差動入力
電圧は数式３２で表されるので、差動出力電流ΔＩM ′
は数式３３となる。
電圧は数式３２で表されるので、差動出力電流ΔＩM ′
は数式３３となる。
【００７４】
【数３２】ＶＩ＝−｛（１／２）（Ｖx ＋Ｖy)｝−ＶK ＶII＝｛（１／２）（Ｖx ＋Ｖy)｝−ＶK ＶIII ＝｛（１／２）（Ｖx −Ｖy)｝＋ＶK ＶIV ＝−｛（１／２）（Ｖx −Ｖy)｝＋ＶK
【００７５】
【数３３】
【００７６】数式３３から、差動出力電流ΔＩM ′は、
２組の双曲線正接関数の差で表されるので、差動対のそ
れぞれは２乗回路となっているのである。従って、数式
１４で級数展開し、│（１／２)(Ｖx ＋Ｖy)−ＶK │
《２ＶT 、│（１／２)(Ｖx −Ｖy)−ＶK │《２ＶT と
して数式２５と同様の近似を行うと、数式３３は結局数
式３４となり、第１の入力電圧Ｖx と第２の入力電圧Ｖ
y との積に比例する差動出力電流ΔＩM ′が得られる。
即ち、マルチプライヤが得られたのである。図２に示す
入力方法と比較すると、積が１／４になっているのが異
なるのみである。
２組の双曲線正接関数の差で表されるので、差動対のそ
れぞれは２乗回路となっているのである。従って、数式
１４で級数展開し、│（１／２)(Ｖx ＋Ｖy)−ＶK │
《２ＶT 、│（１／２)(Ｖx −Ｖy)−ＶK │《２ＶT と
して数式２５と同様の近似を行うと、数式３３は結局数
式３４となり、第１の入力電圧Ｖx と第２の入力電圧Ｖ
y との積に比例する差動出力電流ΔＩM ′が得られる。
即ち、マルチプライヤが得られたのである。図２に示す
入力方法と比較すると、積が１／４になっているのが異
なるのみである。
【００７７】
【数３４】
【００７８】次に、図９は、本発明の第３実施例に係る
マルチプライヤを示す。この第３実施例回路は、定電流
源Ｉ0 で駆動されるＭＯＳトランジスタ差動対（Ｍ１、
Ｍ２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の
４個で構成したものである。接続関係は図８と同様であ
り、各差動対の差動入力電圧は前記数式３２で示され
る。
マルチプライヤを示す。この第３実施例回路は、定電流
源Ｉ0 で駆動されるＭＯＳトランジスタ差動対（Ｍ１、
Ｍ２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の
４個で構成したものである。接続関係は図８と同様であ
り、各差動対の差動入力電圧は前記数式３２で示され
る。
【００７９】従って、差動出力電流ΔＩM ′は、数式２
７で近似すると、数式３５と求まり、第３実施例回路
（図８）と同様に、第１の入力電圧Ｖx と第２の入力電
圧Ｖyとの積に比例する差動出力電流ΔＩM ′が得ら
れ、マルチプライヤが得られる。図２に示す入力方法と
比較すると、積が１／４になっているのが異なるのみで
ある点も第３実施例回路と同様である。
７で近似すると、数式３５と求まり、第３実施例回路
（図８）と同様に、第１の入力電圧Ｖx と第２の入力電
圧Ｖyとの積に比例する差動出力電流ΔＩM ′が得ら
れ、マルチプライヤが得られる。図２に示す入力方法と
比較すると、積が１／４になっているのが異なるのみで
ある点も第３実施例回路と同様である。
【００８０】
【数３５】
【００８１】次に、図１０は、本発明の第４実施例に係
るマルチプライヤを示す。この第４実施例回路は、３個
の２乗回路（３、４、５）で構成される。この３個の２
乗回路は、第１実施例回路（図１）と同様に、それぞれ
図２または図５に示す２乗回路の２個で構成される。
るマルチプライヤを示す。この第４実施例回路は、３個
の２乗回路（３、４、５）で構成される。この３個の２
乗回路は、第１実施例回路（図１）と同様に、それぞれ
図２または図５に示す２乗回路の２個で構成される。
【００８２】図１０において、第１の２乗回路３の正相
出力端（＋）と第２の２乗回路４及び第３の２乗回路５
の逆相出力端（−）とが接続され、第１の２乗回路３の
逆相出力端（−）と第２の２乗回路３及び第３の２乗回
路５の正相出力端（＋）とが接続されて当該マルチプラ
イヤの差動出力端を構成している。
出力端（＋）と第２の２乗回路４及び第３の２乗回路５
の逆相出力端（−）とが接続され、第１の２乗回路３の
逆相出力端（−）と第２の２乗回路３及び第３の２乗回
路５の正相出力端（＋）とが接続されて当該マルチプラ
イヤの差動出力端を構成している。
【００８３】そして、第１の２乗回路３は、正相入力端
（＋）に第１の入力信号Ｖx が印加され、逆相入力端
（−）に第２の入力信号Ｖy が印加される。つまり、こ
の２乗回路３の差動入力端には第１の入力信号Ｖx と第
２の入力信号Ｖy との差信号が印加されている。また、
第２の２乗回路４及び第３の２乗回路５は、それぞれ、
正相入力端には第２の入力信号Ｖy が印加され、逆相入
力端はそれぞれ一定電位に保持されている（図示例では
アース電位である）。
（＋）に第１の入力信号Ｖx が印加され、逆相入力端
（−）に第２の入力信号Ｖy が印加される。つまり、こ
の２乗回路３の差動入力端には第１の入力信号Ｖx と第
２の入力信号Ｖy との差信号が印加されている。また、
第２の２乗回路４及び第３の２乗回路５は、それぞれ、
正相入力端には第２の入力信号Ｖy が印加され、逆相入
力端はそれぞれ一定電位に保持されている（図示例では
アース電位である）。
【００８４】図１０において、差動出力電流ΔＩM ″
は、数式３６となり、第１の入力電圧Ｖx と第２の入力
電圧Ｖy との積で表されるので、マルチプライヤである
ことが分かる。
は、数式３６となり、第１の入力電圧Ｖx と第２の入力
電圧Ｖy との積で表されるので、マルチプライヤである
ことが分かる。
【００８５】
【数３６】ΔＩM ″＝Ｉ +″−Ｉ -″ ＝−Ａ（Ｖx −Ｖy)2 ＋ＡＶx 2＋ＡＶy 2 ＝２ＡＶx Ｖy
【００８６】この第４実施例のマルチプライヤ（図１
０）は、入力電圧範囲は第１実施例のマルチプライヤ
（図１）の場合よりも狭くなるが、入力信号は全て正相
で直接印加できる利点がある。
０）は、入力電圧範囲は第１実施例のマルチプライヤ
（図１）の場合よりも狭くなるが、入力信号は全て正相
で直接印加できる利点がある。
【００８７】なお、第４実施例のマルチプライヤ（図１
０）に対して図１１に示すように第４の２乗回路６を設
け、その差動出力端を第１の２乗回路３の差動出力端の
同極正側にそれぞれ接続し、その差動入力端を共通に一
定電位（図示例ではアース電位）に保持するようにすれ
ば、差動出力電流ΔＩM ″に直流成分が残らないように
できる。この図１１に示すマルチプライヤの差動出力電
流特性は、例えば図１２に示すようになる。図１２は、
バイポーラトランジスタ構成のマルチプライヤ（図１
１）においてＶK ＝2.35ＶT に設定した場合の特性図で
ある。
０）に対して図１１に示すように第４の２乗回路６を設
け、その差動出力端を第１の２乗回路３の差動出力端の
同極正側にそれぞれ接続し、その差動入力端を共通に一
定電位（図示例ではアース電位）に保持するようにすれ
ば、差動出力電流ΔＩM ″に直流成分が残らないように
できる。この図１１に示すマルチプライヤの差動出力電
流特性は、例えば図１２に示すようになる。図１２は、
バイポーラトランジスタ構成のマルチプライヤ（図１
１）においてＶK ＝2.35ＶT に設定した場合の特性図で
ある。
【００８８】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤでは、４個（第１発明、第２発明）、６個（第３
発明）または８個（第４発明）の差動対をいわば横一列
となるように配置して同一の電源電圧で動作するように
し、各差動対に正及び負の直流電圧（バイアス電圧）を
重畳した入力信号を印加し２乗回路特性を得るようにし
たので、従来よりも低い電源電圧で動作させることがで
き、また横一列配置の差動対を中心に構成されるので回
路の簡素化が図れる。そして、各差動対は最小単位のト
ランジスタで構成できるので、高周波動作に好適なマル
チプライヤとすることができる効果がある。なお、第４
発明では、直流成分を除去した差動出力電流が得られる
効果がある。
ライヤでは、４個（第１発明、第２発明）、６個（第３
発明）または８個（第４発明）の差動対をいわば横一列
となるように配置して同一の電源電圧で動作するように
し、各差動対に正及び負の直流電圧（バイアス電圧）を
重畳した入力信号を印加し２乗回路特性を得るようにし
たので、従来よりも低い電源電圧で動作させることがで
き、また横一列配置の差動対を中心に構成されるので回
路の簡素化が図れる。そして、各差動対は最小単位のト
ランジスタで構成できるので、高周波動作に好適なマル
チプライヤとすることができる効果がある。なお、第４
発明では、直流成分を除去した差動出力電流が得られる
効果がある。
【図１】本発明の第１実施例に係るマルチプライヤの構
成ブロック図である。
成ブロック図である。
【図２】第１実施例のマルチプライヤにおける各２乗回
路をバイポーラトランジスタで構成した回路図である。
路をバイポーラトランジスタで構成した回路図である。
【図３】バイポーラトランジスタ構成の第１実施例のマ
ルチプライヤの差動出力電流の特性図である。
ルチプライヤの差動出力電流の特性図である。
【図４】バイポーラトランジスタ構成の第１実施例のマ
ルチプライヤのトランスコンダクタンスの特性図であ
る。
ルチプライヤのトランスコンダクタンスの特性図であ
る。
【図５】第１実施例のマルチプライヤにおける各２乗回
路をＭＯＳトランジスタで構成した回路図である。
路をＭＯＳトランジスタで構成した回路図である。
【図６】ＭＯＳトランジスタ構成の第１実施例のマルチ
プライヤの差動出力電流の特性図である。
プライヤの差動出力電流の特性図である。
【図７】ＭＯＳトランジスタ構成の第１実施例のマルチ
プライヤのトランスコンダクタンスの特性図である。
プライヤのトランスコンダクタンスの特性図である。
【図８】本発明の第２実施例に係るマルチプライヤ（バ
イポーラトランジスタ構成）の回路図である。
イポーラトランジスタ構成）の回路図である。
【図９】本発明の第３実施例に係るマルチプライヤ（Ｍ
ＯＳトランジスタ構成）の回路図である。
ＯＳトランジスタ構成）の回路図である。
【図１０】本発明の第４実施例に係るマルチプライヤの
構成ブロック図である。
構成ブロック図である。
【図１１】本発明の第５実施例に係るマルチプライヤの
構成ブロック図である。
構成ブロック図である。
【図１２】バイポーラトランジスタ構成の第５実施例の
マルチプライヤの差動出力電流の特性図である。
マルチプライヤの差動出力電流の特性図である。
【図１３】従来のマルチプライヤ（バイポーラトランジ
スタ構成）の回路図である。
スタ構成）の回路図である。
１〜６ ２乗回路 Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖ1 ，Ｖ2 乗算する２つの入力信号の和信号と差信号 Ｖx ，Ｖy 乗算する２つの入力信号
Claims (4)
- 【請求項１】 ２個の差動対で構成される２乗回路の２
組を備え； 両２乗回路はそれぞれの差動出力端の正相
出力端と逆相出力端とが接続されて当該マルチプライヤ
の差動出力端を構成するとともに、一方の２乗回路の差
動入力端に２つの信号の和信号が印加され、他方の２乗
回路の差動入力端に２つの信号の差信号が印加され；
各２乗回路における２個の差動対は、各差動対における
一方の出力端同士及び他方の出力端同士がそれぞれ接続
されるとともに、一方の入力端同士が差動入力端を構成
し、かつ、一方の差動対の一方の入力端と他方の差動対
の他方の入力端との間に、また、他方の差動対の一方の
入力端と一方の差動対の他方の入力端との間に、それぞ
れ極性方向を同じくした直流電圧が印加される；ことを
特徴とするマルチプライヤ。 - 【請求項２】 ４個の差動対を備え； 各差動対の一方
の出力端同士及び他方の出力端同士がそれぞれ接続され
て当該マルチプライヤの差動出力端を構成し； 第１の
基準電圧に逆相で重畳される第１の入力信号が第１の差
動対の一方の入力端と第３の差動対の他方の入力端とに
共通に印加され； 第１の基準電圧に同相で重畳される
第１の入力信号が第２の差動対の一方の入力端と第４の
差動対の他方の入力端とに共通に印加され； 前記第１
の基準電圧とは異なる値の第２の基準電圧に同相で重畳
される第２の入力信号が第１の差動対の他方の入力端と
第４の差動対の一方の入力端とに共通に印加され； 第
２の基準電圧に逆相で重畳される第２の入力信号が第２
の差動対の他方の入力端と第３の差動対の一方の入力端
とに共通に印加される； ことを特徴とするマルチプラ
イヤ。 - 【請求項３】 請求項１に記載の２乗回路の３組を備
え； 第１の２乗回路の正相出力端と第２及び第３の２
乗回路の逆相出力端とが接続され、第１の２乗回路の逆
相出力端と第２及び第３の２乗回路の正相出力端とが接
続されて当該マルチプライヤの差動出力端を構成し；
第１の２乗回路の差動入力端には第１の入力信号と第２
の入力信号との差信号が印加され； 第２及び第３の２
乗回路の正相入力端にはそれぞれ第２の入力信号が印加
され逆相入力端はそれぞれ一定電位に保持される； こ
とを特徴とするマルチプライヤ。 - 【請求項４】 請求項３に記載のマルチプライヤにおい
て； 請求項１に記載の２乗回路を第４の２乗回路とし
て備え； 当該第４の２乗回路は、その差動出力端が第
１の２乗回路の差動出力端の同極正側にそれぞれ接続さ
れ、その差動入力端が共通に一定電位に保持される；
ことを特徴とするマルチプライヤ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332583A JPH06162229A (ja) | 1992-11-18 | 1992-11-18 | マルチプライヤ |
| EP93118499A EP0598385A1 (en) | 1992-11-18 | 1993-11-16 | Analog multiplier |
| CA002103300A CA2103300C (en) | 1992-11-18 | 1993-11-17 | Analog multiplier |
| US08/153,920 US5754073A (en) | 1992-11-18 | 1993-11-17 | Analog multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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