JP2000252371A - トランジスタ作製方法 - Google Patents

トランジスタ作製方法

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JP2000252371A JP2000049739A JP2000049739A JP2000252371A JP 2000252371 A JP2000252371 A JP 2000252371A JP 2000049739 A JP2000049739 A JP 2000049739A JP 2000049739 A JP2000049739 A JP 2000049739A JP 2000252371 A JP2000252371 A JP 2000252371A
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gate electrode
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ディ、ウィルクス グレン
Scott R Summerfelt
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Abstract

(57)【要約】 【課題】 半導体基板上へＣＭＯＳデバイスを作製する
方法を提供する。 【解決手段】 本方法は、半導体基板を覆って、１つの
仕事関数を有する伝導性材料を絶縁して形成する工程
（図２の工程２１６）、および伝導性材料の一部を改質
して伝導性材料の仕事関数を変化させることによって、
伝導性材料が第１ゲート電極を、また改質された伝導性
材料が第２ゲート電極を形成するようにする工程（図２
の工程２１８）を含む。第１トランジスタがＮＭＯＳデ
バイスで第２トランジスタがＰＭＯＳデバイスであり、
第１トランジスタと第２トランジスタとがＣＭＯＳデバ
イスを構成する。伝導性材料は、Ｔａ，Ｍｏ，Ｔｉおよ
びそれらの任意の組合せを含む群から選ばれた導体を含
む。伝導性材料を改質する工程は、伝導性材料の一部
を、窒素を含むガスを含むプラズマに晒す工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイス製造
および処理に関するものであり、更に詳細にはＣＭＯＳ
デバイス用の金属ゲート構造の作製方法に関する。
【０００２】
【従来の技術】電子デバイスが益々複雑化するにつれ
て、デバイス上に益々多くのトランジスタを必要とする
ようになっている。加えて、デバイス速度を増大する必
要がある一方で、電力消費を削減する必要もある。これ
らの要求に対する回答の少なくとも一部には、各々のト
ランジスタが占有する面積を減らすことが含まれる。し
かし、これはその他の１または複数の要求に対して悪影
響を与えよう。具体的には、トランジスタがスケールダ
ウンすればゲート構造もまたスケールダウンして、その
ことがゲート抵抗値を増大させる。このことから、電力
消費は増大し、デバイス速度も減少する。
【０００３】過去において、ゲート構造のシート抵抗値
を下げるための試みがいくつか行われてきた。まず、ｎ
形またはｐ形のいずれかのドーパントで以って多結晶シ
リコンをより高濃度にドープすることが行われた。次に
は、ゲートの上側部分がタングステンまたはチタンでシ
リサイド化された。現在では、より小型の構造に対して
抵抗値を減らすためにコバルトシリサイドが使用されて
いる。多分、次の解決策は金属のゲート構造を含むもの
となろう。
【０００４】
【発明の解決しようとする課題】金属ゲート構造はゲー
トの幅に実質的に関係なく、より低いシート抵抗値を提
供する。しかし、多くの金属ゲート材料では、標準的な
半導体処理フローに組み込まれる前に、克服すべき問題
を抱えている。１つの問題は、多くの金属が、ゲート誘
電体層用に広く使用されてＳｉＯ2の隣において不安定
であるということである。別の１つの問題は、多くの金
属が、酸化されることによって伝導度が低下するという
ことである。
【０００５】ゲート構造を形成するためにアルミニウム
とタングステンが使用されてきた。上で述べた問題によ
ってアルミニウムは良い選択ではないであろう。またタ
ングステンはｐ形多結晶シリコン（ポリ）とｎ形ポリと
の中間の仕事関数を有する。しかし、タングステンの問
題点は供給電圧が益々小さくなるにつれて、仕事関数が
ギャップ中央にあって可変でない（ｎ形およびｐ形のポ
リと比べて）という事実のために、ＰＭＯＳおよびＮＭ
ＯＳデバイスのスレッショルド電圧よりも大きいゲート
電位を供給することが困難になるかもしれないというこ
とである。
【０００６】ＰＭＯＳおよびＮＭＯＳ両デバイス用に１
つのギャップ中央にある金属を使用する場合のこのスレ
ッショルド電圧問題を克服する試みとして、一方の形の
デバイス用にアルミニウムを用い、他方の形のデバイス
用に白金が使用された。しかし、白金は高価で取扱が困
難であり、アルミニウムは上に挙げた問題に悩まされ
る。このことから、伝導度がゲート幅に左右されず、Ｐ
ＭＯＳデバイスとＮＭＯＳデバイスとで異なる仕事関数
を有するゲート電極材料に対する需要が存在する。
【０００７】
【課題を解決するための手段】本発明の一実施形態は、
半導体基板上へ第１ゲート電極を有する第１トランジス
タと、第２電極を有する第２トランジスタとを形成する
方法であり、本方法は次の工程：前記半導体基板の第１
部分を覆ってそれから絶縁して取り付けられた、第１の
仕事関数を有する第１の伝導性材料を形成する工程、前
記半導体基板の第２部分を覆ってそれから絶縁して取り
付けられた、前記第１の伝導性材料を含むが前記第１の
仕事関数とは異なる第２の仕事関数を有する第２の伝導
性材料を形成する工程を含み、更にここにおいて、前記
第１の伝導性材料を用いて前記第１のゲート電極が形成
され、また前記第２の伝導性材料を用いて前記第２ゲー
ト電極が形成されている。１つの別の実施形態では、前
記第１の伝導性材料はＴａを含み、前記第２の伝導性材
料はＴａxＮyを含んでいる。別の実施形態では、第１の
伝導性材料はＭｏを含み、第２の伝導性材料はＭｏxＮy
を含んでいる。更に別の実施形態では、前記第１の伝導
性材料はＴｉを含み、第２の伝導性材料はＴｉxＮyを含
んでいる。
【０００８】本発明の別の実施形態は、半導体基板上へ
第１のゲート電極を有する第１トランジスタと第２のゲ
ート電極を有する第２トランジスタとを形成する方法で
あり、本方法は次の工程：前記半導体基板を覆ってそれ
から絶縁して取り付けられた、１つの仕事関数を有する
伝導性材料を形成する工程、および伝導性材料の仕事関
数を変えるように前記伝導性材料の一部を改質する工程
であって、それによって前記伝導性材料が前記第１のゲ
ート電極を形成し、前記改質された伝導性材料が第２の
ゲート電極を形成するようにする工程を含んでいる。好
ましくは、前記第１トランジスタがＮＭＯＳデバイス
で、前記第２トランジスタがＰＭＯＳデバイスであっ
て、前記第１トランジスタと第２トランジスタとがＣＭ
ＯＳデバイスを構成している。伝導性材料は好ましく
は、Ｔａ，Ｍｏ，Ｔｉ，およびそれらの任意の組合せを
含むグループのうちから選ばれた１つの導体を含む。好
ましくは、前記伝導性材料の一部を改質する工程は、前
記伝導性材料の前記一部を、窒素含有ガスを含むプラズ
マに晒す工程を含む。
【０００９】図面において同じ番号または記号は、特に
指定しない限り対応する構造を指す。図面は単に本発明
の概念を示すためだけのものである。図面は正しいスケ
ールではない。
【００１０】
【発明の実施の形態】本質的に、本発明はＣＭＯＳデバ
イスおよびそのデバイスを作製するための方法を含み、
それはＮＭＯＳデバイスまたはＰＭＯＳデバイスのいず
れかのための金属ゲート電極と、他方のデバイス、ＰＭ
ＯＳデバイスまたはＮＭＯＳデバイス（それぞれ）のゲ
ート電極用の金属の改質形とを含んでいる。好ましく
は、本発明はＮＭＯＳデバイスのゲート電極を少なくと
も部分的にタンタルで、またＰＭＯＳデバイスのゲート
電極を少なくとも部分的に窒化タンタルで形成すること
を含んでいる。このことから、本発明は、同じベース金
属、例えばタンタルを含むが、しかしデバイスゲート電
極の１つ用にベース金属の改質された構造を使用する。
本発明は、使い捨て（ｄｉｓｐｏｓａｂｌｅ）ゲート方
式（基本的には図２および図３ａ−３ｅに示されてい
る）を用いて、あるいは伝統的なゲート形成方式（基本
的には図１に示されている）を用いて作製されよう。
【００１１】図１を参照すると、本発明のＣＭＯＳデバ
イス１００は伝統技術によって作製できる。あるいはそ
れは図２および図３ａ−３ｅに示される使い捨てゲート
方式を用いて作製されよう。ゲート構造を形成するため
の伝統的な方式は、ＬＯＣＯＳタイプの分離構造、浅い
トレンチ分離構造（ＳＴＩ−図１に分離構造１１８とし
て示されている）、あるいはドープされた分離領域でよ
い分離構造１１８を形成することを含んでいる。ゲート
絶縁層はそれを被覆するゲート導体層と一緒に形成され
る。本発明において、ゲート絶縁層は好ましくは、二酸
化シリコン、シリコン窒化物、高誘電率材料（例えば、
ＰＺＴ、ＢＳＴ、五酸化タンタル、あるいはその他一般
に使用される材料）、シリケート、以上のうちの１また
は複数を組み合わせたもの、酸窒化物、あるいはそれら
の積層物を含む。ゲート導体層は好ましくは、それの仕
事関数を変えるように選択的に改質が可能な金属を含
む。それらの例には、チタン、タンタル、モリブデン、
あるいはその他類似の金属が含まれる。ゲート構造のパ
ターニングおよびエッチングの前かあるいはそれらの工
程の後で、ゲート導体の一部はそれの仕事関数を変える
ように改質される。好ましくは、このことは、導体のそ
の部分（あるいは既にパターニングおよびエッチされた
ゲート構造の一部）を窒化するか、あるいはゲート構造
のこの部分の上に金属／窒化物／金属の積層を使用する
ことで、金属のこの層をアニーリングすることによって
窒素が全体の分散するようにすることで実行される。伝
導性材料は比較的薄い（好ましくは５ないし５０ｎｍの
オーダー）ため、窒化すべきそれらの部分は、層のこの
部分（あるいは既にパターニングおよびエッチされたそ
れらの特別なゲート導体）を、窒素を含む雰囲気（例え
ばアンモニア）中でアニーリングすることによって、あ
るいはこの伝導性層またはゲート構造の選ばれた部分
を、プラズマ中に含まれる窒素を含むガス（好ましくは
Ｎ2）に晒すことによって窒化できる。しかし、既に形
成されている伝導性層の部分を窒化する代わりに、ＮＭ
ＯＳゲート構造から分離してＰＭＯＳゲート構造を形成
することもできる。このことから、１つのゲート構造は
Ｔａ，Ｍｏ，あるいはＴｉで形成され、他方はＴａ，Ｍ
ｏ，Ｔｉのいずれかと、窒素を含むソース（例えば
Ｎ2）を同時堆積させることができる。あるいは、窒化
された構造はＴａ，Ｍｏ，Ｔｉのいずれかと窒素を含む
層（例えば、ＴａＮ，ＭｏＮ，またはＴｉＮ）の積層を
含むことができ、その後アニールして、それらのゲート
構造全体に窒素を分散させることができる。好ましく
は、ＮＭＯＳデバイス１０２のゲート導体１０６はＴ
ａ，Ｍｏ，あるいはＴｉのいずれかを含み、ＰＭＯＳデ
バイス１０４のゲート導体１０８は窒素と、Ｔａ，Ｍ
ｏ，Ｔｉ,あるいはそれらの組合せとを含むであろう。
【００１２】ゲート構造が形成された後で、ソース／ド
レイン延長部（もし使用されていれば）とソース／ドレ
イン領域１１４および１１６が形成される。標準的な処
理がこの後に続く。
【００１３】
【実施形態】本発明の別の実施形態が図２および図３ａ
−３ｅに示されている。この実施形態の詳細は上述の実
施形態に適用可能である。図２の工程２０２および図３
ａを参照すると、分離構造３１６が形成される。分離構
造３１６はＬＯＣＯＳ、ＳＴＩあるいはドープされた分
離領域を含むことができる。次に第１および第２のダミ
ー層が形成される。第１ダミー層はゲート絶縁体を形成
するための材料を含むか、あるいは単なるダミー層でよ
い。もし第１のダミー層がゲート絶縁材料（好ましくは
二酸化シリコン、シリコン窒化物、酸窒化物、ＢＳＴ、
五酸化タンタル、シリケート、あるいはその他適当なゲ
ート絶縁材料）を含むならば、この層は後で除去されず
に、工程２１４においてゲート絶縁層３２４を形成する
ことはないであろう。第１および第２のダミー層はパタ
ーニングおよびエッチされて、ＰＭＯＳデバイス３０２
およびＮＭＯＳデバイス３０４用のダミーゲート構造が
形成される。ダミーゲート構造は２つの層を含む。もし
底層（層３１０および３１１）が実際にはゲート絶縁材
料を含まなければ、その場合には、工程２１２で除去す
る時に基板３０１を損傷することなく、あるいは周囲の
構造に対して悪影響を及ぼすことなく除去できる材料を
含むべきである。もし第１層が除去可能な層であれば、
第１層および第２層は同じ材料を含むことができよう。
従って、構造３１０および３０６と、３１１および３０
８とは同じ材料を含むことになろう。好ましくは、これ
らの構造は、除去時に下層の基板３０１または周囲の構
造（例えば、側壁絶縁体３１８および３１９や、平坦な
絶縁材料３２２）に対して本質的に悪影響を及ぼさない
であろう材料を含む。従って、構造３１０、３０６、３
１１、および３０８はシリコン窒化物、二酸化シリコ
ン、多結晶シリコン、シリコン・ゲルマニウム、あるい
は下層のシリコン基板および酸化物または窒化物の側壁
絶縁体と選択的に除去できる任意のその他の材料を含む
ことができる。
【００１４】図２の工程２０４を参照すると、分離構造
３１６と、それに対して揃えられた使い捨てゲート構造
（構造３１０／３０６および３１１／３０８）を使用し
て、ソース／ドレイン延長部が形成される（もしあった
として）。ＰＭＯＳデバイス３０２のソース／ドレイン
延長部３１２は好ましくはｐ形ドーパント（例えば、ホ
ウ素）を含み、ＮＭＯＳデバイス３０４のソース／ドレ
イン延長部３１４は好ましくはｎ形ドーパント（例え
ば、リン、または砒素）を含む。
【００１５】図２の工程２０６および図３ｂを参照する
と、側壁絶縁体３１８および３１９が形成される。側壁
絶縁体３１８および３１９は熱成長されたシリコン酸化
物、堆積されたシリコン酸化物、シリコン窒化物、酸窒
化物、あるいはそれらの組み合わせまたは積層を含むこ
とができる。工程２０８を参照すると、次に、ソース／
ドレイン領域３１３および３１５が形成される。好まし
くは、ソース／ドレイン領域３１３は基板中へホウ素を
ドープすることによって形成され、またソース／ドレイ
ン領域３１５は基板中へ砒素および／またはリンをドー
プすることによって形成される。
【００１６】図２の工程２１０および図３ｃを参照する
と、絶縁層３２２が形成される。好ましくは、絶縁層３
２２は、それの最上表面が使い捨てゲート構造および側
壁絶縁体の上部とほぼ同じ高さになるように、ウエハ上
へ堆積あるいはフローされる。しかし、絶縁体３２２は
ウエハ上へ堆積あるいはフローを行った後で、化学的機
械的研磨（ＣＭＰ）を用いて使い捨てゲート構造および
側壁絶縁体と同じ高さにまで研磨してもよい。好ましく
は、絶縁層はフロー可能な酸化物（例えば、エーロゲ
ル、キセロゲル、またはＨＳＱ），ＢＰＳＧ，ＴＥＯ
Ｓ，ＰＥＴＥＯＳ，ＰＳＧ，ＦＳＧ，あるいはその他の
シリコン酸化物材料を含む。
【００１７】図３ｄと、図２の工程２１２とを参照する
と、使い捨てゲート構造（もしそれらがゲート絶縁材料
を含んでいなければ、構造３０６および３０８と、構造
３１０および３１１）が除去される。好ましくは、この
ことは、基板３０１、側壁絶縁体３１８および３１９、
絶縁層３２２と、ゲート絶縁体３１０および３１１の
（もしそれらがそれらのデバイスに望ましいゲート絶縁
材料を含んでいなければ）いずれもが本質的に劣化また
はエッチ除去されないように行われる。
【００１８】図２の工程２１４を参照すると、もし構造
３１０および３１１が望ましいゲート材料を含まず、工
程２１２で除去されていれば、ゲート絶縁層３２４が形
成される。ゲート絶縁材料は好ましくは、二酸化シリコ
ン，シリコン窒化物，酸窒化物，シリケート，あるいは
高誘電率（ｈｉｇｈ−Ｋ）材料（例えば、ＢＳＴ，五酸
化タンタル、あるいはその他適当な材料）を含む。
【００１９】図２の工程２１６で導体３２６が形成され
る。好ましくは、導体３２６はＴａ，Ｍｏ，Ｔｉ，ある
いはその他仕事関数を選択的に変化させるように選択的
に改質できる適当な導体を含む。しかし、導体３２６の
一部がＴａ，Ｍｏ，あるいはＴｉを含むことができる一
方で、その他の部分がＴａ，Ｍｏ，あるいはＴｉ（好ま
しくは窒化構造）の改質された構造を含むこともでき
る。改質された構造は、Ｔａ，Ｍｏ，あるいはＴｉを窒
素と一緒に同時堆積させたもの、あるいはＴａ，Ｍｏ，
および／またはＴｉと窒化物との積層であることができ
る。好ましくは、導体３２６はＴａ，Ｍｏ，またはＴｉ
のいずれかを含み、後に改質される。導体３２６は、そ
れの仕事関数がゲート機能を定義できるように十分厚く
なければならない。好ましくは、導体３２６の厚さは５
ないし５０ｎｍのオーダー（ほぼ、８ないし１０単位セ
ルあるいはそれ以上の厚さ）である。
【００２０】導体３２６および絶縁層３２４のパターニ
ングおよびエッチングの前か、あるいはこの工程の後
で、一部（あるいは、ゲート導体の１つ−導体３２７）
はそれの仕事関数を変化させるように改質される。この
ことは、導体３２６（あるいは導体３２７）のその部分
をマスクで覆って、導体３２６または導体３２７の露出
部分を改質薬剤に晒すことによって実行される。好まし
くは、この改質はプラズマ中に含まれる窒素ガス（好ま
しくはＮ2）にウエハを晒すことによって起こる。この
工程は、好ましくは、３００ないし５００℃程度の雰囲
気温度で、２０秒ないし２分間程度実行される。この工
程の目標はＴａ，Ｍｏ，またはＴｉを本質的に完全にＴ
ａxＮy，ＭｏxＮy，またはＴｉxＮyへ変換することであ
る。
【００２１】一旦、この改質が完了すれば、ゲート構造
がパターニングおよびエッチングされて、ゲート電極の
残存部分を充填するように（もし必要であれば）別の伝
導性材料が形成されよう。好ましくは、この付加的な伝
導性材料はタングステン、アルミニウム、またはその他
の伝導性材料を含む。
【００２２】本発明の特定の実施形態についてここに説
明してきたが、それらは本発明のスコープを限定するも
のと解釈されるべきではない。本明細書で述べた方法に
照らして、本発明の数多くの実施形態が当業者には明ら
かとなろう。本発明のスコープは添付される特許請求の
範囲のみによって限定される。
【００２３】以上の説明に関して更に以下の項を開示す
る。 （１）第１ゲート電極を有する第１トランジスタと、第
２ゲート電極を有する第２トランジスタとを半導体基板
上へ形成する方法であって、前記半導体基板の第１部分
を覆ってそれから絶縁された、第１の仕事関数を有する
第１伝導性材料を形成する工程、前記第１伝導性材料を
含むが、前記第１の仕事関数とは異なる第２の仕事関数
を有する第２伝導性材料を、前記半導体基板の第２部分
を覆ってそれから絶縁して形成する工程、を含み、およ
び、ここにおいて、前記第２伝導性材料が前記第１ゲー
ト電極を形成するために使用され、また前記第２伝導性
材料が前記第２ゲート電極を形成するために使用されて
いる、方法。
【００２４】（２）第１項記載の方法であって、ここに
おいて、前記第１伝導性材料がＴａを含み、前記第２伝
導性材料がＴａxＮyを含んでいる方法。
【００２５】（３）第１項記載の方法であって、ここに
おいて、前記第１伝導性材料がＭｏを含み、前記第２伝
導性材料がＭｏxＮyを含んでいる方法。
【００２６】（４）第１項記載の方法であって、ここに
おいて、前記第１伝導性材料がＴｉを含み、前記第２伝
導性材料がＴｉxＮyを含んでいる方法。
【００２７】（５）第１ゲート電極を有する第１トラン
ジスタと、第２ゲート電極を有する第２トランジスタと
を半導体基板上へ形成する方法であって、１つの仕事関
数を有する伝導性材料を、前記半導体基板を覆ってそれ
から絶縁して形成する工程、および前記伝導性材料の一
部を改質して、前記改質された伝導性材料の仕事関数を
変化させて、前記伝導性材料が前記第１ゲート電極を、
また前記改質された伝導性材料が前記第２ゲート電極を
形成するようにする工程、を含む方法。
【００２８】（６）第５項記載の方法であって、ここに
おいて、前記第１トランジスタがＮＭＯＳデバイスであ
り、前記第２トランジスタがＰＭＯＳデバイスである方
法。
【００２９】（７）第６項記載の方法であって、ここに
おいて、前記第１トランジスタおよび前記第２トランジ
スタがＣＭＯＳデバイスを構成している方法。
【００３０】（８）第５項記載の方法であって、ここに
おいて、前記伝導性材料が、Ｔａ，Ｍｏ，Ｔｉおよびそ
れらの任意の組合せを含むグループから選ばれた１つの
導体を含んでいる方法。
【００３１】（９）第５項記載の方法であって、ここに
おいて、前記伝導性材料の一部を改質する前記工程が、
前記伝導性材料の前記部分を、窒素を含むガスを含むプ
ラズマに晒す工程を含んでいる方法。
【００３２】（１０）本発明の一実施形態は、第１ゲー
ト電極を有する第１トランジスタと、第２ゲート電極を
有する第２トランジスタとを半導体基板上へ形成する方
法であり、その方法は次の工程：半導体基板を覆ってそ
れから絶縁して、１つの仕事関数を有する伝導性材料を
形成する工程（図２の工程２１６）、および伝導性材料
の一部を改質して改質された伝導性材料の仕事関数を変
化させることによって、伝導性材料が第１ゲート電極
を、また改質された伝導性材料が第２ゲート電極を形成
するようにする工程（図２の工程２１８）を含む。好ま
しくは、第１トランジスタがＮＭＯＳデバイスであり、
第２トランジスタがＰＭＯＳデバイスであり、第１トラ
ンジスタと第２トランジスタとでＣＭＯＳデバイスを構
成する。伝導性材料は、好ましくは、Ｔａ，Ｍｏ，Ｔｉ
およびそれらの任意の組合せを含むグループから選ばれ
た１つの導体を含む。好ましくは、伝導性材料の一部を
改質する工程は伝導性材料の一部を、窒素を含むガスを
含むプラズマに晒す工程を含む。
【関連特許および特許出願へのクロスリファレンス】下
記の、共通に譲渡された特許／特許出願をここに参照に
よって引用する。 特許番号／出願番号 出願日 ＴＩケース番号 ６０／０２９，２１５ １９９６年１０月２８日 ＴＩ−２２０２７ １９９８年＊＊月＊＊日 ＴＩ−２２７４８ １９９８年＊＊月＊＊日 ＴＩ−２４７７６
【図面の簡単な説明】
【図１】本発明の一実施形態の方法の、部分的に作製さ
れたＣＭＯＳデバイスの断面模式図。
【図２】本発明の一実施形態の方法のフロー図。
【図３】図２に示された本発明の方法を用いて部分的に
作製された半導体デバイスの断面模式図。
【図４】異なる材料の仕事関数を示すグラフ。
【符号の説明】 １０２ ＮＭＯＳデバイス １０４ ＰＭＯＳデバイス １０６ ゲート導体 １０８ ゲート導体 １１４，１１６ ソース／ドレイン延長部 １１８ 分離構造 ３０１ 基板 ３０２ ＰＭＯＳデバイス ３０４ ＮＭＯＳデバイス ３０６，３０８ 構造 ３１０，３１１ 底層 ３１２，３１３，３１４，３１５ ソース／ドレイン延
長部 ３１６ 分離構造 ３１８，３１９ 側壁絶縁体 ３２２ 平坦な絶縁材料 ３２４ ゲート絶縁層 ３２６，３２７，３２９ 導体

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１ゲート電極を有する第１トランジス
    タと、第２ゲート電極を有する第２トランジスタとを半
    導体基板上へ形成する方法であって、 前記半導体基板の第１部分を覆ってそれから絶縁され
    た、第１の仕事関数を有する第１伝導性材料を形成する
    工程、 前記第１伝導性材料を含むが、前記第１の仕事関数とは
    異なる第２の仕事関数を有する第２伝導性材料を、前記
    半導体基板の第２部分を覆ってそれから絶縁して形成す
    る工程、を含み、 および、ここにおいて、前記第２伝導性材料が前記第１
    ゲート電極を形成するために使用され、また前記第２伝
    導性材料が前記第２ゲート電極を形成するために使用さ
    れている、方法。
JP2000049739A 1999-02-26 2000-02-25 トランジスタ作製方法 Pending JP2000252371A (ja)

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